KR20070006765A - 폴트 허용 오차 수정 코드들을 이용하여 그라운드 바운스를감소시키는 데이터 통신 - Google Patents

폴트 허용 오차 수정 코드들을 이용하여 그라운드 바운스를감소시키는 데이터 통신 Download PDF

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KR20070006765A
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리차드 피. 클레이호스트
안드레 케이. 니우랜드
세실리아 메트라
빅터 이. 에스. 반 디지크
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코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

그라운드 바운스를 감소시키면서 복수의 데이터 비트들을 통신 버스를 통해 제 2 모듈에 전송하는 제 1 모듈이 제공되며, 제 1 모듈은 데이터 비트들 각각의 카피들을 생성하는 수단; 데이터 비트들 각각의 카피들을 인버팅하는 수단; 및 복수의 데이터 비트들 및 그들 각각의 인버팅된 카피들을 통신 버스를 통해 제 2 모듈에 전송하는 수단을 포함한다. 패리티 신호 및 그의 인버팅된 카피는 제 1 모듈 및 제 2 모듈 사이에 전송될 수 있다.
폴트 허용 한계, 그라운드 바운스, 인버트 신호, 데이터 버스, 듀얼 레일 버스

Description

폴트 허용 오차 수정 코드들을 이용하여 그라운드 바운스를 감소시키는 데이터 통신{Data communication using fault tolerant error correcting codes and having reduced ground bounce}
본 발명은 신호 또는 데이터 버스를 포함하는 시스템, 특히 폴트 허용 수정 코드들을 사용하는 고속 고밀도 집적회로들의 버스들에서 그라운드 바운스를 감소시키기 위한 방법 및 장치에 관한 것이다.
집적 회로 기술이 칩 상에서 증가된 밀도를 제공하기 위해 축소되기 때문에, 온칩 상호접속부들은 점점 좁아지게 된다. 이것은 이웃하는 와이어들과 결합 캐패시턴스를 증가시키고, 차례로 와이어들 사이에 간섭 또는 혼선을 증가시킨다.
집적 회로 기술, 특히 깊은 서브미크론 및 고속 설계에서의 한가지 문제점은 '그라운드 바운스(ground bounce)'이다. 오프 칩 상호접속부에 접속된 출력 버퍼 드라이버들은 높은 용량성 로드들을 충전하기 위해 큰 전류들을 전달하여야 한다. 드라이버들이 동시에 스위치할 때, 유도된 큰 전류는 공급 전압의 드롭(drop)을 유발한다. 이와 같이, 버퍼들이 외부 라인들을 방전하여야 할 때, 큰 양의 전하는 접지 평면상에 쌓아진다. 이것은 접지 평면의 전압이 상승하게 만든다. 공급 평면 및 접지 평면 사이의 감소된 전압 차는 감소된 노이즈 마진 및 감소된 속도를 유발한다. 따라서 보전(integrity) 문제가 발생한다.
'그라운드 바운스'가 회로의 AC 및 DC 안정성을 증가시킴으로써 감소될 수 있다는 것이 공지되었다. AC 안정성은 제 1 상태에서 제 2 상태로의 전이 수가 제 2 상태에서 제 1 상태로의 전이 수와 동일할 때 달성된다. DC 안정성은 제 1 상태들의 수가 제 2 상태들의 수와 동일할 때 달성된다.
1997년 9월 SCSI Trade Association from Computer Technology Review에 의한 논문 "Balanced LVD SCSI Drivers and Receivers"는 감소된 그라운드 바운스 및 감소된 동시 스위칭 전류를 가진 밸런스된 LVD Driver를 도시한다.
만일 버스 또는 통신 채널이 데이터를 회로에 전송하는 환경에서 에러들이 발생하면, 데이터를 전송하기 위하여 사용된 코드에서 에러들을 정정하는 수단을 제공하는 것이 바람직하다. 이러한 버스 또는 통신 채널은 폴트 허용이라 불린다.
도 1은 전형적인 폴트 허용 버스 구조(1)의 개략도를 도시한다. 버스 구조(1)는 인코더(5) 및 디코더(7)간에 데이터를 통신하는 통신 버스(3)를 포함한다. 버스(3)는 인코더(5)로부터 출력 데이터(9)를 수신하며 디코더(7)에 입력 데이터(11)를 제공한다.
하나의 폴트 허용 방법은 "듀얼-레일 인코딩"으로서 공지되어 있다. 듀얼-레일 인코딩시에, 데이터 비트는 카피되며, 카피는 데이터 비트에서 에러들을 수정하기 위하여 사용될 수 있다. 부수적으로, 데이터 비트 및 카피 비트가 동일할때, 데이터 및 카피 비트들을 반송하는 두개의 와이어들간의 크로스토크가 제거될 것이다.
도 2는 듀얼-레일 버스 구조(20)를 도시한다. 입력 데이터 비트들(d0, d1, d2, d3)은 인코더(22)에 제공된 신호들이다. 데이터 비트들(d0, d1, d3, d3)의 각각의 카피들(c0, c1, c2, c3)이 생성된다. 패리티 비트(Tparity)는 예를 들면 배타적 OR 게이트들(26, 28, 30)을 포함하는 패리티 트리(24)를 사용하여 전송될 데이터 비트들을 위하여 계산된다.
전송된 데이터 패리티 비트(Tparity), 데이터 비트들(d0, d1, d2, d3 및 이들의 카피들(c0, c1, c2, c3)은 통신 버스(32)를 통해 디코더(34)에 전송된다.
전송동안, 전송된 데이터 비트들 및 이들의 카피들은 '폴트'가 될 수 있으며, 즉 전송된 비트는 '0' 대신에 '1'로서 검출될 수 있다(역도 가능함). 따라서, 디코더(34)에서 수신된 데이터 비트들(D0, D1, D2, D3) 및 카피들(C0, C1, C2, C3)은 인코더(22)에 의해 전송된 데이터 비트들(d0, d1, d2, d3) 및 카피 비트들(c0, c1, c2, c3)와 동일하거나 또는 동일하지 않을 수 있다. 수신된 데이터 패리티 비트(Rparity)는 인코더(22)에서 패리티 트리(24)에 대한 구조와 동일한 패리티 트리(36)에 의해 통신 버스(32)로부터 수신된 데이터 비트들(D0, D1, D2, D3)에 대하여 계산된다. 다중화 제어 비트(s0)는 통신 버스(32)를 통해 수신된 전송된 데이터 패리티 비트(Tparity)와 수신된 데이터 패리티 비트(Rparity)를 비교함으로서 결정된다. 이와같이 기술된 시스템에서, 비교는 배타적 OR 게이트(38)에 의해 수행된다.
멀티플렉서 제어 비트(s0)는 수정 회로들로서 동작하는 복수의 멀티플렉서(Mux0, Mux1, Mux2, Mux3)에 공급된다. 각각의 멀티플렉서(Mux0, Mux1, Mux2, Mux3)는 각각의 수신된 데이터 신호(D0, D1, D2 또는 D3) 및 데이터 신호(C0, C1, C2 또는 C3)의 대응하는 수신된 카피를 수신한다. 멀티플렉서 제어 비트(s0)는 각각의 멀티플렉서가 데이터 신호의 수신된 카피 또는 수신된 데이터 신호를 출력하는지의 여부를 제어한다.
수신된 데이터 패리티 비트(Rparity)가 전송된 데이터 패리티 비트(Tparity)와 동일할때, 멀티플렉서 제어 비트(s0)는 수신된 데이터 비트들(D0, D1, D2, D3)을 출력하도록 멀티플렉서들(Mux0, Mux1, Mux2, Mux3)에 명령하는 '0'이다. 수신된 데이터 패리티 비트(Rparity)가 전송된 데이터 패리티 비트(Tparity)와 다를때, 멀티플렉서 제어 비트(s0)는 전송된 데이터 비트들의 수신된 카피들(C0, C1, C2, C3)을 출력하도록 멀티플렉서들(Mux0, Mux1, Mux2, Mux3)에 명령하는 '1'이다.
그러나, 단일-레일 시스템과 비교하여 듀얼-레일 인코딩 시스템에서 임의의 시간에 두배의 와이어 스위칭이 존재하기 때문에, 그라운드 바운스의 문제가 증가된다.
따라서, 데이터 버스를 통해 데이터를 전송하는 폴트 허용 코드를 사용하는 집적회로, 특히 듀얼-레일 인코딩을 사용하는 시스템들에서 그라운드 바운스를 제거할 필요성이 요망된다.
본 발명의 제 1특징에 따르면, 복수의 데이터 비트들을 통신 버스를 통해 다른 모듈에 전송하는 모듈로서, 상기 데이터 비트들 각각의 카피들을 생성하는 수단; 상기 데이터 비트들 각각의 카피들을 인버팅하는 수단; 및 상기 복수의 데이터 비트들 및 그들 각각의 인버팅된 카피들을 상기 통신 버스를 통해 상기 다른 모듈에 전송하는 수단을 포함하는 전송 모듈이 제공된다.
바람직하게, 상기 모듈은 상기 복수의 데이터 비트들로부터 제 1 패리티 비트를 생성하는 수단을 더 포함하며; 상기 전송 수단은 상기 복수의 데이터 비트들 및 그들 각각의 인버팅된 카피들과 함께 상기 제 1 패리티 비트를 상기 다른 모듈에 전송한다.
바람직하게, 제 1 패리티 비트를 생성하는 상기 수단은 하나 이상의 논리 게이트들을 포함한다.
바람직하게, 모듈은 상기 제 1 패리티 비트의 인버팅된 카피를 생성하는 수단을 더 포함하며; 상기 전송 수단은 상기 복수의 데이터 비트들, 그들 각각의 인버팅된 카피들 및 상기 제 1패리티 비트와 함께 상기 제 1 패리티 비트의 인버팅된 카피를 상기 다른 모듈에 전송한다.
본 발명의 제 2특징에 따르면, 복수의 데이터 비트들을 다른 모듈로부터 통신 버스를 통해 수신하는 모듈로서, 상기 복수의 데이터 비트들 및 상기 데이터 비트들 각각의 인버팅된 카피들을 상기 다른 모듈로부터 수신하는 수단; 상기 수신된 데이터 비트들에서 하나 이상의 에러들의 존재를 검출하는 수단; 및 하나 이상의 에러들의 존재를 검출하는 상기 수단이 임의의 에러들을 검출하지 않는 경우에 상기 모듈의 출력으로서 상기 수신된 데이터 비트들을 선택하고, 상기 검출 수단이 하나 이상의 에러들의 존재를 검출하는 경우에 상기 모듈의 출력으로서 상기 데이터 비트들 각각의 인버팅된 카피들의 인버스를 선택하는 수단을 포함하는 수신 모듈이 제공된다.
바람직하게, 상기 수신 수단은 제 1 패리티 비트를 상기 다른 모듈로부터 수신하며; 상기 모듈은 상기 수신된 데이터 비트들로부터 제 2 패리티 비트를 생성하는 수단을 포함하며; 상기 수신된 데이터 비트들에서 하나 이상의 에러들의 존재를 검출하는 상기 수단은 상기 제 1 및 제 2 비트들을 비교한다.
바람직하게, 제 2 패리티 비트를 생성하는 상기 수단은 하나 이상의 논리 게이트들을 포함한다.
바람직하게, 상기 수신된 데이터 비트들에서 하나 이상의 에러들의 존재를 검출하는 상기 수단은 논리 게이트를 포함한다.
바람직하게, 상기 선택 수단은 하나 이상의 멀티플렉서들을 포함하며, 상기 각각의 멀티플렉서는 입력으로서 수신된 데이터 비트 및 상기 각각의 인버팅된 카피의 인버스를 가지며, 상기 각각의 멀티플렉서는 상기 검출 수단에 의해 출력된 제어 신호에 응답하여 동작한다.
선택적으로, 상기 선택 수단은 하나 이상의 멀티플렉서들을 포함하며, 상기 각각의 멀티플렉서는 입력으로서 수신된 데이터 비트의 인버스 및 상기 각각의 인버팅된 카피를 가지며, 상기 각각의 멀티플렉서는 상기 검출 수단에 의해 출력된 제어 신호에 응답하여 동작하며, 상기 모듈의 출력은 상기 각각의 멀티플렉서의 출력의 인버스이다.
본 발명의 제 3특징에 따르면, 앞서 기술된 전송모듈 및 앞서 기술된 수신모듈을 포함하는 시스템으로서, 상기 모듈들은 통신 버스를 통해 접속된다.
본 발명의 제 4특징에 따르면, 복수의 데이터 비트들이 제 1 모듈로부터 통신버스를 통해 제 2 모듈로 전송되며, 수신된 데이터 비트들에서 에러들을 검출할 수 있는 시스템에서 그라운드 바운스를 감소시키는 방법으로서, 제 1 모듈에서, 전송될 데이터 비트들 각각의 카피들을 생성하는 단계; 상기 데이터 비트들 각각의 카피들을 인버팅하는 단계; 및 상기 복수의 데이터 비트들 및 그들 각각의 인버팅된 카피들을 상기 통신 버스를 통해 상기 제 2 모듈에 전송하는 단계를 포함하는, 그라운드 바운스 감소 방법이 제공된다.
따라서, 데이터 비트를 반송하는 통신 버스의 각각의 라인이 데이터 비트의 인버팅된 카피를 반송하는 대응 라인을 가질때 하이 신호를 반송하는 라인들의 수는 로우 신호(DC 안전성을 보장함)를 반송하는 와이어들의 수와 동일하며, 버스 전이가 존재할때 하이 신호로부터 로우 신호로 전이하는 수는 로우 신호로부터 하이 신호(AC 안정성을 보장함)로 전이하는 수와 동일할 것이다.
바람직하게, 제 2 모듈에서, 복수의 데이터 비트들 및 그들 각각의 인버팅된 카피들은 제 1 모듈로부터 수신되며, 수신된 데이터 비트들에서 하나 이상의 에러들의 존재가 결정되며, 수신된 데이터 비트들은 하나 이상의 에러들이 수신된 데이터 비트들에서 검출되지 않는 경우에 제 1 모듈의 출력으로서 사용되며, 데이터 비트들 각각의 카피들은 하나 이상의 에러들이 수신된 데이터 비트들에서 검출되는 경우에 제 2 모듈의 출력으로서 사용된다.
바람직하게, 제 1 모듈에서, 제 1 패리티 비트는 전송될 복수의 데이터 비트들로부터 생성되며, 제 1 패리티 비트는 복수의 데이터 비트들 및 이들의 각각이 인버팅된 카피들과 함께 제 2 모듈에 전송된다.
바람직하게, 제 2 모듈에서, 제 1 패리티 비트는 제 1 모듈로부터 수신되며, 제 2 패리티 비트는 수신된 데이터 비트들로부터 생성되며, 수신된 데이터 비트들에서 하나 이상의 에러들을 검출하는 단계는 제 1 및 제 2 패리티 비트들을 비교하는 단계를 포함한다.
바람직하게, 제 1 모듈에서, 제 1 패리티 비트의 인버팅된 카피는 생성되어 복수의 데이터 비트들, 그들 각각의 인버팅된 카피들 및 제 1 패리티 비트와 함께 제 2 모듈에 전송된다.
본 발명의 이해를 돕고 본 발명을 보다 효과적으로 수행하는 방법을 명확하게 기술하기 위하여 이하의 도면들이 예로서 참조될 것이다.
도 1은 전형적인 폴트 허용 버스 구조의 개략도.
도 2는 종래의 듀얼-레일 버스 구조를 도시한 도면.
도 3은 본 발명의 제 1실시예에 따른 듀얼-레일 인코딩을 사용하는 시스템을 도시한 도면.
도 4는 본 발명의 제 1실시예에 따른 듀얼-레일 인코딩을 사용하는 대안 시스템을 도시한 도면.
도 5는 본 발명의 제 2실시예에 따른 듀얼-레일 인코딩을 사용하는 시스템을 도시한 도면.
도 6은 본 발명에 따른 그라운드 바운스를 감소시키기 위한 방법을 기술한 흐름도.
앞서 기술된 종래의 듀얼-레일 인코더에서, 입력 데이터 비트들(d0, d1, d2, d3)의 카피들은 제 1 모듈에서 생성되며, 이들 카피들은 제 2 모듈에 의해 수신된 데이터 비트들에서 검출된 에러들을 수정하기 위하여 사용된다.
통신 버스에 대한 제 1 모듈의 출력에서 각각의 데이터 라인이 데이터 라인상의 신호의 동일한 카피를 반송하는 대응 라인을 가지기 때문에, 그라운드 바운스의 문제는 데이터 비트들의 카피들을 사용하지 않는 시스템들에 비례하여 증가된다.
예를 들면, 하이 신호(즉, 1 1 1 1)를 가진 각각의 데이터 라인을 가진 4-라인 버스를 고려하라. 만일 로우 신호(즉, 0 0 0 0)로의 각각의 데이터 라인의 전이가 존재할때, 상당한 전하량이 그라운드면상에 덤핑될 것이며, 이에 따라 '그라운드 바운스"가 유발된다.
지금, 만일 4-라인 버스가 듀얼-레일 인코딩을 사용하면, 4개의 데이터 라인들의 각 라인에 대한 부가 라인들이 존재할 것이며, 각각의 데이터 라인은 각각의 데이터 라인을 통해 신호의 카피를 반송한다. 따라서, 만일 각각의 데이터 라인이 하이 신호를 반송하면(이에 따라 각각의 카피라인이 하이 신호를 반송하면), 하이 신호로부터 로우 신호로의 각각의 데이터 라인의 전이는 그라운드면에 방전하는 8개의 라인들을 야기할 것이며, 이에 따라 정상 4-라인 버스보다 2배의 "그라운드 바운스"가 유발된다.
따라서, 본 발명에 따르면, 듀얼-레일 인코딩을 사용하는 구조에 있어서 그라운드 바운스의 문제점은 데이터를 전송하기 위하여 사용된 코드의 AC 및 DC 안정성을 증가시킴으로서 감소된다. 즉, AC 및 DC 안전성은 하이 신호로부터 로우 신호로 전이하는 라인들의 수가 로우 신호로부터 하이 신호로 전이하는 라인들의 수와 동일할때 달성되며, 또한 하이 신호를 반송하는 라인들의 수가 로우 신호를 반송하는 라인들의 수와 동일할때 달성된다.
도 3은 본 발명의 제 1 실시예에 따른 듀얼-레일 인코딩을 사용하는 시스템을 도시한다. 시스템(50)에서는 데이터 비트들(d0, d1, d2, d3)를 반송하는 4개의 입력 데이터 레일들이 존재한다.
상술된 바와 같이, 데이터 라인들(d0, d1, d2, d3)을 반송하는 데이터 라인들외에, 데이터 비트들 각각의 카피들(c0, c1, c2, c3)을 반송하는 라인들이 존재한다.
그러나, 본 발명에 따르면, 시스템(50)의 AC 및 DC 안전성은 통신 버스(54)를 통해 데이터를 전송하기전에 데이터 비트의 각각의 카피들을 반송하는 라인들상의 신호들을 인버팅함으로써 증가된다.
따라서, 데이터 비트들 각각이 카피들(c0, c1, c2, c3)은 각각의 인버터들(520, 521, 523)에 의해 인버팅되며, 이들 각각의 인버팅된 카피들은 c0', c1', c2' 및 c3'으로 표시된다.
데이터 비트를 반송하는 통신 버스(54)에 대한 각각의 라인이 데이터 비트의 인버팅된 카피를 반송하는 대응 라인을 가지기 때문에, 하이 신호를 반송하는 라인 들의 수는 로우 신호를 반송하는 와이어들의 수와 동일할 것이다. 따라서, 제 1 모듈(52)의 출력은 DC 안정 신호이다. 전이들이 발생할때, 제 1상태로부터 제 2상태로 전이하는 임의의 데이터 비트가 제 2상태로부터 제 1상태로 전이하는 각각의 인버팅된 카피에 의해 달성되기 때문에, 하이 신호로부터 로우 신호로의 전이들의 수는 로우 신호로부터 하이 신호로의 전이들의 수와 동일할 것이다. 따라서, 제 1 모듈(52)의 출력은 AC 안정 신호이다. 그러므로, 데이터 라인들상의 전이들에 의해 유발되는 통신 버스(54)의 그라운드 바운스의 문제점은 감소된다.
제 1 모듈(52)의 출력을 형성하는, 데이터 비트들(d0, d1, d2, d3) 및 그들 각각의 인버팅된 카피들(c0', c1', c2', c3')는 통신 버스(54)를 통해 제 2 모듈(56)에 전송된다.
제 1 및 제 2 모듈들(52, 56)이 통신 버스(54)로부터의 개별 회로 컴포넌트들이 아니나 단일 집적 유닛을 형성할 수 있다는 것에 유의해야 한다. 특히, 제 1 모듈(52)은 통신 버스(54)에 대한 드라이버일 수 있으며, 제 2 모듈(56)은 수신기일 수 있다.
통신 버스(54)를 통해 전송하는 동안, 전송된 데이터 비트들 및 그들 각각의 인버팅된 카피들은 "폴트"가 될 수 있으며, 즉 전송된 비트는 '0' 대신에 '1'로서 검출될 수 있다(역도 가능함). 따라서, 제 2 모듈(56)에서 수신된, 데이터 비트들(D0, D1, D2, D3) 및 각각의 인버팅된 카피들(C0', C1', C2', C3')은 제 1 모듈(52)에 의해 전송된, 데이터 비트들(d0, d1, d2, d3) 및 각각의 인버팅된 카피 비트들(c0', c1', c2', c3')과 동일하거나 또는 동일하지 않을 수 있다.
바람직한 실시예에서, 제 2 모듈(56)이 수신된 데이터 비트들(D0, D1, D2, D3)에서 에러들을 검출하도록 하기 위하여, 패리티 비트(Tparity)는 제 1 모듈(52)에 의해 계산되고 제 2 모듈(56)에 제공된다. 이러한 패리티 비트는 이러한 기술된 실시예에서 배타적 OR 게이트들(60, 62, 64)을 포함하는 패리티 트리(58)를 사용하여 전송될 데이터 비트들에 대한 제 1 모듈(52)에서 계산된다. 그러나, 패리티 트리(58)가 논리 게이트들의 다른 결합들을 포함할 수 있다는 것이 인식될 것이다.
그 다음에, 제 1 모듈(52)은 데이터 비트들(d0, d1, d2, d3) 및 그들 각각의 인버팅된 카피들(c0', c1', c2', c3')과 함께 통신 버스(54)를 통해 제 2 모듈(56)에 전송된 데이터 패리티 비트(Tparity)를 전송한다.
제 2 모듈(56)은 수신된 데이터 비트들(D0, D1, D2, D3)에 대하여 수신된 데이터 패리티 비트(Rparity)를 계산한다. 수신된 패리티 비트(Rparity)는 제 1 모듈(52)에서 패리티 트리(58)에 대한 구조와 동일한 패리티 트리(66)를 사용하여 계산된다.
그 다음에, 제 2 모듈(56)은 통신 버스(54)를 통해 수신된 전송된 데이터 패리티 비트(Tparity)와 수신된 데이터 패리티 비트(Rparity)를 비교한다. 이와같이 기술된 실시예에서, 비교는 비록 비교가 다른 타입들의 논리 게이트들에 의해 수행될 수 있다는 것이 인식될지라도 배타적 OR 게이트(68)에 의해 수행된다. 배타적 OR 게이트(68)의 출력은 멀티플렉서 제어 비트(s0)이다.
멀티플렉서 제어 신호(s0)는 제 2 모듈(56)에 대한 수정 회로들로서 동작하 는 복수의 듀얼-입력 멀티플렉서들(Mux0, Mux1, Mux2, Mux3)에 입력된다. 각각의 멀티플렉서(Mux0, Mux1, Mux2, Mux3)는 각각의 수신된 데이터 비트(D0, D1, D2 또는 D3) 및 데이터 비트(C0', C1', C2', 또는 C3')의 대응하는 수신된 인버팅된 카피를 수신한다.
종래에, 멀티플렉서 제어 비트(s0)는 멀티플렉서로 입력된 어느 신호들이 멀티플렉서의 출력으로서 사용되는지를 결정한다. 멀티플렉서 제어 비트가 낮을때(즉, '0'), 멀티플렉서의 출력은 수신된 데이터 비트일 것이다. 그러나, 멀티플렉서 제어 비트가 높을때(즉, '1'), 멀티플렉서의 출력은 연관된 데이터 비트의 수신된 인버스 카피일 것이다.
그러나, 수신된 데이터 비트들(D0, D1, D2, D3)의 에러들이 멀티플렉서들(Mux0, Mux1, Mux2, Mux3)에 의해 수정되도록 하기 위하여, 데이터 비트들(C0', C1', C2', C3')의 수신된 인버팅 카피들은 수신된 데이터 비트들에 대하여 인버팅되어야 한다.
이를 달성하는 제 1구조는 도 3에 도시된다. 여기서, 각각의 수신된 데이터 비트(D0, D1, D2, D3)는 이들이 각각의 멀티플렉서들(Mux0, Mux1, Mux2, Mux3)에 입력되기전에 각각의 인버터들(700, 701, 702, 703)에 의해 인버팅된다. 멀티플렉서들의 출력이 적정 신호의 인버스이기 때문에, 다른 인버터들(720, 721, 722, 723)은 제 1 모듈(56)의 출력 신호들, 즉 신호들(out0, out1, out2, out3)을 형성하기 위하여 멀티플렉서들(Mux0, Mux1, Mux2, Mux3)의 출력들을 각각 인버팅한다.
도 4는 수신된 데이터 비트들에 대하여 데이터 비트들의 수신된 인버팅 카피 들을 인버팅하는 대안 구조를 도시한다. 여기서, 각각의 수신된 반전 카피(C0', C1', C2', C3')는 이들이 각각의 멀티플렉서들(Mux0, Mux1, Mux2, Mux3)에 입력되기 전에 각각의 인버터들(740, 741, 742, 743)에 의해 인버팅된다.
따라서, 이들 구조들의 양 구조에서, 수신된 데이터 패리티 비트(Rparity)가 전송된 데이터 패리티 비트(Rparity)와 동일할때, 멀티플렉서 제어 비트(s0)는 수신된 데이터 비트들(D0, D1, D2, D3)을 출력하도록 멀티플렉서들(Mux0, Mux1, Mux2, Mux3)에 명령하는 '0'이다. 그러나, 수신된 데이터 패리티 비트(Rparity)가 전송된 데이터 패리티 비트(Tparity)와 다를때(이에 따라 수신된 데이터 비트들(D0, D1, D2, 및/또는 D3)가 전송된 데이터 비트들(d0, d1, d2, d3)와 다를때), 멀티플렉서 제어 신호(s0)는 전송된 데이터 비트들(C0, C1, C2, C3)의 수신된 카피들을 출력하도록 멀티플렉서들(Mux0, Mux1, Mux2, Mux3)에 명령하는 '1'이다.
패리티 비트가 데이터 비트들 및 그들 각각의 인버팅된 카피들과 함께 제 2 모듈에 전송되는 전술한 듀얼-레일 인코딩 시스템에서 전송이 AC 및 DC를 완전하게 안정시키지 않는다는 것이 인식될 것이다.
따라서, 본 발명의 제 2실시예에 따라, 제 1 모듈은 전송된 데이터 패리티 비트(Tparity)의 인버팅된 카피를 생성하며 이들을 데이터 비트들, 그들 각각의 인버팅된 카피들 및 전송된 데이터 패리티 비트와 함께 제 2 모듈에 전송한다.
본 발명의 제 2실시예에 따른 시스템이 도 5에 도시된다. 도 5에서, 본 발명의 제 1실시예에 공통인(도 3 및 도 4에 기술된) 특징들은 동일한 도면부호로 제공된다.
상술된 바와 같이, 통신 버스(54)를 통한 전송시에 완전한 AC 및 DC 안전성을 달성하기 위하여, 전송된 데이터 패리티 비트(Tparity)는 카피되고 (인버터(76)에 의해) 인버팅되어, 통신 버스(54)를 통해 제 2 모듈(56)에 전송된다. 따라서, 모든 데이터 라인이 인버팅 카피를 가지고 전송된 패리티 비트가 인버팅 카피를 가지기 때문에, 전송은 AC 및 DC를 완전하게 안정화시킨다. 따라서, 통신 버스(54)에서의 전이들에 의해 유발된 그라운드 바운스의 문제점이 감소된다.
제 2 모듈(56)에서, 전송된 패리티 비트(Tparity)의 인버팅 카피는 저항기(78)를 통해 그라운드면에 방전된다.
도 6은 본 발명에 따라 그라운드 바운스를 감소시키는 방법을 기술하는 흐름도이다. 단계(1002)에서는 제 1 모듈로부터 제 2 모듈로 전송되는 데이터 비트들의 카피들이 생성된다.
단계(1004)에서, 데이터 비트들의 카피들은 인버팅되며, 즉 값 '0'을 가진 데이터 비트에 대하여 인버팅된 카피는 값 '1'을 가질 것이다.
단계(1006)에서, 데이터 비트들의 카피들 및 원시 데이터 비트들은 통신 버스를 통해 제 2 모듈에 전송된다.
따라서, 듀얼-레일 인코딩을 사용하는 구조에 있어서 그라운드 바운스의 문제는 데이터를 전송하기 위하여 사용된 코드의 AC 및 DC 안전성이 증가될때 감소된다.
제 2 모듈은 복수의 데이터 비트들 및 그들 각각의 인버팅된 카피들을 제 1 모듈로부터 통신 버스를 통해 수신하며, 수신된 데이터 비트들에서 하나 이상의 에 러들의 존재를 검출한다. 만일 에러가 수신된 데이터 비트들에서 검출되지 않으면, 수신된 데이터 비트들은 제 2 모듈의 출력으로서 사용된다. 그러나, 만일 하나 이상의 에러들이 수신된 데이터 비트들에서 검출되면, 데이터 비트들 각각의 카피들은 제 2 모듈의 출력으로서 사용된다.
바람직하게, 제 1 패리티 비트는 전송될 복수의 데이터 비트들로부터 생성될 수 있으며, 제 1패리티 비트는 복수의 데이터 비트들 및 그들 각각의 인버팅된 카피들과 함께 제 2 모듈에 전송된다.
제 2 모듈에서, 제 1패리티 비트가 수신된다. 그 다음에, 제 2 모듈은 수신된 데이터 비트들로부터 제 2 패리티 비트를 생성한다. 그 다음에, 이러한 제 2 패리티 비트는 수신된 데이터 비트들에서 하나 이상의 에러들이 존재하는지의 여부를 결정하기 위하여 수신된 제 1패리티 비트와 비교될 수 있다.
본 발명에 따른 시스템의 그라운드 바운스를 추가로 감소시키기 위하여, 제 1패리티 비트의 인버팅된 카피는 제 1 모듈에서 생성될 수 이따. 제 1 패리티 비트의 이러한 인버팅된 카피는 복수의 데이터 비트들, 그들 각각의 인버팅된 카피들 및 제 1 패리티 비트와 함께 제 2 모듈에 전송될 수 있다.
비록 본 발명이 듀얼-레일 인코딩을 사용하는 시스템과 관련하여 기술되었을지라도, 본 발명은 이러한 시스템들에 제한되지 않고 본 발명의 많은 다른 응용들이 당업자에게 명백할 것이라는 것이 인식될 것이다.
게다가, 비록 본 발명이 4개의 데이터 라인들을 가진 시스템과 관련하여 기술될지라도, 본 발명이 4개의 데이터 라인들보다 많거나 적은 시스템들에 응용가능 하다는 것이 인식될 것이다.
따라서, 통신 버스에서의 그라운드 바운스가 감소되는 방법 및 시스템이 제공된다.
앞서 언급된 실시예들이 본 발명을 제한하지 않고 예시적으로 기술되며 당업자는 첨부된 청구항들의 범위로부터 벗어나지 않고 많은 대안 실시예들을 설계할 수 있다는 것에 유의해야 한다. 용어 "포함한다"는 청구항에 리스트된 엘리먼트들 또는 단계들과 다른 엘리먼트들 또는 단계들의 존재를 배제하지 않는다.

Claims (16)

  1. 복수의 데이터 비트들(d0, d1, d2, d3)을 통신 버스(54)를 통해 다른 모듈(56)에 전송하는 모듈(52)로서:
    상기 데이터 비트들 각각의 카피들(c0, c1, c2, c3)을 생성하는 수단;
    상기 데이터 비트들 각각의 카피들을 인버팅하는 수단(520, 521, 522, 523); 및
    상기 복수의 데이터 비트들 및 그들 각각의 인버팅된 카피들(c0', c1', c2', c3')을 상기 통신 버스(54)를 통해 상기 다른 모듈(56)에 전송하는 수단을 포함하는, 전송 모듈(52).
  2. 제 1 항에 있어서,
    상기 복수의 데이터 비트들(d0, d1, d2, d3)로부터 제 1 패리티 비트(Tparity)를 생성하는 수단(58)을 더 포함하며;
    상기 전송 수단은 또한 상기 복수의 데이터 비트들(d0, d1, d2, d3) 및 그들 각각의 인버팅된 카피들(c0' c1', c2', c3')과 함께 상기 제 1 패리티 비트(Tparity)를 상기 다른 모듈(56)에 전송하는, 전송 모듈(52).
  3. 제 2 항에 있어서, 상기 제 1 패리티 비트를 생성하는 수단(58)은 하나 이상의 논리 게이트들(60, 62, 64)을 포함하는, 전송 모듈(52).
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제 1 패리티 비트(Tparity)의 인버팅된 카피를 생성하는 수단(520, 521, 522, 523)을 더 포함하며;
    상기 전송 수단은 또한 상기 복수의 데이터 비트들(d0, d1, d2, d3), 그들 각각의 인버팅된 카피들(c0' c1', c2', c3') 및 상기 제 1패리티 비트(Tparity)와 함께 상기 제 1 패리티 비트의 인버팅된 카피(Tparity')를 상기 다른 모듈(56)에 전송하는, 전송 모듈(52).
  5. 복수의 데이터 비트들(D0, D1, D2, D3)을 다른 모듈(52)로부터 통신 버스(54)를 통해 수신하는 모듈(56)로서:
    상기 복수의 데이터 비트들(D0, D1, D2, D3) 및 상기 데이터 비트들 각각의 인버팅된 카피들(C0', C1', C2', C3')을 상기 다른 모듈(52)로부터 수신하는 수단;
    상기 수신된 데이터 비트들(D0, D1, D2, D3)에서 하나 이상의 에러들의 존재를 검출하는 수단(68); 및
    상기 하나 이상의 에러들의 존재를 검출하는 수단(68)이 임의의 에러들을 검출하지 않는 경우에, 상기 모듈(56)의 출력으로서 상기 수신된 데이터 비트들(D0, D1, D2, D3)을 선택하고, 상기 검출 수단(68)이 하나 이상의 에러들의 존재를 검출하는 경우에, 상기 모듈(56)의 출력으로서 상기 데이터 비트들 각각의 인버팅된 카피들(C0', C1', C2', C3')의 인버스를 선택하는 수단(Mux0, Mux1, Mux2, Mux3)을 포함하는, 수신 모듈(56).
  6. 제 5 항에 있어서, 상기 수신 수단은 또한 제 1 패리티 비트(Tparity)를 상기 다른 모듈(52)로부터 수신하며;
    상기 모듈(56)은 상기 수신된 데이터 비트들로부터 제 2 패리티 비트(Rparity)를 생성하는 수단(66)을 더 포함하며;
    상기 수신된 데이터 비트들에서 하나 이상의 에러들의 존재를 검출하는 수단(68)은 상기 제 1 및 제 2 비트들을 비교하는, 수신 모듈(56).
  7. 제 6 항에 있어서, 상기 제 2 패리티 비트(Rparity)를 생성하는 수단(68)은 하나 이상의 논리 게이트들을 포함하는, 수신 모듈(56).
  8. 제 6 항 또는 제 7 항에 있어서, 상기 수신된 데이터 비트들에서 하나 이상의 에러들의 존재를 검출하는 수단(68)은 논리 게이트를 포함하는, 수신 모듈(56).
  9. 제 5 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 선택 수단(Mux0, Mux1, Mux2, Mux3)은 하나 이상의 멀티플렉서들을 포함하며, 상기 각각의 멀티플렉서는 입력들로서 수신된 데이터 비트 및 그들 각각의 인버팅된 카피의 인버스를 가지며, 상기 각각의 멀티플렉서는 상기 검출 수단(68)에 의해 출력된 제어 신호(s0)에 응답하여 동작하는, 수신 모듈(56).
  10. 제 5 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 선택 수단(Mux0, Mux1, Mux2, Mux3)은 하나 이상의 멀티플렉서들을 포함하며, 상기 각각의 멀티플렉서는 입력으로서 수신된 데이터 비트의 인버스 및 상기 각각의 인버팅된 카피를 가지며, 상기 각각의 멀티플렉서는 상기 검출 수단(68)에 의해 출력된 제어 신호(s0)에 응답하여 동작하며, 상기 모듈(56)의 출력은 상기 각각의 멀티플렉서의 출력의 인버스인, 수신 모듈(56).
  11. 제 1 항 내지 제 4 항 중 어느 한 항에 따른 전송 모듈(52) 및 제 5 항 내지 제 10 항 중 어느 한 항에 따른 수신 모듈(56)을 포함하는 시스템에 있어서,
    상기 모듈들은 통신 버스(54)를 통해 접속되는, 시스템.
  12. 복수의 데이터 비트들이 제 1 모듈로부터 통신버스를 통해 제 2 모듈로 전송되며, 상기 전송된 데이터 비트들에서 에러들을 검출할 수 있는 시스템에서 그라운드 바운스(ground bounce)를 감소시키는 방법으로서:
    전송될 데이터 비트들 각각의 카피들을 생성하는 단계(단계 1002);
    상기 데이터 비트들 각각의 카피들을 인버팅하는 단계(단계 1004); 및
    상기 복수의 데이터 비트들 및 그들 각각의 인버팅된 카피들을 상기 통신 버스를 통해 상기 제 2 모듈에 전송하는 단계(단계 1006)를 포함하는, 그라운드 바운스 감소 방법.
  13. 제 12 항에 있어서,
    상기 제 1 모듈로부터 상기 복수의 데이터 비트들 및 그들 각각의 인버팅된 카피들을 상기 통신 버스를 통해 수신하는 단계;
    상기 수신된 데이터 비트들에서 하나 이상의 에러들의 존재를 검출하는 단계;
    상기 하나 이상의 에러들이 상기 수신된 데이터 비트들에서 검출되지 않은 경우에, 상기 제 2 모듈의 출력으로서 상기 수신된 데이터 비트들을 이용하는 단계; 및
    - 상기 하나 이상의 에러들이 상기 수신된 데이터 비트들에서 검출되는 경우에, 상기 제 2 모듈의 출력으로서 상기 데이터 비트들 각각의 카피들을 이용하는 단계를 더 포함하는, 그라운드 바운스 감소 방법.
  14. 제 12 항 또는 제 13 항에 있어서,
    전송될 상기 복수의 데이터 비트들로부터 제 1 패리티 비트를 생성하는 단계; 및
    상기 복수의 데이터 비트들 및 그들 각각의 인버팅된 카피들과 함께 상기 제 1 패리티 비트를 상기 제 2 모듈에 전송하는 단계를 더 포함하는, 그라운드 바운스 감소 방법.
  15. 제 14항에 있어서,
    상기 제 1 모듈로부터 상기 통신 버스를 통해 상기 제 1 패리티 비트를 수신하는 단계; 및
    상기 수신된 데이터 비트들로부터 제 2 패리티 비트를 생성하는 단계를 더 포함하며;
    상기 수신된 데이터 비트들에서 하나 이상의 에러들을 검출하는 단계는 상기 제 1 및 제 2 패리티 비트를 비교하는 단계를 포함하는, 그라운드 바운스 감소 방법.
  16. 제 14항 또는 제 15항에 있어서,
    상기 제 1 패리티 비트의 인버팅된 카피를 생성하는 단계; 및
    상기 복수의 데이터 비트들, 그들 각각의 인버팅된 카피들 및 상기 제 1 패리티 비트와 함께 상기 제 1 패리티 비트의 인버팅된 카피를 상기 제 2 모듈에 전송하는 단계를 더 포함하는, 그라운드 바운스 감소 방법.
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