JP2007172230A - インタフェース回路及びそれを用いた情報処理装置 - Google Patents

Abstract

【課題】
冗長構成の情報処理装置のインタフェース回路におけるスイッチングノイズを低減化可能な技術を提供する。
【解決手段】
互いに同一の処理を行う複数の送信側論理回路から、互いに同一の処理を行う複数の受信側論理回路に情報を伝達する情報処理装置のインタフェース回路として、第１の信号伝送線路を経て第１の信号を伝達する第１の伝達系と、該第１の信号伝送線路に隣接して配された第２の信号伝送線路を経て、上記第１の信号とは逆の論理極性とした第２の信号を伝達する第２の伝達系とを備え、上記複数の送信側論理回路からの信号をそれぞれ、少なくとも該第１、第２の信号伝送線路上を互いに逆論理極性の信号として伝送する構成とする。
【選択図】図５

Description

本発明は、コンピュータ・ネットワーク機器などを含む情報処理装置で使用されるインタフェース回路に係り、特に、インタフェース回路のスイッチングノイズを低減化可能な技術に関する。

情報処理装置においては、使われる半導体の性能向上とあいまって、装置が扱う情報処理データ量もますます増加している。これに伴い、情報処理装置の高信頼性化と併せ、回路間の情報伝達を行うためのインタフェースの性能向上とが望まれている。

情報処理装置の高信頼性化とインタフェース性能の向上のための有効な手段としては例えば、２系列の同様な回路を用いて同一処理を両方の機器で行う冗長構成のデュアルシステムがある。図１１は、従来の冗長な情報処理装置の構成例である。図１１において、情報を送信する集積回路１は互いに同一の処理を行う冗長な送信側論理回路３ａ、３ｂを備え、情報を受信する集積回路２も互いに同一の処理を行う冗長な受信側論理回路４ａ、４ｂを備える。該送信側論理回路３ａ、３ｂと該受信側論理回路４ａ、４ｂとの間は、情報を伝える冗長なインタフェース回路で接続されている。すなわち、送信側論理回路３ａと受信側論理回路４ａとの間は、送信回路５ａ、ピン８ａ_１、信号伝送線路９ａ、ピン８ａ_２及び受信回路７ａとを用いて成るインタフェース回路で接続され、送信側論理回路３ｂと受信側論理回路４ｂとの間は、送信回路５ｂ、ピン８ｂ_１、信号伝送線路９ｂ、ピン８ｂ_２及び受信回路７ｂとを用いて成るインタフェース回路で接続され、両インタフェース回路は、互いに離れた位置で独立した信号伝達系を形成し、同じ信号を同時に、送信側論理回路から受信側論理回路に伝達するようにされている。かかる従来のインタフェース回路では、回路の同時動作に起因したスイッチングノイズが発生し易く、これがインタフェース性能の確保と装置の信頼性向上とを図る上での障害となっている。
かかるノイズに対応する従来の対策技術としては、例えば、特開平６−２０２７７５号公報（特許文献１）や特開平１０−１９８４７５号公報（特許文献２）に記載されたものがある。特開平６−２０２７７５号公報には、バスインタフェース回路のスイッチングノイズを低減するために、２値信号を複数のバスラインのそれぞれに出力する複数のドライバを設け、該ドライバには、非反転のノーマル信号か反転信号かのいずれかを切替えて入力し、該複数のドライバから同時出力されるノーマル信号のうち、所定の一方の極性から他方の極性に変化する信号数を予測検出し、検出された信号数が所定以上の場合は、同時出力されるノーマル信号を反転出力させるとした構成が記載され、特開平１０−１９８４７５号公報には、スイッチングノイズを低減化した状態で送信側から受信側にＭビット並列データを連続的に送信するために、送信側から並列データが送信される度に、それに先立ち、そのデータのビット状態を直前データでの対応ビット状態と比較し、状態反転ビット数がＭ／２を超えるときだけ、そのデータを出力バッファ部から、出力論理が反転された状態としてバスライン上に送信するとした構成が記載されている。

特開平６−２０２７７５号公報 特開平１０−１９８４７５号公報

情報処理装置におけるインタフェース性能を向上させるためには、インタフェースにおける信号本数を増やすか、もしくは、信号当たりのスルーレートを高くする必要があるが、信号本数を増やすと、ＬＳＩのピン数が増大し、ＬＳＩのコストや実装コストを増大させるし、また、信号レートを高くすると、回路が複雑化し、情報の到達時間（レイテンシ）を増大させてしまうことになる。このため、インタフェースの性能向上については、それぞれの装置性能に与える影響を考慮し、問題がなるべく顕在化しないように適切な対策が望まれる。例えば、レイテンシ増加が比較的目立たないルータ等の通信装置では、少ない信号本数で高いスルーレートを実現可能なＳｅｒＤｅｓ回路を用いたインタフェース構成が利用される。一方、高い情報処理性能が求められる情報処理装置用のインタフェース回路であって、特に、サーバ等のマルチプロセッサ構造を有する情報処理装置におけるプロセッサ間の情報伝達を行うインタフェース回路では、データが到達するために生じる遅延時間としてのレイテンシの増加は装置全体の性能低下につながってしまうため、信号ピン数を増やし、同時に多数の情報を並行して伝送するパラレルインタフェース回路が適する。しかしながら、かかるマルチプロセッサ構成の情報処理装置においてパラレルインタフェース回路を用いて多数の信号を同時に高速伝送することは、多数の回路動作によって生じるノイズが相互に干渉し回路に悪影響を及ぼすために、インタフェース高速化上の大きな障害となる。また、信号本数の増加は、ＬＳＩピン数を増やすためにＬＳＩのコストを増加させるとともに、高密度実装を必要とするため実装コストも増加させる。

情報処理装置の高信頼性化については、例えば大規模オンラインシステムや航空機などで用いられる情報処理システムでは、故障や停止が発生すると社会や人命に多大な損失を与える場合が多いため、これらの装置ではシステムの一部に障害が発生しても全体の動作に影響を与えない回路構成にする必要がある。
また、上記公報記載の従来技術はいずれも、新たな機能を追加するための論理回路をインタフェース回路部に付加する必要があり、回路規模の拡大や回路コストの増大を招くおそれがある。

本発明の課題点は、上記従来技術の状況に鑑み、情報処理装置におけるインタフェース回路として、回路規模や回路コストの増大を抑えた冗長構成の中でスイッチングノイズを低いレベルに抑えられるようにすることである。
本発明の目的は、かかる課題点を解決し、インタフェース回路の性能向上と高信頼性化とを図った情報処理装置を提供することにある。

上記課題点を解決するために、本発明では、互いに同一の処理を行う複数の送信側論理回路から、互いに同一の処理を行う複数の受信側論理回路に情報を伝達する情報処理装置のインタフェース回路として、第１の信号伝送線路を経て第１の信号を伝達する第１の伝達系と、該第１の信号伝送線路に隣接して配された第２の信号伝送線路を経て、上記第１の信号とは逆の論理極性とした第２の信号を伝達する第２の伝達系とを備え、上記複数の送信側論理回路からの信号をそれぞれ、少なくとも該第１、第２の信号伝送線路上を互いに逆論理極性の信号として伝送する構成とする。該インタフェース回路は、１つの信号を１つの信号ピンと伝送線路とを使って伝送するシングルエンド型の構成を基本とする。

本発明によれば、情報処理装置のインタフェース回路の性能向上と高信頼性化が可能となる。

以下、本発明の実施例につき、図面を用いて説明する。
図１〜図７は、本発明の第１の実施例の説明図である。図１及び図２は、インタフェース回路のノイズ発生の説明図、図３及び図４は、図１１の情報処理装置のインタフェース回路におけるノイズ発生の説明図、図５は、本発明の第１の実施例としての情報処理装置の構成例図、図６及び図７は、図５の情報処理装置のインタフェース回路におけるノイズ低減化作用の説明図である。

図１は、インタフェース回路内の１つの送信回路からＨｉｇｈレベルの信号が、１つの信号伝送線路に出力される場合、図２は、上記１つの送信回路からＬｏｗレベルの信号が、上記１つの信号伝送線路に出力される場合を示す。
図１及び図２において、１０ａはインタフェース回路内の第１の送信回路、１０ｂは同第２の送信回路、９ａは、第１の送信回路１０ａに接続された第１の信号伝送線路、９ｂは、第２の送信回路１０ｂに接続された第２の信号伝送線路、１１は、集積回路（チップ）内において第１の送信回路１０ａ及び第２の送信回路１０ｂに電源電力を供給する電源給電系（以下、チップ内電源給電系という）、１２は、集積回路（チップ）内において第１の送信回路１０ａ及び第２の送信回路１０ｂへの電源電力供給のグランド系を構成するグランド給電系（以下、チップ内グランド給電系という）、１５は、集積回路外に設けられ、第１の送信回路１０ａ及び第２の送信回路１０ｂに電源電力を供給する電源給電系（以下、チップ外電源給電系という）、１６は、集積回路外に設けられ第１の送信回路１０ａ及び第２の送信回路１０ｂへの電源電力供給のグランド系を構成するグランド給電系（以下、チップ外グランド給電系という）、１３は、チップ外電源給電系１５が接続される電源ピンなどの寄生インピーダンス（ＺＶ）、１４は、チップ外グランド給電系１６が接続されるグランドピンなどの寄生インピーダンス（ＺＧ）である。

図１に示すように、第１の送信回路１０ａがＨｉｇｈレベルの信号を第１の信号伝送線路９ａに出力しているとき、チップ外電源給電系１５から該第１の送信回路１０ａの出力トランジスタ（図示なし）を経由して電流１７が第１の信号伝送線路９ａに流れる。また、図２に示すように、第１の送信回路１０ａがＬｏｗレベルの信号を出力する場合は、第１の送信回路１０ａの出力トランジスタのスイッチングにより、電流１８が、第１の信号伝送線路９ａから第１の送信回路１０ａの出力トランジスタを経由してチップ外グランド給電系１６に向かって流れる。このように、第１の送信回路１０ａの回路動作により、信号のレベルがＨｉｇｈからＬｏｗに切替わる場合、図１の電流１７が遮断されて、図２の電流１８が流れ始めるといった電流変化が起きる。このとき、チップ内電源給電系１１に寄生インピーダンス１３等による電源ノイズ１９が発生するとともに、チップ内グランド給電系１２に寄生インピーダンス１４等によるグランドノイズ２０が発生する。該両ノイズは、第１の信号伝送線路９ａ上にノイズ２１を発生させるのみならず、チップ内電源給電系１１やチップ内グランド給電系１２を共有している隣接した第２の送信回路１０ｂに接続された第２の信号伝送線路９ｂ上にもノイズ２２を発生させる。信号レベルがＬｏｗからＨｉｇｈに切替わる場合も同様である。

冗長構成のインタフェース回路においても、伝送される信号のレベルが切替わるとき、電源ノイズ及びグランドノイズが発生する。
図３及び図４は、図１１の情報処理装置の冗長構成のインタフェース回路におけるノイズ発生の説明図である。
図３は、冗長構成のインタフェース回路のＡ、Ｂ両系統内のそれぞれ２つずつの全４つの送信回路からＨｉｇｈレベルの信号が、それぞれの信号伝送線路に出力される場合、図４は、上記４つの送信回路からＬｏｗレベルの信号が、上記それぞれの信号伝送線路に出力される場合を示す。

図３及び図４において、１０ａ_１、１０ａ_２は、インタフェース回路内の第１の送信回路、１０ｂ_１、１０ｂ_２は同じく第２の送信回路、９ａ_１、９ａ_２はそれぞれ、第１の送信回路１０ａ_１、１０ａ_２に接続された第１の信号伝送線路、９ｂ_１、９ｂ_２はそれぞれ、第２の送信回路１０ｂ_１、１０ｂ_２に接続された第２の信号伝送線路、１１は、集積回路（チップ）内において第１の送信回路１０ａ_１、１０ａ_２及び第２の送信回路１０ｂ_１、１０ｂ_２に電源電力を供給する電源給電系（以下、チップ内電源給電系という）、１２は、集積回路（チップ）内において第１の送信回路１０ａ_１、１０ａ_２及び第２の送信回路１０ｂ_１、１０ｂ_２への電源電力供給のグランド系を構成するグランド給電系（以下、チップ内グランド給電系という）、１５は、集積回路外に設けられ、第１の送信回路１０ａ_１、１０ａ_２及び第２の送信回路１０ｂ_１、１０ｂ_２に電源電力を供給する電源給電系（以下、チップ外電源給電系という）、１６は、集積回路外に設けられ第１の送信回路１０ａ_１、１０ａ_２及び第２の送信回路１０ｂ_１、１０ｂ_２への電源電力供給のグランド系を構成するグランド給電系（以下、チップ外グランド給電系という）である。第１の送信回路１０ａ_１、１０ａ_２と第１の信号伝送線路９ａ_１、９ａ_２はインタフェース回路内のＡ系統の伝達系を構成し、第２の送信回路１０ｂ_１、１０ｂ_２と第２の信号伝送線路９ｂ_１、９ｂ_２はインタフェース回路内のＢ系統の伝達系を構成する。該Ａ系統の伝達系と該Ｂ系統の伝達系は互いに離れた位置で独立した信号伝達系を形成している。また、１３ａは、チップ外電源給電系１５が接続される電源ピンなどＡ系統側の寄生インピーダンス（ＺＶ）、１３ｂは、チップ外電源給電系１５が接続される電源ピンなどＢ系統側の寄生インピーダンス（ＺＶ）、１４ａは、チップ外グランド給電系１６が接続されるグランドピンなどＡ系統側の寄生インピーダンス（ＺＧ）、１４ｂは、チップ外グランド給電系１６が接続されるグランドピンなどＢ系統側の寄生インピーダンス（ＺＧ）である。

図３に示すように、Ａ系統の伝達系、Ｂ系統の伝達系のそれぞれにおいて、２ビットの信号が“１１”の状態（Ａ１−Ｐ“１”、Ａ２−Ｐ“１”、Ｂ１−Ｐ“１”、Ｂ２−Ｐ“１”）にあるときは、Ａ系統伝達系の第１の送信回路１０ａ_１、１０ａ_２と、Ｂ系統伝達系の第２の送信回路１０ｂ_１、１０ｂ_２が全て、信号レベルがＨｉｇｈの信号を出力する。これに対し、Ａ系統の伝達系、Ｂ系統の伝達系のそれぞれにおいて、２ビットの信号が“００”の状態（Ａ１−Ｐ“０”、Ａ２−Ｐ“０”、Ｂ１−Ｐ“０”、Ｂ２−Ｐ“０”）になると、図４に示すように、Ａ系統伝達系の第１の送信回路１０ａ_１、１０ａ_２と、Ｂ系統伝達系の第２の送信回路１０ｂ_１、１０ｂ_２は全て、信号レベルがＬｏｗの信号を出力する。この図３の状態から図４の状態に、第１の送信回路１０ａ_１、１０ａ_２と第２の送信回路１０ｂ_１、１０ｂ_２のそれぞれの状態が切替わる（スイッチングする）とき、すなわち、第１の送信回路１０ａ_１、１０ａ_２と第２の送信回路１０ｂ_１、１０ｂ_２のそれぞれが信号レベルをスイッチングするとき、図４に示すように、電源ノイズ１９ａ、１９ｂとグランドノイズ２０ａ、２０ｂがそれぞれ同時に発生する。Ａ系統の伝達系、Ｂ系統の伝達系のそれぞれにおいて、２ビットの信号が“００”の状態（Ａ１−Ｐ“０”、Ａ２−Ｐ“０”、Ｂ１−Ｐ“０”、Ｂ２−Ｐ“０”）の状態から、２ビットの信号が“１１”の状態（Ａ１−Ｐ“１”、Ａ２−Ｐ“１”、Ｂ１−Ｐ“１”、Ｂ２−Ｐ“１”）に切替わる（スイッチングする）ときも同様である。このように、複数の回路の切替え（スイッチング）動作により発生するノイズは信号伝送上の障害となり、インタフェース回路や装置の高性能化や高集積化の妨げとなる。
本発明の第１の実施例では、上記のような電源ノイズやグランドノイズを低いレベルに抑えることができる。

図５は、本発明の第１の実施例としての情報処理装置の構成例図である。
図５において、１は情報を送信する集積回路、２は情報を受信する集積回路、３ａは、集積回路１上に配され、互いに同一の信号処理を行う冗長な複数の送信側論理回路のうちの第１の送信側論理回路、３ｂは、集積回路１上に配され、互いに同一の信号処理を行う冗長な複数の送信側論理回路のうちの第２の送信側論理回路、４ａは、集積回路２上に配され、互いに同一の信号処理を行う冗長な複数の受信側論理回路のうちの第１の受信側論理回路、４ｂは、集積回路２上に配され、互いに同一の信号処理を行う冗長な複数の受信側論理回路のうちの第２の受信側論理回路、５ａは、第１の送信側論理回路３ａに接続された第１の送信回路、５ｂは、第２の送信側論理回路３ｂに接続された第２の送信回路、７ａは、第１の受信側論理回路４ａに接続された第１の受信回路、７ｂは、第２の受信側論理回路４ｂに接続された第２の受信回路、８ａ_１、８ｂ_１はそれぞれ、集積回路１上に設けられるピン、８ａ_２、８ｂ_２はそれぞれ、集積回路２上に設けられるピン、６ａ_１１は、第１の送信側論理回路３ａと第１の送信回路５ａとの間を接続するチップ内配線、６ａ_１２は、第１の送信回路５ａとピン８ａ_１の間を接続するチップ内配線、６ａ_２１は、第１の受信側論理回路４ａと第１の受信回路７ａとの間を接続するチップ内配線、６ａ_２２は、第１の受信回路７ａとピン８ａ_２の間を接続するチップ内配線、６ｂ_１１は、第２の送信側論理回路３ｂと第２の送信回路５ｂとの間を接続するチップ内配線、６ｂ_１２は、第２の送信回路５ｂとピン８ｂ_１の間を接続するチップ内配線、６ｂ_２１は、第２の受信側論理回路４ｂと第２の受信回路７ｂとの間を接続するチップ内配線、６ｂ_２２は、第２の受信回路７ｂとピン８ｂ_２の間を接続するチップ内配線、９ａは、ピン８ａ_１、８ａ_２間を接続し、該ピン８ａ_１、８ａ_２を介し第１の送信回路３ａと第１の受信回路４ａの双方に接続される第１の信号伝送線路、９ｂは、ピン８ｂ_１、８ｂ_２間を接続し、該ピン８ｂ_１、８ｂ_２を介し第２の送信回路３ｂと第２の受信回路４ｂの双方に接続される第２の信号伝送線路である。

第１の送信回路５ａと第２の送信回路５ｂはそれぞれ、複数の送信回路から成り、第１の送信回路５ａを形成する個々の送信回路と、第２の送信回路５ｂを形成する個々の送信回路とは、集積回路１上において交互にかつ互いに隣接して配されている。同様に、第１の受信回路７ａと第２の受信回路７ｂはそれぞれ、上記第１の送信回路５ａ、第２の送信回路５ｂと同数（第１の受信回路７ａは第１の送信回路５ａと同数。第２の受信回路７ｂは第２の送信回路５ｂと同数。）の複数の受信回路から成り、第１の受信回路７ａを形成する個々の受信回路と、第２の受信回路７ｂを形成する個々の受信回路とは、集積回路２上において交互にかつ互いに隣接して配されている。また、第２の送信回路５ｂは、信号入力部において入力された信号の論理極性を反転する構成を有し、第２の受信回路７ｂは、信号出力部において出力される信号の論理極性を反転する構成を有する。

図５の構成において、チップ内配線６ａ_１１、第１の送信回路５ａ、チップ内配線６ａ_１２、ピン８ａ_１、第１の信号伝送線路９ａ、ピン８ａ_２、チップ内配線６ａ_２２、第１の受信回路７ａ及びチップ内配線６ａ_２１は、冗長なインタフェース回路の第１の伝達系を構成し、チップ内配線６ｂ_１１、第２の送信回路５ｂ、チップ内配線６ｂ_１２、ピン８ｂ_１、第２の信号伝送線路９ｂ、ピン８ｂ_２、チップ内配線６ｂ_２２、第２の受信回路７ｂ及びチップ内配線６ｂ_２１は、冗長なインタフェース回路の第２の伝達系を構成する。第１の送信側論理回路３ａから出力された信号は、上記第１の伝達系中を第１の信号として伝送され第１の受信側論理回路４ａに入力される。また、第２の送信側論理回路３ｂから出力された信号は、上記第２の伝達系中を第２の信号として伝送され第２の受信側論理回路４ｂに入力される。第１の信号は、信号の論理極性を反転されない状態のまま第１の伝達系中を伝送される。これに対し、第２の信号は、第２の送信回路５ｂの信号入力部において論理極性を反転され、第１の信号とは逆の論理極性の信号として、該第２の送信回路５ｂ、チップ内配線６ｂ_１２、ピン８ｂ_１、第２の信号伝送線路９ｂ、ピン８ｂ_２及びチップ内配線６ｂ_２２を経て第２の受信回路７ｂに入る。該第２の信号は、第２の受信回路７ｂの信号出力部において信号の論理極性を再び反転されて元の論理極性すなわち第１の信号と同じ論理極性に戻されて該第２の受信回路７ｂから出力され、チップ内配線６ｂ_２１を通って第２の受信側論理回路４ｂに、上記第１の信号が上記第１の受信側論理回路４ａに入力されるのと同時に、入力される。このように、互いに隣接する第１、第２の伝達系中を、互いに論理極性の異なる第１の信号と第２の信号が伝送されることになる。これによって、第１の送信回路５ａ及び第２の送信回路５ｂの切替え（スイッチング）動作に基づくノイズは極めて低いレベルに抑えられる。以下にその理由を説明する。
以下、説明中で用いる図５の情報処理装置の各構成要素には、図５の場合と同じ符号を付して用いるとする。

図６及び図７は、上記図５の情報処理装置のインタフェース回路におけるノイズ低減化作用の説明図である。
図６は、図５の冗長構成のインタフェース回路の第１の伝達系内の２つの送信回路（第１の送信回路）からはＨｉｇｈレベルの信号が出力され、第２の伝達系内の２つの送信回路（第２の送信回路）からはＬｏｗレベルの信号が出力される場合、図７は、図５の冗長構成のインタフェース回路の第１の伝達系内の２つの送信回路（第１の送信回路）からはＬｏｗレベルの信号が出力され、第２の伝達系内の２つの送信回路（第２の送信回路）からはＨｉｇｈレベルの信号が出力される場合を示す。

図６及び図７において、５ａ_１、５ａ_２は、インタフェース回路内の第１の送信回路、５ｂ_１、５ｂ_２は、同じく第２の送信回路、９ａ_１、９ａ_２はそれぞれ、第１の送信回路５ａ_１、５ａ_２に接続された第１の信号伝送線路、９ｂ_１、９ｂ_２はそれぞれ、第２の送信回路５ｂ_１、５ｂ_２に接続された第２の信号伝送線路、１１は、集積回路（チップ）内において第１の送信回路５ａ_１、５ａ_２及び第２の送信回路５ｂ_１、５ｂ_２に電源電力を供給する電源給電系（以下、チップ内電源給電系という）、１２は、集積回路（チップ）内において第１の送信回路５ａ_１、５ａ_２及び第２の送信回路５ｂ_１、５ｂ_２への電源電力供給のグランド系を構成するグランド給電系（以下、チップ内グランド給電系という）、１５は、集積回路外に設けられ、第１の送信回路５ａ_１、５ａ_２及び第２の送信回路５ｂ_１、５ｂ_２に電源電力を供給する電源給電系（以下、チップ外電源給電系という）、１６は、集積回路外に設けられ第１の送信回路５ａ_１、５ａ_２及び第２の送信回路５ｂ_１、５ｂ_２への電源電力供給のグランド系を構成するグランド給電系（以下、チップ外グランド給電系という）である。第１の送信回路５ａ_１、５ａ_２と第１の信号伝送線路９ａ_１、９ａ_２は、インタフェース回路内の第１の伝達系を構成し、第２の送信回路５ｂ_１、５ｂ_２と第２の信号伝送線路９ｂ_１、９ｂ_２は、ンタフェース回路内の第２の伝達系を構成する。また、１３は、チップ外電源給電系１５が接続される電源ピンなどの寄生インピーダンス（ＺＶ）、１４は、チップ外グランド給電系１６が接続されるグランドピンなどの寄生インピーダンス（ＺＧ）である。

図６に示すように、第１の伝達系、第２の伝達系のそれぞれにおいて、２ビットの信号が“１１”の状態（Ａ１−Ｐ“１”、Ａ２−Ｐ“１”、Ｂ１−Ｎ“１”、Ｂ２−Ｎ“１”）にあるときは、第１の伝達系の第１の送信回路５ａ_１、５ａ_２は、信号レベルＨｉｇｈの信号を出力し、第２の伝達系の第２の送信回路５ｂ_１、５ｂ_２は、信号レベルＬｏｗの信号を出力する。このとき、チップ外電源給電系１５からチップ内電源給電系１１に流れる電流１７は、第１の伝達系における一方の第１の送信回路５ａ_１と他方の第１の送信回路５ａ_２の２回路分の電流であり、また、チップ内グランド給電系１２からチップ外グランド給電系１６に流れる電流１８は、第２の伝達系における一方の第２の送信回路５ｂ_１と他方の第２の送信回路５ｂ_２の２回路分の電流である。次に、第１の伝達系、第２の伝達系のそれぞれにおいて、２ビットの信号が“００”の状態（Ａ１−Ｐ“０”、Ａ２−Ｐ“０”、Ｂ１−Ｎ“０”、Ｂ２−Ｎ“０”）になると、図７に示すように、第１の伝達系の第１の送信回路５ａ_１、５ａ_２は、信号レベルＬｏｗの信号を出力し、第２の伝達系の第２の送信回路５ｂ_１、５ｂ_２は、信号レベルＨｉｇｈの信号を出力する。このとき、チップ外電源給電系１５からチップ内電源給電系１１に流れる電流１７は、第２の伝達系における一方の第２の送信回路５ｂ_１と他方の第２の送信回路５ｂ_２の２回路分の電流であり、また、チップ内グランド給電系１２からチップ外グランド給電系１６に流れる電流１８は、第１の伝達系における一方の第１の送信回路５ａ_１と他方の第１の送信回路５ａ_２の２回路分の電流である。このように、図６の状態から図７の状態に、第１の送信回路５ａ_１、５ａ_２と第２の送信回路５ｂ_１、５ｂ_２のそれぞれの状態が切替わって（スイッチングして）も、寄生インピーダンス１３、１４のそれぞれを流れる電流は、第１の送信回路５ａ_１、５ａ_２と第２の送信回路５ｂ_１、５ｂ_２のそれぞれの状態の切替わりの前後でほとんど変化しない。このため、該電流変化に基づくノイズ（スイッチングノイズ）は極めて低レベルなものとなる。
上記第１の実施例によれば、情報処理装置の冗長構成のインタフェース回路のスイッチングノイズを低減化することができ、該インタフェース回路の性能向上を図ることができる。また、情報処理装置の高信頼性化も可能となる。

図８は、本発明の第２の実施例としての情報処理装置の構成例図である。
本第２の実施例は、上記図５の第１の実施例が、インタフェース回路中の第２の送信回路５ｂで信号の論理極性の反転を行った後、第２の受信回路７ｂで元の論路極性に戻すようにしているのに対し、インタフェース回路中ではいずれの送信回路でも信号の論理極性の反転は行わずまたいずれの受信回路でも論理極性を元に戻すことをしない場合である。すなわち、第１の送信回路５ａに入力され第１の受信回路７ａを経て第１の受信側論理回路４ａに入力される信号と、第２の送信回路５ｂに入力され第２の受信回路７ｂを経て第２の受信側論理回路４ｂに入力される信号とがもともと互いにその論理極性が逆になっている場合である。本場合としては、第１の送信側論理回路３ａ、第２の送信側論理回路３ｂのいずれかが信号を反転論理で処理して互いに逆の論理極性の信号として出力したりする場合や、または、第１の送信側論理回路３ａや第２の送信側論理回路３ｂよりも前の段階で信号の論理極性を互いに反転させたりする場合がある。インタフェース回路を通った信号の論理極性を元に戻す場合は、第１の受信側論理回路４ａ、第２の受信側論理回路４ｂのいずれかがその受信信号を反転論理で処理するようにしてもよいし、または、第１の受信側論理回路４ａや第２の受信側論理回路４ｂよりも後の段階で信号の論理極性を反転させるようにしてもよい。
上記第２の実施例によっても、上記第１の実施例の場合と同様、情報処理装置の冗長構成のインタフェース回路のスイッチングノイズを低減化することができ、該インタフェース回路の性能向上を図ることができる。また、情報処理装置の高信頼性化も可能となる。

図９は、本発明の第３の実施例としての情報処理装置の構成例図である。
図９において、インタフェース回路中の第１の送信回路５ａを形成する個々の送信回路と、第２の送信回路５ｂを形成する個々の送信回路とだけが、集積回路１上において交互にかつ互いに隣接して配される。第１の受信回路７ａを形成する個々の受信回路と、第２の受信回路７ｂを形成する個々の受信回路とは隣接されず、それぞれは、集積回路１上において互いに離れた位置に配される。他の構成は、図５の第１の実施例の情報処理装置と同様である。各部の作用も、図５の第１の実施例の情報処理装置の場合と同様である。
上記第３の実施例によっても、情報処理装置の冗長構成のインタフェース回路のスイッチングノイズを低減化することができ、該インタフェース回路の性能向上を図ることができる。また、情報処理装置の高信頼性化も可能となる。

図１０は、本発明の第４の実施例としての情報処理装置の構成例図である。
図１０において、インタフェース回路中の第１の受信回路７ａを形成する個々の受信回路と、第２の受信回路７ｂを形成する個々の受信回路とだけが、集積回路２上において交互にかつ互いに隣接して配される。第１の送信回路５ａを形成する個々の送信回路と、第２の送信回路５ｂを形成する個々の送信回路とは互いに隣接されず、それぞれは、集積回路２上において互いに離れた位置に別個に配される。他の構成は、図５の第１の実施例の情報処理装置や、図９の第３の実施例の情報処理装置と同様である。各部の作用も、図５の第１の実施例の情報処理装置や、図９の第３の実施例の情報処理装置の場合と同様である。
上記第４の実施例によっても、情報処理装置の冗長構成のインタフェース回路のスイッチングノイズを低減化することができ、該インタフェース回路の性能向上を図ることができる。また、情報処理装置の高信頼性化も可能となる。

インタフェース回路のノイズ発生の説明図である。 インタフェース回路のノイズ発生の説明図である。 図１１の情報処理装置のインタフェース回路におけるノイズ発生の説明図である。 図１１の情報処理装置のインタフェース回路におけるノイズ発生の説明図である。 本発明の第１の実施例としての情報処理装置の構成例図である。 図５の情報処理装置のインタフェース回路におけるノイズ低減化作用の説明図である。 図５の情報処理装置のインタフェース回路におけるノイズ低減化作用の説明図である。 本発明の第２の実施例としての情報処理装置の構成例図である。 本発明の第３の実施例としての情報処理装置の構成例図である。 本発明の第４の実施例としての情報処理装置の構成例図である。 従来技術の説明図である。

符号の説明

１、２…集積回路、
３ａ…第１の送信側論理回路、
３ｂ…第２の送信側論理回路、
４ａ…第１の受信側論理回路、
４ｂ…第２の受信側論理回路、
５ａ、５ａ_１、５ａ_２、１０ａ_１、１０ａ_２…第１の送信回路、
５ｂ、５ａ_１、５ａ_２、１０ｂ_１、１０ｂ_２…第２の送信回路、
６ａ_１１、６ａ_１２、６ａ_２１、６ａ_２２、６ｂ_１１、６ｂ_１２、６ｂ_２１、６ｂ_２２…チップ内配線、
７ａ…第１の受信回路、
７ｂ…第２の受信回路、
８ａ_１、８ａ_２、８ｂ_１、８ｂ_２…ピン、
９ａ…第１の信号伝送線路、
９ｂ…第２の信号伝送線路、
１１…チップ内電源給電系、
１２…チップ内グランド給電系、
１５…チップ外電源給電系、
１６…チップ外グランド給電系。

Claims (7)

1. 互いに同一の処理を行う複数の送信側論理回路から、互いに同一の処理を行う複数の受信側論理回路に情報を伝達するインタフェース回路であって、
   上記複数の送信側論理回路のうちの第１の送信側論理回路と、上記複数の受信側論理回路のうちの第１の受信側論理回路との間に接続され、該第１の送信側論理回路から出力された信号を第１の信号として伝送する第１の伝達系と、
   上記複数の送信側論理回路のうちの第２の送信側論理回路と、上記複数の受信側論理回路のうちの第２の受信側論理回路との間に接続され、上記第１の伝達系に隣接して配され、上記第２の送信側論理回路から出力された信号を、上記第１の信号とは逆の論理極性の第２の信号として伝送する第２の伝達系と、
   を備えたことを特徴とするインタフェース回路。
2. 上記複数の送信側論理回路からの信号をそれぞれ、互いに逆論理極性の上記第１、第２の信号として伝送した後、上記複数の受信側論理回路へ同じ論理極性の複数の同じ信号として同時に入力させる請求項１に記載のインタフェース回路。
3. 上記第１の伝達系は、上記第１の送信側論理回路に接続された第１の送信回路と、上記第１の受信側論理回路に接続された第１の受信回路と、該第１の送信回路と該第１の受信回路との間を接続する上記第１の信号伝送線路とを有して構成され、また、上記第２の伝達系は、上記第２の送信側論理回路に接続された第２の送信回路と、上記第２の受信側論理回路に接続された第２の受信回路と、該第２の送信回路と該第２の受信回路との間を接続する第２の信号伝送線路とを有して構成される請求項１に記載のインタフェース回路。
4. 上記第１の伝達系は、上記第１の送信側論理回路に接続された複数の第１の送信回路と、上記第１の受信側論理回路に接続された複数の第１の受信回路と、該第１の送信回路と該第１の受信回路との間を接続する複数の第１の信号伝送線路とを有して構成され、また、上記第２の伝達系は、上記第２の送信側論理回路に接続された複数の第２の送信回路と、上記第２の受信側論理回路に接続された複数の第２の受信回路と、該第２の送信回路と該第２の受信回路との間を接続する複数の第２の信号伝送線路とを有して構成され、かつ、少なくとも、個々の第１の送信回路と個々の第２の送信回路が交互にかつ互いに隣接して配された構成、または、個々の第１の受信回路と個々の第２の受信回路が交互に互いに隣接して配された構成である請求項１に記載のインタフェース回路。
5. 上記第２の伝達系は、上記第２の信号の論理極性を反転して上記第１の信号と同じ論理極性とする構成を備える請求項１に記載のインタフェース回路。
6. 上記第２の伝達系は、上記第２の送信回路の入力側で信号の論理極性を反転し、上記第２の受信回路の出力側で信号の論理極性を再び反転し元の極性に戻す構成を備える請求項３に記載のインタフェース回路。
7. 請求項１から６のいずれかに記載のインタフェース回路と、
   上記インタフェース回路が接続され、互いに同一の処理を行う複数の送信側論理回路と、
   上記インタフェース回路が接続され、上記複数の送信側論理回路から伝達された情報に対し互いに同一の処理を行う複数の受信側論理回路と、
   を備えた構成としたことを特徴とする情報処理装置。
   

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