JP5273149B2 - デジタル位相比較器と方法 - Google Patents

Description

（関連出願についての記載）
本発明は、日本国特許出願：特願２００８−２４１１７１号（２００８年９月１９日出願）及び特願２００９−０５９９０３号（２００９年３月１２日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、位相比較器に関して、特に位相差を検知してデジタル信号に変換する、デジタル位相比較器と方法に関する。

近年、微細ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ））プロセスを適用した無線通信用ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）の集積化が進められている。従来の無線通信用ＬＳＩでは、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ；位相同期ループ）回路として一般的にアナログ方式のＰＬＬ回路が用いられる。

アナログ方式ＰＬＬ回路では、位相比較器（ＰＤ）から位相差情報をパルス幅として出力し、チャージポンプ回路（ＣＰ）にてパルス幅に応じて出力される電荷をループフィルタにより電圧情報に変換した上で、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ；電圧制御発振器）の制御電圧端子に入力することにより、発振周波数の制御を行う。

このようなアナログ方式のＰＬＬは、ループフィルタなどで抵抗や容量の素子を使用するため、回路の小型化や低コスト化といった微細化の恩恵を受けることができない。

また、微細化による低電圧化のため、電源ノイズなどの影響による特性劣化などが課題として挙げられる。

一方、近年では、ＰＬＬ回路をデジタル構成にする全デジタルＰＬＬ回路の研究開発が進められている。

全デジタルＰＬＬ回路では、ＶＣＯの制御として、微小バラクタをデジタル的に切り替えることで周波数の制御を行う。

そのため、従来のアナログ方式で用いられていた位相差情報をパルス幅として出力するような位相比較器ではなく、デジタル値として出力するようなデジタル位相比較器が必要となる。

このようなデジタル位相比較器の構成としては、例えば図１９に示すような構成が知られている（例えば特許文献１参照）。図２０は、図１９の回路の動作を説明するタイミングチャートである。ＶＣＯの出力ＣＬＫ１を縦列接続されたインバータ列で順次遅延させ、基準信号ＣＬＫ２をクロックとするフリップフロップでインバータ列の各段の出力信号を取り込むことにより、位相差をデジタル値で出力するデジタル位相比較器を実現する。ＣＬＫ２の立ち上がりエッジでインバータ列の各段の出力信号をサンプルした結果Ｑ_ｃ（１）〜Ｑ_ｃ（８）（図２０のＱ_ｃ（１：８））が比較結果となる。論理回路はＱ_ｃ（１）〜Ｑ_ｃ（８）の論理の変化を検出してデジタルコードを出力する。

また、デジタル位相比較器の別の構成としては、図２１に示すような構成がある（特許文献２）。図２１の構成では、ＶＣＯからの信号ＣＬＫ１を順次遅延させる第１のインバータ列に加え、基準信号ＣＬＫ２も第２のインバータ列により順次遅延させてフリップフロップに取り込む。第１のインバータ列の各段の出力Ｄ_Ｆ（１）、Ｄ_Ｆ（２）、〜Ｄ_Ｆ（ｎ）を第２のインバータ列の各段の出力ＣＫ_Ｆ（１）、ＣＫ_Ｆ（２）、〜ＣＫ_Ｆ（ｎ）のエッジ（１、３、・・・等の奇数段目は立ち上がりエッジ、２、４、・・・の偶数段目は立ち下がりエッジ）を用いてフリップフロップでサンプルしＱ_Ｆ（１）、Ｑ_Ｆ（２）、Ｑ_Ｆ（ｎ）が出力される。図２２のタイミングチャートに示すように、第１のインバータ列と第２のインバータ列の遅延時間差の分解能での位相比較を行う。論理回路は、Ｑ_Ｆ（１）〜Ｑ_Ｆ（８）の論理の変化（Ｑ_Ｆ（１）、Ｑ_Ｆ（２）が１、Ｑ_Ｆ（３）〜Ｑ_Ｆ（８）が０）を検出してデジタルコードを出力する。

特開２００２−０７６８８６号公報 特開２００７−１１０３７０号公報

上記非特許文献１及び２の全開示内容はその引用をもって本書に繰込み記載する。
以下に、本発明による関連技術の分析を与える。

図１９の構成では、インバータ列に入力される信号は、ＶＣＯから出力される高速信号であるため、インバータ列での消費電力が大きくなる。また、検出される位相差の時間分解能は、インバータの遅延時間によって決定されるため、分解能を上げるためには、インバータ遅延を著しく小さくしなければならない。

ＶＣＯの信号周波数が高い場合には、消費電力が増大してしまう、あるいは、分解能が不十分である、といった課題がある。

また、図２１の構成では、所望の位相差範囲をカバーするためには、著しくインバータ列及びフリップフロップの段数が増加してしまうため、回路面積及び消費電力が増大する。

したがって、本発明の目的は、回路面積及び消費電力の増大を招くことなく高分解能のデジタル位相比較器と方法を提供することにある。

本発明の第１の側面（ａｓｐｅｃｔ）においては、遅延素子を複数段縦列接続することにより、第１のパルス入力信号を順次遅延させる第１の遅延素子列と、前記第１の遅延素子列の各遅延信号をクロック入力とし、第２のパルス信号を遅延信号の遷移タイミングに従って順次取り込む複数段の保持回路からなる第１の保持回路群と、前記第１の保持回路群の出力を論理和演算することにより、第２のパルス入力信号の遷移タイミング直後に最初に出力された遅延出力タイミングを抽出する第１の論理和演算回路と、前記第１の遅延素子列と同一の遅延時間を持つ遅延素子を複数段縦列接続することにより、前記第２のパルス信号を順次遅延させる第２の遅延素子列の各遅延信号をクロック入力とし、遅延信号の遷移タイミングに従って前記第１のパルス信号を順次取り込む複数段の保持回路からなる第２の保持回路群と、前記第２のデータ保持回路群の出力を論理和演算することにより、前記第１の論理和演算回路の出力に対して、前記第２のパルス入力信号と、前記第２のパルス入力信号の遷移タイミング直後の最初の遅延出力との位相関係を保った信号を出力する第２の論理和演算回路と、からなる、前記第１の遅延素子の遅延時間精度で前記第１のパルス信号と前記第２のパルス信号の相対的な位相差を示すデジタル値を出力する第１の時間デジタル変換回路と、遅延素子を複数段縦列接続することにより、前記第１の論理和演算回路の出力を順次遅延させる第３の遅延素子列と、第３の遅延素子列とは異なる遅延時間を持つ遅延素子を複数段縦列接続することにより前記第２の論理和演算回路の出力を順次遅延させる第４の遅延素子列と、前記第３の遅延素子列の遅延出力を、前記第４の遅延素子列の遅延出力の遷移タイミングに従って順次取り込む、複数段の保持回路からなる第３の保持回路群と、からなる、前記第１の論理和演算回路の出力と前記第２の論理和演算回路の出力の相対的な位相差を、前記第３の遅延素子列の遅延出力と前記第４の遅延素子列の遅延出力の位相関係が反転するまでに要した段数に基づき、前記第３の遅延素子列と前記第４の遅延素子列の遅延時間差精度でデジタル値として出力する第２の時間デジタル変換回路と、を備え、前記第１の時間デジタル変換回路において、前記第２のパルス入力信号をクロックとし、前記第１の遅延素子列により順次遅延された遅延出力を、前記第２のパルス入力信号の遷移タイミングに従って取り込む、複数段の保持回路からなる第４の保持回路群を備え、前記第４の保持回路の出力を、前記第１のパルス信号と前記第２のパルス信号の相対的な位相差を示すデジタル値として出力する。

本発明によれば、前記第２の時間デジタル変換回路における時間分解能の精度は、前記第３の遅延素子列と前記第４の遅延素子列の遅延時間差によるため、前記第１の時間デジタル変換回路の、前記第１の遅延素子列による遅延時間精度よりも、微小な位相差の比較が可能である。また、第１の論理和演算回路の出力と前記第２の論理和演算回路の出力の相対的な位相差は、前記第１のパルス信号と前記第２のパルス信号の相対的な位相差に比べ十分小さな位相差となるため、前記第２の時間デジタル変換回路の遅延素子列及び保持回路群の段数を増やすことなく、高精度な位相比較が可能となり、回路面積及び消費電力の増大を招くことなく高分解能のデジタル位相比較器を提供することが可能となる。

本発明の第２の側面においては、デジタル位相比較器は、前記第１の時間デジタル変換回路において、前記第１の保持回路群の出力を、前記第１のパルス信号と前記第２のパルス信号の相対的な位相差を示すデジタル値として出力する。

本発明によれば、前記第１の遅延素子列の遅延時間精度の位相比較と、遅延時間未満の位相差の抽出の回路を兼ねることが可能となり、回路面積及び消費電力をさらに抑えた、高分解能のデジタル位相比較器を提供することが可能となる。

本発明の第３の側面においては、前記第１の側面の時間デジタル変換回路に、前記第２のパルス信号に代わり、前記第１のパルス信号を前記第２の信号によるリタイミング動作より得られる、前記第２のパルス信号の遷移タイミングに同期した第３のパルス信号を入力する。

本発明によれば、前記第１のパルス信号が比較的低速な信号で、前記第２のパルス信号が高速な信号であるような場合に、リタイミングされた第３のパルス信号は、第１のパルス信号と同程度の低速信号となるため、デジタル位相比較器全体の消費電力の増加を抑えることが可能となる。

本発明の第４の側面においては、前記第１の遅延素子列の少なくとも１段の遅延素子の入出力信号をとりだし、前記第３の遅延素子列と同一の遅延時間を持つ遅延素子を複数段縦列接続することにより、前記出力信号を順次遅延させる第５の遅延素子列と、前記第４の遅延素子列と同一の遅延時間を持つ遅延素子を複数段縦列接続することにより、前記入力信号を順次遅延させる第６の遅延素子列と、前記第５の遅延素子列の遅延出力を、前記第６の遅延素子列の遅延出力の遷移タイミングに従って順次取り込む、複数段の保持回路からなる第５の保持回路群と、からなる、前記第１の遅延素子列における遅延素子の入出力信号における相対的な位相差を、前記第５の遅延素子列の遅延出力と前記第６の遅延素子列の遅延出力の位相関係が反転するまでに要した段数に基づき、前記第５の遅延素子列と前記第６の遅延素子列の遅延時間差精度でデジタル値として出力する第３の時間デジタル変換回路を備え、前記第１の時間デジタル変換回路から出力される、前記第１のパルス信号と前記第２のパルス信号の相対的な位相差を示すデジタル値を数値化する第１の論理回路と、前記第２の時間デジタル変換回路から出力される、前記第１の論理和演算回路の出力と前記第２の論理和演算回路の出力の相対的な位相差を示すデジタル値を数値化する第２の論理回路と、前記第３の時間デジタル変換回路から出力される、前記第１の遅延素子列における遅延素子の入出力信号における相対的な位相差を示すデジタル値を数値化する第３の論理回路と、を備え、前記第２及び第３の論理回路の数値化結果を元に、前記第１の論理回路で数値化された、前記第１のパルス信号と前記第２のパルス信号の相対的な位相差を補正する。

本発明によれば、前記第３の時間デジタル変換回路により、前記第１の遅延素子列の遅延時間を、前記第３と第４の遅延素子列及び前記第５と第６の遅延素子列の遅延時間差で表現することが可能となるため、前記第１の遅延素子列の遅延時間に要求される設計精度が緩和される。

本発明の第５の側面において、前記第１の側面に係る時間デジタル変換回路が、第４のパルス信号を、前記第１の遅延素子列の各遅延信号をクロック入力として前記遅延信号の遷移タイミングに従って順次取り込む複数段の保持回路からなる第６の保持回路群と、前記第６のデータ保持回路群の出力を論理和演算することにより、前記第４のパルス入力信号の遷移タイミング直後に最初に出力された遅延出力タイミングを抽出する第３の論理和演算回路と、前記第１の遅延素子列と同一の遅延時間を持つ遅延素子を複数段縦列接続し、前記第４のパルス信号を順次遅延させる第７の遅延素子列の各遅延信号をクロック入力とし、遅延信号の遷移タイミングに従って前記第１のパルス信号を順次取り込む複数段の保持回路からなる第７のデータ保持回路群と、前記第７のデータ保持回路群の出力を論理和演算することにより、前記第３の論理和演算回路の出力に対して、前記第４のパルス入力信号と、前記第４のパルス入力信号の遷移タイミング直後の最初の遅延出力との位相関係を保った信号を出力する第４の論理和演算回路と、をさらに備え、前記第１の遅延素子の遅延時間精度で前記第１のパルス信号と第４のパルス信号の相対的な位相差を示すデジタル値をさらに出力する時間デジタル変換回路であって、前記第３の遅延素子列と同一の遅延時間を持つ遅延素子を複数段縦列接続することにより、前記第３の論理和演算回路の出力を順次遅延させる第８の遅延素子列と、前記第４の遅延素子列と同一の遅延時間を持つ遅延素子を複数段縦列接続することにより、前記第４の論理和演算回路の出力を順次遅延させる第９の遅延素子列と、前記第８の遅延素子列の遅延出力を、前記第９の遅延素子列の遅延出力の遷移タイミングに従って取り込む、複数段の保持回路からなる第８の保持回路群と、からなる、前記第３の論理和演算回路の出力と前記第４の論理和演算回路の出力の相対的な位相差を、前記第８の遅延素子列の遅延出力と前記第９の遅延素子列の遅延出力の位相関係が反転するまでに要した段数に基づき、前記第８の遅延素子列と前記第９の遅延素子列の遅延時間差精度でデジタル値として出力する第４の時間デジタル変換回路を備え、前記第１の時間デジタル変換回路において、前記第４のパルス入力信号をクロックとし、前記第１の遅延素子列により順次遅延された遅延出力を、前記第４のパルス入力信号の遷移タイミングに従って取り込む、複数段の保持回路からなる第９の保持回路群を備え、前記第９の保持回路の出力を、前記第１のパルス信号と前記第４のパルス信号の相対的な位相差を示すデジタル値として出力する。

本発明によれば、前記第１のパルス信号に対する、２つのパルス信号の位相比較を同時に行うことが可能となる。

本発明の第６の側面においては、デジタル位相比較器は、前記第１の側面に係る時間デジタル変換回路において、前記第６の保持回路群の出力を、前記第１のパルス信号と前記第４のパルス信号の相対的な位相差を示すデジタル値として出力する。
本発明によれば、前記第１の側面に係る時間デジタル変換回路における、第４のパルス信号の位相比較と遅延時間未満の位相差の抽出の回路を兼ねることが可能となり、回路面積及び消費電力をさらに抑えた、高分解能のデジタル位相比較器を提供することが可能となる。
本発明の第７の側面においては、前記第４のパルス信号が、前記第１のパルス信号を前記第２のパルス信号の反転信号によるリタイミング動作から得られ、前記第２のパルス信号の反転信号の遷移タイミングに同期した信号であり、前記第１の論理回路が、前記第１の時間デジタル変換回路から出力される、前記第１のパルス信号と前記第４のパルス信号の相対的な位相差を示すデジタル値をさらに数値化し、前記第４の時間デジタル変換回路から出力される、前記第３の論理和演算回路の出力と前記第４の論理和演算回路の出力の相対的な位相差を示すデジタル値を数値化する第４の論理回路と、を備え、前記第３及び第４の論理回路の数値化結果を元に、前記第１の論理回路で数値化された、前記第１のパルス信号と前記第４のパルス信号の相対的な位相差を補正し、前記第１のパルス信号と前記第３のパルス信号の相対的な位相差と、前記第１のパルス信号と前記第４のパルス信号の相対的な位相差の差により、前記第２のパルス信号の半周期を求め、前記第１のパルス信号と前記第３のパルス信号の相対的な位相差または、前記第１のパルス信号と前記第４のパルス信号の相対的な位相差を正規化する。

本発明によれば、前記第１のパルス信号が比較的低速な信号で、前記第２のパルス信号が高速な信号であるような場合に、リタイミングされた第４のパルス信号も、第１のパルス信号と同程度の低速信号となるため、デジタル位相比較器全体の消費電力の増加を抑えることが可能となる。また、第２のパルス信号の周期で、正規化を行うため、第１から第９の遅延素子列における遅延時間の正確な値を用いる必要がないため、遅延時間の設計精度への要求が緩和される。

また、本発明のさらに別の側面においては、
（ａ）第１の入力信号を等間隔に遅延させた遅延信号群を生成し、第２の入力信号を、前記第１の入力信号及び前記第１の入力信号を等間隔に遅延させた遅延信号群によってそれぞれサンプルし、前記サンプルされた複数の信号に対して所定の論理演算（例えば論理和演算）を施して第１の信号を合成し、
（ｂ）前記第２の入力信号を、前記第１の入力信号と同一の単位遅延時間で等間隔に遅延させた遅延信号群を生成し、前記第１の入力信号を、前記第２の入力信号及び前記第２の入力信号を等間隔に遅延させた遅延信号群によってそれぞれサンプルし、前記サンプルされた複数の信号に対して所定の論理演算（例えば論理和演算）を施して第２の信号を合成し、
（ｃ）前記第１の信号を等間隔に遅延させた遅延信号群を生成し、前記第２の信号を、前記第１の信号とは異なる単位遅延時間で等間隔に遅延させた遅延信号群を生成し、前記第１の信号を等間隔に遅延させた遅延信号群と、前記第２の信号を等間隔に遅延させた遅延信号群のうち、一方の遅延信号群の各遅延信号を、他方の遅延信号群の対応する遅延信号によってそれぞれサンプルし、前記（ａ）又は（ｂ）でサンプルされた信号と、前記（ｃ）でサンプルされた信号を、前記第１の入力信号と前記第２の入力信号の位相差を表す値として用いる、位相比較方法が提供される。

本発明のさらに別の側面においては、前記第２の時間デジタル変換回路の前記第４の遅延素子列の各段の遅延信号を、前記第３の遅延素子列の対応する段の遅延信号の遷移タイミングに従って順次取り込む、複数の保持回路を備えた第５の保持回路群と、
前記第５の保持回路群の出力を受ける第３の論理和演算回路と、
前記第３の保持回路群の出力を受ける第４の論理和演算回路と、
を備え、さらに、
遅延素子を複数段縦列接続し、前記第３の論理和演算回路の出力を初段に入力し順次遅延させた複数の遅延信号を出力する第５の遅延素子列と、
前記第５の遅延素子列とは異なる遅延時間を持つ遅延素子を複数段縦列接続し、前記第４の論理和演算回路の出力を初段に入力し順次遅延させた複数の遅延信号を出力する第６の遅延素子列と、
前記第５の遅延素子列の各段の遅延信号を、前記第６の遅延素子列の対応する段の遅延信号の遷移タイミングに従って順次取り込む、複数の保持回路を備えた第６の保持回路群と、を備える第３の時間デジタル変換器を備え、前記第６の保持回路群の出力が前記第１のパルス入力信号と前記第２のパルス入力信号の相対的な位相差を示すデジタル値として用いられる。前記第５の遅延素子列と前記第６の遅延素子列は、前記第３の遅延素子列と前記第４の遅延素子列の遅延時間差よりもさらに小さい遅延時間差を持つ。前記第３の時間デジタル変換回路は、前記第３および前記４の論理和演算回路の出力の相対的な位相差を、第５および第６の遅延素子列の遅延時間差精度でデジタル値として出力する。

本発明によれば、前記第３の時間デジタル変換回路は、前記第２の時間デジタル変換回路よりもさらに微小な位相の比較が可能であるため、より高精度な位相比較が可能となる。また、本発明による効果を言い換えれば、前記第３の時間デジタル変換回路により前記第１および第２の時間デジタル変換回路に要求される時間分解能の設定を緩和することが可能となるため、前記第１および第２の時間デジタル変換回路における遅延素子列および保持回路群の段数を減らすことが可能となり、結果として回路面積及び消費電力をさらに抑えた、高時間分解能のデジタル位相比較器を提供することが可能となる。

本発明によれば、位相差を検知してデジタル信号に変換する、デジタル位相比較器において、回路面積及び消費電力の増大を招くことなく高分解能のデジタル位相比較器を提供することが可能となる。

本発明の第１の実施の形態のデジタル位相比較器の構成を示す図である。 本発明の第１の実施の形態のデジタル位相比較器の動作例を説明するためのタイミングチャートである。 本発明の第２の実施の形態のデジタル位相比較器の構成を示す図である。 本発明の第２の実施の形態のデジタル位相比較器の動作例を説明するためのタイミングチャートである。 本発明の第３の実施の形態のデジタル位相比較器の構成を示す図である。 本発明の第３の実施の形態のデジタル位相比較器の動作例を説明するためのタイミングチャートである。 本発明の第４の実施の形態のデジタル位相比較器の構成を示す図である。 本発明の第４の実施の形態のデジタル位相比較器の動作例を説明するためのタイミングチャートである。 本発明の第５の実施の形態のデジタル位相比較器の構成を示す図である。 本発明の第５の実施の形態のデジタル位相比較器の時間デジタル変換器１０’の動作例を説明するためのタイミングチャートである。 本発明の第５の実施の形態のデジタル位相比較器の小位相差検出器２０及び時間デジタル変換器５０の動作例を説明するためのタイミングチャートである。 本発明の第５の実施の形態のデジタル位相比較器の小位相差検出器３０及び時間デジタル変換器６０動作例を説明するためのタイミングチャートである。 本発明の第５の実施の形態のデジタル位相比較器の時間デジタル変換器７０動作例を説明するためのタイミングチャートである。 本発明の第６の実施の形態のデジタル位相比較器の構成を示す図である。 本発明の第６の実施の形態のデジタル位相比較器の時間デジタル変換器４０の動作例を説明するためのタイミングチャートである。 本発明の第６の実施の形態のデジタル位相比較器の時間デジタル変換器５０の動作例を説明するためのタイミングチャートである。 本発明の第６の実施の形態のデジタル位相比較器の時間デジタル変換器６０の動作例を説明するためのタイミングチャートである。 本発明の第６の実施の形態のデジタル位相比較器の時間デジタル変換器７０の動作例を説明するためのタイミングチャートである。 関連技術（特許文献１）のデジタル位相比較器の構成を示す図である。 関連技術（特許文献１）のデジタル位相比較器の動作例を説明するためのタイミングチャートである。 関連技術（特許文献２）のデジタル位相比較器の構成を示す図である。 関連技術（特許文献２）のデジタル位相比較器の動作例を説明するためのタイミングチャートである。 本発明の第７の実施の形態のデジタル位相比較器の時間デジタル変換器５０の構成を示す図である。 本発明の第７の実施の形態のデジタル位相比較器時間のデジタル変換器５０の動作例を説明するためのタイミングチャートである。 本発明の第７の実施の形態のデジタル位相比較器の時間デジタル変換器５０の動作例を説明するためのタイミングチャートである。

本発明の実施の形態について図面を参照して詳細に説明する。

まず、本発明の基本構成を説明する。本発明の１つの態様（ｍｏｄｅ）において、図３を参照すると、保持回路群（２２＿１〜２２＿ｎ）では、第１の入力信号（ＣＬＫ１）を、第２の入力信号（ＣＬＫ２）及び第２の入力信号（ＣＬＫ２）を等間隔に遅延させた第２の遅延入力信号群（ＣＫ_ｃ（１）〜ＣＫ_ｃ（ｎ−１））によってそれぞれサンプルし、サンプルされた複数の信号に対して、所定の論理演算（例えば論理和演算）を施して合成した第１の信号（ＦＣＬＫ１）を出力する（請求項１の「第１の回路ユニット」に対応）。

保持回路群（２３＿１〜２３＿ｎ）では、第２の入力信号（ＣＬＫ２）を、第１の入力信号（ＣＬＫ１）及び前記第１の入力信号（ＣＬＫ１）を、第２の遅延入力信号群の単位遅延時間と同一の単位遅延時間で等間隔に遅延させた第１の遅延入力信号群（Ｄ_ｃ（１）〜Ｄ_ｃ（ｎ−１））によってそれぞれサンプルし、サンプルされた信号（Ｑ_ｃ（１）〜Ｑ_ｃ（ｎ））に対して所定の論理演算（例えば論理和演算）を施して合成した第２の信号（ＦＣＬＫ２）を出力する（請求項１の「第２の回路ユニット」に対応）。上記第１、第２の回路ユニットを総称して「時間デジタル変換器」ともいう。

遅延素子を複数段縦列接続した遅延素子列（５２＿１〜５２＿ｍ）で、第２の信号（ＦＣＬＬＫ２）を等間隔に遅延させた第２の遅延信号群（ＣＫ_Ｆ（１）〜ＣＫ_Ｆ（ｍ））を生成し、遅延素子列（５１＿１〜５１＿ｍ）で、第１の信号（ＦＣＬＫ１）を、第２の信号（ＦＣＬＫ２）の遅延信号群（ＣＫ_Ｆ（１）〜ＣＫ_Ｆ（ｍ））とは異なる単位遅延時間で等間隔に遅延させた第１の遅延信号群（Ｄ_Ｆ（１）〜Ｄ_Ｆ（ｍ））を生成し、保持回路群（５３＿１〜５３＿ｍ）において、第１の遅延信号群（Ｄ_Ｆ（１）〜Ｄ_Ｆ（ｍ））の各遅延信号を、第２の遅延信号群（ＣＫ_Ｆ（１）〜ＣＫ_Ｆ（ｍ））の対応する遅延信号によってそれぞれサンプルする（請求項１の「第３の回路ユニット」に対応）。上記第３の回路ユニットを総称して「時間デジタル変換器」ともいう。保持回路群（２３＿１〜２３＿ｎ）でサンプルされた信号（Ｑ_ｃ（１）〜Ｑ_ｃ（ｎ））と、保持回路群（５３＿１〜５３＿ｍ）でサンプルされた信号（Ｑ_Ｆ（１）〜Ｑ_Ｆ（ｍ））が、第１の入力信号（ＣＬＫ１）と第２の入力信号（ＣＬＫ２）の位相差を表す値として用いられ、それぞれ論理回路（４）と論理回路（５）に入力される。

前記第１の回路ユニットは、前記第２の入力信号を等間隔に遅延させた第２の遅延入力信号群を生成する遅延素子列（２１＿１〜２１＿ｎ）を備えている。前記第２の回路ユニットは、前記第１の入力信号を前記第２の遅延入力信号群と同一の単位遅延時間で等間隔に遅延させた第１の遅延入力信号群を生成する遅延素子列（１１＿１〜１１＿ｎ）を備えている（請求項２に対応）。

あるいは、本発明の別の態様において、図１を参照すると、前記第１の回路ユニットは、第２の入力信号を等間隔に遅延させた第２の遅延入力信号群を生成する遅延素子列（２１＿１〜２１＿ｎ）を備えている。遅延素子列（１１＿１〜１１＿ｎ−１）で第１の入力信号（ＣＬＫ１）を等間隔に遅延させた第１の遅延入力信号群（Ｄ_Ｃ（１）〜Ｄ_Ｃ（ｎ）を生成し、保持回路群（１２＿１〜１２＿ｎ）は、第１の入力信号（ＣＬＫ１）とその遅延信号群（Ｄ_ｃ（１）〜Ｄ_ｃ（ｎ−１））を、第２の入力信号（ＣＬＫ２）によってサンプルする。保持回路群（１２＿１〜１２＿ｎ）でのサンプル結果（Ｑ_ｃ（１）〜Ｑ_ｃ（ｎ）と、保持回路群（５３＿１〜５３＿ｍ）でのサンプル結果（Ｑ_Ｆ（１）〜Ｑ_Ｆ（ｍ））とが、第１の入力信号（ＣＬＫ１）と第１の入力信号（ＣＬＫ２）の位相差を表す値として用いられる（請求項３）。上記遅延素子列（１１＿１〜１１＿ｎ−１）と保持回路群（１２＿１〜１２＿ｎ）を総称して「時間デジタル変換器」ともいう。

すなわち、図１を参照すると、保持回路群（２３＿１〜２３＿ｎ）では、第２の入力信号（ＣＬＫ２）を、第１の遅延入力信号（Ｄ_Ｃ（１）〜Ｄ_Ｃ（ｎ））によってそれぞれサンプルする。ＯＲ回路（２５）は、保持回路群（２３＿１〜２３＿ｎ）でそれぞれサンプルされた複数の信号のＯＲ演算結果を、信号（ＦＣＬＫ２）として出力する。遅延素子列（２１＿１〜２１＿ｎ−１）で第２の入力信号（ＣＬＫ２）を等間隔に遅延させた第２の遅延入力信号群（ＣＫ_ｃ（１）〜ＣＫ_ｃ（ｎ−１））を生成する。保持回路群（２２＿１〜２２＿ｎ）は、第１の入力信号（ＣＬＫ１）を、遅延信号群（ＣＫ_ｃ（１）〜ＣＫ_ｃ（ｎ−１））によってそれぞれサンプルする。ＯＲ回路（２４）は、保持回路群（２２＿１〜２２＿ｎ）によってそれぞれサンプルされた信号のＯＲ演算結果を、第１の信号（ＦＣＬＫ１）として出力する。上記回路群を総称して「小位相差検出器」ともいう。

また、遅延素子列（５１＿１〜５１＿ｍ−１）で、第１の信号（ＦＣＬＫ１）を等間隔に遅延させた第１の遅延信号群（Ｄ_Ｆ（１）〜Ｄ_Ｆ（ｍ））を生成し、遅延素子列（５２＿１〜５２＿ｍ）で、第２の信号（ＦＣＬＫ２）を、遅延素子列（５１＿１〜５１＿ｍ−１）の単位遅延時間とは異なる単位遅延時間で等間隔に遅延させた第２の遅延信号群（ＣＫ_Ｆ（１）〜ＣＫ_Ｆ（ｍ））を生成する。保持回路群（５３＿１〜５３＿ｍ）では、第１の遅延信号群（Ｄ_Ｆ（１）〜Ｄ_Ｆ（ｍ））の各遅延信号を、第２の遅延信号群（ＣＫ_Ｆ（１）〜ＣＫ_Ｆ（ｍ））の対応する遅延信号によってそれぞれサンプルし、サンプル結果（Ｑ_Ｆ（１）〜Ｑ_Ｆ（ｍ））を出力する。上記回路群を総称して「時間デジタル変換器」ともいう。

本発明のさらに別の態様において、第１の入力信号（ＣＬＫ１）として基準信号（ＲＥＦ）を用い、第２の入力信号（ＣＬＫ２）として前記第１の入力信号を発振器（ＶＣＯ）の出力に応答して保持回路（１０２）でサンプルした出力を用いる構成としてもよい（請求項４、図７参照）。

あるいは、本発明のさらに別の態様において、入力信号（ＣＬＫ１）をクロック発振器の発振周波数の半周期毎にサンプルし二つの信号を生成する回路を備え、前記入力信号と前記二つの信号の一方をそれぞれ前記第１、第２の入力信号として入力する第１、第２の回路ユニットと、前記第３の回路ユニットの組と、前記入力信号と前記二つの信号の他方をそれぞれ前記第１、第２の入力信号として入力する前記第１、第２の回路ユニットと、前記第３の回路ユニットの別の組と、を備えた構成としてもよい（請求項５）。

本発明においては、図９を参照すると、前記入力信号と前記二つの信号の一方を前記第１、第２の入力信号として入力する小位相差検出器（２０）と時間デジタル変換器（５０）を備え、前記入力信号と前記二つの信号の他方を前記第１、第２の入力信号として入力する小位相差検出器（３０）と時間デジタル変換器（６０）を備え、前記二つの信号を前記第１、第２の入力信号として入力する時間デジタル変換器（１０’）を備えた構成としてもよい（請求項６、図９参照）。

すなわち、第１の入力信号（ＲＥＦ）をクロック発振器（１０１）の発振周波数の半周期毎にサンプルし、第２、第３入力信号（ＲＥＦＴ、ＲＥＦＣ）を生成する。時間デジタル変換器（１０’）においては、遅延素子列（１１＿１〜１１＿ｎ−１）で、前記第１の入力信号（ＲＥＦ）を等間隔に遅延させた遅延信号群を生成する。保持回路群（１２＿１〜１２＿ｎ）では、前記第１の入力信号（ＲＥＦ）及び前記第１の入力信号を等間隔に遅延させた遅延信号群を、前記第２の入力信号（ＲＥＦＴ）の一の遷移エッジ（例えば立ち上がりエッジ）に応答して、共通にサンプルする。また、保持回路群（１３＿１〜１３＿ｎ）では、前記第１の入力信号（ＲＥＦ）及び前記第１の入力信号を等間隔に遅延させた遅延信号群を、前記第３の入力信号（ＲＥＦＣ）の他の遷移エッジ（例えば立ち下がりエッジ）に応答して、共通にサンプルする。

第１及び第２の入力信号（ＲＥＦ、ＲＥＦＴ）の組に対して、小位相差検出器（２０）においては、遅延素子列（図１の２１＿１〜２１＿ｎ−１）で、前記第２の入力信号（ＲＥＦＴ）を前記第１の入力信号と同一の単位遅延時間で等間隔に遅延させた遅延信号群を生成する。保持回路群（図１の２２＿１〜２２＿ｎ）では、前記第１の入力信号（ＲＥＦ）を、前記第２の入力信号（ＲＥＦＴ）及び前記第２の入力信号を等間隔に遅延させた遅延信号群によってそれぞれサンプルし、サンプルされた複数の信号をＯＲ回路（図１の２４）で合成し第１の信号（ＴＦＣＬＫ１）を生成する。また、保持回路群（図１の２３＿１〜２３＿ｎ）では、前記第２の入力信号（ＲＥＦＴ）を、前記第１の入力信号（ＲＥＦ）及び前記第１の入力信号を等間隔に遅延させた遅延信号群によってそれぞれサンプルし、サンプルされた複数の信号をＯＲ回路（図１の２５）合成し第２の信号（ＴＦＣＬＫ２）を生成する。

時間デジタル変換回路（５０）において、遅延素子列（図９の５１＿１〜５１＿ｍ）では、前記第１の信号（ＴＦＣＬＫ１）を等間隔に遅延させた遅延信号群を生成し、遅延素子列（図９の５２＿１〜５２＿ｍ）では、前記第２の信号（ＴＦＣＬＫ２）を、前記第１の信号（ＴＦＣＬＫ１）とは異なる単位遅延時間で等間隔に遅延させた遅延信号群を生成する。保持回路群（図９の５３＿１〜５３＿ｍ）では、前記第１の信号（ＴＦＣＬＫ１）を等間隔に遅延させた遅延信号群の各遅延信号を、前記第２の信号（ＴＦＣＬＫ２）を等間隔に遅延させた遅延信号群の対応する各遅延信号によってそれぞれサンプルする。

また、第１及び第３の入力信号（ＲＥＦ、ＲＥＦＣ）の組に対して、小位相差検出器（３０）において、遅延素子列（図１の２１＿１〜２１＿ｎ−１）は、前記第３の入力信号（ＲＥＦＣ）を前記第１の入力信号と同一の単位遅延時間で等間隔に遅延させた遅延信号群を生成し、保持回路群（図１の２２＿１〜２２＿ｎ）では、前記第１の入力信号（ＲＥＦ）を、前記第３の入力信号（ＲＥＦＣ）及び前記第３の入力信号を等間隔に遅延させた遅延信号群によってそれぞれサンプルし、サンプルされた複数の信号をＯＲ回路（図１の２４）で合成し第３の信号（ＣＦＣＬＫ１）を生成する。また、保持回路群（図１の２３＿１〜２３＿ｎ）では、前記第３の入力信号（ＲＥＦＣ）を、前記第１の入力信号（ＲＥＦ）及び前記第１の入力信号を等間隔に遅延させた遅延信号群によってそれぞれサンプルし、サンプルされた複数の信号をＯＲ回路（図１の２５）合成し第４の信号（ＣＦＣＬＫ２）を生成する。

時間デジタル変換回路（６０）において、遅延素子列（図９の６１＿１〜６１＿ｍ）は、前記第３の信号（ＣＦＣＬＫ１）を等間隔に遅延させた遅延信号群を生成し、遅延素子列（図９の６２＿１〜６２＿ｍ）は、前記第４の信号（ＣＦＣＬＫ２）を、前記第３の信号（ＣＦＣＬＫ１）とは異なる単位遅延時間で等間隔に遅延させた遅延信号群を生成する。保持回路群（図９の６３＿１〜６３＿ｍ）では、前記第３の信号（ＣＦＣＬＫ１）を等間隔に遅延させた遅延信号群の各遅延信号を、前記第４の信号（ＣＦＣＬＫ２）を等間隔に遅延させた遅延信号群の対応する遅延信号によってそれぞれサンプルする。

さらに、時間デジタル変換回路（７０）では、第１の入力信号（ＲＥＦ）を、前記第１の入力信号の前記遅延信号群（遅延素子列１１＿１〜１１＿ｎ−１の遅延出力）よりも、さらに単位遅延時間遅延させた第５の信号（遅延素子１１＿ｎの出力Ｄ_ｃ（ｎ））と、前記第５の信号を単位遅延時間遅延させた第６の信号（遅延素子１１＿ｎ＋１の出力Ｄ_ｃ（ｎ＋１））とに対して、遅延素子列（図９の７１＿１〜７１＿ｍ）で前記第６の信号（Ｄ_ｃ（ｎ＋１））を等間隔に遅延させた遅延信号群（Ｄ_ＦＤ（１）〜Ｄ_ＦＤ（ｍ））を生成する。遅延素子列（図９の７２＿１〜７２＿ｍ）では、前記第５の信号（Ｄ_ｃ（ｎ））を、前記第６の信号とは異なる単位遅延時間で等間隔に遅延させた遅延信号群（ＣＫ_ＦＤ（１）〜ＣＫ_ＦＤ（ｍ））を生成する。保持回路群（図９の７３＿１〜７３＿ｍ）では、前記第６の信号（Ｄ_ｃ（ｎ＋１））を等間隔に遅延させた遅延信号群（Ｄ_ＦＤ（１）〜Ｄ_ＦＤ（ｍ））の各遅延信号を、前記第５の信号（Ｄ_ｃ（ｎ））を等間隔に遅延させた遅延信号群（ＣＫ_ＦＤ（１）〜ＣＫ_ＦＤ（ｍ））の対応する遅延信号によってそれぞれサンプルする。

あるいは、本発明のさらに別の態様において、入力信号（ＣＬＫ１）をクロック発振器の発振周波数の半周期毎にサンプルし二つの信号を生成する回路を備え、前記入力信号と前記二つの信号の一方を前記第１、第２の入力信号として入力する第１、第２の時間デジタル変換器を備え、前記入力信号と前記二つの信号の他方を前記第１、第２の入力信号として入力する第１、第２の時間デジタル変換器を備えた構成としてもよい（請求項７、図１４参照）。すなわち、第１の入力信号（ＲＥＦ）を、クロック発振器（例えば電圧制御発振器１０１）の発振周波数の半周期毎にサンプルした第２、第３入力信号（ＲＥＦＴ、ＲＥＦＣ）を生成する回路を備えている。さらに、前記第１及び第２の入力信号（ＲＥＦ、ＲＥＦＴ）の組に対して、遅延素子列（２１＿１〜２１＿ｎ）では、第２の入力信号（ＲＥＦＴ）を等間隔に遅延させた遅延信号群を生成する。保持回路群（２２＿１〜２２＿ｎ）では、前記第１の入力信号（ＲＥＦ）を、前記第２の入力信号（ＲＥＦＴ）及び前記第２の入力信号を等間隔に遅延させた遅延信号群によってそれぞれサンプルし、サンプルされた複数の信号を、ＯＲ回路（２４）で合成し第１の信号（ＴＦＣＫＬ１）を生成する。遅延素子列（１１＿１〜１１＿ｎ）では、第１の入力信号（ＲＥＦ）を等間隔に遅延させた遅延信号群を生成し、保持回路群（２３＿１〜２３＿ｎ）では、前記第２の入力信号（ＲＥＦＴ）を、前記第１の入力信号及び前記第１の入力信号を等間隔に遅延させた遅延信号群によってそれぞれサンプルし、サンプルされた複数の信号をＯＲ回路（２５）で合成し、第２の信号（ＴＦＣＬＫ２）を生成する。遅延素子列（５１＿１〜５１＿ｍ）では、前記第１の信号（ＴＦＣＬＫ１）を等間隔に遅延させた遅延信号群（Ｄ_ＦＴ（１）〜Ｄ_ＦＴ（ｍ））を生成する。遅延素子列（５２＿１〜５２＿ｍ）では、前記第２の信号（ＴＦＣＬＫ２）を、前記第１の信号ＴＦＣＬＫ１）とは異なる単位遅延時間で等間隔に遅延させた遅延信号群（ＣＫ_ＦＣ（１）〜ＣＫ_ＦＣ（ｍ））を生成する。保持回路群（５３＿１〜５３＿ｍ）では、前記第１の信号（ＴＦＣＬＫ１）を等間隔に遅延させた遅延信号群（Ｄ_ＦＴ（１）〜Ｄ_ＦＴ（ｍ））を、前記第２の信号（ＴＦＣＬＫ２）を等間隔に遅延させた遅延信号群（ＣＫ_ＦＣ（１）〜ＣＫ_ＦＣ（ｍ））の対応する遅延信号によってそれぞれサンプルする。

さらに、前記第１及び第３の入力信号（ＲＥＦ、ＲＥＦＣ）の組に対して、遅延素子列（４１＿１〜４１＿ｎ）では、前記第３の入力信号（ＲＥＦＣ）を等間隔に遅延させた遅延信号群を生成し、保持回路群（４２＿１〜４２＿ｎ）では、前記第１の入力信号（ＲＥＦ）を、前記第３の入力信号（ＲＥＦＣ）及び前記第３の入力信号を等間隔に遅延させた遅延信号群によってそれぞれサンプルし、サンプルされた複数の信号をＯＲ回路（４４）で合成し第３の信号（ＣＦＣＬＫ１）を生成する。保持回路群（４３＿１〜４３＿ｎ）では、前記第３の入力信号（ＲＥＦＣ）を、前記第１の入力信号（ＲＥＦ）及び前記第１の入力信号を等間隔に遅延させた遅延信号群によってサンプルし、サンプルされた複数の信号をＯＲ回路（４５）で合成し、第４の信号（ＣＦＣＬＫ２）を生成する。遅延素子列（６１＿１〜６１＿ｍ）では、前記第３の信号（ＣＦＣＬＫ１）を等間隔に遅延させた遅延信号群（Ｄ_ＦＣ（１）〜Ｄ_ＦＣ（ｍ））を生成する。遅延素子列（６２＿１〜６２＿ｍ）では、前記第４の信号（ＣＦＣＬＫ２）を、前記第３の信号（ＣＦＣＬＫ１）とは異なる単位遅延時間で等間隔に遅延させた遅延信号群（ＣＫ_ＦＣ（１）〜ＣＫ_ＦＣ（ｍ））を生成する。保持回路群（４２＿１〜４２＿ｎ）では、前記第３の信号（ＣＦＣＬＫ１）を等間隔に遅延させた遅延信号群（Ｄ_ＦＣ（１）〜Ｄ_ＦＣ（ｍ））の各遅延信号を、前記第４の信号（ＣＦＣＬＫ２）を等間隔に遅延させた遅延信号群（ＣＫ_ＦＣ（１）〜ＣＫ_ＦＣ（ｍ））の対応する遅延信号によってそれぞれサンプルする。

あるいは、本発明の別の態様において、図２３を参照すると、図１又は３の論理回路（ＯＲ回路２４、２５）から出力される信号（ＦＣＬＫ１、ＦＣＬＫ２）を入力する第２の時間デジタル変換回路（５０）における前記第４の遅延素子列（５２＿１〜５２＿ｍ）の各段の遅延信号（ＣＫ_Ｆ（１）〜ＣＫ_Ｆ（ｍ））を、第２の時間デジタル変換回路（５０）における前記第３の遅延素子列（５１＿１〜５１＿ｍ）の対応する段の遅延信号（Ｄ_Ｆ（１）〜Ｄ_Ｆ（ｍ））の遷移タイミングに従って順次取り込む、複数の保持回路を備えた第５の保持回路群（５４＿１〜５４＿ｍ）と、
前記第５の保持回路群（５４＿１〜５４＿ｍ）の出力（Ｑ_Ｆ２（１）〜Ｑ_Ｆ２（ｍ））を受ける第３の論理和演算回路（５５）と、第２の時間デジタル変換回路（５０）の前記第３の保持回路群（５３＿１〜５３＿ｍ）の出力を受ける第４の論理和演算回路（５６）と、を備えている。さらに、遅延素子を複数段縦列接続し、前記第３の論理和演算回路（５５）の出力（Ｆ２ＣＬＫ１）を初段に入力し順次遅延させた複数の遅延信号（Ｄ_Ｆ２（１）〜Ｄ_Ｆ２（ｌ））を出力する第５の遅延素子列（８１＿１〜８１＿ｌ）と、
前記第５の遅延素子列（８１＿１〜８１＿ｌ）とは異なる遅延時間を持つ遅延素子を複数段縦列接続し、前記第４の論理和演算回路（５６）の出力（Ｆ２ＣＬＫ２）を初段に入力し順次遅延させた複数の遅延信号（ＣＫ_Ｆ２（１）〜ＣＫ_Ｆ２（ｌ））を出力する第６の遅延素子列（８２＿１〜８２＿ｌ）と、
前記第５の遅延素子列（８１＿１〜８１＿ｌ）の各段の遅延信号を、前記第６の遅延素子列（８２＿１〜８２＿ｌ）の対応する段の遅延信号の遷移タイミングに従って順次取り込む、複数の保持回路を備えた第６の保持回路群（８３＿１〜８３＿ｌ）と、
を備える第３の時間デジタル変換器（８０）を備えている。第６の保持回路群（８３＿１〜８３＿ｌ）の出力（Ｑ_Ｆ３（１）〜Ｑ_Ｆ３（ｍ））は、前記第６の保持回路群の出力が前記第１のパルス入力信号と前記第２のパルス入力信号の相対的な位相差を示すデジタル値として論理回路（８）に入力される。第５の遅延素子列（８１＿１〜８１＿ｌ）と第６の遅延素子列（８２＿１〜８２＿ｌ）における各単位遅延時間の遅延時間差は、前記第３の遅延素子列（５１＿１〜５１＿ｍ）および前記第４の遅延素子列（５２＿１〜５２＿ｍ）の単位遅延時間の遅延時間差よりもさらに小さくなるように設定されている。以下、各実施の形態について図面を参照して説明する。

［第１の実施の形態］
図１は、本発明の第１の実施の形態のデジタル位相比較器の構成を示す図である。図１を参照すると、本実施の形態のデジタル位相比較器は、
（Ａ）インバータ列（遅延素子列）１１＿１〜１１＿ｎ、複数のデータ保持回路（保持回路群）１２＿１〜１２＿ｎを備えた時間デジタル変換器１０と、
（Ｂ）論理回路１と、
（Ｃ）インバータ列（遅延素子列）２１＿１〜２１＿ｎ、複数のデータ保持回路（保持回路群）２２＿１〜２２＿ｎ、複数のデータ保持回路（保持回路群）２３＿１〜２３＿ｎを備えた小位相差検出器２０と、
（Ｄ）インバータ列（遅延素子列）５１＿１〜５１＿ｍ＋１、インバータ列（遅延素子列）５２＿１〜５２＿ｍ＋１、複数のデータ保持回路（保持回路群）５３＿１〜５３＿ｍを備えた時間デジタル変換器５０と、
（Ｅ）論理回路５と、
を備えている。

時間デジタル変換器１０では、第１の入力信号ＣＬＫ１がｎ段の縦列接続されたインバータ列１１＿１〜１１＿ｎで順次遅延される。第１の入力信号ＣＬＫ１、インバータ列１１＿１、１１＿２、・・・、１１＿（ｎ−１）の出力は、それぞれ、対応するデータ保持回路１２＿１、１２＿２、１２＿３、・・・、１２＿ｎのデータ入力端子に入力され、それぞれのクロック端子に共通に入力される第２の入力信号ＣＬＫ２のタイミング（立ち上がりエッジ）で取り込まれ、データ保持回路１２＿１〜１２＿ｎより、第１の入力信号ＣＬＫ１と第２の入力信号ＣＬＫ２の位相差が、デジタル信号Ｑ_Ｃ（１）〜Ｑ_Ｃ（ｎ）として論理回路１に入力される。論理回路１は、Ｑ_Ｃ（１）〜Ｑ_Ｃ（ｎ）の値の変化（隣接ビットの変化）を検出し、デジタルコードを出力する。

なお、データ保持回路１２＿１〜１２＿ｎは、出力信号の論理を整合させるため、奇数段のデータ保持回路１２＿１〜１２＿３、・・・は正論理で、偶数段のデータ保持回路１２＿２、１２＿４、・・・は負論理（データ出力端子の反転信号）で出力を取り出している。

小位相差検出器２０では、第１の入力信号ＣＬＫ１がデータ保持回路２２＿１〜２２＿ｎのデータ入力端子に共通に入力され、データ保持回路２２＿１〜２２＿ｎは、第１の入力信号ＣＬＫ１を、第２の入力信号ＣＬＫ２及び第２の入力信号ＣＬＫ２をｎ段のインバータ列２１＿１〜２１＿ｎで順次遅延された信号ＣＫ_Ｃ（１）〜ＣＫ_Ｃ（ｎ−１）のエッジ（立ち上がりエッジ）でそれぞれ取り込む。データ保持回路２２＿１〜２２＿ｎの出力はｎ入力のＯＲ回路２４に入力され、ＯＲ回路２４の出力はＦＣＬＫ１として出力される。

第２の入力信号ＣＬＫ２は、データ保持回路２３＿１〜２３＿ｎのデータ入力端子に共通に入力され、データ保持回路２３＿１〜２３＿ｎは、時間デジタル変換器１０のインバータ列１１＿１〜１１＿ｎの各段の入力信号Ｄ_Ｃ（１）〜Ｄ_Ｃ（ｎ−１）をクロック端子に入力してＣＬＫ２を取り込む。データ保持回路２３＿１〜２３＿ｎの出力はｎ入力ＯＲ回路２５に入力され、ＯＲ回路２５の出力がＦＣＬＫ２として出力される。

なお、データ保持回路２２＿１〜２２＿ｎ及びデータ保持回路２３＿１〜２３＿ｎは、データ取り込みの論理を整合させるため、各クロック端子の入力を、奇数段は正論理で、偶数段は負論理で入力している。データ保持回路２２＿１、２２＿３・・・等奇数段目のデータ保持回路は、ＣＬＫ２及びその遅延信号（インバータ２１＿２、・・・の出力）の立ち上がりエッジで取り込み、データ保持回路２２＿２、２２＿４・・・等偶数段目のデータ保持回路は、ＣＬＫ２及びその遅延信号（インバータ２１＿１、・・・の出力）の立ち下がりエッジで取り込む。データ保持回路２３＿１、２３＿３・・・等奇数段目のデータ保持回路は、ＣＬＫ１及びその遅延信号（インバータ１１＿２、・・・の出力）の立ち上がりエッジで取り込み、データ保持回路２３＿２、２３＿４・・・等偶数段目のデータ保持回路は、ＣＬＫ２及びその遅延信号（インバータ１１＿１、・・・の出力）の立ち下がりエッジで取り込む。

インバータ列２１＿１〜２１＿ｎの各段の遅延時間はインバータ列１１＿１〜１１＿ｎの遅延時間と同一になるように設定されている。インバータ列１１＿１〜１１＿ｎ、２１＿１〜２１＿ｎの最終段インバータ１１＿ｎ、２１＿ｎの出力はオープンとされる。

時間デジタル変換器５０では、ＦＣＬＫ１は、ｍ段の縦列接続されたインバータ列５１＿１〜５１＿ｍの初段に入力され、ＦＣＬＫ２はｍ段の縦列接続されたインバータ列５２＿１〜５２＿ｍの初段に入力される。インバータ列５１＿１〜５１＿ｍ、５２＿１〜５２＿ｍの最終段インバータ５１＿ｍ、５２＿ｍの出力はオープンとされる。

データ保持回路５３＿１〜５３＿ｍは、インバータ列５１＿１〜５１＿ｍ＋１の各入力信号であるＦＣＬＫ１及びＤ_Ｆ（１）〜Ｄ_Ｆ（ｍ）をそれぞれのデータ入力端子に入力し、インバータ列５２＿１〜５２＿ｍの各入力信号であるＦＣＬＫ２及びＣＫ_Ｆ（１）〜ＣＫ_Ｆ（ｍ−１）をクロック端子に入力し、データ入力端子の信号をクロック端子のエッジで取り込む。ＦＣＬＫ１とＦＣＬＫ２の位相差が、データ保持回路５３＿１〜５３＿ｍからの出力デジタル信号Ｑ_Ｆ（１）〜Ｑ_Ｆ（ｍ）として論理回路５に入力される。論理回路１はＱ_Ｆ（１）〜Ｑ_Ｆ（ｍ）の値の変化（隣接ビットの変化）を検出し、デジタルコードを出力する。

なお、データ保持回路５３＿１〜５３＿ｍは、出力信号及びクロック端子入力信号の論理を整合させるため、出力及びクロック端子の論理を、奇数段は負論理とし、偶数段は正論理としている。奇数段のデータ保持回路５３＿１は、ＦＣＬＫ２の立ち下がりエッジで、Ｄ_Ｆ（１）を取り込み、データ出力端子の反転出力をＱ_Ｆ（１）として出力する。偶数段のデータ保持回路５３＿２は、ＦＣＬＫ２の立ち上がりエッジで、Ｄ_Ｆ（２）を取り込み、データ出力端子の出力データをＱ_Ｆ（２）として出力する。

また、このときのインバータ列５１＿１〜５１＿ｍの各段の位相差ΔＴ_Ｆ１とインバータ列５２＿１〜５２＿ｍの各段の位相差ΔＴ_Ｆ２は、
ΔＴ_Ｆ１＞ΔＴ_Ｆ２
の関係となっている。

［実施例］
次に本発明の実施の形態に関する具体的な実施例について図面を参照して詳細に説明する。

図２は、図１において、ｎ＝４、ｍ＝４とした場合のタイミングチャートを示している。このとき、第１の入力信号ＣＬＫ１と第２の入力信号ＣＬＫ２の位相差をＴ_Ｃとする。本実施例のデジタル位相比較器は、図１において、時間デジタル変換器１０は、インバータ列１１＿１〜１１＿４、データ保持回路１２＿１〜１２＿４を備え、小位相差検出器２０はインバータ列２１＿１〜２１＿４、データ保持回路２２＿１〜２２＿４、２３＿１〜２３＿４を備え、時間デジタル変換器５０は、インバータ列５１＿１〜５１＿４、５２＿１〜５２＿４、データ保持回路５３＿１〜５３＿４を備えた構成とされる。なお、図２において、ＣＬＫ１を入力して反転出力するインバータ１１＿１の出力Ｄ_Ｃ（１）はＣＬＫ１の立ち上がりからΔＴ_Ｃの後に立ち上がる信号として図示されているが、前述したように、負論理（正論理の０、１を、それぞれ１、０として扱う）で扱っているためである。インバータ１１＿１の出力Ｄ_Ｃ（１）の立ち下がりエッジでデータ保持回路２３＿２はサンプルし、データ保持回路１２＿２は、インバータ１１＿１の出力Ｄ_Ｃ（１）のＬｏｗをＣＬＫ１の立ち上がりエッジでサンプルしたとき論理１を出力する。ＣＫ_Ｆ（１）〜ＣＫ_Ｆ（３）も同様である。

時間デジタル変換器１０において、データ保持回路１２＿１〜１２＿４はデータ端子への入力信号ＣＬＫ１、Ｄ_Ｃ（１）、Ｄ_Ｃ（２）、Ｄ_Ｃ（３）、Ｄ_Ｃ（４）がクロック端子への入力信号ＣＬＫ２（サンプリング用クロック）よりも時間的に先に遷移する場合に、論理「１」を出力する。このとき、インバータ列１１＿１〜１１＿４の各遅延時間をΔＴ_Ｃとする。第１の入力信号ＣＬＫ１に対する、インバータ列１１＿１〜１１＿４の各出力ＤＣ（１）〜ＤＣ（３）の出力はそれぞれ、ΔＴ_Ｃ〜３ΔＴ_Ｃだけ遅延し、３段目のインバータ１１＿３の出力時点で、第２の入力信号ＣＬＫ２との位相関係が逆転する。

よって、データ保持回路１２＿１〜１２＿４の出力Ｑ_Ｃ（１）〜Ｑ_Ｃ（４）には、３段目までは論理「１」が出力され、４段目で論理「０」が出力される。このとき、インバータ列としては、インバータ列１１＿１〜１１＿４のうち、３段を経由して位相関係の逆転が起こっていることから、位相差Ｔ_Ｃは、インバータ列の遅延２段分と３段分の間であることがわかり（２ΔＴ_Ｃ＜Ｔ_Ｃ＜３ΔＴ_Ｃ）、ＣＬＫ２信号と、インバータの出力Ｄ_Ｃ（３）との位相差ＴＦを用いて、
Ｔ_Ｃ＝３ΔＴ_Ｃ−Ｔ_Ｆ
と表される。

小位相差検出器２０において、データ保持回路２３＿１〜２３＿４は第２の入力信号ＣＬＫ２をデータ端子に共通に入力し、時間デジタル変換器１０のインバータ列１１＿１〜１１＿４への入力信号ＣＬＫ１、Ｄ_Ｃ（１）、Ｄ_Ｃ（２）、・・・Ｄ_Ｃ（ｎ−１）をクロック端子にそれぞれ入力する構成となっているため、データ端子への入力信号とクロック端子への入力信号の位相関係は、時間デジタル変換器１０のデータ保持回路１２＿１〜１２＿４と逆の関係になっている。

よって、３段目のインバータ１１＿３の出力信号Ｄ_Ｃ（３）の立ち下がりエッジ（図２では立ち上がり）に同期して論理「１」が出力される。データ保持回路２３＿１〜２３＿４の出力は、４入力ＯＲ回路２５に入力され、その出力ＦＣＬＫ２からは、時間デジタル変換器１０の第２の入力信号ＣＬＫ２入力直後のインバータ列１１＿１〜１１＿４出力の反転タイミングが抽出されることになる。

また、インバータ列２１＿１〜２１＿４と、データ保持回路２２＿１〜２２＿４は、データ保持回路２３＿１〜２３＿４と、時間デジタル変換器１０のインバータ列１１＿１〜１１＿４で構成される回路と同様の構成とされ、入力信号を入れ替えたものとなっている。すなわち、データ保持回路２２＿１では、ＣＬＫ２の立ち上がりエッジのタイミング、データ保持回路２２＿２、２２＿３、２２＿４では、インバータ列２１＿１〜２１＿３でＣＬＫ２を反転遅延させた立ち上がり、立ち上がり、立ち下がりエッジのそれぞれタイミングでＣＬＫ１をサンプルした結果を４入力ＯＲ回路２４でＯＲした結果がＦＣＬＫ１として出力される。第１の入力信号ＣＬＫ１は、第２の入力信号ＣＬＫ２に対し位相が進んでいるため、データ保持回路２２＿１〜２２＿４からは、順次論理「１」が出力され、４入力ＯＲ回路２４の出力ＦＣＬＫ１は、第２の入力信号ＣＬＫ２の立ち上がりタイミングが抽出されることになる。このとき、経由する回路の構成や負荷の状態が等しくなることから、第２の入力信号ＣＬＫ２からＯＲ回路２４で出力されるＦＣＬＫ１までの遅延と、第２の入力信号ＣＬＫ２の入力直後のインバータ列１１＿１〜１１＿４出力の反転信号から、ＯＲ回路２５で出力されるＦＣＬＫ２までの回路の遅延時間は等しくなる。小位相差検出器２０は、第２の入力信号ＣＬＫ２とＣＬＫ２信号入力直後のインバータ列１１＿１〜１１＿４出力の反転信号との位相差Ｔ_Ｆ（図２のＣＬＫ２の立ち上がりとＤ_Ｃ（３）の立ち上がりエッジの位相差）を保った出力信号ＦＣＬＫ１及びＦＣＬＫ２を出力する。

時間デジタル変換器５０では、データ保持回路５３＿１〜５３＿４で、小位相差検出器２０から出力される信号ＦＣＬＫ１をインバータ列５１＿１〜５１＿４を経由して順次遅延させた信号Ｄ_Ｆ（１）〜Ｄ_Ｆ（４）を、小位相差検出器２０の出力信号ＦＣＬＫ２をインバータ列５２＿１〜５２＿４を経由して順次遅延させた信号ＣＫ_Ｆ（１）〜ＣＫ_Ｆ（４）をクロック信号として、順次取り込む。データ保持回路５３＿１〜５３＿４は、データ端子への入力信号Ｄ_Ｆ（１）〜Ｄ_Ｆ（４）の位相がクロック端子への入力信号ＣＫＦ（１）〜ＣＫＦ（４）よりも進んでいる場合に、論理「１」を出力する。

小位相差検出器２０の出力時点で、ＦＣＬＫ１はＦＣＬＫ２よりもＴ_Ｆだけ位相が進んだ関係にあるが、インバータ列５１＿１〜５１＿４の各段の位相差ΔＴ_Ｆ１とインバータ列５２＿１〜５２＿４の各段の位相差ΔＴ_Ｆ２は、
ΔＴ_Ｆ１＞ΔＴ_Ｆ２
の関係となっている。このため、インバータ列５２＿１〜５２＿４の各段を通過するたびに、その位相差は、ΔＴ_Ｆ１−ΔＴ_Ｆ２ずつ小さくなっていく。

図２では、２段目のデータ保持回路５３＿２までは、データ入力Ｄ_Ｆ（２）がクロック入力Ｃ_Ｆ（２）に対して位相が進んでいる状態のため、論理「１」を出力するが、３段目のインバータ５１＿３を通過した段階で、位相関係の逆転が起こる。すなわち、Ｄ_Ｆ（３）はＣ_Ｆ（３）よりも位相が遅れる。このため、３段目以降のデータ保持回路の出力は論理「０」となり、位相差ＴＦはインバータ列の遅延差ΔＴ_Ｆ１−ΔＴ_Ｆ２の２段分と３段分の間であることがわかる。すなわち、２（ΔＴ_Ｆ１−ΔＴ_Ｆ２）＜Ｔ_Ｆ＜３（ΔＴ_Ｆ１−ΔＴ_Ｆ２）の関係が成り立つ。

論理回路１、論理回路５でのデコード結果から、
Ｔ_Ｃ＝３ΔＴ_Ｃ−Ｔ_Ｆは、
３ΔＴ_ｃ−３（ΔＴ_Ｆ１−ΔＴ_Ｆ２）＜Ｔ_ｃ＜３ΔＴ_ｃ−２（ΔＴ_Ｆ１−ΔＴ_Ｆ２）
であることがわかる。

以上のようにして、小位相差検出器２０と時間デジタル変換器５０を用いることで、時間デジタル変換器１０で検出しきれない微小な位相差を検出することが可能となる。特許文献１に記載の従来構成よりも高分解能なデジタル位相比較器が実現可能となる。

また、本実施例における時間デジタル変換器５０は、時間デジタル変換器１０のインバータ遅延１段分以下の位相差のみを比較する構成となっているため、特許文献２に記載の他の従来構成に対して、全体としてインバータ列及びデータ保持回路群の段数削減による、消費電力及び回路面積の大幅な削減が可能となる。

［第２の実施の形態］
図３は、本発明の第２の実施の形態のデジタル位相比較器の構成を示す図である。図３を参照すると、本実施の形態のデジタル位相比較器は、図１に示したデジタル位相比較器から、時間デジタル変換器１０のデータ保持回路１２＿１〜１２＿ｎをなくし、小位相差検出器２０のデータ保持回路２３＿１〜２３＿ｎからの出力を論理回路４に接続する構成とすることで、時間デジタル変換器４０で、入力信号ＣＬＫ１とＣＬＫ２の位相差検出と、インバータ列の遅延時間による分解能以下の微小な位相差の検出を兼ねる構成となっている。

［実施例］
次に、第２の実施の形態の具体的な実施例について図面を参照して詳細に説明する。図４は、図３の第２の実施の形態において、ｎ＝４、ｍ＝４とした場合のタイミングチャートを示している。このとき、第１の入力信号ＣＬＫ１と第２の入力信号ＣＬＫ２の位相差をＴ_Ｃとする。時間デジタル変換器４０において、データ保持回路２３＿１〜２３＿４は、図１に示した第１の実施例同様、データ端子への入力信号の位相がクロック端子への入力信号よりも進んでいる場合に、論理「１」を出力する。

このとき、インバータ列１１＿１〜１１＿４の各遅延時間をΔＴ_Ｃとする。第１の入力信号ＣＬＫ１に対する、インバータ列１１＿１〜１１＿４の各出力Ｄ_Ｃ（１）〜Ｄ_Ｃ（３）の出力はそれぞれ、ΔＴ_Ｃ〜３ΔＴ_Ｃだけ遅延し、３段目のインバータ１１＿３の出力時点で、第２の入力信号ＣＬＫ２との位相関係が逆転する。

即ち、データ保持回路２３＿１〜２３＿４の出力Ｑ_Ｃ（１）〜Ｑ_Ｃ（４）には、３段目までは論理「０」が出力され、４段目で論理「１」が出力される。このとき、インバータ列としては、４段のインバータ１１＿１〜１１＿４のうち、３段を通過して位相関係の逆転が起こっていることから、論理「０」の段数を数えることで位相差Ｔ_Ｃはインバータ列の遅延２段分と３段分の間であることがわかり、この構成でもＣＬＫ２信号とＤ_Ｃ（３）との位相差Ｔ_Ｆを用いて、
Ｔ_Ｃ＝３ΔＴ_Ｃ−Ｔ_Ｆ
と表される。

データ保持回路２３＿１〜２３＿４の出力Ｑ_Ｃ（１）〜Ｑ_Ｃ（４）は、論理回路４に接続されると同時に、ＯＲ回路２５にも接続されており、３段目のインバータ１１＿３の出力信号Ｄ_Ｃ（３）の立ち下がりエッジ（図４では立ち上がりエッジ）に同期して論理「１」が出力された結果として、ＯＲ回路２５の出力ＦＣＬＫ２からは、入力信号ＣＬＫ２の立ち上がりタイミング直後のインバータ列１１＿１〜１１＿４の出力の反転タイミングが抽出されることになる。また、インバータ列２１＿１〜２１＿４とデータ保持回路２２＿１〜２２＿４は、図１に示したデジタル位相比較器における小位相差検出器２０と同様の構成となっていることから、ＯＲ回路２４の出力ＦＣＬＫ１は第２の入力信号ＣＬＫ２の経ち上がりタイミングが抽出されることになる。

よって、本実施例の構成でも、第２の入力信号ＣＬＫ２とＣＬＫ２信号入力直後のインバータ列１１＿１〜１１＿４出力の反転信号との位相差Ｔ_Ｆを保った出力信号ＦＣＬＫ１及びＦＣＬＫ２が出力される。

時間デジタル変換器５０は、図１に示したデジタル位相比較器における小位相差検出器２０と同様の構成となっているため、図２に示した構成と同一の結果が得られる。３段目以降のデータ保持回路の出力は論理「０」となり、位相差Ｔ_Ｆはインバータ列の遅延差ΔＴ_Ｆ１−ΔＴ_Ｆ２の２段分と３段分の間であることがわかる。すなわち、
２（ΔＴ_Ｆ１−ΔＴ_Ｆ２）＜Ｔ_Ｆ＜３（ΔＴ_Ｆ１−ΔＴ_Ｆ２）
の関係が成り立つ。

論理回路４、５でのデコード結果から、
Ｔ_Ｃ＝３ΔＴ_Ｃ−Ｔ_Ｆは、
３ΔＴ_Ｃ−３（ΔＴ_Ｆ１−ΔＴ_Ｆ２）＜Ｔ_Ｃ＜３ΔＴ_Ｃ−２（ΔＴ_Ｆ１−ΔＴ_Ｆ２）
であることがわかる。

以上のようにして、本実施例によるデジタル位相比較器でも、従来構成に対して消費電力及び回路面積を大幅な削減した高分解能なデジタル位相比較器が実現可能となる。さらに、本実施例では、第１の実施例におけるデータ保持回路１２＿１〜１２＿ｎを用いない分だけ、さらに消費電力及び回路面積の削減が可能となる。

［第３の実施の形態］
図５は、本発明の第３の実施の形態のデジタル位相比較器の構成を示す図である。図５を参照すると、本実施の形態のデジタル位相比較器では、ＶＣＯ１０１からの信号ＣＬＫＶと基準信号ＲＥＦを入力する。基準信号ＲＥＦはデータ保持回路１０２により、ＶＣＯ出力信号ＣＬＫＶの立ち上がりエッジでそれぞれ取り込まれ、リタイミングされた信号ＲＥＦＴをそれぞれ出力する。

リタイミング信号ＲＥＦＴは、ＶＣＯ１０１の出力信号ＣＬＫＶの立ち上がりの位相情報を保持する。よって、基準信号ＲＥＦに対するリタイミング信号ＲＥＦＴの位相差情報を用いることで、基準信号ＲＥＦと、ＶＣＯ１０１の出力信号ＣＬＫＶの位相比較が可能となる。

この基準信号ＲＥＦとリタイミング信号ＲＥＦＴが、時間デジタル変換器１０に入力され、図１に示した第１の実施例に記載のデジタル位相比較器と同様の動作が行われる。

［実施例］
次に、第３の実施の形態の具体的な実施例について図面を参照して詳細に説明する。図６は、図５の第３の実施の形態において、ｎ＝４、ｍ＝４とした場合のタイミングチャートを示している。このとき、ＶＣＯ１０１の出力信号ＣＬＫＶと基準信号ＲＥＦの位相差をＴ_Ｃとすると、基準信号ＲＥＦは、データ保持回路１０２にてＶＣＯ１０１の出力信号ＣＬＫＶをクロックとして立ち上がりエッジのタイミングで取り込まれるので、リタイミング信号ＲＥＦＴは、ＶＣＯ１０１の出力信号ＣＬＫＶに同期した信号となり、基準信号ＲＥＦとリタイミング信号ＲＥＦＴの位相比較により、基準信号ＲＥＦとＶＣＯ１０１の出力信号ＣＬＫＶの位相比較が可能となる。時間デジタル変換器１０以降における基準信号ＲＥＦとリタイミング信号ＲＥＦＴの位相比較動作に関しては、図２に示した第１の実施例のデジタル位相比較器における動作と同様となるため省略する。

以上のようにして、本実施例によるデジタル位相比較器でも、従来構成に対して消費電力及び回路面積を大幅な削減した高分解能なデジタル位相比較器が実現可能となる。また、ＶＣＯからの信号ＣＬＫＶのような高速な信号と基準信号ＲＥＦを比較するような場合においても、高速動作するのは、リタイミング回路として動作するデータ保持回路（ＦＦ）１０２のみとなり、回路全体としては、基準信号ＲＥＦ程度の低速信号を用いた比較しか行われないため、全体として低消費電力化が可能となる。

［第４の実施の形態］
図７は、本発明の第４の実施の形態のデジタル位相比較器の構成を示す図である。図７を参照すると、本実施の形態のデジタル位相比較器は、図５に示した前記第３の実施形態のデジタル位相比較器と同様に、ＶＣＯ１０１の出力信号ＣＬＫＶと基準信号ＲＥＦを入力し、基準信号ＲＥＦはデータ保持回路１０２により、ＶＣＯ１０１の出力信号ＣＬＫＶの立ち上がりエッジでそれぞれ取り込まれ、リタイミングされた信号ＲＥＦＴをそれぞれ出力する。この基準信号ＲＥＦとリタイミング信号ＲＥＦＴが、時間デジタル変換器４０に入力され、図３に示した第２の実施例に記載のデジタル位相比較器と同様の動作が行われる。

［実施例］
次に、第４の実施の形態の具体的な実施例について図面を参照して詳細に説明する。図８は、図７の第４の実施の形態において、ｎ＝４、ｍ＝４とした場合のタイミングチャートを示している。このとき、ＶＣＯ１０１の出力信号ＣＬＫＶと基準信号ＲＥＦの位相差をＴ_Ｃとすると、基準信号ＲＥＦは、データ保持回路１０２にてＶＣＯ１０１の出力信号ＣＬＫＶをクロックとして立ち上がりエッジのタイミングで取り込まれるので、リタイミング信号ＲＥＦＴは、ＶＣＯ１０１の出力信号ＣＬＫＶに同期した信号となり、基準信号ＲＥＦとリタイミング信号ＲＥＦＴの位相比較により、基準信号ＲＥＦとＶＣＯ１０１の出力信号ＣＬＫＶの位相比較が可能となる。時間デジタル変換器４０以降における基準信号ＲＥＦとリタイミング信号ＲＥＦＴの位相比較動作に関しては、図４に示した第２の実施例のデジタル位相比較器における動作と同様となるため省略する。

以上のようにして、本実施例によるデジタル位相比較器でも、従来構成に対して消費電力及び回路面積を大幅に削減した高分解能なデジタル位相比較器が実現可能となる。さらに本実施例では、第２の実施例と同様、第３の実施例におけるデータ保持回路１２＿１〜１２＿ｎを用いない分だけ、さらに消費電力及び回路面積の削減が可能となる。また、ＶＣＯからの信号ＣＬＫＶのような高速な信号と基準信号ＲＥＦを比較するような場合においても、高速動作するのはリタイミング回路１０２のみとなり、回路全体として基準信号ＲＥＦ程度の低速信号を用いた比較しか行われないため、全体として低消費電力化が可能となる。

［第５の実施の形態］
図９は、本発明の第５の実施の形態のデジタル位相比較器の構成を示す図である。図９を参照すると、本実施の形態のデジタル位相比較器では、ＶＣＯ１０１からの信号ＣＬＫＶと基準信号ＲＥＦを入力する。基準信号ＲＥＦはデータ保持回路１０２及び１０３により、ＶＣＯ１０１の出力信号ＣＬＫＶの立ち上がり及び立ち下がりエッジでそれぞれ取り込まれ、リタイミングされた信号ＲＥＦＴ及びＲＥＦＣをそれぞれ出力する。リタイミング信号ＲＥＦＴ及びＲＥＦＣはそれぞれＶＣＯ１０１の出力信号ＣＬＫＶの立ち上がり及び立ち下がりの位相情報を保持しており、リタイミング信号ＲＥＦＴとＲＥＦＣの位相差は、ＶＣＯ１０１の出力信号ＣＬＫＶの半周期分の位相差情報を保持する。

よって基準信号ＲＥＦに対するリタイミング信号ＲＥＦＴ及びＲＥＦＣの位相差情報を用いることで、基準信号ＲＥＦとＶＣＯ出力ＣＬＫＶの位相比較及び、位相比較結果のＶＣＯ出力信号周期での正規化することが可能となる。

基準信号ＲＥＦ及びリタイミング信号ＲＥＦＴ、ＲＥＦＣは時間デジタル変換器１０’に入力される。時間デジタル変換器１０’は、図１に示した時間デジタル変換器１０に、データ保持回路１３＿１〜１３＿ｎを追加した構成となっている。データ保持回路１２＿１〜１２＿ｎは、基準信号ＲＥＦ、及び基準信号ＲＥＦをインバータ列１１＿１〜１１＿（ｎ−１）で順次遅延させた信号（Ｄｃ（１）〜Ｄｃ（ｎ−１））をリタイミング信号ＲＥＦＴをクロック信号として取り込む。データ保持回路１３＿１〜１３＿ｎは、基準信号ＲＥＦ、及び基準信号ＲＥＦをインバータ列１１＿１〜１１＿（ｎ−１）で順次遅延させた信号（Ｄｃ（１）〜Ｄｃ（ｎ−１））を、リタイミング信号ＲＥＦＣをクロック信号として取り込む。

データ保持回路１２＿１〜１２＿ｎでは、基準信号ＲＥＦとリタイミング信号ＲＥＦＴの位相差をデジタル信号ＴＱ_Ｃ（１）〜ＴＱ_Ｃ（ｎ）として出力し、データ保持回路１３＿１〜１３＿ｎでは基準信号ＲＥＦとリタイミング信号ＲＥＦＣの位相差をデジタル信号ＣＱ_Ｃ（１）〜ＣＱ_Ｃ（ｎ）として出力し、その結果は、それぞれ論理回路１’に入力される。

小位相差検出器２０には、基準信号ＲＥＦ、リタイミング信号ＲＥＦＴ及び時間デジタル変換器１０’のインバータ列１１＿１〜１１＿（ｎ−１）の出力Ｄ_Ｃ（１）〜Ｄ_Ｃ（ｎ−１）が入力され、リタイミング信号ＲＥＦＴとＲＥＦＴ信号入力直後のインバータ列１１＿１〜１１＿（ｎ−１）での反転出力との位相差を保った出力信号ＴＦＣＬＫ１及びＴＦＣＬＫ２を出力する。

同様にして、小位相差検出器３０には、基準信号ＲＥＦ、リタイミング信号ＲＥＦＣ及び時間デジタル変換器１０’のインバータ列の出力Ｄ_Ｃ（１）〜Ｄ_Ｃ（ｎ−１）が入力され、リタイミング信号ＲＥＦＣとＲＥＦＣ信号入力直後のインバータ列１１＿１〜１１＿（ｎ−１）での反転出力信号との位相差を保った出力信号ＣＦＣＬＫ１及びＣＦＣＬＫ２を出力する。なお、小位相差検出器２０と小位相差検出器３０は同一の回路構成となっており、インバータ列における遅延時間が同一となっている。

時間デジタル変換器５０では、第１の実施例と同様にインバータ列５１＿１〜５１＿ｍと５２＿１〜５２＿ｍの遅延時間差の分解能でＴＦＣＬＫとＴＦＣＬＫ２の位相比較が行われる。

同様に、時間デジタル変換器６０では、第１の実施例と同様にインバータ列６１＿１〜６１＿ｍと６２＿１〜６２＿ｍの遅延時間差の分解能でＣＦＣＬＫとＣＦＣＬＫ２の位相比較が行われる。

また、時間デジタル変換器７０では、時間デジタル変換器１０’におけるインバータ列１１＿ｎと１１＿ｎ＋１の出力信号が入力され、インバータ列１段分の遅延時間差の計測が行われる。なお、時間デジタル変換器５０、６０、７０は同一の回路構成となっており、インバータ列の遅延時間差が同一となっている。

［実施例］
次に、第５の実施の形態の具体的な実施例について図面を参照して詳細に説明する。図１０乃至図１３は、図９の第５の実施の形態において、ｎ＝８、ｍ＝８とした場合のタイミングチャートを示している。

図１０は、時間デジタル変換器１０’のタイミングチャートを示している。このとき、基準信号ＲＥＦとリタイミング信号ＲＥＦＴとの位相差をＴ_Ｃ、基準信号ＲＥＦとリタイミング信号ＲＥＦＣとの位相差をＴ_ＣＣとする。

時間デジタル変換器１０’におけるインバータ列１１＿１〜１１＿８の各遅延時間をΔＴ_Ｃとすると、インバータ列１１＿１〜１１＿７における入出力信号の位相は、インバータを通過するごとにΔＴ_Ｃだけ遅延していく。インバータ列１１＿１〜１１＿７で順次遅延された信号Ｄ_Ｃ（１）〜Ｄ_Ｃ（７）に対するリタイミング信号ＲＥＦＴの位相関係は３段目のインバータ１１＿３の出力時点で逆転し、データ保持回路１２＿１〜１２＿８の出力ＴＱ_Ｃ（１）〜ＴＱ_Ｃ（８）には、３段目までは論理「１」が出力され、４段目以降は論理「０」が出力される。

即ち、位相差Ｔ_ＣＴはインバータ列の遅延２段分と３段分の間であることがわかり、リタイミング信号ＲＥＦＴとＤ_Ｃ（３）との位相差Ｔ_ＦＴを用いて、
Ｔ_ＣＴ＝３ΔＴ_Ｃ−Ｔ_ＦＴ
と表される。

同様に、インバータ列１１＿１〜１１＿７で順次遅延された信号Ｄ_Ｃ（１）〜Ｄ_Ｃ（７）に対するリタイミング信号ＲＥＦＣの位相関係は７段目のインバータ１１＿７の出力時点で逆転し、データ保持回路１３＿１〜１３＿８の出力ＣＱ_Ｃ（１）〜ＣＱ_Ｃ（８）には、７段目までは論理「１」が出力され、８段目は論理「０」が出力される。

即ち、位相差Ｔ_ＣＣはインバータ列の遅延６段分と７段分の間であることがわかり、リタイミング信号ＲＥＦＴとＤ_Ｃ（７）との位相差Ｔ_ＦＣを用いて、
Ｔ_ＣＴ＝７ΔＴ_Ｃ−Ｔ_ＦＣ
と表される。

図１１は、小位相差検出器２０及び時間デジタル変換器５０におけるタイミングチャートを示している。

小位相差検出器２０においては、第１の実施例と同様にして、リタイミング信号ＲＥＦＴとＲＥＦＴ入力直後のインバータ１１＿３の出力信号Ｄ_Ｃ（３）との位相差ＴＦＴを保った出力信号ＴＦＣＬＫ１及びＴＦＣＬＫ２を出力する。

時間デジタル変換器５０では、ＴＦＣＬＫ１とＴＦＣＬＫ２の位相差がインバータ列５１＿１〜５１＿８と、インバータ列５２＿１〜５２＿８の遅延時間差精度で計測される。このとき２段目のデータ保持回路５３＿２まではデータ入力がクロック入力に対し位相が進んでいる状態のため、論理「１」を出力するが、３段目のインバータを通過した段階で位相関係の逆転が起こるため、３段目以降のデータ保持回路の出力は論理「０」となり、位相差Ｔ_ＦＴはインバータ列の遅延差ΔＴ_Ｆ１−ΔＴ_Ｆ２２段分と３段分の間であることがわかる。

図１２は、小位相差検出器３０及び時間デジタル変換器６０におけるタイミングチャートを示している。

小位相差検出器３０では、小位相差検出器２０と同様にして、リタイミング信号ＲＥＦＣと、ＲＥＦＣ入力直後のインバータ１１＿７の出力信号Ｄ_Ｃ（７）との位相差ＴＦＣを保った出力信号ＣＦＣＬＫ１及びＣＦＣＬＫ２を出力する。時間デジタル変換器６０では、ＣＦＣＬＫ１とＣＦＣＬＫ２の位相差が、インバータ列６１＿１〜６１＿８と、インバータ列６２＿１〜６２＿８の遅延時間差精度で計測される。このとき、１段目のデータ保持回路６３＿２までは、データ入力がクロック入力に対し位相が進んでいる状態のため、論理「１」を出力するが、２段目のインバータ列を通過した段階で、位相関係の逆転が起こるため、２段目以降のデータ保持回路５３＿２、・・・５３＿８の出力Ｑ_ＦＣ（２）〜Ｑ_ＦＣ（８）は、論理「０」となり、位相差Ｔ_ＦＣは、インバータ列の遅延差ΔＴ_Ｆ１−ΔＴ_Ｆ２１段分と２段分の間であることがわかる。

図１３は、時間デジタル変換器７０におけるタイミングチャートを示している。

時間デジタル変換器７０には、時間デジタル変換器１０’のインバータ列１１＿８と１１＿９の出力信号Ｄ_Ｃ（８）とＤ_Ｃ（９）が入力され、該インバータ列の遅延時間ΔＴ_Ｃが計測される。このとき、５段目のデータ保持回路７３＿５までは、データ入力がクロック入力に対し位相が進んでいる状態のため、論理「１」を出力するが、６段目のインバータ列１１＿６を通過した段階で、位相関係の逆転が起こるため、６段目以降のデータ保持回路７３＿６、７３＿７＿７３＿８の出力は論理「０」となり、位相差Ｔ_ＦＣはインバータ列の遅延差ΔＴ_Ｆ１−ΔＴ_Ｆ２５段分と６段分の間であることがわかる。

以上より、基準信号ＲＥＦとリタイミング信号ＲＥＦＴとの位相差Ｔ_ＣＴは以下のような式で表される。

Ｔ_ＣＴ＝３ΔＴ_Ｃ−Ｔ_ＦＴ
＝３×５（ΔＴ_Ｆ１−ΔＴ_Ｆ２）−２（ΔＴ_Ｆ１−ΔＴ_Ｆ２）
＝１３（ΔＴ_Ｆ１−ΔＴ_Ｆ２） ・・・（式１）

同様に、基準信号ＲＥＦとリタイミング信号ＲＥＦＣとの位相差Ｔ_ＣＣは以下のような式で表される。

Ｔ_ＣＣ＝７ΔＴ_Ｃ−Ｔ_ＦＣ
＝７×５（ΔＴ_Ｆ１−ΔＴ_Ｆ２）−（ΔＴ_Ｆ１−ΔＴ_Ｆ２）
＝３４（ΔＴ_Ｆ１−ΔＴ_Ｆ２） ・・・（式２）

よって、この場合のＶＣＯ出力信号周期で正規化した位相差は、以下のように表される。

Ｔ_ＣＴ−２×（Ｔ_ＣＣ−Ｔ_ＣＴ）＝１３／３４ ・・・（式３）

よって、本実施例のデジタル位相比較器では、基準信号ＲＥＦに対するリタイミング信号ＲＥＦＴ及びＲＥＦＣの位相差を計測し、基準信号ＲＥＦとＶＣＯ出力ＣＬＫＶの位相比較及び、位相比較結果のＶＣＯ出力信号周期での正規化することが可能であることがわかる。

さらに、このような構成を用いることで、ＶＣＯ１０１からの信号ＣＬＫＶのような高速な信号と基準信号ＲＥＦを比較するような場合においても、高速動作するのは、リタイミング回路（データ保持回路）１０２、１０３のみとなり、回路全体として基準信号ＲＥＦ程度の低速信号を用いた比較しか行われないため、全体として低消費電力化が可能となる。

［第６の実施の形態］
図１４は、本発明の第６の実施の形態のデジタル位相比較器の構成を示す図である。図７を参照すると、本実施の形態のデジタル位相比較器も、図１０に示した第５の実施例のデジタル位相比較器と同様、ＶＣＯ１０１からの信号ＣＬＫＶと基準信号ＲＥＦが入力とを入力し、基準信号ＲＥＦに対するリタイミング信号ＲＥＦＴ及びＲＥＦＣの位相差情報を用いることで、基準信号ＲＥＦとＶＣＯ出力ＣＬＫＶの位相比較及び、位相比較結果のＶＣＯ出力信号周期での正規化を行う。

また、時間デジタル変換器４０’では、図３に示した時間デジタル変換器４０と同様の構成により、基準信号ＲＥＦとリタイミング信号ＲＥＦＴの位相差検出と、インバータ列の遅延時間による分解能以下のＲＥＦＴ信号入力直後のインバータ列１１＿１〜１１＿ｎでの反転タイミングの検出を兼ねた動作を行う。さらに、インバータ列４１＿１〜４１＿ｎ、データ保持回路４２＿１〜４２＿ｎ及びデータ保持回路４３＿１〜４３＿ｎ、ＯＲ回路４４及びＯＲ回路４５を追加することにより、基準信号ＲＥＦとリタイミング信号ＲＥＦＣの位相差検出と、インバータ列の遅延時間による分解能以下のＲＥＦＣ信号入力直後のインバータ列１１＿１〜１１＿ｎでの反転タイミングの検出を兼ねた動作を行う。

［実施例］
次に、第６の実施の形態の具体的な実施例について図面を参照して詳細に説明する。図１５乃至図１８は、図１４に示した第６の実施の形態において、ｎ＝８、ｍ＝８とした場合のタイミングチャートを示している。

図１５は、時間デジタル変換器４０’のタイミングチャートを示している。このとき、基準信号ＲＥＦとリタイミング信号ＲＥＦＴとの位相差をＴ_Ｃ、基準信号ＲＥＦとリタイミング信号ＲＥＦＣとの位相差をＴ_ＣＣとする。時間デジタル変換器１０’におけるインバータ列１１＿１〜１１＿８の各遅延時間をΔＴ_Ｃとすると、時間デジタル変換器４０’において、データ保持回路２３＿１〜２３＿８は、データ端子への入力信号の位相がクロック端子への入力信号よりも遅れている場合に、論理「１」を出力するので、インバータ列１１＿１〜１１＿８の各遅延時間をΔＴ_Ｃとすると、基準信号ＲＥＦに対する、インバータ列１１＿１〜１１＿７の各出力Ｄ_Ｃ（１）〜Ｄ_Ｃ（７）の出力は、それぞれ、ΔＴ_Ｃ〜７ΔＴ_Ｃだけ遅延し、３段目のインバータ１１＿３の出力時点で、リタイミング信号ＲＥＦＴとの位相関係が逆転する。

即ち、データ保持回路２３＿１〜２３＿８の出力Ｑ_Ｃ（１）〜Ｑ_Ｃ（８）には、３段目までは論理「０」が出力され、４段目以降は論理「１」が出力される。このとき、インバータ列としては、７段のインバータ１１＿１〜１１＿７のうち、３段を通過して位相関係の逆転が起こっていることから、論理「０」の段数を数えることで位相差Ｔ_ＣＴはインバータ列の遅延２段分と３段分の間であることがわかり、リタイミング信号ＲＥＦＴとＤＣ（３）との位相差ＴＦＴを用いて
Ｔ_ＣＴ＝３ΔＴ_Ｃ−Ｔ_ＦＴ
と表される。

それと同時に、ＯＲ回路２４及び２５からは、第２の実施構成と同様にして、リタイミング信号ＲＥＦＴと、ＲＥＦＴ入力直後のインバータ１１＿３の出力信号Ｄ_Ｃ（３）との位相差Ｔ_ＦＴを保った出力信号ＴＦＣＬＫ１及びＴＦＣＬＫ２が出力される。

同様に、インバータ列１１＿１〜１１＿７で順次遅延された信号Ｄ_Ｃ（１）〜Ｄ_Ｃ（７）に対するリタイミング信号ＲＥＦＣの位相関係は７段目のインバータ１１＿７の出力時点で逆転し、データ保持回路４３＿１〜４３＿８の出力ＣＱ_Ｃ（１）〜ＣＱ_Ｃ（８）には、７段目までは論理「０」が出力され、８段目は論理「１」が出力される。

即ち、位相差Ｔ_ＣＣはインバータ列の遅延６段分と７段分の間であることがわかり、リタイミング信号ＲＥＦＴとＤＣ（７）との位相差Ｔ_ＦＣを用いて、
Ｔ_ＣＴ＝７ΔＴ_Ｃ−Ｔ_ＦＣ
と表される。

また、ＯＲ回路４４、４５からはリタイミング信号ＲＥＦＣとＲＥＦＣ入力直後のインバータ列１１＿７の出力信号Ｄ_Ｃ（７）との位相差Ｔ_ＦＣを保った出力信号ＣＦＣＬＫ１及びＣＦＣＬＫ２が出力される。

図１６乃至図１８はそれぞれ時間デジタル変換回路５０、６０、７０のタイミングチャートを示している。時間デジタル変換回路５０、６０、７０は、図９に示した第５の実施例と同様の構成となっており、その動作については、図１１乃至図１３に示したものと同様になっているため、説明は省略する。

以上の動作により、本実施例のデジタル位相比較器でも、基準信号ＲＥＦに対するリタイミング信号ＲＥＦＴ及びＲＥＦＣの位相差を計測し、基準信号ＲＥＦとＶＣＯ１０１の出力信号ＣＬＫＶの位相比較、及び、位相比較結果のＶＣＯ出力信号周期での正規化が可能である。ＶＣＯ１０１からの出力信号ＣＬＫＶのような高速な信号と基準信号ＲＥＦを比較するような場合においても、高速動作するのは、リタイミング回路１０２、１０３のみとなり、回路全体として、基準信号ＲＥＦ程度の低速信号を用いた比較しか行われないため、全体として低消費電力化が可能となる。

さらに、本実施例では、前記第３の実施例における、データ保持回路（１２＿１〜１２＿ｎ）を用いない分だけ、さらに消費電力及び回路面積の削減が可能となる。

［第７の実施の形態］
図２３は、本発明の第７の実施の形態の構成を示す図である。なお、図２３において、図１又は図３の第１の時間デジタル変換器４０は省略されており、図２３の第２の時間デジタル変換器５０は、図１又は図３の第２の時間デジタル変換器５０に対応している。図２３を参照すると、本実施の形態のデジタル位相比較器は、図１又は図３に示したデジタル位相比較器の第２の時間デジタル変換器５０（ＯＲ回路２４、２５からの出力信号ＦＣＬＫ１、ＦＣＬＫ２を入力する）において、データ保持回路５４＿１〜５４＿ｍ、ｍ入力のＯＲ回路５５および５６を追加した構成となっている。ＯＲ回路５５には、データ保持回路５３＿１〜５３＿ｍの出力が入力され、その出力がＦ２ＣＬＫ２として出力される。データ保持回路５４＿１〜５４＿ｍは、インバータ列５２＿１〜５２＿ｍの各出力ＣＫ_Ｆ（１）〜ＣＫ_Ｆ（ｍ）をそれぞれのデータ入力端子に入力し、インバータ列５１＿１〜５１＿ｍの各出力Ｄ_Ｆ（１）〜Ｄ_Ｆ（ｍ）をクロック端子に入力し、データ入力端子の信号をクロック端子のエッジで取り込み、データ保持回路５４＿１〜５４＿ｍの出力はＯＲ回路５６に入力され、ＯＲ回路５６の出力がＦ２ＣＬＫ２として出力される。ＯＲ回路５５とＯＲ回路５６の出力信号Ｆ２ＣＬＫ１、Ｆ２ＣＬＫ２の位相差は、時間デジタル変換器５０と同様の構成で、インバータ列５１＿１〜５１＿ｍとインバータ列５２＿１〜５２＿ｍよりもさらに遅延時間差の小さいインバータ列、８１＿１〜８１＿ｌおよび８２＿１〜８２＿ｌを持つ時間デジタル変換器８０により検出され、デジタルコード化される。

なお、データ保持回路５３＿１〜５３＿ｍの出力信号は、論理を整合させるため、データ端子の正転出力としている。また、データ保持回路５４＿１〜５４＿ｍは、出力信号及びクロック端子入力信号の論理を整合させるため、出力及びクロック端子の論理を、奇数段は負論理とし、偶数段は正論理としている。奇数段iのデータ保持回路５３＿ｉは、ＣＣＫ_Ｆ（ｉ）の立ち下がりエッジで、Ｄ_Ｆ（i）を取り込み、データ出力端子の反転出力をＱ_Ｆ1（i）として出力する。偶数段jのデータ保持回路５３＿jは、ＣＫ_Ｆ（ｊ）の立ち上がりエッジで、Ｄ_Ｆ（ｊ）を取り込み、データ出力端子の出力データをＱ_Ｆ１（ｊ）として出力する。

［実施例］
次に、第７の実施の形態の具体的な実施例について図面を参照して詳細に説明する。図２４、図２５は、図２３に示した本発明の第７の実施の形態において、ｎ＝４、ｍ＝４、ｌ＝４とした場合のタイミングチャートを示している。図２４は、データ保持回路５４＿１〜５４＿ｍの出力ＱＦ２（１）〜ＱＦ２（４）を入力とするＯＲ回路５５から信号Ｆ２ＣＬＫ１を生成する動作、図２５は、データ保持回路５３＿１〜５３＿ｍの出力Ｑ_Ｆ１（１）〜Ｑ_Ｆ１（４）を入力とするＯＲ回路５６から信号Ｆ２ＣＬＫ２を生成する動作の一例が示されている。

図２４、図２５のタイミング動作において、時間デジタル変換器８０の動作は、図２に示した第１の実施形態のデジタル位相比較器の時間デジタル変換器５０における動作と同様となるため省略する。すなわち、時間デジタル変換器８０の動作は、図２において、図１のＦＣＬＫ１、ＦＣＬＫ２、ＣＫ_Ｆ（１）〜ＣＫ_Ｆ（４）、Ｄ_Ｆ（１）〜Ｄ_Ｆ（４）、Ｑ_Ｆ（１）〜Ｑ_Ｆ（４）のタイミング波形を、図２３のＦ２ＣＬＫ１、Ｆ２ＣＬＫ２、ＣＫ_Ｆ２（１）〜ＣＫ_Ｆ２（４）、Ｄ_Ｆ２（１）〜Ｄ_Ｆ２（４）、Ｑ_Ｆ３（１）〜Ｑ_Ｆ３（４）に置き換えればよい。

図２３の時間デジタル変換器５０は、図１、図２に示した構成例と出力が反転している以外は、同一の結果が得られ、１段目及び２段目のデータ保持回路５３＿１、５３＿２の出力（Ｑ_Ｆ１（１）、Ｑ_Ｆ１（２））は論理「０」となり、３段目以降のデータ保持回路５３＿３、５３＿４の出力（Ｑ_Ｆ１（３）、Ｑ_Ｆ１（４））は論理「１」となりことから、位相差ＴＦはインバータ列の遅延差ΔＴＦ１−ΔＴＦ２の２段分と３段分の間であることがわかる。すなわち、
２（ΔＴＦ１−ΔＴＦ２）＜ＴＦ＜３（ΔＴＦ１−ΔＴＦ２）
の関係が成り立つ。

データ保持回路５４＿１〜５４＿４の出力Ｑ_Ｆ２（１）〜Ｑ_Ｆ２（４）は、ＯＲ回路５５に接続されており、３段目のインバータ５１＿３の出力Ｄ_Ｆ（３）の立ち下がり（図２４では立ち上がりエッジ）に同期して論理「１」が出力された結果として、ＯＲ回路５５の出力Ｆ２ＣＬＫ１からは、Ｄ_Ｆ（３）の立ち上がりタイミングが抽出されることになる。また、データ保持回路５３＿１〜５３＿４の出力は、論理回路５に接続されるとともに、４入力のＯＲ回路５６にも接続されており、３段目のインバータ５２＿３の出力信号ＣＫ_Ｆ（３）の立ち下がりエッジ（図２４では立ち上がりエッジ）に同期して論理「１」が出力された結果として、出力Ｆ２ＣＬＫ２はＣＫ_Ｆ（３）の経ち上がりタイミングが抽出されることになる。これら２つの抽出された出力Ｆ２ＣＬＫ１、Ｆ２ＣＬＫ２を時間デジタル変換器８０により比較を行うことで、時間デジタル変換器５０で検出しきれないさらに微小な位相差を検出することが可能となる。

また、言い換えれば、本実施の形態により、時間デジタル変換器８０より前段の、時間デジタル変換器１０、時間デジタル変換器５０における時間分解能の設定を緩和することが可能となるため、インバータ列およびフリップフロップの段数を減らすことが可能となり、結果として回路面積の低減および消費電力化が可能となる。

さらに、時間デジタル変換器８０の構成を本実施の形態のデジタル位相比較器における時間デジタル変換器５０と同様の構成として、時間デジタル変換器８０で検出しきれないさらに微小な位相差を、検出可能な構成としてもよいことは明らかである。なお、時間デジタル変換器８０の動作は、位相関係の逆転が起こる段数が異なる以外は、図２に示した時間デジタル変換器５０の動作と同様となるため省略する。

なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１、１’、４、４’、５、６、７、８ 論理回路
１０、１０’、４０、４０’、５０、６０、７０、８０ 時間デジタル変換器
２０、３０ 小位相差検出器
１１＿１〜１１＿ｎ、１１＿ｎ＋１、１１＿ｎ＋２、２１＿１〜２１＿ｎ、４１＿
１〜４１＿ｎ、５１＿１〜５１＿ｍ＋１、５２＿１〜５２＿ｍ＋１、６１＿１〜６
１＿ｍ＋１、６２＿１〜６２＿ｍ＋１、７１＿１〜７１＿ｍ＋１、７２＿１〜７２＿ｍ＋１、８１＿１〜８１＿ｌ＋１、８２＿１〜８２＿ｌ＋１ インバータ（遅延素子）
１２＿１〜１２＿ｎ、１３＿１〜１３＿ｎ、２２＿１〜２２＿ｎ、２３＿１〜２３
＿ｎ、４２＿１〜４２＿ｎ、４３＿１〜４３＿ｎ、５３＿１〜５３＿ｍ、５４＿１
〜５４＿ｍ、６３＿１〜６３＿ｍ、７３＿１〜７３＿ｍ、８３＿１〜８３＿ｌ データ保持回路（フリップフロップ）
２４、２５、４４、４５、５５、５６ ＯＲ回路（論理和演算回路）
１０１ ＶＣＯ（電圧制御発振器）
１０２、１０３ リタイミング回路（データ保持回路）

Claims (29)

1. 第１の入力信号を、第２の入力信号及び前記第２の入力信号を等間隔に遅延させた第２の遅延入力信号群によって、それぞれサンプルし、サンプルされた複数の信号に対して所定の論理演算を施して第１の信号を生成する第１の回路ユニットと、
   前記第２の入力信号を、前記第１の入力信号及び前記第１の入力信号を前記第２の遅延入力信号群と同一の単位遅延時間で等間隔に遅延させた第１の遅延入力信号群によって、それぞれサンプルし、サンプルされた複数の信号に対して所定の論理演算を施して第２の信号を生成する第２の回路ユニットと、
   前記第１、第２の回路ユニットでそれぞれ生成された前記第１、第２の信号を受け、前記第１の信号を等間隔に遅延させた第１の遅延信号群を生成し、前記第２の信号を前記第１の遅延信号群とは異なる単位遅延時間で等間隔に遅延させた第２の遅延信号群を生成し、前記第１の遅延信号群と、前記第２の遅延信号群とのうち一方の遅延信号群の各遅延信号を、他方の遅延信号群の対応する遅延信号によって、それぞれサンプルする第３の回路ユニットと、
   を備え、
   前記第１の回路ユニット又は前記第２の回路ユニットにおいてサンプルされた信号と、前記第３の回路ユニットにおいてサンプルされた信号とが、前記第１の入力信号と前記第２の入力信号の位相差に対応する値として用いられる、デジタル位相比較器。
2. 前記第１の回路ユニットは、前記第２の入力信号を入力し、前記第２の入力信号を等間隔に遅延させた前記第２の遅延入力信号群を生成する回路を備え、
   前記第２の回路ユニットは、前記第１の入力信号を入力し、前記第１の入力信号を前記第２の遅延入力信号群と同一の単位遅延時間で等間隔に遅延させた前記第１の遅延入力信号群を生成する回路を備えている、請求項１記載のデジタル位相比較器。
3. 前記第１の回路ユニットは、前記第２の入力信号を入力し、前記第２の入力信号を等間隔に遅延させた第２の遅延入力信号群を生成する回路を備え、
   前記第１の入力信号を入力し、前記第１の入力信号を前記第２の遅延入力信号群と同一の単位遅延時間で等間隔に遅延させた第１の遅延入力信号群を生成し、前記第１の入力信号及び前記第１の遅延入力信号群を、前記第２の入力信号で共通にサンプルする第４の回路ユニットをさらに備え、
   前記第１の入力信号と前記第２の入力信号の位相差に対応する値として、前記第１又は第２の回路ユニットにおいてサンプルされた信号の代わりに、前記第４の回路ユニットにおいてサンプルされた信号と、前記第３の回路ユニットにおいてサンプルされた信号とが用いられる、請求項１記載のデジタル位相比較器。
4. 前記第３の回路ユニットにおいて前記一方の遅延信号群の各遅延信号のサンプリング信号として用いられた前記他方の遅延信号群の各遅延信号を、前記一方の遅延信号群の対応する遅延信号によって、それぞれサンプルし、サンプルされた複数の信号に対して所定の論理演算を施して第３の信号を生成する第５の回路ユニットと、
   前記第３の回路ユニットにおいてサンプルされた複数の信号に対して所定の論理演算を施して第４の信号を生成する回路と、
   前記第３、第４の信号を受け、前記第３の信号を等間隔に遅延させた第３の遅延信号群を生成し、前記第４の信号を前記第３の回路ユニットにおける前記第１、第２の遅延信号群の単位遅延時間の差よりも単位遅延時間の差が小さい、前記第３の遅延信号群とは異なる単位遅延時間で等間隔に遅延させた第４の遅延信号群を生成し、前記第３の遅延信号群と、前記第４の遅延信号群とのうち一方の遅延信号群の各遅延信号を、他方の遅延信号群の対応する遅延信号によってそれぞれサンプルする第６の回路ユニットと、
   を備え、
   前記第１の入力信号と前記第２の入力信号の位相差に対応する値として、さらに前記第６の回路ユニットにおいてサンプルされた信号がさらに用いられる、請求項１乃至３のいずれか１項に記載のデジタル位相比較器。
5. 前記第１の入力信号として基準信号を用い、
   前記第２の入力信号として、前記第１の入力信号を発振器の出力に応答して保持回路でサンプルした出力信号を用いる、請求項１乃至３のいずれか１項に記載のデジタル位相比較器。
6. 入力信号をクロック発振器の発振周波数の半周期毎にサンプルし二つの信号を生成する回路を備え、
   前記入力信号と前記二つの信号の一方をそれぞれ前記第１、第２の入力信号として入力する前記第１、第２の回路ユニットと、前記第３の回路ユニットの組と、
   前記入力信号と前記二つの信号の他方をそれぞれ前記第１、第２の入力信号として入力する前記第１、第２の回路ユニットと、前記第３の回路ユニットの別の組と、
   を備えている、請求項１乃至３のいずれか１項に記載のデジタル位相比較器。
7. 入力信号をクロック発振器の発振周波数の半周期毎にサンプルし二つの信号を生成する回路を備え、
   前記入力信号を第１の入力信号とし、前記二つの信号の一方を第２の入力信号とし、前記二つの信号の他方を第３の入力信号として、
   前記第１の入力信号を等間隔に遅延させた第１の遅延入力信号群を生成し、前記第１の入力信号及び前記第１の遅延入力信号群を、前記第２の入力信号の第１の遷移エッジで共通にサンプルする回路と、
   前記第１の入力信号及び前記第１の遅延入力信号群を、前記第３の入力信号の第２の遷移エッジで共通にサンプルする回路と、
   を備え、
   前記第１及び第２の入力信号の組に対して、
   前記第２の入力信号を、前記第１の遅延入力信号群と同一の単位遅延時間で等間隔に遅延させた第２の遅延入力信号群を生成し、前記第１の入力信号を、前記第２の入力信号及び前記第２の遅延入力信号群によって、それぞれサンプルし、サンプルされた複数の信号に対して所定の論理演算を施して第１の信号を生成する回路と、
   前記第２の入力信号を、前記第１の入力信号及び前記第１の遅延入力信号群によって、それぞれサンプルし、サンプルされた複数の信号に対して所定の論理演算を施して第２の信号を生成する回路と、
   前記第１の信号を等間隔に遅延させた第１の遅延信号群を生成し、前記第２の信号を、前記第１の遅延信号群とは異なる単位遅延時間で等間隔に遅延させた第２の遅延信号群を生成し、前記第１の遅延信号群と、前記第２の遅延信号群のうち、一方の遅延信号群の各遅延信号を、他方の遅延信号群の対応する遅延信号によってそれぞれサンプルする回路と
   を備え、
   前記第１及び第３の入力信号の組に対して、
   前記第３の入力信号を、前記第１の遅延入力信号群と同一の単位遅延時間で等間隔に遅延させた第３の遅延入力信号群を生成し、前記第１の入力信号を、前記第３の入力信号及び前記第３の遅延入力信号群によってそれぞれサンプルし、サンプルされた複数の信号に対して所定の論理演算を施して第３の信号を生成する回路と、
   前記第３の入力信号を、前記第１の入力信号及び前記第１の遅延入力信号群によってそれぞれサンプルし、サンプルされた複数の信号に所定の論理演算を施して第４の信号を生成する回路と、
   前記第３の信号を等間隔に遅延させた第３の遅延信号群を生成し、前記第４の信号を、前記第３の遅延信号群とは異なる単位遅延時間で等間隔に遅延させた第４の遅延信号群を生成し、前記第３の遅延信号群と、前記第４の遅延信号群のうち、一方の遅延信号群の各遅延信号を、他方の遅延信号群の対応する遅延信号によってそれぞれサンプルする回路と
   を備えている、請求項１記載のデジタル位相比較器。
8. 入力信号をクロック発振器の発振周波数の半周期毎にサンプルし二つの信号を生成する回路を備え、
   前記入力信号を第１の入力信号とし、前記二つの信号の一方を第２の入力信号とし、前記二つの信号の他方を第３の入力信号として、
   前記第１及び第２の入力信号の組に対して、
   前記第２の入力信号を等間隔に遅延させた第２の遅延入力信号群を生成し、前記第１の入力信号を、前記第２の入力信号及び前記第２の遅延入力信号群によってそれぞれサンプルし、サンプルされた複数の信号に対して所定の論理演算を施して第１の信号を生成する回路と、
   前記第１の入力信号を等間隔に遅延させた第１の遅延入力信号群を生成し、前記第２の入力信号を、前記第１の入力信号及び前記第１の遅延入力信号群によってそれぞれサンプルし、サンプルされた複数の信号に対して所定の論理演算を施して第２の信号を生成する回路と、
   前記第１の信号を等間隔に遅延させた第１の遅延信号群を生成し、前記第２の信号を、前記第１の遅延信号群とは異なる単位遅延時間で等間隔に遅延させた第２の遅延信号群を生成し、前記第１の遅延信号群と、前記第２の遅延信号群のうち、一方の遅延信号群の各遅延信号を、他方の遅延信号群の対応する遅延信号でそれぞれサンプルする回路と、
   を備え、
   前記第１及び第３の入力信号の組に対して、
   前記第３の入力信号を等間隔に遅延させた第３の遅延入力信号群を生成し、前記第１の入力信号を、前記第３の入力信号及び前記第３の遅延入力信号群によってそれぞれサンプルし、サンプルされた複数の信号に対して所定の論理演算を施して第３の信号を生成する回路と、
   前記第３の入力信号を、前記第１の入力信号及び前記第１の遅延入力信号群によってそれぞれサンプルし、サンプルされた複数の信号に対して所定の論理演算を施して第４の信号を生成する回路と、
   前記第３の信号を等間隔に遅延させた第３の遅延信号群を生成し、前記第４の信号を、前記第３の遅延信号群とは異なる単位遅延時間で等間隔に遅延させた第４の遅延信号群を生成し、前記第３の遅延信号群と、前記第４の遅延信号群のうち、一方の遅延信号群の各遅延信号を、他方の遅延信号群の対応する遅延信号によってそれぞれサンプルする回路と
   を備えている、請求項１記載のデジタル位相比較器。
9. 前記第１の入力信号を、前記第１の入力信号の前記遅延信号群よりもさらに単位遅延時間遅延させた第５の信号と、前記第５の信号を単位遅延時間遅延させた第６の信号と、を受け、前記第５の信号を等間隔に遅延させた第５の遅延信号群を生成し、前記第６の信号を、前記第５の遅延信号群とは異なる単位遅延時間で等間隔に遅延させた第６の遅延信号群を生成し、前記第５の遅延信号群と、前記第６の遅延信号群のうち、一方の遅延信号群の各遅延信号を、他方の遅延信号群の対応する遅延信号でそれぞれサンプルする回路を備えている、請求項７又は８に記載のデジタル位相比較器。
10. （ａ）第１の入力信号を等間隔に遅延させた第１の遅延入力信号群を生成し、第２の入力信号を、前記第１の入力信号及び前記第１の入力信号を等間隔に遅延させた第１の遅延入力信号群によってそれぞれサンプルし、前記サンプルされた複数の信号に対して所定の論理演算を施して第１の信号を生成し、
    （ｂ）前記第２の入力信号を、前記第１の遅延入力信号群と同一の単位遅延時間で等間隔に遅延させた第２の遅延入力信号群を生成し、前記第１の入力信号を、前記第２の入力信号及び前記第２の遅延入力信号群によってそれぞれサンプルし、前記サンプルされた複数の信号に対して所定の論理演算を施して第２の信号を生成し、
    （ｃ）前記第１の信号を等間隔に遅延させた第１の遅延信号群を生成し、前記第２の信号を、前記第１の遅延信号群とは異なる単位遅延時間で等間隔に遅延させた第２の遅延信号群を生成し、前記第１の遅延信号群と、前記第２の遅延信号群のうち、一方の遅延信号群の各遅延信号を、他方の遅延信号群の対応する遅延信号でそれぞれサンプルし、
    （ｄ）前記（ａ）又は（ｂ）でサンプルされた信号と、前記（ｃ）でサンプルされた信号を、前記第１の入力信号と前記第２の入力信号の位相差を表す値として用いる、位相比較方法。
11. 遅延素子を複数段縦列接続し、第１のパルス入力信号を初段に入力し各段で順次遅延させた複数の遅延信号からなる第１の遅延信号群を出力する第１の遅延素子列と、
    前記第１の遅延素子列から出力される前記第１の遅延信号群をそれぞれクロック入力とし、第１のパルス入力信号を、前記第１の遅延信号群の遷移タイミングに従って順次取り込む複数の保持回路を備えた第１の保持回路群と、
    前記第１の保持回路群の出力を受ける第１の論理和演算回路と、
    前記第１の遅延素子列の遅延素子と同一の遅延時間を持つ遅延素子を複数段縦列接続し、第２のパルス入力信号を初段に入力し順次遅延させた複数の遅延信号からなる第２の遅延信号群を出力する第２の遅延素子列と、
    前記第２の遅延素子列から出力される第２の遅延信号群をそれぞれクロック入力とし、前記第１のパルス入力信号を、前記第２の遅延信号群の遷移タイミングに従って順次取り込む複数の保持回路を備えた第２の保持回路群と、
    前記第２のデータ保持回路群の出力を受ける第２の論理和演算回路と、
    を備え、
    前記第１の保持回路群の出力を、前記第１のパルス入力信号と前記第２のパルス入力信号の相対的な位相差を示す値として出力する第１の時間デジタル変換回路と、
    遅延素子を複数段縦列接続し、前記第１の論理和演算回路の出力を初段に入力し順次遅延させた複数の遅延信号からなる第３の遅延信号群を出力する第３の遅延素子列と、
    前記第３の遅延素子列とは異なる遅延時間を持つ遅延素子を複数段縦列接続し、前記第２の論理和演算回路の出力を初段に入力し順次遅延させた複数の遅延信号からなる第４の遅延信号群を出力する第４の遅延素子列と、
    前記第３の遅延素子列からの前記第３の遅延信号群の各段の遅延信号を、前記第４の遅延素子列からの前記第４の遅延信号群の対応する段の遅延信号の遷移タイミングに従って順次取り込む、複数の保持回路を備えた第３の保持回路群と、
    を備え、
    前記第３の保持回路群の出力から、前記第１の論理和演算回路の出力と前記第２の論理和演算回路の出力の相対的な位相差を、前記第３の遅延素子列の遅延信号と前記第４の遅延素子列の遅延信号の位相関係が反転するまでに要した段数に基づき、前記第３の遅延素子列と前記第４の遅延素子列の遅延時間差精度で出力する第２の時間デジタル変換回路と、
    を備える、ことを特徴とするデジタル位相比較器。
12. 前記第１の論理和演算回路は、前記第１の保持回路群の出力の論理和演算により、前記第２のパルス入力信号の遷移タイミング直後に最初に前記第１の遅延素子列から出力された遅延信号の出力タイミングを抽出し、
    前記第２の論理和演算回路は、前記第２のデータ保持回路群の出力の論理和演算により、前記第１の論理和演算回路の出力に対して、前記第２のパルス入力信号と、前記第２のパルス入力信号の遷移タイミング直後の最初の遅延信号の出力タイミングとの位相関係を保った信号を出力する、ことを特徴とする請求項１１に記載のデジタル位相比較器。
13. 前記第１の時間デジタル変換回路において、
    前記第２のパルス入力信号をクロックとし、前記第１の遅延素子列により順次遅延された第１の遅延信号群を、前記第２のパルス入力信号の遷移タイミングに従って取り込む、複数段の保持回路を含む第４の保持回路群を備え、前記第４の保持回路群の出力を、前記第１のパルス入力信号と前記第２のパルス入力信号の相対的な位相差を示すデジタル値として出力する、ことを特徴とする請求項１１に記載のデジタル位相比較器。
14. 前記第１の時間デジタル変換回路において、
    前記第１の保持回路群の出力を、前記第１のパルス入力信号と前記第２のパルス入力信号の相対的な位相差を示すデジタル値として出力する、ことを特徴とする請求項１１に記載のデジタル位相比較器。
15. 前記第１の時間デジタル変換回路は、前記第２のパルス入力信号に代わり、前記第１のパルス入力信号を前記第２の信号によるリタイミング動作より得られる、前記第２のパルス入力信号の遷移タイミングに同期した第３のパルス入力信号を入力する、ことを特徴とする請求項１１乃至１４のいずれか１項に記載のデジタル位相比較器。
16. 前記第２の時間デジタル変換回路の前記第４の遅延素子列の各段の遅延信号を、前記第３の遅延素子列の対応する段の遅延信号の遷移タイミングに従って順次取り込む、複数の保持回路を備えた第５の保持回路群と、
    前記第５の保持回路群の出力を受ける第３の論理和演算回路と、
    前記第３の保持回路群の出力を受ける第４の論理和演算回路と、
    を備え、さらに、
    遅延素子を複数段縦列接続し、前記第３の論理和演算回路の出力を初段に入力し順次遅延させた複数の遅延信号からなる第５の遅延信号群を出力する第５の遅延素子列と、
    前記第５の遅延素子列とは異なる遅延時間を持つ遅延素子を複数段縦列接続し、前記第４の論理和演算回路の出力を初段に入力し順次遅延させた複数の遅延信号からなる第６の遅延信号群を出力する第６の遅延素子列と、
    前記第５の遅延素子列からの前記第５の遅延信号群の各段の遅延信号を、前記第６の遅延素子列からの前記第６の遅延信号群の対応する段の遅延信号の遷移タイミングに従って順次取り込む、複数の保持回路を備えた第６の保持回路群と、
    を備える第３のデジタル時間変換回路を備え、
    前記第６の保持回路群の出力が前記第１のパルス入力信号と前記第２のパルス入力信号の相対的な位相差を示すデジタル値として用いられる、ことを特徴とする請求項１１記載のデジタル位相比較器。
17. 前記第５、第６の遅延素子列の単位遅延時間は、前記第３の遅延素子列と前記第４の遅延素子列の遅延時間差よりもさらに小さい遅延時間差を持つことを特徴とする請求項１１乃至１４のいずれか１項に記載のデジタル位相比較器。
18. 前記第１の遅延素子列の少なくとも１段の遅延素子の入出力信号を取り出し、
    前記第３の遅延素子列と同一の遅延時間を持つ遅延素子を複数段縦列接続することにより、前記出力信号を順次遅延させる第５の遅延素子列と、
    前記第４の遅延素子列と同一の遅延時間を持つ遅延素子を複数段縦列接続することにより、前記入力信号を順次遅延させる第６の遅延素子列と、
    前記第５の遅延素子列の遅延出力を、前記第６の遅延素子列の遅延出力の遷移タイミングに従って順次取り込む、複数段の保持回路を含む第５の保持回路群と、
    を備え、
    前記第１の遅延素子列における遅延素子の入出力信号における相対的な位相差を、
    前記第５の遅延素子列の遅延出力と前記第６の遅延素子列の遅延出力の位相関係が反転するまでに要した段数に基づき、前記第５の遅延素子列と前記第６の遅延素子列の遅延時間差精度でデジタル値として出力する第３の時間デジタル変換回路を備える、ことを特徴とする請求項１１乃至１５のいずれか１項に記載のデジタル位相比較器。
19. 前記第１の時間デジタル変換回路から出力される、前記第１のパルス入力信号と前記第２のパルス入力信号の相対的な位相差を示すデジタル値を数値化する第１の論理回路と、
    前記第２の時間デジタル変換回路から出力される、前記第１の論理和演算回路の出力と前記第２の論理和演算回路の出力の相対的な位相差を示すデジタル値を数値化する第２の論理回路と、
    前記第３の時間デジタル変換回路から出力される、前記第１の遅延素子列における遅延素子の入出力信号における相対的な位相差を示すデジタル値を数値化する第３の論理回路と、
    を備え、
    前記第２及び第３の論理回路の数値化結果を基に、前記第１の論理回路で数値化された、前記第１のパルス入力信号と前記第２のパルス入力信号の相対的な位相差を補正する、ことを特徴とする請求項１１乃至１５、１７のいずれか１項に記載のデジタル位相比較器。
20. 前記第１の時間デジタル変換回路が、
    第４のパルス入力信号を、前記第１の遅延素子列の各遅延信号をクロック入力として前記遅延信号の遷移タイミングに従って順次取り込む複数段の保持回路を含む第６の保持回路群と、
    前記第６のデータ保持回路群の出力を論理和演算することにより、前記第４のパルス入力信号の遷移タイミング直後に最初に出力された遅延出力タイミングを抽出する第３の論理和演算回路と、
    前記第１の遅延素子列と同一の遅延時間を持つ遅延素子を複数段縦列接続し、前記第４のパルス入力信号を順次遅延させる第７の遅延素子列の各遅延信号をクロック入力とし、遅延信号の遷移タイミングに従って前記第１のパルス入力信号を順次取り込む複数段の保持回路を含む第７のデータ保持回路群と、
    前記第７のデータ保持回路群からの複数の出力を論理和演算することにより、前記第３の論理和演算回路の出力に対して、前記第４のパルス入力信号と、前記第４のパルス入力信号の遷移タイミング直後の最初の遅延出力との位相関係を保った信号を出力する第４の論理和演算回路と、
    をさらに備え、
    前記第１の遅延素子の遅延時間精度で前記第１のパルス入力信号と第４のパルス入力信号の相対的な位相差を示すデジタル値を出力し、
    前記第３の遅延素子列と同一の遅延時間を持つ遅延素子を複数段縦列接続することにより、前記第３の論理和演算回路の出力を順次遅延させる第８の遅延素子列と、
    前記第４の遅延素子列と同一の遅延時間を持つ遅延素子を複数段縦列接続することにより、前記第４の論理和演算回路の出力を順次遅延させる第９の遅延素子列と、
    前記第８の遅延素子列の遅延出力を、前記第９の遅延素子列の遅延出力の遷移タイミングに従って取り込む、複数段の保持回路を含む第８の保持回路群と、
    前記第３の論理和演算回路の出力と前記第４の論理和演算回路の出力の相対的な位相差を、前記第８の遅延素子列の遅延出力と前記第９の遅延素子列の遅延出力の位相関係が反転するまでに要した段数に基づき、前記第８の遅延素子列と前記第９の遅延素子列の遅延時間差精度でデジタル値として出力する第４の時間デジタル変換回路と、
    を備える、ことを特徴とする請求項１１乃至１５、１７のいずれか１項に記載のデジタル位相比較器。
21. 前記第１の時間デジタル変換回路において、
    前記第４のパルス入力信号をクロックとし、前記第１の遅延素子列により順次遅延された遅延出力を、前記第４のパルス入力信号の遷移タイミングに従って取り込む、複数段の保持回路を含む第９の保持回路群を備え、前記第９の保持回路の出力を、前記第１のパルス入力信号と前記第４のパルス入力信号の相対的な位相差を示すデジタル値として出力する、ことを特徴とする請求項１９に記載のデジタル位相比較器。
22. 前記第１の時間デジタル変換回路において、
    前記第６の保持回路群の出力を、前記第１のパルス入力信号と前記第４のパルス入力信号との相対的な位相差を示すデジタル値として出力する、ことを特徴とする請求項１９に記載のデジタル位相比較器。
23. 前記第４のパルス入力信号が、前記第１のパルス入力信号を前記第２のパルス入力信号の反転信号によるリタイミング動作から得られ、前記第２のパルス入力信号の反転信号の遷移タイミングに同期した信号である、ことを特徴とする請求項１９乃至２１のいずれか１項に記載のデジタル位相比較器。
24. 前記第１の論理回路が、
    前記第１の時間デジタル変換回路から出力される、前記第１のパルス入力信号と前記第４のパルス入力信号の相対的な位相差を示すデジタル値をさらに数値化し、
    前記第４の時間デジタル変換回路から出力される、前記第３の論理和演算回路の出力と前記第４の論理和演算回路の出力の相対的な位相差を示すデジタル値を数値化する第４の論理回路と、
    を備え、
    前記第３及び第４の論理回路の数値化結果を基に、前記第１の論理回路で数値化された、前記第１のパルス入力信号と前記第４のパルス入力信号との相対的な位相差を補正する、ことを特徴とする請求項１９乃至２２のいずれか１項に記載のデジタル位相比較器。
25. 前記第１のパルス入力信号と前記第３のパルス入力信号との相対的な位相差と、前記第１のパルス入力信号と前記第４のパルス入力信号との相対的な位相差の差により、前記第２のパルス入力信号の半周期を求め、
    前記第１のパルス入力信号と前記第３のパルス入力信号との相対的な位相差、又は、前記第１のパルス入力信号と前記第４のパルス入力信号との相対的な位相差を正規化する、ことを特徴とする請求項２３記載のデジタル位相比較器。
26. 前記第１の時間デジタル変換回路から出力される、前記第１のパルス入力信号と前記第２のパルス入力信号の相対的な位相差を示すデジタル値を数値化する第１の論理回路と、
    前記第２の時間デジタル変換回路から出力される、前記第１の論理和演算回路の出力と前記第２の論理和演算回路の出力の相対的な位相差を示すデジタル値を数値化する第２の論理回路と、
    前記第３の時間デジタル変換回路から出力される、前記第３の論理和演算回路の出力と前記第４の論理和演算回路の出力の相対的な位相差を示すデジタル値を数値化する第３の論理回路と、
    を備えている、ことを特徴とする請求項１７に記載のデジタル位相比較器。
27. 前記遅延素子列における遅延素子がインバータである、ことを特徴とする請求項１１乃至２５のいずれか１項に記載のデジタル位相比較器。
28. 前記保持回路群における保持回路がフリップフロップである、ことを特徴とする請求項１１乃至２６のいずれか１項に記載のデジタル位相比較器。
29. 請求項１乃至２８のいずれか１項に記載のデジタル位相比較器を備えた半導体装置。

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