CN111934681A - 一种微展频小数分频器、锁相环、芯片及微展频控制方法 - Google Patents

一种微展频小数分频器、锁相环、芯片及微展频控制方法 Download PDF

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韩怀宇
赵伟兵
邵要华
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal

Abstract

本发明公开一种微展频小数分频器、锁相环、芯片及微展频控制方法，该微展频小数分频器设置在锁相环中,微展频小数分频器用于将所述预设小数分频器预先配置的分频比小数部分与所述微展频控制器预设待调制数相加，再将相加结果输入所述SDM调制器，使得所述SDM调制器调制输出给所述预设小数分频器的锁相环的调制分频比小数部分的平均值跟随上述相加结果变化；其中，所述SDM调制器每完成输入的相加结果在一个第二调制周期的调制输出，所述微展频控制器移位输出新的预设待调制数，直到所述微展频控制器在第一调制周期完成输出所有的预设待调制数，如此迭代实现所述微展频小数分频器的循环调制，从而降低调制输出的小数杂散的干扰程度。

Description

一种微展频小数分频器、锁相环、芯片及微展频控制方法
技术领域
本发明属于小数分频技术领域，尤其涉及一种微展频小数分频器、锁相环、芯片及微展频控制方法。
背景技术
锁相环（PLL）是一种十分重要的功能系统，其应用比较广泛，比如：锁相环在一个芯片系统中提供一种或多种频率的时钟信号、锁相环用于为接收机中产生本振信号、锁相环在其所属的通信系统中保持同步，主要包括鉴频鉴相器（PFD）、电荷泵（CP）、低通滤波器（LPF）、压控振荡器（VCO）和分频器（N）；鉴频鉴相器接收锁相环输出的反馈时钟信号，并与输入的参考时钟进行相位比较，从而产生相位误差信号UP和DN，这两个相位误差信号用于控制电荷泵对低通滤波器的电流流入和流出，从而调节低通滤波器的输出电压VC,这个输出电压VC作为压控振荡器输入的控制电压，用以改变压控振荡器输出的时钟信号频率，然后通过分频器对压控振荡器输出的时钟信号进行分频，作为反馈时钟输入到鉴频鉴相器，从而调整鉴频鉴相器输出的控制信号，如此循环直到锁相稳定，本地产生的参考时钟信号频率与压控振荡器输出的时钟信号频率相等或者呈倍数N关系，即输出电压与输入电压的相位被锁住。
为了产生任意频率的可配置的时钟，最常用的是小数分频的锁相环，通过对锁相环的分频系数进行调制，使得输出的时钟信号的频率与输入时钟频率比值为预设的小数，为了优化小数分频的锁相环的小数杂散，通常采用SDM调制器周期性地切换所述分频器中的分频数，由此实现平均意义上的小数分频，并能将小数分频的周期性进行扩展，从而一定程度上的抑制小数杂散，但是小数杂散依然严重；并且在锁相环中，不论是传统的整数分频还是小数分频，都会产生电磁干扰，影响锁相环系统的其他部分，即使是使用了常用的展频技术，还是会导致输出时钟的质量下降。
发明内容
为了解决传统小数SDM锁相环的伪随机序列仍然导致小数杂散严重的问题，本技术方案通过对传统的小数分频中小数调制数的提前微调制，将原本固定不变的小数值调制为一个数组，该数组平均值为调制前的小数值，通过SDM调制器去调制这一个经过微调制的小数数组，在保证锁相环的输出信号质量的同时，解决传统小数SDM锁相环的伪随机序列仍然导致小数杂散严重的问题，并且大幅度降低输出时钟电磁干扰。
一种微展频小数分频器,其特征在于,该微展频小数分频器设置在锁相环中,该微展频小数分频器包括预设小数分频器、SDM调制器和微展频控制器；预设小数分频器设置的分频输出端与锁相环的鉴频鉴相器的反馈输入端相连接，预设小数分频器设置的分频输入端与锁相环的压控振荡器的输出端相连接；该微展频小数分频器，用于将所述预设小数分频器预先配置的分频比小数部分与所述微展频控制器的预设待调制数相加，再将相加结果输入所述SDM调制器，使得所述SDM调制器调制输出给所述预设小数分频器的锁相环的调制分频比小数部分的平均值跟随这个相加结果变化,且所述SDM调制器调制输出给所述预设小数分频器的锁相环的调制分频比小数部分在第一调制周期平均值保持不变；其中，所述SDM调制器每完成输入的相加结果在一个第二调制周期的调制输出，所述微展频控制器移位输出新的预设待调制数，直到所述微展频控制器在第一调制周期完成输出所有的预设待调制数，并开始下一个第一调制周期，如此迭代实现所述微展频小数分频器的循环调制；第一调制周期与第二调制周期的比值是所述微展频控制器的预设待调制数的数目，是一种经验数值；其中，所述微展频小数分频器调制输出的用于所述压控振荡器的输出信号的分频比是由所述预设小数分频器预先配置的分频比整数部分和基于所述SDM调制器和所述微展频控制器循环调制的输出值相加所得，基于所述SDM调制器和所述微展频控制器循环调制的输出值是锁相环的调制分频比小数部分。
与现有技术相比，本发明通过所述微展频控制器对所述预设小数分频器预先配置的分频比小数部分进行初步调制，然后再输入所述SDM调制器进行再次调制，并反馈给微展频控制器进行多数组的循环调制，实现将输入所述SDM调制器的小数值进行小范围扩展，与现有技术的SDM调制器的调制结果相比，降低小数分频锁相环调制输出的小数杂散严重程度，并且在保证微展频小数分频器输出给所述鉴频鉴相器的时钟质量的前提下，大幅度降低输出时钟电磁干扰。
进一步地，所述微展频控制器包括时钟生成器、计数累加器、调制数存储器和调制数选择器；时钟生成器，用于每当所述SDM调制器完成输入的相加结果在一个所述第二调制周期的调制输出时，产生驱动时钟信号；计数累加器，用于在时钟生成器每产生一个驱动时钟信号时执行加一计数处理，直到计数值达到最大预设计数值时，清零重新计数；调制数选择器，用于根据计数累加器输出的计数值，从调制数存储器中选择存储顺序相对应的所述预设待调制数输出，实现在每一个所述第二调制周期移位输出一个新的所述预设待调制数，以参与所述预设小数分频器预先配置的分频比小数部分的加法操作；其中，调制数存储器内存储的所有的所述预设待调制数的平均值是0，且所述预设待调制数的数量级小于所述预设小数分频器预先配置的分频比小数部分的。在该技术方案中，所述SDM调制器依靠所述微展频控制器的循环调取待调制小数功能达到微小范围内拓展频率的技术效果，大幅度降低输出时钟电磁干扰，，使得在每个第一调制周期内所有基于所述SDM调制器和所述微展频控制器循环调制的输出值的平均值不变。
进一步地，所述SDM调制器是现有技术的SDM调制器，所述SDM调制器内部的MASH结构包括但不限于MASH1-1结构、MASH2-1结构、MASH1-1-1结构；在所述MASH结构的第一级中，相比现有MASH结构，额外的采用第一级的累加器的累加输出端连接到所述时钟生成器的输入端，用于在所述SDM调制器完成所述小数部分分频输入端的和值在一个所述第二调制周期的调制输出时，产生零电压信号，促使时钟生成器产生驱动时钟信号。
进一步地，所述SDM调制器内部的MASH结构所包括的第一级的累加器的输入端输入所述预设小数分频器预先配置的分频比小数部分与所述微展频控制器在一个所述第二调制周期输出的预设待调制数的和值后，输出基于所述SDM调制器和所述微展频控制器循环调制的按照一个所述第二调制周期输出的已调制数组，这个已调制数组中的每一个已调制数在所述第二调制周期内的输出作为所述锁相环的调制分频比小数部分，其中，这个已调制数组中所有已调制数全部输出的时间为一个所述第二调制周期，第二调制周期的周期长度跟随上述和值的变化而变化。使得作为所述预设小数分频器的锁相环的调制分频比小数部分以数组形式调制输出，这个调制数组内的所有元素的平均值都是使用到预先配置的分频比小数部分和所述微展频控制器在所述第二调制周期输出的同一个预设待调制数的和值，从而微展频调制后的小数数值的变化被控制在一定范围内。
进一步地，所述调制数选择器设置的控制信号输入端连接所述计数累加器的输出端，所述调制数选择器设置的调制数输入端连接所述调制数存储器的输出端；所述预设待调制数以待调制数组的结构方式存储在所述调制数存储器内，所述调制数存储器被配置为根据所述计数累加器加一处理信号从待调制数组中移位输出所述预设待调制数；其中，这个待调制数组中的每一个所述预设待调制数在所述第二调制周期内输出作为所述微展频控制器的一次输出结果；这个待调制数组中所有的所述预设待调制数全部输出的时间为所述第一调制周期。该技术方案在所述调制数存储器中所设置的待调制数组完成一次移位输出后，整个微展频小数分频完成一次循环，使得每个第一调制周期内所述SDM调制器由原本一个已调制数组调制输出变成多个已调制数组循环输出，且这些已调制数组的元素的平均值不变。
一种锁相环，包括依次连接的鉴频鉴相器、电荷泵、滤波器和压控振荡器，该锁相环还包括所述微展频小数分频器，所述微展频小数分频器的预设小数分频器的分频输出端与鉴频鉴相器的反馈输入端相连接，所述微展频小数分频器的预设小数分频器的分频输入端与压控振荡器的输出端相连接；该微展频小数分频器调制出的用于压控振荡器的输出信号的分频比是由所述预设小数分频器预先配置的分频比整数部分和基于所述SDM调制器和所述微展频控制器循环调制的输出值相加所得，其中，基于所述SDM调制器和所述微展频控制器循环调制的输出值是锁相环的调制分频比小数部分，使得所述SDM调制器在所述第一调制周期调制输出给所述预设小数分频器的锁相环的调制分频比小数部分的平均值不变；其中，所述预设小数分频器包括但不限于采用现有技术的多模分频器结构、双模分频器结构。
一种芯片，该芯片集成所述锁相环。所述锁相环中的所述SDM调制器和所述微展频控制器都是由硬件语言设计完成的数字电路。微展频控制器的时钟生成器、计数累加器、调制数存储器和调制数选择器均由数字电路设计完成。该技术方案为芯片系统提供一种或多种低杂散度频率的时钟，有效抵抗外部的电磁干扰严重问题。
一种应用于所述锁相环的微展频控制方法，包括：在当前一个第二调制周期内，控制所述预设小数分频器预先配置的分频比小数部分与所述微展频控制器输出的预设待调制数相加，再将相加结果输入所述SDM调制器，使得所述SDM调制器的调制输出值不停地变化；其中，所述鉴频鉴相器的反馈输入端的信号来源：所述预设小数分频器预先配置的分频比整数部分和所述SDM调制器的调制输出值的和值对所述压控振荡器的输出信号的分频结果；当所述SDM调制器完成上述步骤输入的相加结果在当前一个第二调制周期的调制输出时，触发所述微展频控制器移位输出新的预设待调制数，然后进入下一个第二调制周期重复上述步骤；当所述微展频控制器完成在当前一个第一调制周期输出所有的预设待调制数时，进入下一个第一调制周期，并重复前述步骤，使得所述SDM调制器在每个第一调制周期调制输出给所述预设小数分频器的锁相环的调制分频比小数部分的平均值不变；其中，第一调制周期与第二调制周期的比值是所述微展频控制器的预设待调制数的数目，是一种经验数值；所述预设待调制数的数量级小于所述预设小数分频器预先配置的分频比小数部分的。与现有技术相比，本发明先通过所述微展频控制器对所述预设小数分频器预先配置的分频比小数部分进行初步调制，然后再输入所述SDM调制器完成第二调制周期的再次调制，并反馈给微展频控制器进行一个第一调制周期内的多数组的循环调制，实现将输入所述SDM调制器的微小变化的小数值进行小范围扩展，与现有技术的SDM调制器的调制结果相比，降低小数分频锁相环小数杂散，并且通过微展频小数分频器在保证输出时钟质量的前提下，大幅度降低输出时钟电磁干扰。
进一步地，所述SDM调制器输入所述预设小数分频器预先配置的分频比小数部分与所述微展频控制器在一个所述第二调制周期输出的预设待调制数的和值后，所述SDM调制器的调制输出值是基于所述SDM调制器和所述微展频控制器按照一个所述第二调制周期循环输出的已调制数组，这个已调制数组中的每一个已调制数在所述第二调制周期内均输出作为所述锁相环的调制分频比小数部分，其中，这个已调制数组中所有已调制数全部输出的时间为一个所述第二调制周期，第二调制周期的周期长度跟随上述输入和值变化而变化。使得作为所述预设小数分频器的锁相环的调制分频比小数部分以数组形式调制输出，这个调制数组内的所有元素的平均值都是使用到预先配置的分频比小数部分和所述微展频控制器在所述第二调制周期输出的同一个预设待调制数的和值，从而微展频调制后的小数数值的变化被控制在一定范围内。
进一步地，所述预设待调制数以待调制数组的结构方式存储在所述调制数存储器内，所述调制数存储器被配置为根据所述计数累加器加一处理信号移位输出所述预设待调制数；其中，这个待调制数组中的每一个所述预设待调制数在所述第二调制周期内输出作为所述微展频控制器的一次输出结果；这个待调制数组中所有的所述预设待调制数全部输出的时间为所述第一调制周期；其中，所述预设待调制数和所述预设小数分频器预先配置的分频比小数部分都采用多位二进制实现。该技术方案在所述调制数存储器中所设置的待调制数组内元素均完成一次移位输出后，整个微展频小数分频完成一次循环，使得每个第一调制周期内所述SDM调制器由原本一个已调制数组调制输出变成多个已调制数组循环输出，且这些已调制数组的元素的平均值不变。
附图说明
图1是本发明实施例中的一种具备微展频功能的锁相环的整体结构示意图。
图2是本发明实施例公开的3阶MASH结构的SDM调制器的Z域等效图。
图3是本发明实施例的微展频控制器的电路结构示意图。
图4是传统三阶SDM小数分频锁相环的频谱仿真图。
图5是本发明实施例的一种具备微展频功能的锁相环的频谱仿真图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行详细描述。
在现有技术公开的锁相环中，主要包括鉴频鉴相器（PFD）、电荷泵（CP）、低通滤波器（LPF）、压控振荡器（VCO）和分频器（N），其中，小数分频锁相环的分频器采用N.F分频器，功能是将压控振荡器的输出信号进行N.F分频（N为分频器预先配置的分频比的整数部分，F为分频器预先配置的分频比的小数部分），输出经过分频的反馈信号给鉴频鉴相器，再通过电荷泵和低通滤波器转换成压控振荡器（VCO）的控制电压VC，通过控制电压VC调节压控振荡器的输出信号的频率以形成环路，一般的N.F分频器是由双模分频器配合PS计数器、双模分频器配合累加器、多模分频器等结构实现，如双模分频器配合PS计数器的结构，首先进行N分频，当计数器S计数满时，传递给双模分频器控制信号，使得双模分频器转换模式，进行N+1分频，当PS计数器满时，重置PS计数器，重新开始计数，从而实现NP+S的分频比；以上几种分频方式，会产生大量的小数杂散，严重影响输出信号的质量。传统锁相环中为了减小电磁干扰，常常采用展频技术，但是会严重降低输出时钟质量。
为了减小传统小数分频中出现的小数杂散问题，并解决锁相环的电磁干扰问题，本发明实施例公开一种微展频功能的微展频小数分频器,如图1所示，该微展频小数分频器设置在锁相环中,该微展频小数分频器包括预设小数分频器、SDM调制器、微展频控制器和两个运算器；预设小数分频器设置的分频输出端与锁相环的鉴频鉴相器的反馈输入端相连接，为鉴频鉴相器提供反馈时钟信号；预设小数分频器设置的分频输入端与锁相环的压控振荡器的输出端相连接，用于接收压控振荡器的输出信号，交由预设小数分频器对压控振荡器的输出信号进行分频处理。所述微展频小数分频器，用于通过其中一个运算器将所述预设小数分频器预先配置的分频比小数部分.F与所述微展频控制器在第二调制周期输出的预设待调制数相加，再将相加结果输入所述SDM调制器，使得所述SDM调制器在第一调制周期调制输出给所述预设小数分频器的锁相环的调制分频比小数部分的平均值不变，且所述SDM调制器调制输出给所述预设小数分频器的锁相环的调制分频比小数部分的平均值跟随这个相加结果变化,实现调制输出的小数杂散降低；其中，所述SDM调制器每完成输入的相加结果在一个第二调制周期的调制输出，即基于输入的相加结果的一个第二调制周期的已调制数组序列的调制输出，所述微展频控制器移位输出新的预设待调制数，直到所述微展频控制器在第一调制周期完成输出所有的预设待调制数,并开始下一个第一调制周期，如此迭代实现所述微展频小数分频器的循环调制；而且所述预设待调制数的绝对值设置得较小。
本实施例通过在每个第一调制周期内控制所述SDM调制器按照第二调制周期输出基于输入的所述相加结果调制产生数组，并控制所述微展频控制器也按照第二调制周期移位输出一个所述预设待调制数，用于参与所述预设小数分频器预先配置的分频比小数部分.F的加法，再将相加结果输入所述SDM调制器，如此迭代实现所述微展频小数分频器的循环调制。需要说明的是，所述预设小数分频器在本实施例中是一种小数分频器，可供选择的小数分频器包括多模分频器、双模分频器等；所述第一调制周期与第二调制周期的比值是所述微展频控制器的预设待调制数的数目，通过仿真得到的经验数目，实现在第一调制周期内控制所述微展频控制器按照每一个第二调制周期移位输出一个所述预设待调制数的方式完成输出所有的预设待调制数；其中，该微展频小数分频器调制出的用于分频处理所述压控振荡器的输出信号的分频比是由所述预设小数分频器预先配置的分频比整数部分和基于所述SDM调制器和所述微展频控制器循环调制的输出值相加所得，如图1所示，基于所述SDM调制器和所述微展频控制器循环调制的输出值送往另一个运算器，所述预设小数分频器预先配置的分频比整数部分N也送往这个运算器，然后这个运算器将所述预设小数分频器预先配置的分频比整数部分和基于所述SDM调制器和所述微展频控制器循环调制的输出值相加，并将相加结果输出至预设小数分频器设置的调制输入端，作为输出给所述预设小数分频器的锁相环的调制分频比，其中，基于所述SDM调制器和所述微展频控制器循环调制的输出值是锁相环的调制分频比小数部分。
与现有技术相比，本发明实施例通过所述微展频控制器对所述预设小数分频器预先配置的分频比小数部分进行初步调制，然后再输入所述SDM调制器进行再次调制，并反馈给微展频控制器进行多数组的循环调制，实现输入所述SDM调制器的小数值产生的变化可控且还进行宽周期范围的扩展，与现有技术的SDM调制器的调制结果相比，降低小数分频锁相环调制结果中小数杂散的影响严重程度，并且在保证微展频小数分频器输出给所述鉴频鉴相器的时钟质量的前提下，大幅度降低输出时钟电磁干扰。
如图3所示，本实施例公开的所述微展频控制器包括时钟生成器、计数累加器、调制数存储器和调制数选择器；时钟生成器，用于在所述SDM调制器每完成输入的相加结果在一个所述第二调制周期的调制输出时，产生驱动时钟信号，具体是：所述预设小数分频器预先配置的分频比小数部分.F与所述微展频控制器输出的一个预设待调制数的和值通过所述SDM调制器的调制处理，完成一个所述第二调制周期的已调制的数组序列的调制输出，并传递MASH-1信号给所述时钟生成器；每当MASH-1信号为0时，代表所述SDM调制器已经完成一次已调制数组的输出（时间上等同于所述第二调制周期），然后控制所述时钟生成器产生一个驱动时钟信号。比如，当输入所述SDM调制器的数值为0.4时，所述SDM调制器调制输出的MASH-1信号依次是0、0.4、0.8、0.2、0.6、0、0.4、0.8、0.2、0.6、0…并保持循环，在MASH-1信号中，从当前一个0开始变化到下一个0所经历时间等同于所述第二调制周期，完成一个已调制数组的输出。
本实施例中，所述时钟生成器的输入端用于接收所述SDM调制器输出的MASH-1信号，当判断到输入的MASH-1信号为零时，所述时钟生成器的输出端产生一个高电平的时钟信号，当MASH-1信号不为零时，所述时钟生成器的输出端输出零电压；所述时钟生成器的输出端连接所述计数累加器的时钟输入端。当MASH-1信号为零值时，表示所述SDM调制器完成了其输入小数值的一个周期的数组调制输出，此时通过MASH-1传递给所述微展频控制器中的所述时钟生成器，所述时钟生成器将该零值信号转换为一个高电平的时钟信号，并供给所述计数累加器使用。
计数累加器，用于在所述时钟生成器每产生一个驱动时钟信号时执行加一计数处理，直到计数值达到最大预设计数值时，清零重新计数；具体地，所述计数累加器是常规的累加器，计数累加器的输出端连接到所述调制数选择器的控制信号输入端；通过控制所述最大预设计数值来限制所述计数累加器的最大计数值，每当计数累加器的时钟输入端接收到一次高电平的时钟信号，则执行一次加一操作并在其输出端输出相应的计数值，当计数累加器输出的计数值达到最大预设计数值时执行进位操作，将输出端置为零，重新开始计数。
调制数选择器的控制信号输入端连接计数累加器的输出端，调制数选择器的数据输入端连接到所述调制数存储器的数据输出端，用于根据计数累加器输出的计数值，从调制数存储器中选择存储顺序相对应的所述预设待调制数输出，即当所述计数累加器输出的计数值为0时，所述调制数选择器选择所述调制数存储器中的第一位预设待调制数输出；当所述计数累加器输出的计数值为1时，所述调制数选择器选择所述调制数存储器中的第二位预设待调制数进行输出，以此类推，实现在每一个所述第二调制周期移位输出一个新的所述预设待调制数，以参与所述预设小数分频器预先配置的分频比小数部分的加法操作；其中，调制数存储器内存储的所有的所述预设待调制数的平均值是0，且所述预设待调制数的数量级小于所述预设小数分频器预先配置的分频比小数部分的。所述调制数存储器用于存储所设定的一个待调制数组，其数组长度可以自由选择，本实施例选择7位[0 0.001 -0.002 0.003 -0.003 0.002 -0.001],也可以选择其他的长度和数组内容，但是需要满足平均值为0，且绝对值较小。
因此，本实施例中，所述微展频控制器的功能是：即每当所述SDM调制器完成一个基于所述预设小数分频器预先配置的分频比小数部分.F与所述微展频控制器输出的一个预设待调制数的和值的调制输出时，输出一个MASH-1为零的信号给所述微展频控制器，经过内部的所述时钟生成器转换为一个高电平“1”时钟信号，控制所述计数累加器执行一次“+1”操作，所述计数累加器的“+1”操作使所述计数累加器输出的计数值增加1，从而控制所述调制数选择器在所述调制数存储器中移位输出一个新的所述预设待调制数，作为所述微展频控制器在所述第二调制周期内的一次输出操作，此时该次SDM调制完成，完成一次循环；当所述微展频控制器中的所述调制数存储器中所设置的待调制数组均完成一次选择输出后，所述微展频控制器完成当前一个所述第一调制周期的循环调制输出，并重新开始下一个所述第一调制周期的循环调制输出，实现所述SDM调制器调制输出的n数列长度的已调制数组，由原本一个固定的小数数组，变为对应到所述微展频控制器循环输出的多个数组。在本实施例中，所述SDM调制器依靠所述微展频控制器的循环调取待调制小数功能达到微小范围内拓展频率的技术效果，且有效控制每个相应调制周期内调取的待调制小数的平均值是0，使得在每个第一调制周期内所有基于所述SDM调制器和所述微展频控制器循环调制的输出值的平均值不变，保证输出信号的质量。
作为一种实施例，所述SDM调制器是现有技术的SDM调制器，所述SDM调制器内部的MASH结构包括但不限于MASH1-1结构、MASH2-1结构、MASH1-1-1结构；所述SDM调制器内部的实现电路可以采用现有技术的MASH1-1、MASH1-1-1、MASH2-1等结构，本文实施例采用现有技术的MASH1-1-1结构进行原理展示，SDM调制器的结构与现有技术一致，如图2所示的SDM调制器的Z域等效图；每一级的累加器都具有一个累加输出端、一个进位输出端以及两个输入端，图2中的每一级的累加器的累加输出端命名为out1、图2中的每一级的累加器的进位输出端命名为out2；当前一级的累加器的累加输出端通过一个延迟器连接到当前一级的累加器的一个输入端，当前一级的累加器的另一个输入端连接到上一级的累加器的累加输出端。在图2中，每一级的累加器都封装一个输入端及其相连接的一个延迟器，这个延迟器的输入端与该级累加器的累加输出端连接，这个延迟器的输出端与该级累加器被封装的一个输入端连接,使得累加器的累加输出端Out1的输出值是其输入值与经过延时后的该值的相加值，若相加值大于或等于1，则累加器的累加输出端Out1的实际输出值是这个相加值减去1；若该相加值小于1，则累加器的累加输出端Out1的实际输出值是这个相加值；每当累加器执行一次减1操作，则执行一次进位输出操作，让累加器的进位输出端Out2输出信号输出一次高电平信号。
与每一级的累加器的进位输出端相连接的支路上，所有的延迟器的输出与其输入相减，其中，当前一个延迟器的输出与其输入相减的结果输入下一个延迟器；这些延迟器对应于图2的延迟器
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,用执行延迟器的输出与其输入相减的是图2中带有符号“+”和“-”的运算器,其中，图2的延迟器的输入端连接到运算器的“-”减法输入端，图2的延迟器的输出端连接到运算器的“+”加法输入端。
在所述MASH结构的第一级中，第一级的累加器的输入端，用于输入所述预设小数分频器预先配置的分频比小数部分与所述微展频控制器在第二调制周期输出的预设待调制数的和值，第一级的累加器的进位输出端的输出结果作为加数，送往第一级的最后一个运算器的加法输入端中，对应于：图2的三级累加器中的第一级累加器的输入端In1在图2的端口1输入所述预设小数分频器预先配置的分频比小数部分与所述微展频控制器在相应的第二调制周期输出的预设待调制数的和值W；第一级的累加器的进位输出端Out2，作为加数送往第一级的最后一个运算器的加法输入端中；与现有技术相比，第一级的累加器的累加输出端Out1与所述时钟生成器的输入端连接，第一级的累加器的累加输出端Out1在图2所示的端口2用于MASH-1信号给所述时钟生成器，用于在所述SDM调制器完成所述小数部分分频输入端的和值在一个所述第二调制周期的调制输出时，时钟生成器产生一个高电平驱动时钟信号，当第一级的累加器的累加输出端Out1的输出值为零电压时，代表所述SDM调制器完成一个所述第二调制周期的已调制的数组序列的调制输出。本实施例将第一级累加器输入端输入的小数调制为数组，并形成周期性序列输入，数组序列的长度增大，有效地降低小数分频的小数杂散。SDM的级数和结构的可调整空间较大。
需要说明的是，SDM调制器的输出端用于输出基于所述SDM调制器和所述微展频控制器循环调制的结果，并与所述预设小数分频器预先配置的分频比整数部分N相加送往图1所示的所述预设小数分频器设置的调制输入端。在所述MASH结构的最后一级中，与最后一级累加器的进位输出端Out2相连接的支路上，最后一个延迟器的输出与其输入相减的结果作为减数，送入上一级的最后一个运算器的“-”端口中；所述MASH结构除了最后一级和第一级之外，每一级的最后一个延迟器的输出与其输入相减的结果都作为加数送入相应一级的最后一个运算器中，其中，当前一级的最后一个运算器输出的结果作为减数送往上一级的最后一个运算器。如图2所示，第二级的第二个运算器输出的结果作为减数送往第一级的运算器的“-”端口，第二级的第二个运算器的“+”端口接收第二级的最后一个延迟器的输出与其输入相减的结果，第二级的第二个运算器的“-”端口接收第三级的最后一个延迟器的输出与其输入相减的结果。
优选地，所述SDM调制器中，所述MASH结构的第一级的累加器输入所述预设小数分频器预先配置的分频比小数部分.F与所述微展频控制器在所述第二调制周期输出的预设待调制数的和值后，输出的基于所述SDM调制器和所述微展频控制器循环调制的结果是按照一个所述第二调制周期输出的已调制数组S[n]，这个已调制数组S[n]中的每一个元素在所述第二调制周期内输出作为所述锁相环的调制分频比小数部分，即所述SDM调制器每一个所述第二调制周期内都依次输出S[n]数组，并且这个数组的每一个元素都会与所述预设小数分频器预先配置的分频比整数部分相加，再将相加结果送入所述预设小数分频器，其中，S[n]数组的元素的平均值是使用到所述微展频控制器在当前的所述第二调制周期下输出的一个待调制小数和所述预设小数分频器预先配置的分频比小数部分.F的相加之和，这个已调制数组中所有元素全部输出完毕为所述第二调制周期，第二调制周期的周期长度跟随上述和值的变化而变化。。在本实施例中，作为所述预设小数分频器的锁相环的调制分频比小数部分以数组形式调制输出，这个调制数组内的所有元素的平均值都是使用到预先配置的分频比小数部分和所述微展频控制器在所述第二调制周期输出的同一个预设待调制数的和值。
优选地，所述调制数选择器设置的控制信号输入端连接所述计数累加器的输出端，所述调制数选择器设置的调制数输入端连接所述调制数存储器的输出端；所述预设待调制数以待调制数组的结构方式存储在所述调制数存储器内；所述调制数存储器被配置为根据所述计数累加器加一处理信号，从待调制数组中移位输出所述预设待调制数，每当所述计数累加器的时钟输入端接收一个高电平的时钟信号则执行一次加一操作，并输出计数值给所述调制数选择器，以控制所述调制数选择器移一位输出一个所述预设待调制数；其中，这个待调制数组中的每一个所述预设待调制数在所述第二调制周期内输出作为所述微展频控制器的一次输出结果；这个待调制数组中所有的所述预设待调制数全部输出的时间为所述第一调制周期。这个待调制数组中的每一个所述预设待调制数的绝对值都比较小，从而保证经过小数分频后输出时钟的质量，并且经过所述微展频控制器一个所述第一调制周期的微展频调制输出后整体的平均值不变。本实施例在所述调制数存储器中所设置的待调制数组完成一次移位输出后，整个微展频小数分频完成一次循环，使得每个第一调制周期内所述SDM调制器由原本一个已调制数组调制输出变成多个已调制数组循环输出，且这些已调制数组的元素的平均值不变且各个所述预设待调制数的绝对值较小，从而微展频调制后的小数数值的变化被控制在一定范围内。
在上述微展频小数分频器的实施例的基础上，本发明还公开一种锁相环，如图1所示，该锁相环包括依次连接的鉴频鉴相器、电荷泵、滤波器、压控振荡器和前述微展频小数分频器，所述微展频小数分频器的预设小数分频器的分频输出端与鉴频鉴相器的反馈输入端相连接，所述微展频小数分频器的预设小数分频器的分频输入端与压控振荡器的输出端相连接；该微展频小数分频器调制出的用于压控振荡器的输出信号的分频比是由所述预设小数分频器预先配置的分频比整数部分和基于所述SDM调制器和所述微展频控制器循环调制的输出值相加所得，其中，基于所述SDM调制器和所述微展频控制器循环调制的输出值是锁相环的调制分频比小数部分，基于所述SDM调制器和所述微展频控制器循环调制的结果是按照一个所述第二调制周期输出的已调制数组S[n]，这个已调制数组S[n]中的每一个元素在所述第二调制周期内输出作为所述锁相环的调制分频比小数部分，即所述SDM调制器每一个所述第二调制周期内都依次输出S[n]数组的每一个元素都会与所述预设小数分频器预先配置的分频比整数部分相加，再将相加结果送入所述预设小数分频器。由于所述微展频控制器每一个所述第二调制周期移位输出一个新的所述预设待调制数，用来参与所述预设小数分频器预先配置的分频比小数部分的加法操作，同时，调制数存储器内存储的所有的所述预设待调制数的绝对值较小且平均值是0，所以每个第一调制周期内所有基于所述SDM调制器和所述微展频控制器循环调制的输出值的平均值不变且保证输出时钟质量，使得所述SDM调制器在所述第一调制周期调制输出给所述预设小数分频器的锁相环的调制分频比小数部分的平均值不变。需要说明的是，所述预设小数分频器包括但不限于采用现有技术的多模分频器结构、双模分频器结构。本发明实施例通过所述微展频控制器对所述预设小数分频器预先配置的分频比小数部分进行初步调制，然后再输入所述SDM调制器进行再次调制，并反馈给微展频控制器进行多数组的循环调制，实现输入所述SDM调制器的小数值产生小范围的变化，与现有技术的SDM调制器的调制结果相比，降低小数分频锁相环的小数杂散，并且在保证小数分频锁相环时钟质量的前提下，大幅度降低输出时钟电磁干扰。
结合图4和图5的仿真图可知，经过模拟仿真，得到传统SDM小数分频锁相环的输出频谱和本实施例下所述锁相环的频谱分析，在图4和图5的频谱图中，横轴X是频率值f(HZ)（代表前述的微展频小数分频器所在的锁相环输出的信号频率值），纵轴Y是功率P1|f(HZ)|（横轴的频率对应信号的能量功率值, 对应于输出时钟能量）。在输入鉴频鉴相器的参考时钟频率是12MHz、所述预设小数分频器预先配置的分频比是N=75.4 的状态下，所述锁相环的输出信号的标准频率是12MHz与75.4的乘积，即904.8MHz。
在图4的传统SDM小数分频锁相环的输出时钟频谱图（Single-Sided AmplitudeSpectrum of X(t)）中，输出时钟频谱为频率904.8MHz的信号，对应的输出时钟能量是10*lg(0.9497)，约等于-0.224db；其他频谱为小数杂散频谱，其中小数杂散的能量最大值为频率902.4MHz的信号，对应的输出时钟能量是10*lg(0.1871)，约等于-7.28db。
在图5公开的本实施例的锁相环的输出时钟频谱图（Single-Sided AmplitudeSpectrum of X(t)）中，输出时钟频率904.8MHz的信号，对应输出时钟的能量是10*lg(0.2741)，约等于-5.62db；在906.5MHz时杂散能量最大，其频谱能量数值为10*lg(0.01553)，约等于-18.1db；同时小数杂散信号数量减少，最大的小数杂散频谱存在于输出频率916.8MHz处，对应的频谱能量是lg(0.003119)，约等于-25.1db。对比图4和图5的频谱图可知，图5的输出时钟的能量明显减小，所产生的电磁干扰明显降低，小数杂散数量明显减少，能量较小，在输出目标频率附近存在一定杂散，但是能量较低。
相比于传统SDM小数分频，本实施例提出的所述锁相环将输出时钟的电磁干扰（EMI）降低5.4db，小数杂散降低10.8db，但输出时钟质量几乎不变。
本发明还公开一种芯片，该芯片集成所述锁相环，所述锁相环中的所述SDM调制器和所述微展频控制器都是由硬件语言设计完成的数字电路。所述SDM调制器由数字电路设计完成；所述微展频控制器采用数字电路设计完成，所分为各个模块目的是便于理解，即所述微展频控制器中时钟生成器、累加器、调制数存储器、调制数选择器，均由数字电路设计完成。具体地，该芯片内部控制所述微展频控制器输出的待调制小数与所述预设小数分频器预先配置的分频比小数部分进行初步调制，然后再输入所述SDM调制器进行再次调制，并反馈给微展频控制器进行多数组的循环调制，实现将输入所述SDM调制器的小数值进行小范围扩展，与现有技术的SDM调制器的调制结果相比，降低小数分频锁相环小数杂散，并且，所述微展频小数分频器在保证输出时钟质量的前提下，大幅度降低输出时钟电磁干扰。
本发明还公开一种应用于前述锁相环的微展频控制方法，包括以下步骤：
在当前一个第二调制周期内，控制所述预设小数分频器预先配置的分频比小数部分与所述微展频控制器输出的预设待调制数相加，再将相加结果输入所述SDM调制器，使得所述SDM调制器的调制输出值不停地变化；其中，所述鉴频鉴相器的反馈输入端的信号来源：所述预设小数分频器预先配置的分频比整数部分和所述SDM调制器的调制输出值的和值对所述压控振荡器的输出信号的分频结果。
当所述SDM调制器完成上述步骤输入的相加结果在当前一个第二调制周期的调制输出时，触发所述微展频控制器移位输出新的预设待调制数，然后进入下一个第二调制周期重复上述步骤；当所述SDM调制器经过一个所述第二调制周期将已调制数组内的每一个已经调制的小数输出，并依次在与所述预设小数分频器预先配置的分频比整数部分相加后，输出给所述预设小数分频器，然后进入下一个第二调制周期重复上述步骤。
当所述微展频控制器完成在当前一个第一调制周期输出所有的预设待调制数时，进入下一个第一调制周期，并重复前述步骤，使得所述SDM调制器在每个第一调制周期调制输出给所述预设小数分频器的锁相环的调制分频比小数部分的平均值不变；当所述微展频控制器被选择移位输出所述调制数存储器的所有的预设待调制数，并分别在对应的第二调制周期内参与所述预设小数分频器预先配置的分频比小数部分的加法操作后，进入下一个第一调制周期，完成基于所述SDM调制器和所述微展频控制器循环调制。其中，第一调制周期与第二调制周期的比值是所述微展频控制器的预设待调制数的数目。
与现有技术相比，所述微展频控制方法通过所述微展频控制器对所述预设小数分频器预先配置的分频比小数部分进行初步调制，然后再输入所述SDM调制器进行再次调制，并反馈给微展频控制器进行多数组的循环调制，实现输入所述SDM调制器的小数值产生的变化可控且还进行小范围的扩展，与现有技术的SDM调制器的调制结果相比，降低小数分频锁相环小数杂，并且所述微展频小数分频器在保证输出时钟质量的前提下，大幅度降低输出时钟电磁干扰。
优选地，所述SDM调制器输入所述预设小数分频器预先配置的分频比小数部分与所述微展频控制器在一个所述第二调制周期输出的预设待调制数的和值后，所述SDM调制器的调制输出值是基于所述SDM调制器和所述微展频控制器按照一个所述第二调制周期循环输出的已调制数组，这个已调制数组中的每一个已调制数在所述第二调制周期内均输出作为所述锁相环的调制分频比小数部分，其中，这个已调制数组中所有已调制数全部输出的时间为一个所述第二调制周期，第二调制周期的周期长度跟随上述输入和值变化而变化。使得作为所述预设小数分频器的锁相环的调制分频比小数部分以数组形式调制输出，这个调制数组内的所有元素的平均值都是使用到预先配置的分频比小数部分和所述微展频控制器在所述第二调制周期输出的同一个预设待调制数的和值，当所述微展频控制器在所述第二调制周期输出的预设待调制数足够小时，微展频调制后的小数数值的变化被控制在一定微小波动范围内。
优选地，所述预设待调制数以待调制数组的结构方式存储在所述调制数存储器内，所述调制数存储器被配置为根据所述计数累加器加一处理信号移位输出所述预设待调制数；其中，这个待调制数组中的每一个所述预设待调制数在所述第二调制周期内输出作为所述微展频控制器的一次输出结果；这个待调制数组中所有的所述预设待调制数全部输出的时间为所述第一调制周期。其中，调制数存储器内存储的所有的所述预设待调制数的平均值是0，且所述预设待调制数的数量级可以远小于所述预设小数分频器预先配置的分频比小数部分的数量级，优选小数点后的百分位等。其中，所述预设待调制数和所述预设小数分频器预先配置的分频比小数部分都采用多位二进制实现。本实施例在所述调制数存储器中所设置的待调制数组完成一次移位输出后，整个微展频小数分频完成一次循环，使得每个第一调制周期内所述SDM调制器由原本一个已调制数组调制输出变成多个已调制数组循环输出，且这些已调制数组的元素的平均值不变。
最后应当说明的是：以上实施例仅用以说明本发明的技术方案而非对其限制；尽管参照较佳实施例对本发明进行了详细的说明，所属领域的普通技术人员应当理解：依然可以对本发明的具体实施方式进行修改或者对部分技术特征进行等同替换；而不脱离本发明技术方案的精神，其均应涵盖在本发明请求保护的技术方案范围当中。

Claims (10)

1.一种微展频小数分频器,其特征在于,该微展频小数分频器设置在锁相环中,该微展频小数分频器包括预设小数分频器、SDM调制器和微展频控制器；预设小数分频器设置的分频输出端与锁相环的鉴频鉴相器的反馈输入端相连接，预设小数分频器设置的分频输入端与锁相环的压控振荡器的输出端相连接；
该微展频小数分频器，用于将所述预设小数分频器预先配置的分频比小数部分与所述微展频控制器的预设待调制数相加，再将相加结果输入所述SDM调制器，使得所述SDM调制器调制输出给所述预设小数分频器的锁相环的调制分频比小数部分的平均值跟随这个相加结果变化,且所述SDM调制器调制输出给所述预设小数分频器的锁相环的调制分频比小数部分在第一调制周期平均值保持不变；
其中，所述SDM调制器每完成输入的相加结果在一个第二调制周期的调制输出，所述微展频控制器移位输出新的预设待调制数，直到所述微展频控制器在第一调制周期完成输出所有的预设待调制数，并开始下一个第一调制周期，如此迭代实现所述微展频小数分频器的循环调制；第一调制周期与第二调制周期的比值是所述微展频控制器的预设待调制数的数目，是一种经验数值；
其中，所述微展频小数分频器调制输出的用于所述压控振荡器的输出信号的分频比是由所述预设小数分频器预先配置的分频比整数部分和基于所述SDM调制器和所述微展频控制器循环调制的输出值相加所得，基于所述SDM调制器和所述微展频控制器循环调制的输出值是锁相环的调制分频比小数部分。
2.根据权利要求1所述微展频小数分频器,其特征在于，所述微展频控制器包括时钟生成器、计数累加器、调制数存储器和调制数选择器；
时钟生成器，用于每当所述SDM调制器完成输入的相加结果在一个所述第二调制周期的调制输出时，产生驱动时钟信号；
计数累加器，用于在时钟生成器每产生一个驱动时钟信号时执行加一计数处理，直到计数值达到最大预设计数值时，清零重新计数；
调制数选择器，用于根据计数累加器输出的计数值，从调制数存储器中选择存储顺序相对应的所述预设待调制数输出，实现在每一个所述第二调制周期移位输出一个新的所述预设待调制数，以参与所述预设小数分频器预先配置的分频比小数部分的加法操作；
其中，调制数存储器内存储的所有的所述预设待调制数的平均值是0，且所述预设待调制数的数量级小于所述预设小数分频器预先配置的分频比小数部分的。
3.根据权利要求2所述微展频小数分频器,其特征在于，所述SDM调制器是现有技术的SDM调制器，所述SDM调制器内部的MASH结构包括但不限于MASH1-1结构、MASH2-1结构、MASH1-1-1结构；
所述SDM调制器内部的MASH结构所包括的第一级的累加器的累加输出端连接到所述时钟生成器的输入端，用于在所述SDM调制器完成所述小数部分分频输入端的和值在一个所述第二调制周期的调制输出时，电平信号翻转为高电平以驱动所述时钟生成器产生驱动时钟信号。
4.根据权利要求3所述微展频小数分频器,其特征在于，所述SDM调制器内部的MASH结构所包括的第一级的累加器的输入端输入所述预设小数分频器预先配置的分频比小数部分与所述微展频控制器在一个所述第二调制周期输出的预设待调制数的和值后，输出基于所述SDM调制器和所述微展频控制器循环调制的按照一个所述第二调制周期输出的已调制数组，这个已调制数组中的每一个已调制数在所述第二调制周期内的输出作为所述锁相环的调制分频比小数部分，其中，这个已调制数组中所有已调制数全部输出的时间为一个所述第二调制周期，第二调制周期的周期长度跟随上述和值的变化而变化。
5.根据权利要求4所述微展频小数分频器,其特征在于，所述调制数选择器设置的控制信号输入端连接所述计数累加器的输出端，所述调制数选择器设置的调制数输入端连接所述调制数存储器的输出端；
所述预设待调制数以待调制数组的结构方式存储在所述调制数存储器内，所述调制数存储器被配置为根据所述计数累加器加一处理信号从待调制数组中移位输出所述预设待调制数；
其中，这个待调制数组中的每一个所述预设待调制数在所述第二调制周期内输出作为所述微展频控制器的一次输出结果；这个待调制数组中所有的所述预设待调制数全部输出的时间为所述第一调制周期。
6.一种锁相环，包括依次连接的鉴频鉴相器、电荷泵、滤波器和压控振荡器，其特征在于，该锁相环还包括权利要求1至5任一项所述微展频小数分频器，所述微展频小数分频器的预设小数分频器的分频输出端与鉴频鉴相器的反馈输入端相连接，所述微展频小数分频器的预设小数分频器的分频输入端与压控振荡器的输出端相连接；
该微展频小数分频器调制出的用于压控振荡器的输出信号的分频比是由所述预设小数分频器预先配置的分频比整数部分和基于所述SDM调制器和所述微展频控制器循环调制的输出值相加所得，其中，基于所述SDM调制器和所述微展频控制器循环调制的输出值是锁相环的调制分频比小数部分，使得所述SDM调制器在所述第一调制周期调制输出给所述预设小数分频器的锁相环的调制分频比小数部分的平均值不变;
其中，所述预设小数分频器包括但不限于采用现有技术的多模分频器结构、双模分频器结构。
7.一种芯片，其特征在于，该芯片集成权利要求6所述锁相环，所述锁相环中的所述SDM调制器和所述微展频控制器都是由硬件语言设计完成的数字电路。
8.一种应用于权利要求6所述锁相环的微展频控制方法，其特征在于，包括：
在当前一个第二调制周期内，控制所述预设小数分频器预先配置的分频比小数部分与所述微展频控制器输出的预设待调制数相加，再将相加结果输入所述SDM调制器，使得所述SDM调制器的调制输出值不停地变化；其中，所述鉴频鉴相器的反馈输入端的信号来源：所述预设小数分频器预先配置的分频比整数部分和所述SDM调制器的调制输出值的和值对所述压控振荡器的输出信号的分频结果；
当所述SDM调制器完成上述步骤输入的相加结果在当前一个第二调制周期的调制输出时，触发所述微展频控制器移位输出新的预设待调制数，然后进入下一个第二调制周期重复上述步骤；
当所述微展频控制器完成在当前一个第一调制周期输出所有的预设待调制数时，进入下一个第一调制周期，并重复前述步骤，使得所述SDM调制器在每个第一调制周期调制输出给所述预设小数分频器的锁相环的调制分频比小数部分的平均值不变；
其中，第一调制周期与第二调制周期的比值是所述微展频控制器的预设待调制数的数目，是一种经验数值；所述预设待调制数的数量级小于所述预设小数分频器预先配置的分频比小数部分的。
9.根据权利要求8所述微展频控制方法，其特征在于，所述SDM调制器输入所述预设小数分频器预先配置的分频比小数部分与所述微展频控制器在一个所述第二调制周期输出的预设待调制数的和值后，所述SDM调制器的调制输出值是基于所述SDM调制器和所述微展频控制器按照一个所述第二调制周期循环输出的已调制数组，这个已调制数组中的每一个已调制数在所述第二调制周期内均输出作为所述锁相环的调制分频比小数部分，其中，这个已调制数组中所有已调制数全部输出的时间为一个所述第二调制周期，第二调制周期的周期长度跟随上述输入和值变化而变化。
10.根据权利要求9所述微展频控制方法，其特征在于，所述预设待调制数以待调制数组的结构方式存储在所述调制数存储器内，所述调制数存储器被配置为根据所述计数累加器加一处理信号移位输出所述预设待调制数；
其中，这个待调制数组中的每一个所述预设待调制数在所述第二调制周期内输出作为所述微展频控制器的一次输出结果；这个待调制数组中所有的所述预设待调制数全部输出的时间为所述第一调制周期；
其中，所述预设待调制数和所述预设小数分频器预先配置的分频比小数部分都采用多位二进制实现。
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