KR20030095082A - 노이즈를 감소시키기 위한 주파수 합성 회로 - Google Patents
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Abstract
노이즈를 감소시키기 위한 주파수 합성 회로가 개시된다. 본 발명에 따른 프랙셔널-N 주파수 합성 회로는 제 1 분주 회로, 제 2 분주 회로 및 분주비 제어 회로를 구비하는 것을 특징으로 한다. 제 1 분주 회로는 발진 주파수 신호를 수신하여 분주한다. 제 2 분주 회로는 소정의 피드백 주파수 신호를 수신하고 선택 신호에 응답하여 상기 피드백 주파수 신호를 다양한 분주비로 분주 한다. 분주비 제어 회로는 상기 제 1 분주 회로의 출력 신호 및 상기 제 2 분주 회로의 출력 신호를 수신하여 분주하고, 상기 발진 주파수 신호가 분주된 기준 주파수 신호, 상기 기준 주파수 신호와 비교되는 비교 주파수 신호 및 상기 제 2 분주 회로의 분주비를 선택하는 상기 선택 신호를 발생한다.
본 발명에 따른 프랙셔널-N 주파수 합성 회로 및 주파수 발생 방법은 양자화 레벨을 1로 하여 양자화 잡음을 줄이면서도 원하는 주파수 범위를 가지는 출력 주파수 신호를 발생할 수 있는 장점이 있다.
Description
본 발명은 주파수 합성 회로(Frequency Synthesizer)에 관한 것으로서, 특히 위상 동기 루프(Phase Locked Loop)에 기초한 프랙셔널-N(Fractional-N) 주파수 합성 회로에 관한 것이다.
최근에 주파수 합성 회로는 동기 시간(lock time)을 줄이기 위하여 프랙셔널-N 위상 동기 루프를 이용한다. 프랙셔널-N 위상 동기 루프에 가장 많이 사용되는 회로 형태는 시그마 델타 모듈레이터를 이용하는 방법이다.
시그마 델타 모듈레이터는 주파수 합성 회로가 구비하는 분주기의 분주율을 선택하기 위한 선택 신호를 발생한다. 시그마 델타 모듈레이터에서 발생되는 선택 신호는 분주기의 분주율을 랜덤하게 선택한다. 만일 선택 신호가 분주기의 분주율을 규칙적으로 선택한다면 출력 스펙트럼에 스퍼(spur)가 발생되는 문제가 발생하기 때문이다. 즉, 시그마 델타 모듈레이터는 분주기의 분주율을 랜덤하게 선택하는 기능과 노이즈 셰이핑(noise shaping) 기능을 한다.
시그마 델타 모듈레이터는 칩 면적을 많이 차지하는 문제가 있으나 선택 신호를 1비트로 발생하는 시그마 델타 모듈레이터를 사용함으로써 이러한 문제를 해결할 수 있다.
도 1은 종래의 프랙셔널-N 주파수 합성 회로의 구조를 나타내는 블록도이다.
종래의 프랙셔널-N 주파수 합성 회로(100)는 발진 주파수 신호(FOSC)를 수신하여 분주하고 기준 주파수 신호(FR)를 발생하는 제 1 분주 회로(110), 피드백 주파수 신호(FVCO)를 수신하여 분주하고 비교 주파수 신호(FP)를 발생하는 제 2 분주 회로(120) 및 시그마 델타 모듈레이터(130)를 구비한다.
기준 주파수 신호(FR)와 비교 주파수 신호(FP)를 수신하여 위상을 비교하는 위상 주파수 검출기, 전하 펌프 및 저대역 필터는 도시되지 않았다.
제 1 분주 회로(110)의 분주율은 R 이다. 제2 분주 회로(220)의 분주율은 선택 신호(SEL)에 응답하여 N-1 또는 N+1중 하나로 선택된다.
시그마 델타 모듈레이터(130)는 선택 신호(SEL)를 발생하여 제 2 분주 회로(120)의 분주율을 랜덤하게 선택한다. 시그마 델타 모듈레이터(130)는 용량이 부분 모듈 F로 표시된다. 부분 모듈은 무차원의 양(dimensionless quantity)이다.
시그마 델타 모듈레이터(130)는 소정의 값 K를 수신하고 K/F에 의하여 선택 신호(SEL)를 제어한다. 시그마 델타 모듈레이터(130)는 내부에 누산기(미도시)를 구비하며, 누산기가 오버 플로우 될 때, 다시 말하면 입력되는 K가 부분 모듈 F에 도달되면 선택 신호(SEL)는 제 2 분주 회로(120)의 N+1 분주율을 선택한다.
제 2 분주 회로(120)는 선택 신호(SEL)에 응답하여 평균적으로 N+.f 분주를 출력한다. 여기서 N은 정수, .f 는 소수를 의미한다.
도 1의 프랙셔널-N 주파수 합성 회로(100)에서 피드백 주파수 신호(FVCO)를 구해본다.
기준 주파수 신호(FR) = 발진 주파수 신호(FOSC)/R
비교 주파수 신호(FP) = 피드백 주파수 신호(FVCO)/(N+.f)
이다.
여기서 기준 주파수 신호(FR) = 비교 주파수 신호(FP) 이므로,
피드백 주파수 신호(FVCO) =기준 주파수 신호(FR) * (N + .f) 가 된다.
따라서 N 값과 .f 값에 따라 원하는 피드백 주파수 신호(FVCO)를 모두 만들어 낼 수 있다. 여기서 피드백 주파수 신호(FVCO)는 주파수 합성 회로의 출력 주파수 신호와 동일하다.
제 2 분주 회로(120)의 분주비가 N과 N+1인 경우 양자화 레벨(quantization level) A는 1 이다. 양자화 레벨 A는 분주비 N+1과 N의 차이를 나타낸다.
양자화 레벨 A가 1인 경우, 시그마 델타 모듈레이터(130)로 입력되는 K값은 부분 모듈 F의 약 80%정도를 넘을 수 없는 단점이 있다. 이러한 문제는 출력 주파수 신호의 범위도 원하는 출력 범위의 약 80 %정도밖에 만들 수 없는 문제를 발생시킨다.
예를 들어 설명하면, 원하는 출력 주파수 신호의 출력 범위가 100내지 101 사이일 경우, 양자화 레벨 A가 1이라면 비교 주파수 신호(FP)는 약 100.1에서 100.9 사이의 값으로만 출력될 수 있을 뿐 100과 100.1 사이와 100.9와 101 사이의 값으로는 출력될 수 없다. 이러한 문제를 데드 밴드 문제(dead band probrem)이라고 한다.
이러한 데드 밴드 문제를 해결하기 위하여 제 2 분주 회로(120)의 분주율을도 1에서처럼 N-1과 N+1로 한다. 그러면 양자화 레벨 A는 2가 된다. 따라서 시그마 델타 모듈레이터(130)로 입력되는 K도 양자화 레벨 A가 1인 경우의 2배가 될 수 있으며 출력 주파수 신호의 데드 밴드 문제도 해결된다.
그러나 양자화 레벨 A를 2로 함으로써 양자화 잡음(quantization noise power)이 증가되는 문제가 발생한다.
양자화 잡음은 다음 식으로 표현될 수 있다.
여기서, P는 양자화 잡음이고, A는 양자화 레벨이며, OSR은 오버 샘플링 비율(over sampling ratio)이다.
수학식 1에서 알 수 있는 것과 같이 양자화 잡음을 줄이기 위해서는 양자화 레벨을 줄여야 한다. 따라서 양자화 레벨 A를 1로 하여 양자화 잡음을 줄이면서도 원하는 모든 범위의 출력 주파수 신호를 발생할 수 있는 프랙셔널-N 주파수 합성 회로가 필요하다.
본 발명이 이루고자하는 기술적 과제는 양자화 잡음을 줄이면서도 원하는 범위의 출력 주파수 신호를 발생할 수 있는 프랙셔널-N 주파수 합성 회로를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 양자화 잡음을 줄이면서도 원하는 범위의 출력 주파수 신호를 발생할 수 있는 주파수 발생 방법을 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 프랙셔널-N 주파수 합성 회로의 구조를 나타내는 블록도이다.
도 2는 본 발명에 따른 프랙셔널-N 주파수 합성 회로의 구조를 나타내는 블록도이다.
도 3은 도 2의 시그마 델타 모듈레이터의 출력 스펙트럼을 나타내는 도면이다.
도 4(a)는 종래의 프랙셔널-N 주파수 합성기의 피드백 주파수 신호의 잡음 스펙트럼을 나타내는 도면이다.
도 4(b)는 본 발명의 프랙셔널-N 주파수 합성기의 피드백 주파수 신호의 잡음 스펙트럼을 나타내는 도면이다.
도 5는 서로 다른 양자화 레벨에 따른 시그마 델타 모듈레이터의 출력 스펙트럼을 나타낸 것이다.
도 6은 본 발명의 다른 기술적 과제를 달성하기 위한 양자화 잡음을 줄이면서도 원하는 범위의 출력 주파수 신호를 발생하는 방법을 나타내는 플로우 차트이다.
도 7은 도 6의 630 단계를 상세히 나타낸 플로우 차트이다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 프랙셔널-N 주파수 합성 회로는 제 1 분주 회로, 제 2 분주 회로 및 분주비 제어 회로를 구비하는 것을 특징으로 한다.
제 1 분주 회로는 발진 주파수 신호를 수신하여 분주한다. 제 2 분주 회로는 소정의 피드백 주파수 신호를 수신하고 선택 신호에 응답하여 상기 피드백 주파수 신호를 다양한 분주비로 분주한다.
분주비 제어 회로는 상기 제 1 분주 회로의 출력 신호 및 상기 제 2 분주 회로의 출력 신호를 수신하여 분주하고, 상기 발진 주파수 신호가 분주된 기준 주파수 신호, 상기 기준 주파수 신호와 비교되는 비교 주파수 신호 및 상기 제 2 분주 회로의 분주비를 선택하는 상기 선택 신호를 발생한다.
상기 분주비 제어 회로는 제 3 분주 회로, 내부 분주비 제어 회로, 시그마 델타 모듈레이터 및 합성회로를 구비하는 것을 특징으로 한다.
제 3 분주 회로는 상기 제 1 분주 회로의 출력을 수신하고 분주하여 상기 기준 주파수 신호를 발생한다. 내부 분주비 제어 회로는 상기 제 2 분주 회로의 출력을 수신하여 상기 비교 주파수 신호 및 상기 선택 신호를 발생하기 위한 1 비트의 제 1 선택 신호를 발생한다.
시그마 델타 모듈레이터는 외부에서 제어되는 소정의 값 K를 수신하고 상기 비교 주파수 신호에 응답하여 상기 선택 신호를 발생하기 위한 1 비트의 제 2 선택신호를 발생한다.
합성 회로는 상기 제 1 선택 신호 및 상기 제 2 선택 신호를 합성하여 상기 선택 신호를 발생한다.
좀더 설명하면, 상기 내부 분주비 제어 회로는 제 1 내부 분주 회로, 제 2 내부 분주 회로 및 모듈러스 컨트롤 회로를 구비하는 것을 특징으로 한다.
제 1 내부 분주 회로는 상기 제 2 분주 회로의 출력 신호를 수신하고 분주하여 상기 비교 주파수 신호를 발생한다. 제 2 내부 분주 회로는 상기 제 2 분주 회로의 출력 신호를 수신하고 분주한다.
모듈러스 컨트롤 회로는 상기 비교 주파수 신호 및 상기 제 2 내부 분주 회로의 출력 신호를 수신하고, 상기 제 1 내부 분주 회로와 상기 제 2 내부 분주 회로가 동시에 카운팅 되는 동안은 상기 제 1 선택 신호를 제 1 레벨로서 출력하고, 상기 제 1 내부 분주 회로만이 카운팅 되는 동안은 상기 제 1 선택 신호를 제 2 레벨로서 출력한다.
상기 제 3 분주 회로 및 상기 제 1 내부 분주 회로는 동일한 분주비를 가지는 것을 특징으로 하며, 상기 제 1 내부 분주 회로 및 상기 제 2 내부 분주 회로는 동일한 카운팅 주기를 가지며 제 2 내부 분주 회로의 카운팅 동작 시간이 제 1 내부 분주 회로의 카운팅 동작 시간보다 짧은 것을 특징으로 한다.
상기 제 1 내부 분주 회로 및 상기 제 2 내부 분주 회로는 제 1 내부 분주 회로의 분주비에 대한 제 2 내부 분주 회로의 분주비의 비가 0 보다 같거나 크고 1 미만인 것을 특징으로 한다.
상기 제 2 선택 신호는상기 제 1 레벨 또는 상기 제 2 레벨을 불규칙적으로 가진다. 상기 시그마 델타 모듈레이터는 상기 시그마 델타 모듈레이터 내부의 누산기의 사이즈가 F 로 표시되며, K/F 값과 상기 제 1 분주 회로의 분주비에 대한 상기 제 2 분주 회로의 분주비의 비를 더한 값이 0 보다 같거나 크고 1보다 작은 것을 특징으로 한다.
상기 선택 신호는 2비트 신호로서 상기 제 2 분주 회로의 다양한 분주비를 선택하는 신호인 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 프랙셔널-N 주파수 합성 회로는 제 1 분주 회로, 제 2 분주 회로, 분주비 제어 회로 및 시그마 델타 모듈레이터를 구비하는 것을 특징으로 한다.
제 1 분주 회로는 발진 주파수 신호를 수신하여 분주 한다. 제 2 분주 회로는 소정의 피드백 주파수 신호를 수신하고 선택 신호에 응답하여 상기 피드백 주파수 신호를 다양한 분주비로 분주한다.
분주비 제어 회로는 상기 제 1 분주 회로의 출력 신호 및 상기 제 2 분주 회로의 출력 신호를 수신하여 분주하고, 상기 발진 주파수 신호가 분주된 기준 주파수 신호, 상기 기준 주파수 신호와 비교되는 비교 주파수 신호 및 상기 제 2 분주 회로의 분주비를 선택하는 상기 선택 신호를 발생하는 제 1 선택 신호를 발생한다.
시그마 델타 모듈레이터는 외부에서 제어되는 소정의 값 K를 수신하고 상기 비교 주파수 신호에 응답하여 상기 선택 신호를 발생하기 위한 제 2 선택 신호를발생한다.
상기 분주비 제어 회로는 제 3 분주 회로 및 내부 분주비 제어 회로를 구비하는 것을 특징으로 한다.
제 3 분주 회로는 상기 제 1 분주 회로의 출력을 수신하고 분주하여 상기 기준 주파수 신호를 발생한다. 내부 분주비 제어 회로는 상기 제 2 분주 회로의 출력을 수신하여 상기 비교 주파수 신호 및 상기 선택 신호를 발생하기 위한 상기 제 1 선택 신호를 발생한다.
좀더 설명하면, 상기 내부 분주비 제어 회로는 제 1 내부 분주 회로, 제 2 내부 분주 회로 및 모듈러스 컨트롤 회로를 구비하는 것을 특징으로 한다.
제 1 내부 분주 회로는 상기 제 2 분주 회로의 출력 신호를 수신하고 분주하여 상기 비교 주파수 신호를 발생한다. 제 2 내부 분주 회로는 상기 제 2 분주 회로의 출력 신호를 수신하고 분주 한다.
모듈러스 컨트롤 회로는 상기 비교 주파수 신호 및 상기 제 2 내부 분주 회로의 출력 신호를 수신하고, 상기 제 1 내부 분주 회로와 상기 제 2 내부 분주 회로가 동시에 카운팅 되는 동안은 상기 제 1 선택 신호를 제 1 레벨로서 출력하고, 상기 제 1 내부 분주 회로만이 카운팅 되는 동안은 상기 제 1 선택 신호를 제 2 레벨로서 출력한다.
상기 제 1 내부 분주 회로 및 상기 제 2 내부 분주 회로는 동일한 카운팅 주기를 가지며 제 2 내부 분주 회로의 카운팅 동작 시간이 제 1 내부 분주 회로의 카운팅 동작 시간보다 짧은 것을 특징으로 한다.
상기 제 1 내부 분주 회로 및 상기 제 2 내부 분주 회로는 상기 제 1 내부 분주 회로의 분주비에 대한 상기 제 2 내부 분주 회로의 분주비의 비가 0 보다 같거나 크고 1 미만인 것을 특징으로 한다.
상기 제 3 분주 회로 및 상기 제 1 내부 분주 회로는 동일한 분주비를 가지며 상기 제 2 선택 신호는 상기 제 1 레벨 또는 상기 제 2 레벨을 불규칙적으로 가지는 것을 특징으로 한다.
상기 선택 신호는 2비트 신호이고, 상기 제 1 및 상기 제 2 선택 신호는 각각 1 비트 신호로서 상기 제 1 및 제 2 선택 신호가 더해져서 상기 선택 신호가 되는 것을 특징으로 한다.
상기 시그마 델타 모듈레이터는 상기 시그마 델타 모듈레이터 내부의 누산기의 사이즈가 F 로 표시되며, K/F 값과 상기 제 1 분주 회로의 분주비에 대한 상기 제 2 분주 회로의 분주비의 비를 더한 값이 0 보다 같거나 크고 1보다 작은 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 양자화 잡음을 줄이면서도 원하는 범위의 출력 주파수 신호를 발생하는 방법은, 프랙셔널-N 주파수 합성 회로에 있어서, (a)발진 주파수 신호를 R 분주하고 상기 R 분주 된 발진 주파수 신호를 다시 D 분주하여 기준 주파수 신호를 출력하는 단계, (b)소정의 피드백 주파수 신호를 수신하고 선택 신호에 응답하여 상기 피드백 주파수 신호를 다양한 분주비로 분주 하는 단계, (c)상기 (b) 단계의 분주된 신호를 수신하고 분주하여 상기 기준 주파수 신호와 비교되는 비교 주파수 신호 및 상기 선택 신호를 발생하기 위한 1 비트의 제 1 선택 신호를 발생하는 단계, (d)외부에서 제어되는 소정의 값 K를 수신하고 상기 비교 주파수 신호에 응답하여 상기 선택 신호를 발생하기 위한 1 비트의 제 2 선택 신호를 발생하는 단계 및 (e)상기 제 1 선택 신호 및 상기 제 2 선택 신호를 합성하여 상기 선택 신호를 발생하는 단계를 구비하는 것을 특징으로 한다.
상기 (c) 단계는 (c1)상기(b) 단계의 분주된 신호를 D 분주하여 상기 비교 주파수 신호를 발생하는 단계, (c2)상기 (b) 단계의 분주된 신호를 C 분주하는 단계, (c3) 상기 비교 주파수 신호와 상기 (c2) 단계의 출력 신호를 수신하여 상기 제 1 선택 신호를 제 1 레벨 또는 제 2 레벨로 발생하는 단계를 구비하는 것을 특징으로 한다.
좀더 설명하면, 상기 (c3) 단계는 상기 비교 주파수 신호 및 상기 (c2) 단계 출력 신호를 수신하고, 상기 (c1) 단계 동작과 상기 (c2) 단계 동작이 동시에 수행되는 동안은 상기 제 1 선택 신호를 제 1 레벨로서 출력하고, 상기 (c1) 단계 동작만이 수행되는 동안은 상기 제 1 선택 신호를 제 2 레벨로서 출력하는 것을 특징으로 한다.
상기 C 및 D는 C/D가 0 보다 같거나 크고 1 미만이며 상기 제 2 선택 신호는 상기 제 1 레벨 또는 상기 제 2 레벨을 불규칙적으로 가지는 것을 특징으로 한다. 상기 선택 신호는 2비트 신호로서 상기 (b) 단계의 다양한 분주비를 선택하는 신호인 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명에 따른 프랙셔널-N 주파수 합성 회로의 구조를 나타내는 블록도이다.
도 2를 참조하면, 프랙셔널-N 주파수 합성 회로는 제 1 분주 회로(210), 제 2 분주 회로(220) 및 분주비 제어 회로(230)를 구비한다.
제 1 분주 회로(210)는 발진 주파수 신호(FOSC)를 수신하여 분주 한다. 제 2 분주 회로(220)는 소정의 피드백 주파수 신호(FVCO)를 수신하고 선택 신호(SEL)에 응답하여 피드백 주파수 신호(FVCO)를 다양한 분주비로 분주 한다.
분주비 제어 회로(230)는 제 1 분주 회로(210)의 출력 신호 및 제 2 분주 회로(220)의 출력 신호를 수신하여 분주하고, 발진 주파수 신호(FOSC)가 분주된 기준 주파수 신호(FR), 기준 주파수 신호(FR)와 비교되는 비교 주파수 신호(FP) 및 제 2 분주 회로(220)의 분주비를 선택하는 선택 신호(SEL)를 발생한다.
분주비 제어 회로(230)는 제 3 분주 회로(240), 내부 분주비 제어 회로(250), 시그마 델타 모듈레이터(260) 및 합성회로(270)를 구비한다.
제 3 분주 회로(240)는 제 1 분주 회로(210)의 출력을 수신하고 분주하여 기준 주파수 신호(FR)를 발생한다. 내부 분주비 제어 회로(250)는 제 2 분주회로(220)의 출력을 수신하여 비교 주파수 신호(FP) 및 선택 신호(SEL)를 발생하기 위한 1 비트의 제 1 선택 신호(SEL1)를 발생한다.
바람직하기로는, 내부 분주비 제어 회로(250)는 제 1 내부 분주 회로(275), 제 2 내부 분주 회로(280) 및 모듈러스 컨트롤 회로(285)를 구비한다.
제 1 내부 분주 회로(275)는 제 2 분주 회로(220)의 출력 신호를 수신하고 분주하여 비교 주파수 신호(FP)를 발생한다. 제 2 내부 분주 회로(280)는 제 2 분주 회로(220)의 출력 신호를 수신하고 분주 한다.
제 3 분주 회로(240) 및 제 1 내부 분주 회로(275)는 동일한 분주비를 가진다. 제 1 내부 분주 회로(275) 및 제 2 내부 분주 회로(280)는 동일한 카운팅 주기를 가지며 제 2 내부 분주 회로(280)의 카운팅 동작 시간이 제 1 내부 분주 회로(275)의 카운팅 동작 시간보다 짧다.
또한 제 1 내부 분주 회로(275) 및 제 2 내부 분주 회로(280)는 제 1 내부 분주 회로(275)의 분주비에 대한 제 2 내부 분주 회로(280)의 분주비의 비가 0 보다 같거나 크고 1 미만이다.
모듈러스 컨트롤 회로(285)는 비교 주파수 신호(FP) 및 제 2 내부 분주 회로(280)의 출력 신호를 수신하고, 제 1 내부 분주 회로(275)와 제 2 내부 분주 회로(280)가 동시에 카운팅 되는 동안은 제 1 선택 신호(SEL1)를 제 1 레벨로서 출력하고, 제 1 내부 분주 회로(275)만이 카운팅 되는 동안은 제 1 선택 신호(SEL1)를 제 2 레벨로서 출력한다.
시그마 델타 모듈레이터(260)는 외부에서 제어되는 소정의 값 K를 수신하고비교 주파수 신호(FP)에 응답하여 선택 신호(SEL)를 발생하기 위한 1 비트의 제 2 선택 신호(SEL2)를 발생한다. 제 2 선택 신호(SEL2)는 제 1 레벨 또는 제 2 레벨을 불규칙적으로 가진다.
시그마 델타 모듈레이터(260)는 시그마 델타 모듈레이터(260) 내부의 누산기의 사이즈가 F 로 표시되며, K/F 값과 제 1 분주 회로(210)의 분주비에 대한 제 2 분주 회로(220)의 분주비의 비를 더한 값이 0 보다 같거나 크고 1보다 작다.
합성 회로(270)는 제 1 선택 신호(SEL1) 및 제 2 선택 신호(SEL2)를 합성하여 선택 신호(SEL)를 발생한다. 선택 신호(SEL)는 2비트 신호로서 제 2 분주 회로(220)의 다양한 분주비를 선택하는 신호이다.
이하 도 2를 참조하여 본 발명의 제 1 실시예에 따른 프랙셔널-N 주파수 합성 회로의 동작이 상세히 설명된다.
제 1 분주 회로(210)는 발진 주파수 신호(FOSC)를 수신하여 R 분주 한다. R은 자연수이다. 제 2 분주 회로(220)는 소정의 피드백 주파수 신호(FVCO)를 수신하고 선택 신호(SEL)에 응답하여 피드백 주파수 신호(FVCO)를 다양한 분주비로 분주 한다. 피드백 주파수 신호(FVCO)는 주파수 합성 회로(270)의 출력 주파수 신호가 피드백 된 것이다.
제 2 분주 회로(220)는 피드백 주파수 신호(FVCO)를 N 분주, N+1 분주, N+2 분주 한다. 선택 신호(SEL)는 2 비트의 신호로서 제 2 분주 회로(220)의 3가지 분주비 중 하나를 선택한다. 선택 신호(SEL)에 대해서는 후술된다.
분주비 제어 회로(230)는 제 1 분주 회로(210)의 출력 신호 및 제 2 분주 회로(220)의 출력 신호를 수신하여 분주한다. 그리고 발진 주파수 신호(FOSC)가 분주된 기준 주파수 신호(FR), 기준 주파수 신호(FR)와 비교되는 비교 주파수 신호(FP) 및 제 2 분주 회로(220)의 분주비를 선택하는 선택 신호(SEL)를 발생한다.
분주비 제어 회로(230)는 제 3 분주 회로(240), 내부 분주비 제어 회로(250), 시그마 델타 모듈레이터(260) 및 합성 회로(270)를 구비한다.
제 3 분주 회로(240)는 제 1 분주 회로(210)의 출력을 수신하고 분주하여 기준 주파수 신호(FR)를 발생한다. 제 3 분주 회로(240)는 후술하는 제 1 내부 분주 회로(275)와 동일한 분주비를 가진다. 기준 주파수 신호(FR)는 비교 주파수 신호(FP)가 동기 되는 주파수이다.
내부 분주비 제어 회로(250)는 제 2 분주 회로(220)의 출력을 수신하여 비교 주파수 신호(FP) 및 선택 신호(SEL)를 발생하기 위한 1 비트의 제 1 선택 신호(SEL1)를 발생한다.
내부 분주비 제어 회로(250)는 피드백 주파수 신호(FVCO)가 발진 주파수 신호(FOSC)의 소수 배의 주파수를 가지도록 하기 위한 제 1 선택 신호(SEL1)를 발생한다. 내부 분주비 제어 회로(250)에서 발생되는 제 1 선택 신호(SEL1)와 시그마 델타 모듈레이터(260)에서 발생되는 제 2 선택 신호(SEL2)는 제 2 분주 회로(220)의 분주비를 선택하기 위한 선택 신호(SEL)를 발생시킨다.
즉, 제 1 선택 신호(SEL1)와 제 2 선택 신호(SEL2)는 합성 회로(270)에 의하여 더해져서 선택 신호(SEL)로서 발생된다. 제 1 선택 신호(SEL1)는 1 비트 신호로서 제 1 레벨과 제 2 레벨을 규칙적으로 가진다. 여기서 제 1 레벨은 하이 레벨이고 제 2 레벨은 로우 레벨이다. 그러나 제 1 레벨을 로우 레벨로 하고 제 2 레벨을 하이 레벨로 할 수 있음은 당연하다.
제 1 선택 신호(SEL1)를 발생하는 내부 분주비 제어 회로(250)는 제 1 내부 분주 회로(275), 제 2 내부 분주 회로(280) 및 모듈러스 컨트롤 회로(285)를 구비한다.
제 1 내부 분주 회로(275)는 제 2 분주 회로(220)의 출력 신호를 수신하고 D 분주하여 비교 주파수 신호(FP)를 발생한다. D는 자연수이다. 제 2 내부 분주 회로(280)는 제 2 분주 회로(220)의 출력 신호를 수신하고 C 분주 한다. C는 자연수이다.
제 1 내부 분주 회로(275)의 분주비에 대한 제 2 내부 분주 회로(280)의 분주비의 비인 C/D는 0 보다 같거나 크고 1 미만이다. 즉, D가 C 보다 크다.
D 분주 한다는 것은 D를 카운팅 하는 것과 동일하다. 제 1 내부 분주 회로(275) 및 제 2 내부 분주 회로(280)는 동일한 카운팅 주기를 가진다. 따라서 제 1 내부 분주 회로(275) 및 제 2 내부 분주 회로(280)는 동시에 카운팅을 시작하고 동시에 리셋된다. 그러나 제 2 내부 분주 회로(280)의 카운팅 동작 시간이 제 1 내부 분주 회로(275)의 카운팅 동작 시간보다 짧다.
즉, 제 1 내부 분주 회로(275)와 제 2 내부 분주 회로(280)는 동시에 카운팅을 시작한다. 제 1 내부 분주 회로(275)와 제 2 내부 분주 회로(280)가 함께 카운팅 동작을 수행하다가 D가 C 보다 크므로 제 2 내부 분주 회로(280)는 카운팅 동작을 먼저 멈춘다. 그리고 제 1 내부 분주 회로(275)의 카운팅 동작이 멈추면 제 1내부 분주 회로(275) 및 제 2 내부 분주 회로(280)는 동시에 리셋 되고 다시 카운팅 동작을 시작한다.
제 2 내부 분주 회로(280)는 제 1 내부 분주 회로(275)와 동시에 카운팅을 시작한 후 먼저 정지되고 제 1 내부 분주 회로가 정지될 때까지 기다렸다가 제 1 내부 분주 회로(275)와 동시에 리셋 되는 것이다.
모듈러스 컨트롤 회로(285)는 비교 주파수 신호(FP) 및 제 2 내부 분주 회로(280)의 출력 신호를 수신한다. 그리고, 제 1 내부 분주 회로(275)와 제 2 내부 분주 회로(280)가 동시에 카운팅 되는 동안은 제 1 선택 신호(SEL1)를 제 1 레벨, 즉 하이 레벨로서 출력하고, 제 1 내부 분주 회로(275)만이 카운팅 되는 동안은 제 1 선택 신호(SEL1)를 제 2 레벨, 즉 로우 레벨로서 출력한다.
다시 설명하면, 제 2 내부 분주 회로(280)가 C를 카운팅 하고 동시에 제 1 내부 분주 회로(275)가 D를 카운팅 하는 동안은 제 1 선택 신호(SEL1)는 하이 레벨로서 출력된다. 그리고 제 2 내부 분주 회로(280)가 카운팅 동작을 멈추고 제 1 내부 분주 회로(275)만이 D를 카운팅하는 동안에는 제 1 선택 신호(SEL1)는 로우 레벨로서 발생된다.
시그마 델타 모듈레이터(260)는 외부에서 제어되는 소정의 값 K를 수신하고 비교 주파수 신호(FP)에 응답하여 선택 신호(SEL)를 발생하기 위한 1 비트의 제 2 선택 신호(SEL2)를 발생한다.
시그마 델타 모듈레이터(260)는 내부에 누산기(미도시)를 구비하며 누산기의 사이즈가 부분 모듈 F로 표시된다. 부분 모듈은 무차원의 양(dimensionlessquantity)이다.
제 2 선택 신호(SEL2)는 K/F 값에 응답하여 하이 레벨 또는 로우 레벨로 발생된다. 시그마 델타 모듈레이터(260)로 입력되는 K 값의 레벨이 불규칙하므로 제 2 선택 신호(SEL2)는 하이 레벨 또는 로우 레벨을 불규칙적으로 가진다.
본 발명에서는 K/F 값과 제 1 분주 회로(210)의 분주비에 대한 제 2 분주 회로(220)의 분주비의 비인 C/D 값을 더한 값이 0 보다 같거나 크고 1보다 작다. 예컨대, C/D가 0.5라면 K/F는 0보다 크고 0.5 보다 작게된다. 즉, C/D 가 0.5라면 K 값은 F 값의 50 % 이내에 존재하면 되는 것이다.
합성 회로(270)는 제 1 선택 신호(SEL1) 및 제 2 선택 신호(SEL2)를 합성하여 선택 신호(SEL)를 발생한다. 제 1 선택 신호(SEL1)는 하이 레벨과 로우 레벨이 규칙적으로 발생되고 제 2 선택 신호(SEL2)는 하이 레벨과 로우 레벨이 불규칙적으로 발생된다.
하이 레벨을 1로 표시하고 로우 레벨을 0으로 표시하여 선택 신호(SEL)가 제 2 분주 회로(220)의 분주비를 선택하는 과정을 설명한다.
제 1 선택 신호(SEL1)가 1이고 제 2 선택 신호(SEL2)도 1 이면 선택 신호(SEL)는 11이 된다. 제 1 선택 신호(SEL1)가 0이고 제 2 선택 신호(SEL2)가 1 이면 선택 신호(SEL)는 01이 된다. 제 1 선택 신호(SEL1)가 1이고 제 2 선택 신호(SEL2)가 0 이면 선택 신호(SEL)는 10이 된다. 제 1 선택 신호(SEL1)가 0이고 제 2 선택 신호(SEL2)도 0 이면 선택 신호(SEL)는 00이 된다.
선택 신호(SEL)가 11이면 제 2 분주 회로(220)의 분주비를 N 분주로 선택한다. 선택 신호(SEL)가 10 이거나 01이면 제 2 분주 회로(220)의 분주비를 N+1 분주로 선택한다. 선택 신호(SEL)가 00이면 제 2 분주 회로(220)의 분주비를 N+2 분주로 선택한다.
이와 같은 구조를 가지는 프랙셔널-N 주파수 합성 회로(200)의 분주비 식을 설명한다.
FR = FOSC / R*D
∴ FVCO = FOSC*(N*D +C) / R*C = FOSC*(N + C/D) / R
수학식 2에서 알 수 있는 것과 같이 피드백 주파수 신호(FVCO)는 발진 주파수 신호(FOSC)의 (N + C/D) 배로서 표현될 수 있다.
예를 들어, N = M + .f, R=1, D=2, C=1 인 경우,
FVCO = FOSC*(M + .f + C/D) 가 된다.
여기서 M은 자연수이고, .f는 소수를 의미한다. .f는 시그마 델타 모듈레이터(260)로 입력되는 K 값과 부분 모듈 F 값의 비인 K/F로 표시된다. 즉, .f = K/F 이다.
C/D가 1/2 이므로 .f가 0 내지 0.5 의 범위에 있다면 피드백 주파수 신호(FVCO)는 발진 주파수 신호(FOSC)의 소수 배로 표현될 수 있다. 다시 설명하면, 프랙셔널-N 주파수 합성 회로(200)는 시그마 델타 모듈레이터(260)로 입력되는 K 값이 F값의 50 % 이내이더라도 출력 주파수 신호를 원하는 범위로 출력할 수 있다. 따라서 본 발명의 프랙셔널-N 주파수 합성 회로(200)는 양자화 레벨을 1 로 하여 양자화 잡음을 줄이면서도 출력 주파수 신호를 원하는 범위로 발생시킬 수 있다.
종래에는 양자화 레벨이 1인 경우 K 값이 F 값의 약 80%정도밖에 되지 않아 원하는 주파수 범위를 가지는 출력 주파수 신호를 발생 할 수 없는 문제점이 있다. 따라서 양자화 레벨을 2로 하면 K값의 범위가 2 배가 되므로 원하는 주파수 범위를 가지는 출력 주파수 신호를 발생하도록 한다. 그러나 양자화 레벨을 2로 하면 양자화 잡음이 증가되는 문제가 발생된다.
본 발명에서는 도 2의 구성을 가지는 프랙셔널-N 주파수 합성 회로(200)를 이용하여 양자화 레벨을 1로 하여 양자화 잡음을 줄이면서도 원하는 주파수 범위를 가지는 출력 주파수 신호를 발생할 수 있다.
즉, C/D 값을 0에서 1 사이의 일정한 값으로 설정하고 K/F 값, 다시 말하면 .f 값을 조절하여 출력 주파수 신호가 발진 주파수 신호(FOSC)의 소수 배가 되도록 조정할 수 있다. C/D 값은 반드시 1/2 일 필요는 없으며 1/3, 1/4 등 O 보다 크고 1 미만이면 된다. K/F 값과 C/D 값의 합을 0보다 크고 1 보다 작게 하여 출력 주파수 신호를 발진 주파수 신호(FOSC)의 소수 배가 되도록 할 수 있다.
도 3은 도 2의 시그마 델타 모듈레이터의 출력 스펙트럼을 나타내는 도면이다.
도 3은 시그마 델타 모듈레이터가 10MHz로 동작될 경우이다. 도 3의 잡음 셰이핑(noise shaping) 스펙트럼은 종래의 시그마 델타 모듈레이터의 스펙트럼과 동일한 형태이다. 그러나 양자화 잡음이 1이기 때문에 전체적으로 잡음이 약 6dB 정도 감소된 결과를 보이고 있다.
도 4(a)는 종래의 프랙셔널-N 주파수 합성기의 피드백 주파수 신호의 잡음 스펙트럼을 나타내는 도면이다.
도 4(b)는 본 발명의 프랙셔널-N 주파수 합성기의 피드백 주파수 신호의 잡음 스펙트럼을 나타내는 도면이다.
도 4(a)의 음의 기울기를 가지는 직선은 피드백 주파수 신호의 잡음 레벨을 나타낸다. 도 4(a)에서는 피드백 주파수 신호의 잡음 곡선이 피드백 주파수 신호의 잡음 레벨을 나타내는 직선을 초과하고 있다. 이는 잡음이 큰 것을 나타내는 것이다.
도 4(b)의 본 발명에 따른 피드백 주파수 신호의 잡음 곡선은 피드백 주파수 신호의 잡음 레벨을 나타내는 직선을 초과하지 않는다. 이는 잡음이 감소된 것을 나타내는 것이다.
도 5는 서로 다른 양자화 레벨에 따른 시그마 델타 모듈레이터의 출력 스펙트럼을 나타낸 것이다.
양자화 레벨 A가 2 인 경우 보다 양자화 레벨 A가 1 인 경우가 잡음 면에서 약 6dB 감소된 것을 알 수 있다.
도 2를 참조하여 본 발명의 제 2 실시예에 따른 프랙셔널-N 주파수 합성 회로를 설명한다.
본 발명의 제 2 실시예에 따른 프랙셔널-N 주파수 합성 회로는 제 1 분주 회로(210), 제 2 분주 회로(220), 분주비 제어 회로(225) 및 시그마 델타 모듈레이터(260)를 구비한다.
제 1 분주 회로(210)는 발진 주파수 신호(FOSC)를 수신하여 R분주 한다. 제 2 분주 회로(220)는 소정의 피드백 주파수 신호(FVCO)를 수신하고 선택 신호(SEL)에 응답하여 피드백 주파수 신호(FVCO)를 다양한 분주비로 분주한다. 피드백 주파수 신호(FVCO)는 프랙셔널-N 주파수 합성 회로(270)의 출력 주파수 신호가 피드백 되는 신호이다. 제 2 분주 회로(220)는 N 분주, N+1 분주, N+2 분주 중 하나의 분주비로 피드백 주파수 신호(FVCO)를 분주한다.
분주비 제어 회로(225)는 제 1 분주 회로(210)의 출력 신호 및 제 2 분주 회로(220)의 출력 신호를 수신하여 분주하고, 발진 주파수 신호(FOSC)가 분주된 기준 주파수 신호(FVCO), 기준 주파수 신호(FVCO)와 비교되는 비교 주파수 신호(FP) 및 제 2 분주 회로(220)의 분주비를 선택하는 선택 신호(SEL)를 발생하는 제 1 선택 신호(SEL1)를 발생한다.
분주비 제어 회로(225)는 제 3 분주 회로(240) 및 내부 분주비 제어 회로(225)를 구비한다. 제 3 분주 회로(240)는 제 1 분주 회로(210)의 출력을 수신하고 D 분주하여 기준 주파수 신호(FVCO)를 발생한다.
내부 분주비 제어 회로(225)는 제 2 분주 회로(220)의 출력을 수신하여 비교 주파수 신호(FP) 및 선택 신호(SEL)를 발생하기 위한 제 1 선택 신호(SEL1)를 발생한다.
좀더 설명하면, 내부 분주비 제어 회로(225)는 제 1 내부 분주 회로(275),제 2 내부 분주 회로(280) 및 모듈러스 컨트롤 회로(285)를 구비한다.
제 1 내부 분주 회로(275)는 제 2 분주 회로(220)의 출력 신호를 수신하고 D 분주하여 비교 주파수 신호(FP)를 발생한다. 제 3 분주 회로(240) 및 제 1 내부 분주 회로(275)는 동일한 분주비를 가진다.
제 2 내부 분주 회로(280)는 제 2 분주 회로(220)의 출력 신호를 수신하고 C 분주 한다. 제 1 내부 분주 회로(275) 및 제 2 내부 분주 회로(280)는 동일한 카운팅 주기를 가지며, 제 2 내부 분주 회로(280)의 카운팅 동작 시간이 제 1 내부 분주 회로(275)의 카운팅 동작 시간보다 짧다.
제 1 내부 분주 회로(275) 및 제 2 내부 분주 회로(280)는 제 1 내부 분주 회로(275)의 분주비에 대한 제 2 내부 분주 회로(280)의 분주비의 비가 0 보다 같거나 크고 1 미만이다. 즉, C/D 값이 0 보다 같거나 크고 1 미만이다.
모듈러스 컨트롤 회로(285)는 비교 주파수 신호(FP) 및 제 2 내부 분주 회로(280)의 출력 신호를 수신하고, 제 1 내부 분주 회로(275)와 제 2 내부 분주 회로(280)가 동시에 카운팅 되는 동안은 제 1 선택 신호(SEL1)를 제 1 레벨로서 출력하고, 제 1 내부 분주 회로(275)만이 카운팅 되는 동안은 제 1 선택 신호(SEL1)를 제 2 레벨로서 출력한다. 제 1 선택 신호(SEL1)는 1 비트 신호이다.
시그마 델타 모듈레이터(260)는 외부에서 제어되는 소정의 값 K를 수신하고 비교 주파수 신호(FP)에 응답하여 선택 신호(SEL)를 발생하기 위한 제 2 선택 신호(SEL2)를 발생한다. 제 2 선택 신호(SEL2)는 제 1 레벨 또는 제 2 레벨을 불규칙적으로 가진다.
시그마 델타 모듈레이터(260)는 시그마 델타 모듈레이터(260) 내부의 누산기(미도시)의 사이즈가 F 로 표시되며, K/F 값과 제 1 분주 회로(210)의 분주비에 대한 제 2 분주 회로(220)의 분주비의 비, 즉, C/D 를 더한 값이 0 보다 같거나 크고 1보다 작다.
선택 신호(SEL)는 2비트 신호이고, 제 1 및 제 2 선택 신호(SEL2)는 각각 1 비트 신호로서 제 1 및 제 2 선택 신호(SEL2)가 더해져서 선택 신호(SEL)가 된다.
제 2 실시예에 따른 프랙셔널-N 주파수 합성 회로(270)의 분주비 제어 회로(225)는 시그마 델타 모듈레이터(260)와 합성 회로(270)를 구비하지 않는다는 점에서 제 1 실시예에 따른 프랙셔널-N 주파수 합성 회로(270)의 분주비 제어 회로(225)와 차이가 있다. 그러나 제 2 실시예에 따른 프랙셔널-N 주파수 합성 회로(270)의 동작은 제 1 실시예에 따른 프랙셔널-N 주파수 합성 회로(270)의 동작과 유사하므로 동작에 대한 상세한 설명은 생략한다.
도 6은 본 발명의 다른 기술적 과제를 달성하기 위한 양자화 잡음을 줄이면서도 원하는 범위의 출력 주파수 신호를 발생하는 방법을 나타내는 플로우 차트이다.
도 7은 도 6의 630 단계를 상세히 나타낸 플로우 차트이다.
본 발명에 따른 양자화 잡음을 줄이면서도 원하는 범위의 출력 주파수 신호를 발생하는 방법(600)은 도 2의 프랙셔널-N 주파수 합성 회로(200)의 동작 방법과 유사하다.
먼저, 발진 주파수 신호를 R 분주하고 상기 R 분주 된 발진 주파수 신호를다시 D 분주하여 기준 주파수 신호를 출력한다(610 단계). 발진 주파수 신호는 주파수 합성 회로의 오실레이터(미도시)에서 발생되는 주파수 신호이다.
소정의 피드백 주파수 신호를 수신하고 선택 신호에 응답하여 상기 피드백 주파수 신호를 다양한 분주비로 분주 한다.(620 단계)
피드백 주파수 신호는 주파수 합성 회로의 출력 주파수 신호가 피드백 되는 주파수 신호이다. 그리고 선택 신호는 피드백 주파수 신호를 N 분주 할 것인지, N+1 분주 할 것인지, N+2 분주 할 것인지를 결정한다. 선택 신호는 2 비트 신호이다.
선택 신호는 후술하는 제 1 선택 신호와 제 2 선택 신호에 의하여 발생된다.
상기 620 단계의 분주된 신호를 수신하고 분주하여 상기 기준 주파수 신호와 비교되는 비교 주파수 신호 및 상기 선택 신호를 발생하기 위한 1 비트의 제 1 선택 신호를 발생한다(630 단계).
좀더 상세히 630 단계를 설명한다. 상기 620 단계의 분주된 신호를 D 분주하여 상기 비교 주파수 신호를 발생한다(710 단계). 비교 주파수 신호는 기준 주파수 신호와 비교되고 기준 주파수 신호에 동기되는 신호이다.
상기 620 단계의 분주된 신호를 C 분주 한다(720 단계). 그리고 상기 비교 주파수 신호와 상기 720 단계의 출력 신호를 수신하여 상기 제 1 선택 신호를 제 1 레벨 또는 제 2 레벨로 발생한다(730 단계)
다시 설명하면, 730 단계는 상기 비교 주파수 신호 및 상기 620 단계의 분주된 신호를 C 분주한 신호를 수신한다. 상기 710 단계의 D 분주 동작과 상기 720 단계의 C 분주 동작이 동시에 수행되는 동안은 상기 제 1 선택 신호를 제 1 레벨로서 출력한다. 그리고, 상기 710 단계의 D 분주 동작만이 수행되는 동안은 상기 제 1 선택 신호를 제 2 레벨로서 출력한다.
여기서 제 1 레벨은 하이 레벨, 제 2 레벨은 로우 레벨인 것으로 한다. 그러나 제 1 레벨을 로우 레벨, 제 2 레벨을 하이 레벨로 할 수 있음은 당연하다.
상기 710 단계의 D 분주 동작과 상기 720 단계의 C 분주 동작은 동일한 동작 주기를 가진다. 그러나, 상기 C 및 D는 C/D가 0 보다 같거나 크고 1 미만인 관계를 가진다.
따라서, 상기 710 단계의 D 분주 동작과 상기 720 단계의 C 분주 동작은 동시에 시작되지만 C 분주 동작이 먼저 끝나고 D 분주 동작이 나중에 끝난다. D 분주 동작이 끝나면 C 분주 동작과 D 분주 동작은 동시에 다시 시작된다.
제 1 선택 신호는 C 분주 동작 시간과 D 분주 동작 시간에 의하여 제어되므로 하이 레벨과 로우 레벨을 규칙적으로 가진다.
외부에서 제어되는 소정의 값 K를 수신하고 상기 비교 주파수 신호에 응답하여 상기 선택 신호를 발생하기 위한 1 비트의 제 2 선택 신호를 발생한다(640 단계). 시그마 델타 모듈레이터는 내부에 누산기를 구비하여 누산기의 사이즈를 F 로 표시할 수 있다.
시그마 델타 모듈레이터는 소정의 K 값을 수신하고 K/F 값을 이용하여 제 2 선택 신호를 발생한다. 상기 제 2 선택 신호는 상기 제 1 레벨 또는 상기 제 2 레벨을 불규칙적으로 가진다. 이와 같은 동작에 대해서는 도 2의 프랙셔널-N 주파수합성 회로(200)의 동작 설명시 설명하였으므로 상세한 설명은 생략한다.
상기 제 1 선택 신호 및 상기 제 2 선택 신호를 합성하여 상기 선택 신호를 발생한다(650 단계). 상기 선택 신호는 2비트 신호로서 상기 (b) 단계의 다양한 분주비를 선택한다. 제 2 선택 신호가 하이 레벨 또는 로우 레벨을 불규칙적으로 가지므로 제 1 선택 신호와 제 2 선택 신호를 합성한 신호인 선택 신호도 하이 레벨 또는 로우 레벨을 불규칙적으로 가진다.
제 1 선택 신호가 1 비트로서 0 또는 1을 가질 수 있고, 제 2 선택 신호가 1 비트로서 0 또는 1을 가질 수 있다. 따라서, 선택 신호는 2 비트로서 00, 01, 10, 11 중 하나를 가질 수 있다. 선택 신호의 논리 값에 따라 상기 (b) 단계의 다양한 분주비가 선택된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 프랙셔널-N 주파수 합성 회로 및 주파수 발생 방법은 양자화 레벨을 1로 하여 양자화 잡음을 줄이면서도 원하는 주파수 범위를 가지는 출력 주파수 신호를 발생할 수 있는 장점이 있다.
Claims (24)
- 발진 주파수 신호를 수신하여 분주 하는 제 1 분주 회로 ;소정의 피드백 주파수 신호를 수신하고 선택 신호에 응답하여 상기 피드백 주파수 신호를 다양한 분주비로 분주 하는 제 2 분주 회로 ; 및상기 제 1 분주 회로의 출력 신호 및 상기 제 2 분주 회로의 출력 신호를 수신하여 분주하고, 상기 발진 주파수 신호가 분주된 기준 주파수 신호, 상기 제2 기준 주파수 신호와 비교되는 비교 주파수 신호 및 상기 제 2 분주 회로의 분주비를 선택하는 상기 선택 신호를 발생하는 분주비 제어 회로를 구비하는 것을 특징으로 하는 주파수 합성 회로.
- 제 1항에 있어서, 상기 분주비 제어 회로는,상기 제 1 분주 회로의 출력을 수신하고 분주하여 상기 기준 주파수 신호를 발생하는 제 3 분주 회로 ;상기 제 2 분주 회로의 출력을 수신하여 상기 비교 주파수 신호 및 상기 선택 신호를 발생하기 위한 1 비트의 제 1 선택 신호를 발생하는 내부 분주비 제어 회로 ;외부에서 제어되는 소정의 값 K를 수신하고 상기 비교 주파수 신호에 응답하여 상기 선택 신호를 발생하기 위한 1 비트의 제 2 선택 신호를 발생하는 시그마델타 모듈레이터 ; 및상기 제 1 선택 신호 및 상기 제 2 선택 신호를 합성하여 상기 선택 신호를 발생하는 합성 회로를 구비하는 것을 특징으로 하는 주파수 합성 회로.
- 제 2항에 있어서, 상기 내부 분주비 제어 회로는,상기 제 2 분주 회로의 출력 신호를 수신하고 분주하여 상기 비교 주파수 신호를 발생하는 제 1 내부 분주 회로 ;상기 제 2 분주 회로의 출력 신호를 수신하고 분주 하는 제 2 내부 분주 회로 ; 및상기 비교 주파수 신호 및 상기 제 2 내부 분주 회로의 출력 신호를 수신하고, 상기 제 1 내부 분주 회로와 상기 제 2 내부 분주 회로가 동시에 카운팅 되는 동안은 상기 제 1 선택 신호를 제 1 레벨로서 출력하고, 상기 제 1 내부 분주 회로만이 카운팅 되는 동안은 상기 제 1 선택 신호를 제 2 레벨로서 출력하는 모듈러스 컨트롤 회로를 구비하는 것을 특징으로 하는 주파수 합성 회로.
- 제 3항에 있어서, 상기 제 3 분주 회로 및 상기 제 1 내부 분주 회로는,동일한 분주비를 가지는 것을 특징으로 하는 주파수 합성 회로.
- 제 3항에 있어서, 상기 제 1 내부 분주 회로 및 상기 제 2 내부 분주 회로는,동일한 카운팅 주기를 가지며 상기 제 2 내부 분주 회로의 카운팅 동작 시간이 상기 제 1 내부 분주 회로의 카운팅 동작 시간보다 짧은 것을 특징으로 하는 주파수 합성 회로.
- 제 3항에 있어서, 상기 제 1 내부 분주 회로 및 상기 제 2 내부 분주 회로는,제 1 내부 분주 회로의 분주비에 대한 제 2 내부 분주 회로의 분주비의 비가 0 보다 같거나 크고 1 미만인 것을 특징으로 하는 주파수 합성 회로.
- 제 2항에 있어서, 상기 제 2 선택 신호는,상기 제 1 레벨 또는 상기 제 2 레벨을 불규칙적으로 가지는 것을 특징으로 하는 주파수 합성 회로.
- 제 2항에 있어서, 상기 시그마 델타 모듈레이터는,상기 시그마 델타 모듈레이터 내부의 누산기의 사이즈가 F 로 표시되며, K/F 값과 상기 제 1 분주 회로의 분주비에 대한 상기 제 2 분주 회로의 분주비의 비를 더한 값이 0 보다 같거나 크고 1보다 작은 것을 특징으로 하는 주파수 합성 회로.
- 제 1항에 있어서, 상기 선택 신호는,2비트 신호로서 상기 제 2 분주 회로의 다양한 분주비를 선택하는 신호인 것을 특징으로 하는 주파수 합성 회로.
- 발진 주파수 신호를 수신하여 분주 하는 제 1 분주 회로 ;소정의 피드백 주파수 신호를 수신하고 선택 신호에 응답하여 상기 피드백 주파수 신호를 다양한 분주비로 분주 하는 제 2 분주 회로 ;상기 제 1 분주 회로의 출력 신호 및 상기 제 2 분주 회로의 출력 신호를 수신하여 분주하고, 상기 발진 주파수 신호가 분주된 기준 주파수 신호, 상기 제2 기준 주파수 신호와 비교되는 비교 주파수 신호 및 상기 제 2 분주 회로의 분주비를 선택하는 상기 선택 신호를 발생하는 제 1 선택 신호를 발생하는 분주비 제어 회로 ; 및외부에서 제어되는 소정의 값 K를 수신하고 상기 비교 주파수 신호에 응답하여 상기 선택 신호를 발생하기 위한 제 2 선택 신호를 발생하는 시그마 델타 모듈레이터를 구비하는 것을 특징으로 하는 주파수 합성 회로.
- 제 10항에 있어서, 상기 분주비 제어 회로는,상기 제 1 분주 회로의 출력을 수신하고 분주하여 상기 기준 주파수 신호를 발생하는 제 3 분주 회로 ; 및상기 제 2 분주 회로의 출력을 수신하여 상기 비교 주파수 신호 및 상기 선택 신호를 발생하기 위한 상기 제 1 선택 신호를 발생하는 내부 분주비 제어 회로를 구비하는 것을 특징으로 하는 주파수 합성 회로.
- 제 11항에 있어서, 상기 내부 분주비 제어 회로는,상기 제 2 분주 회로의 출력 신호를 수신하고 분주하여 상기 비교 주파수 신호를 발생하는 제 1 내부 분주 회로 ;상기 제 2 분주 회로의 출력 신호를 수신하고 분주 하는 제 2 내부 분주 회로 ; 및상기 비교 주파수 신호 및 상기 제 2 내부 분주 회로의 출력 신호를 수신하고, 상기 제 1 내부 분주 회로와 상기 제 2 내부 분주 회로가 동시에 카운팅 되는 동안은 상기 제 1 선택 신호를 제 1 레벨로서 출력하고, 상기 제 1 내부 분주 회로만이 카운팅 되는 동안은 상기 제 1 선택 신호를 제 2 레벨로서 출력하는 모듈러스 컨트롤 회로를 구비하는 것을 특징으로 하는 주파수 합성 회로.
- 제 12항에 있어서, 상기 제 1 내부 분주 회로 및 상기 제 2 내부 분주 회로는,동일한 카운팅 주기를 가지며 상기 제 2 내부 분주 회로의 카운팅 동작 시간이 상기 제 1 내부 분주 회로의 카운팅 동작 시간보다 짧은 것을 특징으로 하는 주파수 합성 회로.
- 제 12항에 있어서, 상기 제 1 내부 분주 회로 및 상기 제 2 내부 분주 회로는,상기 제 1 내부 분주 회로의 분주비에 대한 상기 제 2 내부 분주 회로의 분주비의 비가 0 보다 같거나 크고 1 미만인 것을 특징으로 하는 주파수 합성 회로.
- 제 12항에 있어서, 상기 제 3 분주 회로 및 상기 제 1 내부 분주 회로는,동일한 분주비를 가지는 것을 특징으로 하는 주파수 합성 회로.
- 제 10항에 있어서, 상기 제 2 선택 신호는,상기 제 1 레벨 또는 상기 제 2 레벨을 불규칙적으로 가지는 것을 특징으로 하는 주파수 합성 회로.
- 제 10항에 있어서,상기 선택 신호는 2비트 신호이고, 상기 제 1 및 상기 제 2 선택 신호는 각각 1 비트 신호로서,상기 제 1 및 제 2 선택 신호가 더해져서 상기 선택 신호가 되는 것을 특징으로 하는 주파수 합성 회로.
- 제 10항에 있어서, 상기 시그마 델타 모듈레이터는,상기 시그마 델타 모듈레이터 내부의 누산기의 사이즈가 F 로 표시되며, K/F 값과 상기 제 1 분주 회로의 분주비에 대한 상기 제 2 분주 회로의 분주비의 비를 더한 값이 0 보다 같거나 크고 1보다 작은 것을 특징으로 하는 주파수 합성 회로.
- 시그마 델타 모듈레이터를 구비하는 프랙셔널-N 주파수 합성 회로의 출력 주파수 신호 발생 방법에 있어서,(a)발진 주파수 신호를 R 분주하고 상기 R 분주 된 발진 주파수 신호를 다시 D 분주하여 기준 주파수 신호를 출력하는 단계 ;(b)소정의 피드백 주파수 신호를 수신하고 선택 신호에 응답하여 상기 피드백 주파수 신호를 다양한 분주비로 분주 하는 단계;(c)상기 (b) 단계의 분주된 신호를 수신하고 분주하여 상기 기준 주파수 신호와 비교되는 비교 주파수 신호 및 상기 선택 신호를 발생하기 위한 1 비트의 제 1 선택 신호를 발생하는 단계 ;(d)외부에서 제어되는 소정의 값 K를 수신하고 상기 비교 주파수 신호에 응답하여 상기 선택 신호를 발생하기 위한 1 비트의 제 2 선택 신호를 발생하는 단계 ; 및(e)상기 제 1 선택 신호 및 상기 제 2 선택 신호를 합성하여 상기 선택 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 양자화 잡음을 줄이면서도 원하는 범위의 출력 주파수 신호를 발생하는 방법.
- 제 19항에 있어서, 상기 (c) 단계는,(c1)상기(b) 단계의 분주된 신호를 D 분주하여 상기 비교 주파수 신호를 발생하는 단계 ;(c2)상기 (b) 단계의 분주된 신호를 C 분주하는 단계 ;(c3) 상기 비교 주파수 신호와 상기 (c2) 단계의 출력 신호를 수신하여 상기 제 1 선택 신호를 제 1 레벨 또는 제 2 레벨로 발생하는 단계를 구비하는 것을 특징으로 하는 양자화 잡음을 줄이면서도 원하는 범위의 출력 주파수 신호를 발생하는 방법.
- 제 20항에 있어서, 상기 (c3) 단계는,상기 비교 주파수 신호 및 상기 (c2) 단계 출력 신호를 수신하고, 상기 (c1) 단계 동작과 상기 (c2) 단계 동작이 동시에 수행되는 동안은 상기 제 1 선택 신호를 제 1 레벨로서 출력하고, 상기 (c1) 단계 동작만이 수행되는 동안은 상기 제 1 선택 신호를 제 2 레벨로서 출력하는 것을 특징으로 하는 양자화 잡음을 줄이면서도 원하는 범위의 출력 주파수 신호를 발생하는 방법.
- 제 20항에 있어서, 상기 C 및 D는,C/D가 0 보다 같거나 크고 1 미만인 것을 특징으로 하는 양자화 잡음을 줄이면서도 원하는 범위의 출력 주파수 신호를 발생하는 방법.
- 제 19항에 있어서, 상기 제 2 선택 신호는,상기 제 1 레벨 또는 상기 제 2 레벨을 불규칙적으로 가지는 것을 특징으로 하는 양자화 잡음을 줄이면서도 원하는 범위의 출력 주파수 신호를 발생하는 방법.
- 제 19항에 있어서, 상기 선택 신호는,2비트 신호로서 상기 (b) 단계의 다양한 분주비를 선택하는 신호인 것을 특징으로 하는 주파수 발생 회로.
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