CN116192128B - Σ-δ调制器、芯片及相位调整方法 - Google Patents
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Abstract
本发明公开了一种Σ‑Δ调制器、芯片及相位调整方法，相位调整电路包括：延时模块、比较器、选择器，延时模块用于对种子信号进行延迟输出延时信号；比较器用于对种子信号和延时信号进行比较输出比较信号；选择器用于基于比较信号对种子信号和低电平信号进行选择而输出选择信号。本发明的Σ‑Δ调制器、芯片及相位调整方法，通过使用比较器和选择器替代现有技术中的微分器，使得相位调整电路更简洁，输出结果更直接，使用这种电路结构来调整相位，计算更方便，使用更简单。
Description
技术领域
本发明是关于相位调整领域，特别是关于一种Σ-Δ调制器、芯片及相位调整方法。
背景技术
在锁相环中，通常使用Σ-Δ调制器（SDM）来调制分频比，从而实现相位和频率的调整。图1是一种带Seed（种子）相位调整功能的SDM的结构图示例。
在图1中，ΔSeed = Seed[n]–Seed[n-1]，Seed[n-1]为Seed[n]经过延迟模块Reg后的信号。种子相位调整电路部分是一个微分结构，只会一个周期有效，第二个周期后，ΔSeed就会立即归零。调整的相位ΔPsh =（ΔSeed/M）*360，M是模值，一般是2的幂次方，比如225，229。
在这个结构中，如果要对相位多次调整，必须要记住上次种子信号的设置值，这在实际应用中不是很方便。比如在很久之前设置了一个值，或者由不同的操作人员设置的，然后会导致后续的操作人员搞不清楚上次设置了什么值。另外，种子相位调整在数字设计实现时，如果还要考虑减法运算中的符号位问题（小的数值减大的数值将会得到一个负数），这会浪费资源，提高设计复杂度。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
本发明的目的在于提供一种Σ-Δ调制器、芯片及相位调整方法，其能够省略减法运算，简单直接，方便计算和操作。
为实现上述目的，本发明的实施例提供了一种相位调整电路，包括：延时模块、比较器以及选择器。
延时模块用于对种子信号进行延迟输出延时信号；比较器用于对种子信号和延时信号进行比较输出比较信号；选择器用于基于比较信号对种子信号和低电平信号进行选择而输出选择信号。
在本发明的一个或多个实施例中，所述选择器用于在种子信号和延时信号相等时基于比较信号控制输出低电平信号，在种子信号和延时信号不相等时基于比较信号控制输出种子信号。
本发明还公开了一种Σ-Δ调制器，包括所述的相位调整电路，所述Σ-Δ调制器还包括累加器、N阶累加延迟单元以及进位信号运算单元，所述累加器的第一输入端与相位调整电路的输出端相连，所述累加器的第二输入端与第一阶累加延迟单元的输出端相连，所述累加器用于对选择信号和第一阶累加延迟单元输出的反馈信号进行累加而输出累加信号，后一阶累加延迟单元用于对前一阶累加延迟单元输出的累加延迟信号和自身输出的反馈信号进行累加而输出累加延迟信号，所述进位信号运算单元用于对各阶累加延迟单元产生的进位信号进行运算获得分频信号。
在本发明的一个或多个实施例中，所述N阶累加延迟单元包括相连的第一阶累加延迟单元、第二阶累加延迟单元和第三阶累加延迟单元。
在本发明的一个或多个实施例中，所述第一阶累加延迟单元包括第一累加器和第一延时模块，所述第一累加器的第一输入端用于接收输入信号，所述第一累加器的第二输入端与累加器的输出端相连，所述第一累加器的输出端与第一延时模块的输入端相连，所述第一延时模块的输出端与累加器的第二输入端以及第二阶累加延迟单元相连以输出第一累积延迟信号，所述第一累加器的进位端与进位信号运算单元相连。
在本发明的一个或多个实施例中，所述第二阶累加延迟单元包括第二累加器和第二延时模块，所述第二累加器的第一输入端与第一阶累加延迟单元的输出端相连，所述第二累加器的第二输入端与第二延时模块的输出端相连，所述第二累加器的输出端与第二延时模块的输入端相连，所述第二延时模块的输出端与第三累加延迟单元相连以输出第二累积延迟信号，所述第二累加器的进位端与进位信号运算单元相连。
在本发明的一个或多个实施例中，所述第三阶累加延迟单元包括第三累加器和第三延时模块，所述第三累加器的第一输入端与第二阶累加延迟单元的输出端相连，所述第三累加器的第二输入端与第三延时模块的输出端相连，所述第三延时模块的输出端用于输出第三累积延迟信号，所述第三累加器的进位端与进位信号运算单元相连。
在本发明的一个或多个实施例中，所述N阶累加延迟单元为三阶累加延迟单元，所述进位信号运算单元包括第四延时模块、第五延时模块、第六延时模块、第七延时模块、第八延时模块、第一加法器和第二加法器；
所述第四延时模块的输入端用于接收第二阶累加延迟单元产生的第二进位信号，所述第一加法器的第一输入端与第四延时模块的输出端相连，所述第五延时模块的输入端与第一加法器的第二输入端相连并接收第三阶累加延迟单元产生的第三进位信号，所述第五延时模块的输出端与第一加法器的第三输入端相连；
所述第六延时模块的输入端用于接收第一阶累加延迟单元产生的第一进位信号，所述第六延时模块的输出端与第七延时模块的输入端相连，所述第七延时模块的输出端与第二加法器的第一输入端相连，所述第八延时模块的输入端与第一加法器的第二输入端以及第一加法器的输出端相连，所述第八延时模块的输出端与第一加法器的第三输入端相连，所述第一加法器的输出端用于输出分频信号。
本发明还公开了一种芯片，包括所述的相位调整电路，或者所述的Σ-Δ调制器。
本发明还公开了一种相位调整方法，用于所述的相位调整电路，所述相位调整方法包括：
对种子信号进行延迟获得延时信号；
对种子信号和延时信号进行比较获得比较信号；
基于比较信号对种子信号和低电平信号进行选择而输出选择信号。
与现有技术相比，根据本实施例的Σ-Δ调制器、芯片及相位调整方法，通过使用比较器和选择器替代现有技术中的微分器，使得相位调整电路更简洁，输出结果更直接，使用这种电路结构来调整相位，计算更方便，使用更简单。
附图说明
图1是根据现有技术的带相位调整电路的Σ-Δ调制器的电路原理图。
图2是根据本发明一实施例的相位调整电路的电路原理图。
图3是根据本发明一实施例的Σ-Δ调制器的电路原理图。
图4是根据本发明一实施例的相位调整方法的流程图。
具体实施方式
下面结合附图，对本发明的具体实施例进行详细描述，但应当理解本发明的保护范围并不受具体实施例的限制。
除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
应当理解，在以下的描述中，“电路”可包括单个或多个组合的硬件电路、可编程电路、状态机电路和/或能存储由可编程电路执行的指令的元件。当称元件或电路“连接到”另一元件，或与另一元件“相连”，或称元件/电路“连接在”两个节点之间时，它可以直接耦合或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的、或者其结合。相反，当称元件“直接耦合到”或“直接连接到”另一元件时，意味着两者不存在中间元件。
下面结合附图和实施例对本发明进一步说明。
如图2所示，一种相位调整电路，包括：延时模块1、比较器2和选择器3。
延时模块1的输入端用于接收种子信号。比较器2的第一输入端用于接收种子信号，比较器2的第二输入端与延时模块1的输出端相连。选择器3的第一输入端用于接收种子信号，选择器3的第二输入端用于接收低电平信号（即逻辑“0”值），选择器3的选择控制端与比较器2的输出端相连。
延时模块1用于对种子信号进行延迟输出延时信号。比较器2用于对种子信号和延时信号进行比较输出比较信号。选择器3用于基于比较信号对种子信号和低电平信号进行选择而输出选择信号△Seed2。
具体的，选择器3用于在种子信号和延时信号相等时基于比较信号控制输出低电平信号，在种子信号和延时信号不相等时基于比较信号控制输出种子信号。即当 seed[n]!=seed[n-1]时，Δseed2=seed，否则Δseed2=0，seed[n]即为种子信号的当前值，seed[n-1]为seed[n]通过延时模块1延迟一个时钟周期的值，每当种子信号改变时，Δseed2会输出一拍种子信号同样的值，而无需用种子信号的上一拍，也就是seed[n-1]的值来进行减法计算，简单直接，操作方便。
由于延时模块对种子信号延迟一个时钟周期，所以一次种子信号调整，选择器只会输出一个时钟周期的种子信号，简单直接，方便计算和操作。
如图3所示，本实施例还提供了一种Σ-Δ调制器，包括上述的相位调整电路。Σ-Δ调制器还包括累加器10、N阶累加延迟单元以及进位信号运算单元。
累加器10的第一输入端与相位调整电路的选择器3的输出端相连以接收选择信号△Seed2，累加器10的第二输入端与第一阶累加延迟单元的输出端相连以接收反馈信号，累加器10用于对选择信号△Seed2和第一阶累加延迟单元输出的反馈信号进行累加而输出累加信号。
后一阶累加延迟单元用于对前一阶累加延迟单元输出的累加延迟信号和自身输出的反馈信号进行累加而输出累加延迟信号。进位信号运算单元用于对各阶累加延迟单元产生的进位信号进行运算获得分频信号y[n]。
具体的，N阶累加延迟单元包括相连的第一阶累加延迟单元、第二阶累加延迟单元和第三阶累加延迟单元。在其他实施例中，N阶累加延迟单元可以为四阶以上的累加延迟单元。
在本实施例中，第一阶累加延迟单元包括第一累加器211和第一延时模块212。第一累加器211的第一输入端用于接收输入信号x[n]，第一累加器211的第二输入端与累加器10的输出端相连，第一累加器211的输出端与第一延时模块212的输入端相连。第一延时模块212的输出端与累加器10的第二输入端以及第二阶累加延迟单元相连以输出第一累积延迟信号，第一累加器211的进位端与进位信号运算单元相连。
在本实施例中，第二阶累加延迟单元包括第二累加器221和第二延时模块222。第二累加器221的第一输入端与第一阶累加延迟单元的第一延时模块212的输出端相连，第二累加器221的第二输入端与第二延时模块222的输出端相连以接收相应的反馈信号。第二累加器221的输出端与第二延时模块222的输入端相连，第二延时模块222的输出端与第三累加延迟单元相连以输出第二累积延迟信号，第二累加器221的进位端与进位信号运算单元相连。
在本实施例中，第三阶累加延迟单元包括第三累加器231和第三延时模块232。第三累加器231的第一输入端与第二阶累加延迟单元的第二延时模块222的输出端相连，第三累加器231的第二输入端与第三延时模块232的输出端相连以接收相应的反馈信号。第三延时模块232的输出端用于输出第三累积延迟信号，第三累加器231的进位端与进位信号运算单元相连。
在本实施例中，进位信号运算单元包括第四延时模块31、第一加法器32、第五延时模块33、第六延时模块34、第七延时模块35、第二加法器36和第八延时模块37。
第四延时模块31的输入端与第二累加器221的进位端相连以接收第二阶累加延迟单元产生的第二进位信号。第一加法器32的第一输入端与第四延时模块31的输出端相连，第五延时模块33的输入端与第一加法器32的第二输入端以及第三累加器231的进位端相连以接收第三阶累加延迟单元产生的第三进位信号。第五延时模块33的输出端与第一加法器32的第三输入端相连。第一加法器32用于对第四延时模块31和第三进位信号做加法运算并对第五延时模块33输出的信号做减法运算。
第六延时模块34的输入端与第一累加器211的进位端相连以接收第一阶累加延迟单元产生的第一进位信号。第六延时模块34的输出端与第七延时模块35的输入端相连，第七延时模块35的输出端与第二加法器36的第一输入端相连，第八延时模块37的输入端与第一加法器32的第二输入端以及第一加法器32的输出端相连，第八延时模块37的输出端与第一加法器32的第三输入端相连。第一加法器32用于对第七延时模块35输出的信号和第一加法器32输出的信号做加法运算并对第八延时模块37输出的信号做减法运算，第一加法器32的输出端用于输出分频信号y[n]。
本实施例还公开了一种芯片，包括上述的相位调整电路。
本实施例还公开了一种芯片，包括上述的Σ-Δ调制器。
如图4所示，本实施例还公开了一种相位调整方法，用于上述的相位调整电路，相位调整方法包括：
对种子信号进行延迟获得延时信号。
对种子信号和延时信号进行比较获得比较信号。
基于比较信号对种子信号和低电平信号进行选择而输出选择信号△Seed2，若种子信号等于延时信号，则选择信号△Seed2为低电平信号0，若种子信号不等于延时信号，则选择信号△Seed2为种子信号。
本实施例中，通过对种子信号延迟一个时钟周期获得延时信号。
前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。
Claims (8)
1.一种Σ-Δ调制器，其特征在于，包括：相位调整电路、累加器、N阶累加延迟单元以及进位信号运算单元，所述相位调整电路包括：
延时模块，用于对种子信号进行延迟输出延时信号；
比较器，用于对种子信号和延时信号进行比较输出比较信号；以及
选择器，用于基于比较信号对种子信号和低电平信号进行选择而输出选择信号，所述选择器用于在种子信号和延时信号相等时基于比较信号控制输出低电平信号，在种子信号和延时信号不相等时基于比较信号控制输出种子信号；
所述累加器的第一输入端与相位调整电路的输出端相连，所述累加器的第二输入端与第一阶累加延迟单元的输出端相连，所述累加器用于对选择信号和第一阶累加延迟单元输出的反馈信号进行累加而输出累加信号，后一阶累加延迟单元用于对前一阶累加延迟单元输出的累加延迟信号和自身输出的反馈信号进行累加而输出累加延迟信号，所述进位信号运算单元用于对各阶累加延迟单元产生的进位信号进行运算获得分频信号。
2.如权利要求1所述的Σ-Δ调制器，其特征在于，所述N阶累加延迟单元包括相连的第一阶累加延迟单元、第二阶累加延迟单元和第三阶累加延迟单元。
3.如权利要求2所述的Σ-Δ调制器，其特征在于，所述第一阶累加延迟单元包括第一累加器和第一延时模块，所述第一累加器的第一输入端用于接收输入信号，所述第一累加器的第二输入端与累加器的输出端相连，所述第一累加器的输出端与第一延时模块的输入端相连，所述第一延时模块的输出端与累加器的第二输入端以及第二阶累加延迟单元相连以输出第一累积延迟信号，所述第一累加器的进位端与进位信号运算单元相连。
4.如权利要求2所述的Σ-Δ调制器，其特征在于，所述第二阶累加延迟单元包括第二累加器和第二延时模块，所述第二累加器的第一输入端与第一阶累加延迟单元的输出端相连，所述第二累加器的第二输入端与第二延时模块的输出端相连，所述第二累加器的输出端与第二延时模块的输入端相连，所述第二延时模块的输出端与第三累加延迟单元相连以输出第二累积延迟信号，所述第二累加器的进位端与进位信号运算单元相连。
5.如权利要求2所述的Σ-Δ调制器，其特征在于，所述第三阶累加延迟单元包括第三累加器和第三延时模块，所述第三累加器的第一输入端与第二阶累加延迟单元的输出端相连，所述第三累加器的第二输入端与第三延时模块的输出端相连，所述第三延时模块的输出端用于输出第三累积延迟信号，所述第三累加器的进位端与进位信号运算单元相连。
6.如权利要求1所述的Σ-Δ调制器，其特征在于，所述N阶累加延迟单元为三阶累加延迟单元，所述进位信号运算单元包括第四延时模块、第五延时模块、第六延时模块、第七延时模块、第八延时模块、第一加法器和第二加法器；
所述第四延时模块的输入端用于接收第二阶累加延迟单元产生的第二进位信号，所述第一加法器的第一输入端与第四延时模块的输出端相连，所述第五延时模块的输入端与第一加法器的第二输入端相连并接收第三阶累加延迟单元产生的第三进位信号，所述第五延时模块的输出端与第一加法器的第三输入端相连；
所述第六延时模块的输入端用于接收第一阶累加延迟单元产生的第一进位信号，所述第六延时模块的输出端与第七延时模块的输入端相连，所述第七延时模块的输出端与第二加法器的第一输入端相连，所述第八延时模块的输入端与第一加法器的第二输入端以及第一加法器的输出端相连，所述第八延时模块的输出端与第一加法器的第三输入端相连，所述第一加法器的输出端用于输出分频信号。
7.一种芯片，其特征在于，包括如权利要求1~6任一项所述的Σ-Δ调制器。
8.一种相位调整方法，其特征在于，用于如权利要求1~6任一项所述的Σ-Δ调制器，所述相位调整方法包括：
对种子信号进行延迟获得延时信号；
对种子信号和延时信号进行比较获得比较信号；
基于比较信号对种子信号和低电平信号进行选择而输出选择信号，在种子信号和延时信号相等时基于比较信号控制输出低电平信号，在种子信号和延时信号不相等时基于比较信号控制输出种子信号。
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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