JP4769985B2 - ジッタ低減回路および周波数合成器 - Google Patents
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- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
Description
パルス列を積分するためのリセット可能な積分器(70)と、
積分されたパルス列を基準レベルと比較すると共に、位相雑音が低減された変更パルス列を生成するための比較器(72)と、
積分されたパルス列が基準レベルとその間で交差する個別の時間間隔を決定するため、および、連続的に決定された2つの個別の時間間隔の間で積分器をリセットするために構成された交差時間間隔検出器(94)と、
を備えるジッタ低減回路を含む周波数合成器に関する。
パルス列を積分するためのリセット可能な積分器(70)と、
積分されたパルス列を基準レベルと比較し、位相雑音が低減された変更パルス列を生成するための比較器(72)と、
積分されたパルス列が基準レベルとその間で交差する個別の時間間隔を決定するように、また連続的に決定された2つの個別の時間間隔の間で積分器をリセットするように構成された交差時間間隔検出器(94)と
を備えるジッタ低減回路を動作させる方法に関する。
N*Te=Tin (1)
ただし、
・Nは、遅延パルス列Siの数、
・Teは、2個の連続する遅延パルス列Siを分離する時間間隔、
・Tinは、パルス列Sinの期間、および
・*は、乗算記号に相当する。
Fout=[N/(N−K−F)]*Fin (2)
ただし、
・Foutは、乗算された出力パルス列Soutの平均周波数、
・Kは、[0、N/2[ 内に含まれる整数、
・Fは、]0、1[ の間にわたる小数、
・Nは、遅延線14で使用される遅延ユニットの数、および
・*は乗算記号に相当する。
I3=I2−I1 (3)
ただし、
・「I1」は、2Teまで減少する電流I1の強度、および
・「I2」は、点P2の値に直接比例し、3Teまで増加する電流I2の強度。
Claims (10)
- パルス列中の位相雑音を低減するためのジッタ低減回路であって、
前記パルス列を積分するためのリセット可能な積分器と、
前記積分されたパルス列を基準レベルと比較し、位相雑音が低減された変更パルス列を生成するための比較器と、
前記積分されたパルス列が前記基準レベルとその間で交差する個別の時間間隔を決定するように、また連続的に決定された2つの個別の時間間隔の間で前記積分器をリセットするように構成された交差時間間隔検出器と
を備える回路。 - 前記積分器が、一連の個別の点から作られたデジタル積分パルス列を作成するように適応された累算器を備え、前記デジタル積分パルス列が、傾斜を有する鋸歯状信号の形を含んでおり、また前記交差時間間隔検出器が、前記デジタル積分パルス列の各傾斜中で、前記基準レベルの上の点および前記基準レベルの下の点を選択するように適応されたセレクタを備え、これらの点が前記個別の時間間隔の境界に対応する、請求項1に記載の回路。
- 前記積分器が、前記2つの選択された点の間の前記デジタル積分パルス列を直線的に補間し、また前記直線補間の結果をアナログ信号として出力するためのデジタル−アナログ直線補間器を備える、請求項2に記載の回路。
- 前記直線補間器が三角波インパルス応答を有する、請求項3に記載の回路。
- 前記補間器が、キャパシタと、前記選択された点の間の差に比例する値を有する電流により前記キャパシタを充電または放電するための調整可能な電流源とを備える、請求項3または4に記載の回路。
- 前記補間器が、前記補間器をリセットする基準電圧に前記キャパシタを接続するためのスイッチを備える、請求項5に記載の回路。
- 前記回路が、前記変更パルス列の平均周波数を読み取るための読取り装置を備え、前記積分器が前記パルス列を積分するために前記読取り値を使用するように適応されている、請求項1ないし6のいずれか一項に記載の回路。
- 前記生成されたパルス列の前記平均周波数を固定するための制御語を備える周波数発生器と、
前記生成されたパルス列の前記位相雑音を低減するための、前記請求項のいずれか一項に記載のジッタ低減回路とを備え、
前記ジッタ低減回路が、前記制御語を読み取るように、また前記生成されたパルス列を積分するために前記制御語を使用するように適応されている周波数合成器。 - 前記周波数発生器が、初期パルス列の位相をシフトさせるための複数の遅延ユニットを有する遅延ロック・ループを備え、各遅延ユニットが出力を有しており、また前記ジッタ低減回路が、前記初期パルス列の周波数よりN倍高い周波数で前記ジッタ低減回路の前記累算器を計時するクロック信号を生成するための、前記遅延ユニットの各出力に接続された結合器を備え、Nが1を厳密に超える整数である、請求項8に記載の合成器。
- 前記積分されたパルス列が前記基準レベルとその間で交差する個別の時間間隔を決定するステップと、連続的に決定された2つの個別の時間間隔の間で前記積分器をリセットするステップとを含む、請求項1から7のいずれか一項に記載のジッタ低減回路を動作させる方法。
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