JPH11330860A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JPH11330860A JPH11330860A JP13792798A JP13792798A JPH11330860A JP H11330860 A JPH11330860 A JP H11330860A JP 13792798 A JP13792798 A JP 13792798A JP 13792798 A JP13792798 A JP 13792798A JP H11330860 A JPH11330860 A JP H11330860A
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- Japan
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- frequency
- output
- integrator
- accumulator
- pulse
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ＲＯＭを用いないダイレクト・ディジタル・
シンセサイザにおいて、積分器の出力電圧レベルが一意
に定まらない問題を解決し、基準電圧Ｖr の調整を不要
とする。 【解決手段】 ＲＯＭを用いないダイレクト・ディジタ
ル・シンセサイザの積分器の出力電圧を定期的にリセッ
トする。リセットの周期はアキュムレータの動作周期、
またはその整数倍の周期とする。
シンセサイザにおいて、積分器の出力電圧レベルが一意
に定まらない問題を解決し、基準電圧Ｖr の調整を不要
とする。 【解決手段】 ＲＯＭを用いないダイレクト・ディジタ
ル・シンセサイザの積分器の出力電圧を定期的にリセッ
トする。リセットの周期はアキュムレータの動作周期、
またはその整数倍の周期とする。
Description
【０００１】
【発明の属する技術分野】本発明は、任意の周波数を発
生する周波数シンセサイザに関する。特に、消費電力が
少なく、スプリアス特性が良好で、高周波数を容易に得
ることができる周波数シンセサイザに関する。
生する周波数シンセサイザに関する。特に、消費電力が
少なく、スプリアス特性が良好で、高周波数を容易に得
ることができる周波数シンセサイザに関する。
【０００２】
【従来の技術】図９は、従来の正弦波出力型のダイレク
ト・ディジタル・シンセサイザ（ＤＤＳ）の構成例を示
す（参考文献：V.Reinhardt et al.,"A short survey o
f frequency synthesizer techniques", in Proc.40th
Annual Frequency Control symp., pp.355-365, May 19
86) 。
ト・ディジタル・シンセサイザ（ＤＤＳ）の構成例を示
す（参考文献：V.Reinhardt et al.,"A short survey o
f frequency synthesizer techniques", in Proc.40th
Annual Frequency Control symp., pp.355-365, May 19
86) 。
【０００３】図９において、符号３１はアキュムレー
タ、符号３２はＲＯＭ、符号３３はＤ／Ａ変換器、符号
３４はローパスフィルタ（ＬＰＦ）、符号３５は周波数
設定データＫが入力されるデータ入力端子、符号３６は
クロック入力端子、符号３７は出力端子を示す。
タ、符号３２はＲＯＭ、符号３３はＤ／Ａ変換器、符号
３４はローパスフィルタ（ＬＰＦ）、符号３５は周波数
設定データＫが入力されるデータ入力端子、符号３６は
クロック入力端子、符号３７は出力端子を示す。
【０００４】アキュムレータ３１は、クロック信号の入
力ごとに周波数設定データＫを累積加算する。アキュム
レータ３１のビット数をｎとすると、アキュムレータ３
１の出力が２n 以上になると、その超過分を初期値とし
て累積動作を継続する。このアキュムレータ３１の出力
がＲＯＭ３２のアドレス指定に用いられる。ＲＯＭ３２
には正弦波の振幅データが書き込まれており、指定され
たアドレスに応じた正弦波データが出力される。この正
弦波データがＤ／Ａ変換器３３でアナログ信号に変換さ
れる。このアナログ信号はクロック周波数で変化する階
段波形であり、ＬＰＦ３４により平滑化することにより
シンセサイザ出力が得られる。
力ごとに周波数設定データＫを累積加算する。アキュム
レータ３１のビット数をｎとすると、アキュムレータ３
１の出力が２n 以上になると、その超過分を初期値とし
て累積動作を継続する。このアキュムレータ３１の出力
がＲＯＭ３２のアドレス指定に用いられる。ＲＯＭ３２
には正弦波の振幅データが書き込まれており、指定され
たアドレスに応じた正弦波データが出力される。この正
弦波データがＤ／Ａ変換器３３でアナログ信号に変換さ
れる。このアナログ信号はクロック周波数で変化する階
段波形であり、ＬＰＦ３４により平滑化することにより
シンセサイザ出力が得られる。
【０００５】ここで、出力周波数ｆOUT は、クロック周
波数をｆCLK 、周波数設定データをＫとすると、 ｆOUT ＝（Ｋ／２n)・ｆCLK …(1) となる。
波数をｆCLK 、周波数設定データをＫとすると、 ｆOUT ＝（Ｋ／２n)・ｆCLK …(1) となる。
【０００６】このようなダイレクト・ディジタル・シン
セサイザは、ＰＬＬ（位相同期ループ）のようにフィー
ドバックループを用いないので、周波数分解能を高くで
き、また出力周波数を高速に切り換えることができる。
しかし、大規模なＲＯＭを必要とするため回路規模が大
きく、クロック周波数を高くすると消費電力が大きくな
る問題がある。また、クロック周波数は、ＲＯＭのアド
レス時間に制限される問題がある。
セサイザは、ＰＬＬ（位相同期ループ）のようにフィー
ドバックループを用いないので、周波数分解能を高くで
き、また出力周波数を高速に切り換えることができる。
しかし、大規模なＲＯＭを必要とするため回路規模が大
きく、クロック周波数を高くすると消費電力が大きくな
る問題がある。また、クロック周波数は、ＲＯＭのアド
レス時間に制限される問題がある。
【０００７】これらの問題を解決するために、図１０に
示すようにＲＯＭを用いないダイレクト・ディジタル・
シンセサイザが考案されている（特開平９−８３２５０
号公報）。
示すようにＲＯＭを用いないダイレクト・ディジタル・
シンセサイザが考案されている（特開平９−８３２５０
号公報）。
【０００８】図１０において、符号１はアキュムレー
タ、符号２はＤ／Ａ変換器、符号３は遅延回路、符号４
は差動増幅器、符号５５は積分器、符号６はコンパレー
タ、符号７はパルス発生器として使用されるトグルフリ
ップフロップ（Ｔ−ＦＦ）、符号９は周波数設定データ
Ｋが入力されるデータ入力端子、符号１０はクロック入
力端子、符号１１は基準電圧Ｖr が入力される基準電圧
入力端子、符号１２は出力端子を示す。なお、Ｄ／Ａ変
換器２、遅延回路３および差動増幅器４が差分信号発生
回路８を構成する。
タ、符号２はＤ／Ａ変換器、符号３は遅延回路、符号４
は差動増幅器、符号５５は積分器、符号６はコンパレー
タ、符号７はパルス発生器として使用されるトグルフリ
ップフロップ（Ｔ−ＦＦ）、符号９は周波数設定データ
Ｋが入力されるデータ入力端子、符号１０はクロック入
力端子、符号１１は基準電圧Ｖr が入力される基準電圧
入力端子、符号１２は出力端子を示す。なお、Ｄ／Ａ変
換器２、遅延回路３および差動増幅器４が差分信号発生
回路８を構成する。
【０００９】以下、図１１に示すタイムチャートを参照
して、図１０に示すダイレクト・ディジタル・シンセサ
イザの動作について説明する。なお、アキュムレータ１
のビット数ｎは３、周波数設定データＫは３としてい
る。(a) はクロック、(b) はＤ／Ａ変換器２の出力（実
線）、(c) は遅延回路３の出力（破線）、(d) は差分信
号発生回路８（差動増幅器４）の出力、(e) は積分器５
５の出力、(f) はコンパレータ６の出力、(g) はＴ−Ｆ
Ｆ７の出力を示す。
して、図１０に示すダイレクト・ディジタル・シンセサ
イザの動作について説明する。なお、アキュムレータ１
のビット数ｎは３、周波数設定データＫは３としてい
る。(a) はクロック、(b) はＤ／Ａ変換器２の出力（実
線）、(c) は遅延回路３の出力（破線）、(d) は差分信
号発生回路８（差動増幅器４）の出力、(e) は積分器５
５の出力、(f) はコンパレータ６の出力、(g) はＴ−Ｆ
Ｆ７の出力を示す。
【００１０】ｎ＝３、Ｋ＝３であるので、アキュムレー
タ１の動作周期は（２n／(Ｋと２nの最大公約数))＝８
クロック周期となり、Ｄ／Ａ変換器２の出力(b) 、これ
をクロック周期分遅延させた遅延回路３の出力(c) も８
クロック周期の動作となる。差分信号発生回路８は、Ｄ
／Ａ変換器２の出力(b) から遅延回路３の出力(c) を引
いた電圧(d) を出力する。これは、２n クロック周期の
時間内に、Ｋに比例した電圧が−(Ｋ−２n）クロック周
期期間、(Ｋ−２n）に比例した電圧がＫクロック周期期
間現れる。ここではｎ＝３、Ｋ＝３であるので、８クロ
ック周期の時間内に、３に比例した電圧が５クロック周
期期間、−５に比例した電圧が３クロック周期期間現れ
る。
タ１の動作周期は（２n／(Ｋと２nの最大公約数))＝８
クロック周期となり、Ｄ／Ａ変換器２の出力(b) 、これ
をクロック周期分遅延させた遅延回路３の出力(c) も８
クロック周期の動作となる。差分信号発生回路８は、Ｄ
／Ａ変換器２の出力(b) から遅延回路３の出力(c) を引
いた電圧(d) を出力する。これは、２n クロック周期の
時間内に、Ｋに比例した電圧が−(Ｋ−２n）クロック周
期期間、(Ｋ−２n）に比例した電圧がＫクロック周期期
間現れる。ここではｎ＝３、Ｋ＝３であるので、８クロ
ック周期の時間内に、３に比例した電圧が５クロック周
期期間、−５に比例した電圧が３クロック周期期間現れ
る。
【００１１】積分器５５は、差分信号発生回路８の出力
(d) を時間積分し、(e) に示す電圧波形を出力する。こ
こで、波形(e) のうち、電圧が時間とともに減少する期
間（右下がりの直線）は、常に１クロック周期となる。
したがって、電圧が時間とともに増加する直線（右上が
りの直線）は等間隔に並ぶことになる。コンパレータ６
は、積分器５５の出力(e) が基準電圧Ｖr を越えたとき
に「１」を出力するので、その出力(f) が立ち上がるタ
イミングは等間隔となる。Ｔ−ＦＦ７は、コンパレータ
６の出力(f) の立ち上がりをトリガとするので、デュー
ティ比50％の矩形波(g) を出力する。
(d) を時間積分し、(e) に示す電圧波形を出力する。こ
こで、波形(e) のうち、電圧が時間とともに減少する期
間（右下がりの直線）は、常に１クロック周期となる。
したがって、電圧が時間とともに増加する直線（右上が
りの直線）は等間隔に並ぶことになる。コンパレータ６
は、積分器５５の出力(e) が基準電圧Ｖr を越えたとき
に「１」を出力するので、その出力(f) が立ち上がるタ
イミングは等間隔となる。Ｔ−ＦＦ７は、コンパレータ
６の出力(f) の立ち上がりをトリガとするので、デュー
ティ比50％の矩形波(g) を出力する。
【００１２】ここで、Ｔ−ＦＦ７の出力(g) の基本波
は、(1) 式の１／２の周波数で与えられる。また、Ｔ−
ＦＦ７はワンショットマルチバイブレータに置き換える
ことができるが、この場合の出力の基本波は (1)式の周
波数で与えられる。
は、(1) 式の１／２の周波数で与えられる。また、Ｔ−
ＦＦ７はワンショットマルチバイブレータに置き換える
ことができるが、この場合の出力の基本波は (1)式の周
波数で与えられる。
【００１３】
【発明が解決しようとする課題】図１０に示すようにＲ
ＯＭを用いないダイレクト・ディジタル・シンセサイザ
は、低消費電力、高周波数での動作が可能であるが、こ
れをハードウェアで実現するには基準電圧Ｖr の与え方
に課題が残されている。すなわち、積分器５５には相対
的な電圧の変化量についての情報（差分信号発生回路８
の出力(d) ）しか与えられないので、積分を開始する初
期電圧（未知）によりその出力電圧レベルが影響を受け
る。さらに、差分信号発生回路８の出力電圧が理想値か
らずれていると、積分器５５の出力(e) が電源電圧の範
囲内でドリフトすることになる。
ＯＭを用いないダイレクト・ディジタル・シンセサイザ
は、低消費電力、高周波数での動作が可能であるが、こ
れをハードウェアで実現するには基準電圧Ｖr の与え方
に課題が残されている。すなわち、積分器５５には相対
的な電圧の変化量についての情報（差分信号発生回路８
の出力(d) ）しか与えられないので、積分を開始する初
期電圧（未知）によりその出力電圧レベルが影響を受け
る。さらに、差分信号発生回路８の出力電圧が理想値か
らずれていると、積分器５５の出力(e) が電源電圧の範
囲内でドリフトすることになる。
【００１４】したがって、このような予測不可能な積分
器５５の出力電圧レベルに合わせて、基準電圧Ｖr を外
部から調整する必要があった。また、基準電圧Ｖr は、
積分器５５の出力(e) のすべての直線波形と交わるよう
に調整する必要があるが、アキュムレータ１のビット数
ｎが大きい場合には、Ｖr の許容範囲が狭くなるので、
その調整も難しくなる。
器５５の出力電圧レベルに合わせて、基準電圧Ｖr を外
部から調整する必要があった。また、基準電圧Ｖr は、
積分器５５の出力(e) のすべての直線波形と交わるよう
に調整する必要があるが、アキュムレータ１のビット数
ｎが大きい場合には、Ｖr の許容範囲が狭くなるので、
その調整も難しくなる。
【００１５】本発明は、ＲＯＭを用いないダイレクト・
ディジタル・シンセサイザにおいて、積分器の出力電圧
レベルが一意に定まらない問題を解決し、基準電圧Ｖr
の調整を不要とする周波数シンセサイザを提供すること
を目的とする。
ディジタル・シンセサイザにおいて、積分器の出力電圧
レベルが一意に定まらない問題を解決し、基準電圧Ｖr
の調整を不要とする周波数シンセサイザを提供すること
を目的とする。
【００１６】
【課題を解決するための手段】本発明の周波数シンセサ
イザは、従来のＲＯＭを用いないダイレクト・ディジタ
ル・シンセサイザの積分器の出力電圧を定期的にリセッ
トすることを特徴とする。ここで、リセットの周期はア
キュムレータの動作周期、またはその整数倍の周期とす
る。
イザは、従来のＲＯＭを用いないダイレクト・ディジタ
ル・シンセサイザの積分器の出力電圧を定期的にリセッ
トすることを特徴とする。ここで、リセットの周期はア
キュムレータの動作周期、またはその整数倍の周期とす
る。
【００１７】このような積分器の定期的なリセットによ
り、積分は常に同じ初期電圧（既知）から開始されるの
で、積分器出力の電圧レベルが一意に定まる。また、仮
に差分信号発生回路の出力電圧が理想値からずれていた
としても、これによる積分器出力のドリフトは積分器の
リセットごとに修正されるので、ドリフトによる電圧誤
差が積分器出力の電圧レベルに累積されることがない。
り、積分は常に同じ初期電圧（既知）から開始されるの
で、積分器出力の電圧レベルが一意に定まる。また、仮
に差分信号発生回路の出力電圧が理想値からずれていた
としても、これによる積分器出力のドリフトは積分器の
リセットごとに修正されるので、ドリフトによる電圧誤
差が積分器出力の電圧レベルに累積されることがない。
【００１８】
【発明の実施の形態】（第１の実施形態：請求項１，
２）図１は、本発明の周波数シンセサイザの第１の実施
形態を示す。
２）図１は、本発明の周波数シンセサイザの第１の実施
形態を示す。
【００１９】図１において、アキュムレータ１、Ｄ／Ａ
変換器２、遅延回路３、差動増幅器４、コンパレータ
６、Ｔ−ＦＦ７、差分信号発生回路８、データ入力端子
９、クロック入力端子１０、基準電圧入力端子１１、出
力端子１２は、図１０に示す従来構成と同様である。本
実施形態の特徴は、積分器５５に代えてリセット回路付
きの積分器５を用い、クロックを分周する分周回路２０
Ａの出力によって積分器５をリセットする構成にある。
変換器２、遅延回路３、差動増幅器４、コンパレータ
６、Ｔ−ＦＦ７、差分信号発生回路８、データ入力端子
９、クロック入力端子１０、基準電圧入力端子１１、出
力端子１２は、図１０に示す従来構成と同様である。本
実施形態の特徴は、積分器５５に代えてリセット回路付
きの積分器５を用い、クロックを分周する分周回路２０
Ａの出力によって積分器５をリセットする構成にある。
【００２０】以下、図２に示すタイムチャートを参照し
て、本実施形態の動作について説明する。なお、アキュ
ムレータ１のビット数ｎは３、周波数設定データＫは３
としている。(a) はクロック、(b) はＤ／Ａ変換器２の
出力（実線）、(c) は遅延回路３の出力（破線）、(d)
は差分信号発生回路８（差動増幅器４）の出力、(e)は
分周回路２０Ａの出力、(f) は積分器５の出力、(g) は
コンパレータ６の出力、(h) はＴ−ＦＦ７の出力を示
す。
て、本実施形態の動作について説明する。なお、アキュ
ムレータ１のビット数ｎは３、周波数設定データＫは３
としている。(a) はクロック、(b) はＤ／Ａ変換器２の
出力（実線）、(c) は遅延回路３の出力（破線）、(d)
は差分信号発生回路８（差動増幅器４）の出力、(e)は
分周回路２０Ａの出力、(f) は積分器５の出力、(g) は
コンパレータ６の出力、(h) はＴ−ＦＦ７の出力を示
す。
【００２１】ｎ＝３、Ｋ＝３であるので、アキュムレー
タ１の動作周期は（２n／(Ｋと２nの最大公約数))＝８
クロック周期となり、Ｄ／Ａ変換器２の出力(b) 、これ
をクロック周期分遅延させた遅延回路３の出力(c) も８
クロック周期の動作となる。差分信号発生回路８は、Ｄ
／Ａ変換器２の出力(b) から遅延回路３の出力(c) を引
いた電圧(d) を出力する。積分器５は、差分信号発生回
路８の出力(d) を時間積分し、(f) に示す電圧波形を出
力する。分周回路２０Ａの出力波形(e) は、一例として
分周比８を設定したときのものである。分周回路２０Ａ
がパルスを出力すると、これに同期して積分器５がリセ
ット動作し、積分器５の出力(f) を初期電圧Ｖ0 に修正
する。
タ１の動作周期は（２n／(Ｋと２nの最大公約数))＝８
クロック周期となり、Ｄ／Ａ変換器２の出力(b) 、これ
をクロック周期分遅延させた遅延回路３の出力(c) も８
クロック周期の動作となる。差分信号発生回路８は、Ｄ
／Ａ変換器２の出力(b) から遅延回路３の出力(c) を引
いた電圧(d) を出力する。積分器５は、差分信号発生回
路８の出力(d) を時間積分し、(f) に示す電圧波形を出
力する。分周回路２０Ａの出力波形(e) は、一例として
分周比８を設定したときのものである。分周回路２０Ａ
がパルスを出力すると、これに同期して積分器５がリセ
ット動作し、積分器５の出力(f) を初期電圧Ｖ0 に修正
する。
【００２２】分周回路２０Ａの分周比は、アキュムレー
タ１の動作周期を考慮して決定される。すなわち、分周
回路２０Ａの動作周期（分周比の条件）は、アキュムレ
ータ１の動作周期と同じか、その整数倍に設定する必要
がある。これは、リセット動作が積分器５の出力波形の
周期性を乱さない条件である。各クロックが立ち上がる
瞬間の積分器５の電圧に注目すると、アキュムレータ１
の動作周期経過後に同じ電圧を通過する。たとえば、リ
セットを受けた後の積分器５の出力(f) は初期電圧Ｖ0
となるが、アキュムレータ１の動作周期（８クロック周
期）経過後に初めて初期電圧Ｖ0 に戻る。ここで、アキ
ュムレータ１の動作周期でリセットが行われる場合には
図２(f) に実線で示す波形となり、リセットが行われな
い場合には図２(f) に破線で示す波形となり、どらちの
場合でも初期電圧Ｖ0 に戻る。このように、リセットが
積分器５の出力波形の周期性を乱さないのは、リセット
周期がアキュムレータ１の動作周期の整数倍と一致する
場合だけである。
タ１の動作周期を考慮して決定される。すなわち、分周
回路２０Ａの動作周期（分周比の条件）は、アキュムレ
ータ１の動作周期と同じか、その整数倍に設定する必要
がある。これは、リセット動作が積分器５の出力波形の
周期性を乱さない条件である。各クロックが立ち上がる
瞬間の積分器５の電圧に注目すると、アキュムレータ１
の動作周期経過後に同じ電圧を通過する。たとえば、リ
セットを受けた後の積分器５の出力(f) は初期電圧Ｖ0
となるが、アキュムレータ１の動作周期（８クロック周
期）経過後に初めて初期電圧Ｖ0 に戻る。ここで、アキ
ュムレータ１の動作周期でリセットが行われる場合には
図２(f) に実線で示す波形となり、リセットが行われな
い場合には図２(f) に破線で示す波形となり、どらちの
場合でも初期電圧Ｖ0 に戻る。このように、リセットが
積分器５の出力波形の周期性を乱さないのは、リセット
周期がアキュムレータ１の動作周期の整数倍と一致する
場合だけである。
【００２３】なお、図２では、分周回路２０Ａの出力
(e) の動作周期（８クロック周期）は、アキュムレータ
１の動作周期と一致させている。分周比を無限大にした
場合、すなわち分周回路２０Ａがパルスを出力しない場
合は、本周波数シンセサイザは従来のＲＯＭを用いない
ダイレクト・ディジタル・シンセサイザと同じになる。
逆に、分周比を小さく選べば、それだけリセットが頻繁
に行われることになるので、差分信号発生回路８の出力
の電圧誤差による積分器出力のドリフトを小さく抑える
ことができ、より理想的なシンセサイザ動作が可能にな
る。ただし、アキュムレータ１の動作周期はその設定デ
ータＫに依存するので、分周比をできるだけ小さく設定
するためには、設定データＫに応じて分周回路１３の分
周比を変更する仕組みが必要である（これについては第
２の実施形態以降で説明する）。
(e) の動作周期（８クロック周期）は、アキュムレータ
１の動作周期と一致させている。分周比を無限大にした
場合、すなわち分周回路２０Ａがパルスを出力しない場
合は、本周波数シンセサイザは従来のＲＯＭを用いない
ダイレクト・ディジタル・シンセサイザと同じになる。
逆に、分周比を小さく選べば、それだけリセットが頻繁
に行われることになるので、差分信号発生回路８の出力
の電圧誤差による積分器出力のドリフトを小さく抑える
ことができ、より理想的なシンセサイザ動作が可能にな
る。ただし、アキュムレータ１の動作周期はその設定デ
ータＫに依存するので、分周比をできるだけ小さく設定
するためには、設定データＫに応じて分周回路１３の分
周比を変更する仕組みが必要である（これについては第
２の実施形態以降で説明する）。
【００２４】コンパレータ６は、積分器５の出力(f) が
基準電圧Ｖr を越えたときに「１」を出力するので、そ
の出力(g) が立ち上がるタイミングは等間隔となる。Ｔ
−ＦＦ７は、コンパレータ６の出力(g) の立ち上がりを
トリガとするので、デューティ比50％の矩形波(h) を出
力する。Ｔ−ＦＦ７の出力(h) の基本周波数は、(1)式
の１／２の周波数で与えられる。また、Ｔ−ＦＦ７はワ
ンショットマルチバイブレータに置き換えることができ
るが、この場合の出力の基本周波数は (1)式の周波数で
与えられる。
基準電圧Ｖr を越えたときに「１」を出力するので、そ
の出力(g) が立ち上がるタイミングは等間隔となる。Ｔ
−ＦＦ７は、コンパレータ６の出力(g) の立ち上がりを
トリガとするので、デューティ比50％の矩形波(h) を出
力する。Ｔ−ＦＦ７の出力(h) の基本周波数は、(1)式
の１／２の周波数で与えられる。また、Ｔ−ＦＦ７はワ
ンショットマルチバイブレータに置き換えることができ
るが、この場合の出力の基本周波数は (1)式の周波数で
与えられる。
【００２５】図３は、分周回路２０Ａの構成例を示す。
図３において、符号２１−１〜２１−ｎはＴ−ＦＦ、符
号２２はクロック入力端子、符号２３は出力端子を示
す。Ｔ−ＦＦは、アキュムレータ１のビット数ｎと同じ
個数が用いられ、ｎビットバイナリカウンタを構成す
る。アキュムレータ１の動作周期は２n／(Ｋと２n の最
大公約数）であるので、２n クロック周期よりも長くな
ることはない。したがって、分周回路２０Ａとしてｎビ
ットバイナリカウンタを適用すれば、分周回路２０Ａの
動作周期はアキュムレータ１の動作周期と同じか、その
整数倍に設定することができ、第１の実施形態における
分周回路２０Ａの分周比の条件を満たす。なお、分周回
路２０Ａを分周比固定のバイナリカウンタで実現するこ
とにより、分周回路２０Ａの回路規模の縮小、消費電力
の低減を図ることができる。
図３において、符号２１−１〜２１−ｎはＴ−ＦＦ、符
号２２はクロック入力端子、符号２３は出力端子を示
す。Ｔ−ＦＦは、アキュムレータ１のビット数ｎと同じ
個数が用いられ、ｎビットバイナリカウンタを構成す
る。アキュムレータ１の動作周期は２n／(Ｋと２n の最
大公約数）であるので、２n クロック周期よりも長くな
ることはない。したがって、分周回路２０Ａとしてｎビ
ットバイナリカウンタを適用すれば、分周回路２０Ａの
動作周期はアキュムレータ１の動作周期と同じか、その
整数倍に設定することができ、第１の実施形態における
分周回路２０Ａの分周比の条件を満たす。なお、分周回
路２０Ａを分周比固定のバイナリカウンタで実現するこ
とにより、分周回路２０Ａの回路規模の縮小、消費電力
の低減を図ることができる。
【００２６】（第２の実施形態：請求項１，３）図４
は、本発明の周波数シンセサイザの第２の実施形態を示
す。本実施形態の特徴は、図１に示す第１の実施形態の
分周回路２０Ａに代えて、周波数設定データＫに応じて
分周比が設定される分周回路２０Ｂを用いた構成にあ
る。その他の構成は、第１の実施形態と同様である。
は、本発明の周波数シンセサイザの第２の実施形態を示
す。本実施形態の特徴は、図１に示す第１の実施形態の
分周回路２０Ａに代えて、周波数設定データＫに応じて
分周比が設定される分周回路２０Ｂを用いた構成にあ
る。その他の構成は、第１の実施形態と同様である。
【００２７】図５は、分周回路２０Ｂの構成例を示す。
図５において、符号２１−１〜２１−８はＴ−ＦＦ、符
号２４−１〜２４−１３はＯＲゲート、符号２５−１〜
２５−１４はＡＮＤゲート、符号２６−１〜２６−７は
インバータ、符号２７−１〜２７−７はデータ入力端
子、符号２２はクロック入力端子、符号２３は出力端子
を示す。
図５において、符号２１−１〜２１−８はＴ−ＦＦ、符
号２４−１〜２４−１３はＯＲゲート、符号２５−１〜
２５−１４はＡＮＤゲート、符号２６−１〜２６−７は
インバータ、符号２７−１〜２７−７はデータ入力端
子、符号２２はクロック入力端子、符号２３は出力端子
を示す。
【００２８】Ｔ−ＦＦは、アキュムレータ１のビット数
ｎと同じ個数が用いられ、ｎビットバイナリカウンタを
構成する。ここでは、ｎ＝８の場合を示す。設定データ
は７ビットであり、データ入力端子２７−１〜２７−７
からＫ６〜Ｋ０が入力される。Ｋ６は最上位ビット、Ｋ
０は最下位ビットである。ＯＲゲート、ＡＮＤゲート、
インバータは、７ビットの設定データに応じて分周比設
定のための制御用ゲートとして機能する。例えば、Ｋ６
＝１のときは、ＯＲゲート２４−１を介してＡＮＤゲー
ト２５−１に「０」、ＡＮＤゲート２５−２に「１」が
入力されるので、Ｔ−ＦＦ２１−１，２１−２を介して
４分周されたクロックがＡＮＤゲート２５−２およびＯ
Ｒゲート２４−７を介して出力される。同様に、Ｋ５＝
１のときは、Ｔ−ＦＦ２１−１，２１−２，２１−３を
介して８分周されたクロックがＡＮＤゲート２５−４お
よびＯＲゲート２４−８を介して出力される。
ｎと同じ個数が用いられ、ｎビットバイナリカウンタを
構成する。ここでは、ｎ＝８の場合を示す。設定データ
は７ビットであり、データ入力端子２７−１〜２７−７
からＫ６〜Ｋ０が入力される。Ｋ６は最上位ビット、Ｋ
０は最下位ビットである。ＯＲゲート、ＡＮＤゲート、
インバータは、７ビットの設定データに応じて分周比設
定のための制御用ゲートとして機能する。例えば、Ｋ６
＝１のときは、ＯＲゲート２４−１を介してＡＮＤゲー
ト２５−１に「０」、ＡＮＤゲート２５−２に「１」が
入力されるので、Ｔ−ＦＦ２１−１，２１−２を介して
４分周されたクロックがＡＮＤゲート２５−２およびＯ
Ｒゲート２４−７を介して出力される。同様に、Ｋ５＝
１のときは、Ｔ−ＦＦ２１−１，２１−２，２１−３を
介して８分周されたクロックがＡＮＤゲート２５−４お
よびＯＲゲート２４−８を介して出力される。
【００２９】分周回路２０Ｂは、アキュムレータ１と同
じように、２n／(Ｋと２n の最大公約数）クロック周期
で動作する。ここで、ｎ＝８、Ｋ＝96（1100000)の場合
について説明する。Ｋ＝96と ２8＝256 の最大公約数は
32であるので、アキュムレータ１は 256／32＝８クロッ
ク周期で動作する。一方、図５に示す分周回路２０Ｂに
入力されるデータは、Ｋ６＝Ｋ５＝１、Ｋ４〜Ｋ０＝０
であるので、Ｔ−ＦＦ２１−３の出力が分周回路２０Ｂ
の出力端子２３に現れ、分周比は８となる。すなわち、
この分周回路２０Ｂの動作周期は、アキュムレータ１の
動作周期である８クロック周期と一致する。このよう
に、分周回路２０Ｂの分周比を周波数設定データＫに合
わせて最小値に設定できるので、積分器５のリセットを
効果的に行うことができる。なお、本実施形態の周波数
シンセサイザの各部の波形は図２の波形と一致する。
じように、２n／(Ｋと２n の最大公約数）クロック周期
で動作する。ここで、ｎ＝８、Ｋ＝96（1100000)の場合
について説明する。Ｋ＝96と ２8＝256 の最大公約数は
32であるので、アキュムレータ１は 256／32＝８クロッ
ク周期で動作する。一方、図５に示す分周回路２０Ｂに
入力されるデータは、Ｋ６＝Ｋ５＝１、Ｋ４〜Ｋ０＝０
であるので、Ｔ−ＦＦ２１−３の出力が分周回路２０Ｂ
の出力端子２３に現れ、分周比は８となる。すなわち、
この分周回路２０Ｂの動作周期は、アキュムレータ１の
動作周期である８クロック周期と一致する。このよう
に、分周回路２０Ｂの分周比を周波数設定データＫに合
わせて最小値に設定できるので、積分器５のリセットを
効果的に行うことができる。なお、本実施形態の周波数
シンセサイザの各部の波形は図２の波形と一致する。
【００３０】（第３の実施形態：請求項４）図６は、本
発明の周波数シンセサイザの第３の実施形態を示す。本
実施形態の特徴は、図４に示す第２の実施形態の分周回
路２０Ｂに代えて、周波数設定データＫの分周比で、ア
キュムレータ１の計数値の最上位ビットまたはオーバー
フロー信号を分周する分周回路２０Ｃを用いた構成にあ
る。その他の構成は、第１の実施形態および第２の実施
形態と同様である。
発明の周波数シンセサイザの第３の実施形態を示す。本
実施形態の特徴は、図４に示す第２の実施形態の分周回
路２０Ｂに代えて、周波数設定データＫの分周比で、ア
キュムレータ１の計数値の最上位ビットまたはオーバー
フロー信号を分周する分周回路２０Ｃを用いた構成にあ
る。その他の構成は、第１の実施形態および第２の実施
形態と同様である。
【００３１】ｎ＝８、Ｋ＝96の場合について説明する。
アキュムレータ１の計数値の最上位ビットまたはオーバ
ーフロー信号は、２n ＝256 クロック周期内にＫ＝96個
のパルスを出力する。したがって、分周比Ｋ＝96の分周
回路２０Ｃの出力は、２n ＝256 クロック周期内に１個
のパルスを含むことになる。すなわち、分周回路２０Ｃ
は、クロックを２n 分周した信号（第２の実施形態にお
ける分周回路２０Ｂの出力信号）と同じパルス数の信号
を出力することになる。なお、本実施形態の分周回路２
０Ｃは、クロックの１／２以下の低い周波数が入力され
るので、消費電力の低減を図ることができる。
アキュムレータ１の計数値の最上位ビットまたはオーバ
ーフロー信号は、２n ＝256 クロック周期内にＫ＝96個
のパルスを出力する。したがって、分周比Ｋ＝96の分周
回路２０Ｃの出力は、２n ＝256 クロック周期内に１個
のパルスを含むことになる。すなわち、分周回路２０Ｃ
は、クロックを２n 分周した信号（第２の実施形態にお
ける分周回路２０Ｂの出力信号）と同じパルス数の信号
を出力することになる。なお、本実施形態の分周回路２
０Ｃは、クロックの１／２以下の低い周波数が入力され
るので、消費電力の低減を図ることができる。
【００３２】（第４の実施形態：請求項５）図７は、本
発明の周波数シンセサイザの第４の実施形態を示す。本
実施形態の特徴は、以上示した分周回路２０Ａ〜２０Ｃ
に代えて、アキュムレータ１の計数値の各ビットが所定
のデータに一致したときにパルスを出力するディジタル
コンパレータ２８を用いた構成にある。その他の構成
は、以上示した各実施形態と同様である。
発明の周波数シンセサイザの第４の実施形態を示す。本
実施形態の特徴は、以上示した分周回路２０Ａ〜２０Ｃ
に代えて、アキュムレータ１の計数値の各ビットが所定
のデータに一致したときにパルスを出力するディジタル
コンパレータ２８を用いた構成にある。その他の構成
は、以上示した各実施形態と同様である。
【００３３】ディジタルコンパレータ２８に設定される
ｎビットの比較データは、アキュムレータ１が取りうる
値に選ぶ必要がある。逆に、比較データをアキュムレー
タ１の初期値としておけば、アキュムレータ１の計数値
はある時間経過後に必ず比較データと一致する。例え
ば、比較データを「０」とし、アキュムレータ１の初期
値を「０」としておけば、どのような設定データＫが設
定されようとも、２n クロック周期経過後までにアキュ
ムレータ１の計数値は「０」となる。なお、比較データ
を「０」とした場合には、ディジタルコンパレータ２８
は単純にｎ入力ＮＯＲゲートきみで実現できる。すなわ
ち、アキュムレータ１の計数値の全ビットが「０」にな
った場合にのみ、ｎ入力ＮＯＲゲートの出力は「１」と
なる。
ｎビットの比較データは、アキュムレータ１が取りうる
値に選ぶ必要がある。逆に、比較データをアキュムレー
タ１の初期値としておけば、アキュムレータ１の計数値
はある時間経過後に必ず比較データと一致する。例え
ば、比較データを「０」とし、アキュムレータ１の初期
値を「０」としておけば、どのような設定データＫが設
定されようとも、２n クロック周期経過後までにアキュ
ムレータ１の計数値は「０」となる。なお、比較データ
を「０」とした場合には、ディジタルコンパレータ２８
は単純にｎ入力ＮＯＲゲートきみで実現できる。すなわ
ち、アキュムレータ１の計数値の全ビットが「０」にな
った場合にのみ、ｎ入力ＮＯＲゲートの出力は「１」と
なる。
【００３４】ディジタルコンパレータ２８は、アキュム
レータ１の動作周期である２n／(Ｋと２n の最大公約
数）クロック周期に１個のパルスを出力するので、図６
に示す第３の実施形態における分周回路２０Ｃと同じパ
ルス数の信号を出力することになる。ディジタルコンパ
レータ２８は、比較的回路規模が大きいＴ−ＦＦが不要
であるので、回路規模の縮小、消費電力の低減を図るこ
とができる。
レータ１の動作周期である２n／(Ｋと２n の最大公約
数）クロック周期に１個のパルスを出力するので、図６
に示す第３の実施形態における分周回路２０Ｃと同じパ
ルス数の信号を出力することになる。ディジタルコンパ
レータ２８は、比較的回路規模が大きいＴ−ＦＦが不要
であるので、回路規模の縮小、消費電力の低減を図るこ
とができる。
【００３５】（第５の実施形態：請求項１，６）図８
は、本発明の周波数シンセサイザの第５の実施形態を示
す。本実施形態の特徴は、図１に示す第１の実施形態の
構成において、分周回路２０Ａの出力パルス幅を１クロ
ック周期に修正するパルス幅調整回路２９を備えた構成
にある。図２(e) に示す分周回路２０Ａの出力パルス幅
は、１クロック周期に設定している。なお、パルス幅調
整回路２９は、第２の実施形態〜第４の実施形態におい
ても同様に適用することができるが、ここでは第１の実
施形態に適用した例について説明する。
は、本発明の周波数シンセサイザの第５の実施形態を示
す。本実施形態の特徴は、図１に示す第１の実施形態の
構成において、分周回路２０Ａの出力パルス幅を１クロ
ック周期に修正するパルス幅調整回路２９を備えた構成
にある。図２(e) に示す分周回路２０Ａの出力パルス幅
は、１クロック周期に設定している。なお、パルス幅調
整回路２９は、第２の実施形態〜第４の実施形態におい
ても同様に適用することができるが、ここでは第１の実
施形態に適用した例について説明する。
【００３６】通常の分周回路は、特に出力パルス幅の調
整を行わなければ入力クロックと同じパルス幅となり、
このままのパルス幅で積分器５のリセットを行っても周
波数シンセサイザの動作上の問題はない。しかし、分周
回路２０Ａの出力パルス幅が１クロックに満たない場合
には、積分器５の出力がＶ0 となる時間が１クロック周
期未満となり、残りの時間に積分器５は積分動作を開始
してしまう。そのため、設定すべき基準電圧Ｖr が分周
回路２０Ａの出力パルス幅に依存してしまうことにな
る。そこで、分周回路２０Ａの出力パルス幅を１クロッ
ク周期に修正してから積分器５に入力すれば、リセット
後の積分は常にＶ0 からスタートすることになる。これ
により、基準電圧Ｖr が分周回路２０Ａの出力パルス幅
に影響されることがなくなり、その設定が容易になる。
整を行わなければ入力クロックと同じパルス幅となり、
このままのパルス幅で積分器５のリセットを行っても周
波数シンセサイザの動作上の問題はない。しかし、分周
回路２０Ａの出力パルス幅が１クロックに満たない場合
には、積分器５の出力がＶ0 となる時間が１クロック周
期未満となり、残りの時間に積分器５は積分動作を開始
してしまう。そのため、設定すべき基準電圧Ｖr が分周
回路２０Ａの出力パルス幅に依存してしまうことにな
る。そこで、分周回路２０Ａの出力パルス幅を１クロッ
ク周期に修正してから積分器５に入力すれば、リセット
後の積分は常にＶ0 からスタートすることになる。これ
により、基準電圧Ｖr が分周回路２０Ａの出力パルス幅
に影響されることがなくなり、その設定が容易になる。
【００３７】パルス幅調整回路２９は、例えばＤ−ＦＦ
（ディレーフリップフロップ）により実現することがで
きる。分周回路２０Ａの出力パルスをＤ−ＦＦのＤ入力
に接続し、外部クロックをＤ−ＦＦのクロック入力に接
続すれば、分周回路２０Ａの出力パルスは１クロック周
期遅延されると同時に、パルス幅が１クロック周期に修
正される。
（ディレーフリップフロップ）により実現することがで
きる。分周回路２０Ａの出力パルスをＤ−ＦＦのＤ入力
に接続し、外部クロックをＤ−ＦＦのクロック入力に接
続すれば、分周回路２０Ａの出力パルスは１クロック周
期遅延されると同時に、パルス幅が１クロック周期に修
正される。
【００３８】
【発明の効果】以上説明したように、本発明の周波数シ
ンセサイザは、従来のＲＯＭを用いないダイレクト・デ
ィジタル・シンセサイザの積分器の出力電圧を定期的に
リセットすることにより、積分を常に同じ初期値（既
知）から開始させることができる。これにより、積分器
の出力電圧レベルを一意に定めることができる。また、
積分器出力のドリフトによる電圧誤差が積分器出力の電
圧レベルに累積されることがない。
ンセサイザは、従来のＲＯＭを用いないダイレクト・デ
ィジタル・シンセサイザの積分器の出力電圧を定期的に
リセットすることにより、積分を常に同じ初期値（既
知）から開始させることができる。これにより、積分器
の出力電圧レベルを一意に定めることができる。また、
積分器出力のドリフトによる電圧誤差が積分器出力の電
圧レベルに累積されることがない。
【００３９】このように、積分器の出力電圧レベルが一
意に定まることは、外部から入力する基準電圧Ｖr の調
整を不要にすることを意味する。すなわち、本発明によ
り、低消費電力で高速周波数切り替えが可能で、かつ基
準電圧の調整を不要とする周波数シンセサイザを実現す
ることができる。
意に定まることは、外部から入力する基準電圧Ｖr の調
整を不要にすることを意味する。すなわち、本発明によ
り、低消費電力で高速周波数切り替えが可能で、かつ基
準電圧の調整を不要とする周波数シンセサイザを実現す
ることができる。
【図１】本発明の周波数シンセサイザの第１の実施形態
を示すブロック図。
を示すブロック図。
【図２】第１の実施形態の動作例を示すタイムチャー
ト。
ト。
【図３】分周回路２０Ａの構成例を示すブロック図。
【図４】本発明の周波数シンセサイザの第２の実施形態
を示すブロック図。
を示すブロック図。
【図５】分周回路２０Ｂの構成例を示すブロック図。
【図６】本発明の周波数シンセサイザの第３の実施形態
を示すブロック図。
を示すブロック図。
【図７】本発明の周波数シンセサイザの第４の実施形態
を示すブロック図。
を示すブロック図。
【図８】本発明の周波数シンセサイザの第５の実施形態
を示すブロック図。
を示すブロック図。
【図９】従来のダイレクト・ディジタル・シンセサイザ
の構成例を示すブロック図。
の構成例を示すブロック図。
【図１０】ＲＯＭを用いない従来のダイレクト・ディジ
タル・シンセサイザの構成例を示すブロック図。
タル・シンセサイザの構成例を示すブロック図。
【図１１】図１０に示す構成の動作例を示すタイムチャ
ート。
ート。
１ アキュムレータ ２ Ｄ／Ａ変換器 ３ 遅延回路 ４ 差動増幅器 ５ 積分器 ６ コンパレータ ７ トグルフリップフロップ（Ｔ−ＦＦ） ８ 差分信号発生回路 ９ データ入力端子 １０ クロック入力端子 １１ 基準電圧入力端子 １２ 出力端子 ２０Ａ，２０Ｂ，２０Ｃ 分周回路 ２１ トグルフリップフロップ（Ｔ−ＦＦ） ２２ クロック入力端子 ２３ 出力端子 ２４ ＯＲゲート ２５ ＡＮＤゲート ２６ インバータ ２７ データ入力端子 ２８ ディジタルコンパレータ ２９ パルス幅調整回路 ３１ アキュムレータ ３２ ＲＯＭ ３３ Ｄ／Ａ変換器 ３４ ローパスフィルタ（ＬＰＦ） ３５ データ入力端子 ３６ クロック入力端子 ３７ 出力端子 ５５ 積分器
Claims (6)
- 【請求項１】 クロックが入力されるごとに周波数設定
データＫを累積し、累積値がオーバーフローしたとき
に、その超過分を初期値として前記周波数設定データＫ
の累積を継続するｎビットのアキュムレータと、 前記アキュムレータの現在の計数値と、１クロック前の
計数値との差分に相当する信号を出力する差分信号発生
回路と、 前記差分信号発生回路の出力を時間積分する積分器と、 前記積分器の出力電圧と所定の基準電圧とを比較するコ
ンパレータと、 前記コンパレータの出力パルスに同期したパルスを発生
し、シンセサイザ出力とするパルス発生器とを備えた周
波数シンセサイザにおいて、 前記アキュムレータの動作周期またはその整数倍に対応
する分周比で前記クロックを分周する分周回路を備え、 前記積分器は、前記分周回路の出力パルスが入力された
ときに、その出力電圧を所定値にリセットする手段を含
むことを特徴とする周波数シンセサイザ。 - 【請求項２】 請求項１に記載の周波数シンセサイザに
おいて、 分周回路は、アキュムレータのビット数ｎと等しい段数
のバイナリカウンタであることを特徴とする周波数シン
セサイザ。 - 【請求項３】 請求項１に記載の周波数シンセサイザに
おいて、 分周回路は、分周比が（２n／(Ｋと２nの最大公約数)）
に設定されるプログラマブルカウンタであることを特徴
とする周波数シンセサイザ。 - 【請求項４】 クロックが入力されるごとに周波数設定
データＫを累積し、累積値がオーバーフローしたとき
に、その超過分を初期値として前記周波数設定データＫ
の累積を継続するｎビットのアキュムレータと、 前記アキュムレータの現在の計数値と、１クロック前の
計数値との差分に相当する信号を出力する差分信号発生
回路と、 前記差分信号発生回路の出力を時間積分する積分器と、 前記積分器の出力電圧と所定の基準電圧とを比較するコ
ンパレータと、 前記コンパレータの出力パルスに同期したパルスを発生
し、シンセサイザ出力とするパルス発生器とを備えた周
波数シンセサイザにおいて、 前記周波数設定データＫの分周比で、前記アキュムレー
タの計数値の最上位ビットまたはオーバーフロー信号を
分周する分周回路を備え、 前記積分器は、前記分周回路の出力パルスが入力された
ときに、その出力電圧を所定値にリセットする手段を含
むことを特徴とする周波数シンセサイザ。 - 【請求項５】 クロックが入力されるごとに周波数設定
データＫを累積し、累積値がオーバーフローしたとき
に、その超過分を初期値として前記周波数設定データＫ
の累積を継続するｎビットのアキュムレータと、 前記アキュムレータの現在の計数値と、１クロック前の
計数値との差分に相当する信号を出力する差分信号発生
回路と、 前記差分信号発生回路の出力を時間積分する積分器と、 前記積分器の出力電圧と所定の基準電圧とを比較するコ
ンパレータと、 前記コンパレータの出力パルスに同期したパルスを発生
し、シンセサイザ出力とするパルス発生器とを備えた周
波数シンセサイザにおいて、 前記アキュムレータの計数値の各ビットが所定のデータ
に一致したときにパルスを出力するディジタルコンパレ
ータを備え、 前記積分器は、前記ディジタルコンパレータの出力パル
スが入力されたときに、その出力電圧を所定値にリセッ
トする手段を含むことを特徴とする周波数シンセサイ
ザ。 - 【請求項６】 請求項１〜５のいずれかに記載の周波数
シンセサイザにおいて、 積分器をリセットするパルスのパルス幅をクロック周期
に修正するパルス幅調整回路を備えたことを特徴とする
周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13792798A JP3411817B2 (ja) | 1998-05-20 | 1998-05-20 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13792798A JP3411817B2 (ja) | 1998-05-20 | 1998-05-20 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330860A true JPH11330860A (ja) | 1999-11-30 |
| JP3411817B2 JP3411817B2 (ja) | 2003-06-03 |
Family
ID=15209947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13792798A Expired - Fee Related JP3411817B2 (ja) | 1998-05-20 | 1998-05-20 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3411817B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006174297A (ja) * | 2004-12-17 | 2006-06-29 | Seiko Npc Corp | 周波数シンセサイザ及びその基準信号位相設定方法 |
| JP4769985B2 (ja) * | 2004-11-26 | 2011-09-07 | エスティー‐エリクソン、ソシエテ、アノニム | ジッタ低減回路および周波数合成器 |
-
1998
- 1998-05-20 JP JP13792798A patent/JP3411817B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4769985B2 (ja) * | 2004-11-26 | 2011-09-07 | エスティー‐エリクソン、ソシエテ、アノニム | ジッタ低減回路および周波数合成器 |
| JP2006174297A (ja) * | 2004-12-17 | 2006-06-29 | Seiko Npc Corp | 周波数シンセサイザ及びその基準信号位相設定方法 |
| JP4563165B2 (ja) * | 2004-12-17 | 2010-10-13 | セイコーＮｐｃ株式会社 | 周波数シンセサイザ及びその基準信号位相設定方法 |
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| Publication number | Publication date |
|---|---|
| JP3411817B2 (ja) | 2003-06-03 |
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