JPH0983250A - ダイレクト・デジタル・シンセサイザ - Google Patents
ダイレクト・デジタル・シンセサイザInfo
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- JPH0983250A JPH0983250A JP8124398A JP12439896A JPH0983250A JP H0983250 A JPH0983250 A JP H0983250A JP 8124398 A JP8124398 A JP 8124398A JP 12439896 A JP12439896 A JP 12439896A JP H0983250 A JPH0983250 A JP H0983250A
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Abstract
(57)【要約】
【課題】 任意の周波数を発生させ得るダイレクト・デ
ジタル・シンセサイザに関し、回路規模が大となること
が無く、消費電力が小で、大きなスプリアスを発生する
ことのないシンセサイザの実現を目的とする。 【解決手段】 クロックの入力ごとに入力された周波数
設定用データを累積換算するアキュムレータ（１）と、
このアキュムレータの累算値をアナログ電圧に変換する
Ｄ／Ａ変換器（２）と、このＤ／Ａ変換器の出力を平滑
化する積分器（３）と、この積分器の出力と外部から設
定される基準電圧（Ｖｒ）とを比較して、アキュムレー
タの累算値が増加している時に、積分器の出力と基準電
圧とが等しくなるタイミングでパルスを出力するコンパ
レータ（４）と、このコンパレータの出力パルスの立ち
上がりに同期してシンセサイザ出力となるパルスを出力
するパルス発生器（５）とを備える。
ジタル・シンセサイザに関し、回路規模が大となること
が無く、消費電力が小で、大きなスプリアスを発生する
ことのないシンセサイザの実現を目的とする。 【解決手段】 クロックの入力ごとに入力された周波数
設定用データを累積換算するアキュムレータ（１）と、
このアキュムレータの累算値をアナログ電圧に変換する
Ｄ／Ａ変換器（２）と、このＤ／Ａ変換器の出力を平滑
化する積分器（３）と、この積分器の出力と外部から設
定される基準電圧（Ｖｒ）とを比較して、アキュムレー
タの累算値が増加している時に、積分器の出力と基準電
圧とが等しくなるタイミングでパルスを出力するコンパ
レータ（４）と、このコンパレータの出力パルスの立ち
上がりに同期してシンセサイザ出力となるパルスを出力
するパルス発生器（５）とを備える。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、任意の周波数を発
生することができるダイレクト・デジタル・シンセサイ
ザに関し、特に、消費電力が少なく、スプリアス特性が
良好で、高周波数を容易に得ることができる周波数シン
セサイザにかかる。
生することができるダイレクト・デジタル・シンセサイ
ザに関し、特に、消費電力が少なく、スプリアス特性が
良好で、高周波数を容易に得ることができる周波数シン
セサイザにかかる。
【０００２】
【従来の技術】従来のダイレクト・デジタル・シンセサ
イザ（ＤＤＳ）の例が、例えば文献１「V. Reinhardt,
K. Gould, K. McNab, and M. Bustamante,“A short su
rvey of frequency synthesizer techniques”, in Pro
c. 40th Annual Frequency Control Symp., May 1986,
pp.335-365. 」や文献２「E. McCune Jr, “Create sig
nals having optimum resolution, response, and nois
e ”, EDN, vol.36, no.6, pp.95-108, March 1991. 」
等に記載されている。
イザ（ＤＤＳ）の例が、例えば文献１「V. Reinhardt,
K. Gould, K. McNab, and M. Bustamante,“A short su
rvey of frequency synthesizer techniques”, in Pro
c. 40th Annual Frequency Control Symp., May 1986,
pp.335-365. 」や文献２「E. McCune Jr, “Create sig
nals having optimum resolution, response, and nois
e ”, EDN, vol.36, no.6, pp.95-108, March 1991. 」
等に記載されている。
【０００３】この構成を図１に示す。この図において、
１はアキュムレータ、３２はＲＯＭ（リード・オンリ・
メモリ）、２はＤ／Ａ変換器、３３はローパスフィル
タ、６はデータ入力端子、７はクロック入力端子、８は
出力端子を表している。
１はアキュムレータ、３２はＲＯＭ（リード・オンリ・
メモリ）、２はＤ／Ａ変換器、３３はローパスフィル
タ、６はデータ入力端子、７はクロック入力端子、８は
出力端子を表している。
【０００４】アキュムレータ１には周波数設定用のデー
タが入力されており、クロック信号の入力毎に累積加算
する。アキュムレータ１のビット数をｎとすると、アキ
ュムレータの累算値が２n 以上になると、その超過分を
初期値として累算動作を継続する。このアキュムレータ
１の累算値をＲＯＭ３２のアドレス指定に用いる。ＲＯ
Ｍ３２には正弦波のデジタル・データが書き込まれてお
り、アドレス指定に応じた正弦波データを出力する。こ
の正弦波データはＤ／Ａ変換器２によりアナログ信号に
変換される。このアナログ信号はクロック周波数で変化
する階段波形であり、ローパスフィルタ３３により平滑
化してシンセサイザ出力を得る。クロック周波数をｆ
CLK 、入力データをＫとすると出力周波数ｆOUT は、
タが入力されており、クロック信号の入力毎に累積加算
する。アキュムレータ１のビット数をｎとすると、アキ
ュムレータの累算値が２n 以上になると、その超過分を
初期値として累算動作を継続する。このアキュムレータ
１の累算値をＲＯＭ３２のアドレス指定に用いる。ＲＯ
Ｍ３２には正弦波のデジタル・データが書き込まれてお
り、アドレス指定に応じた正弦波データを出力する。こ
の正弦波データはＤ／Ａ変換器２によりアナログ信号に
変換される。このアナログ信号はクロック周波数で変化
する階段波形であり、ローパスフィルタ３３により平滑
化してシンセサイザ出力を得る。クロック周波数をｆ
CLK 、入力データをＫとすると出力周波数ｆOUT は、
【０００５】
【数１】
【０００６】となる。このようなダイレクト・デジタル
・シンセサイザは、ＰＬＬ（位相同期ループ）のように
フィードバックループを用いないため、周波数分解能を
高くでき、また出力周波数を高速に切り換えることがで
きる。
・シンセサイザは、ＰＬＬ（位相同期ループ）のように
フィードバックループを用いないため、周波数分解能を
高くでき、また出力周波数を高速に切り換えることがで
きる。
【０００７】従来の他のダイレクト・デジタル・シンセ
サイザの例としては、アキュムレータ１の最上位ビット
（ＭＳＢ）から出力を取り出す構成のものがあり、上述
の文献１および文献２に記載されている。このような構
成のものは（１）式で示される周波数の方形波信号が得
られる。これを正弦波に変換するにはローパスフィルタ
が用いられる。
サイザの例としては、アキュムレータ１の最上位ビット
（ＭＳＢ）から出力を取り出す構成のものがあり、上述
の文献１および文献２に記載されている。このような構
成のものは（１）式で示される周波数の方形波信号が得
られる。これを正弦波に変換するにはローパスフィルタ
が用いられる。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
たような従来のＲＯＭを用いるダイレクト・デジタル・
シンセサイザでは、ＲＯＭのデータのアクセスに時間が
かかり、シンセサイザの高周波化の妨げとなるという問
題があった。また回路規模も大きく、消費電力が大きい
という問題点もあった。
たような従来のＲＯＭを用いるダイレクト・デジタル・
シンセサイザでは、ＲＯＭのデータのアクセスに時間が
かかり、シンセサイザの高周波化の妨げとなるという問
題があった。また回路規模も大きく、消費電力が大きい
という問題点もあった。
【０００９】一方、アキュムレータの最上位ビットから
出力を取り出すダイレクト・デジタル・シンセサイザで
は、周波数設定データＫが２m （ｍは整数）以外の時に
は、出力パルス幅が周期的に変わり、原理的に大きなス
プリアス（不要波）が発生するという問題点があった。
出力を取り出すダイレクト・デジタル・シンセサイザで
は、周波数設定データＫが２m （ｍは整数）以外の時に
は、出力パルス幅が周期的に変わり、原理的に大きなス
プリアス（不要波）が発生するという問題点があった。
【００１０】本発明は、このような問題点を解消するた
めになされたもので、ＲＯＭを用いることなく、かつ周
期的な周波数変動を原理的に０にすることができるダイ
レクト・デジタル・シンセサイザを提供することを目的
としている。
めになされたもので、ＲＯＭを用いることなく、かつ周
期的な周波数変動を原理的に０にすることができるダイ
レクト・デジタル・シンセサイザを提供することを目的
としている。
【００１１】
【課題を解決するための手段】上記目的を解決するため
に、本発明は、クロック信号が入力される毎に周波数設
定データＫを累積し、累積値がオーバーフローしたとき
には、計数限界を超えた量を初期値として、前記周波数
設定データＫの累積を継続するアキュムレータと、前記
アキュムレータの累積値の平均増加率を示す信号を出力
する信号発生回路と、前記信号発生回路の出力を、予め
定められた基準電圧と比較するコンパレータと、前記コ
ンパレータの出力パルスの立ち上がりおよび立ち下がり
の一方に同期してパルスを発生するパルス発生器とを具
備することを特徴とする。
に、本発明は、クロック信号が入力される毎に周波数設
定データＫを累積し、累積値がオーバーフローしたとき
には、計数限界を超えた量を初期値として、前記周波数
設定データＫの累積を継続するアキュムレータと、前記
アキュムレータの累積値の平均増加率を示す信号を出力
する信号発生回路と、前記信号発生回路の出力を、予め
定められた基準電圧と比較するコンパレータと、前記コ
ンパレータの出力パルスの立ち上がりおよび立ち下がり
の一方に同期してパルスを発生するパルス発生器とを具
備することを特徴とする。
【００１２】上記ダイレクト・デジタル・シンセサイザ
において、前記信号発生回路は、前記アキュムレータの
累積値をアナログ信号に変換するＤ／Ａ変換器と、前記
Ｄ／Ａ変換器の出力を平滑化する積分器とを具備するこ
とを特徴とする。
において、前記信号発生回路は、前記アキュムレータの
累積値をアナログ信号に変換するＤ／Ａ変換器と、前記
Ｄ／Ａ変換器の出力を平滑化する積分器とを具備するこ
とを特徴とする。
【００１３】上記ダイレクト・デジタル・シンセサイザ
において、前記信号発生回路は、前記アキュムレータの
現在の出力と、前記アキュムレータの１クロック前の出
力との差分に相当する信号を出力する差分信号発生回路
と、前記差分信号発生回路の出力を時間積分する積分器
とを具備することを特徴とする。
において、前記信号発生回路は、前記アキュムレータの
現在の出力と、前記アキュムレータの１クロック前の出
力との差分に相当する信号を出力する差分信号発生回路
と、前記差分信号発生回路の出力を時間積分する積分器
とを具備することを特徴とする。
【００１４】上記ダイレクト・デジタル・シンセサイザ
において、前記差分信号発生回路は、前記アキュムレー
タの累積値をアナログ信号に変換するＤ／Ａ変換器と、
前記Ｄ／Ａ変換器の出力に遅延を与える遅延回路と、前
記Ｄ／Ａ変換器の出力と前記遅延回路の出力とを入力と
する差動増幅器とを具備することを特徴とする。
において、前記差分信号発生回路は、前記アキュムレー
タの累積値をアナログ信号に変換するＤ／Ａ変換器と、
前記Ｄ／Ａ変換器の出力に遅延を与える遅延回路と、前
記Ｄ／Ａ変換器の出力と前記遅延回路の出力とを入力と
する差動増幅器とを具備することを特徴とする。
【００１５】上記ダイレクト・デジタル・シンセサイザ
において、前記差分信号発生回路は、前記アキュムレー
タの累積値をアナログ信号に変換する第１のＤ／Ａ変換
器と、前記アキュムレータの累積値を前記クロック信号
の１クロック分遅延するディレイ・フリップフロップ
と、前記ディレイ・フリップフロップの出力をアナログ
信号に変換する第２のＤ／Ａ変換器と、前記第１のＤ／
Ａ変換器の出力および前記第２のＤ／Ａ変換器の出力を
入力とする差動増幅器とを具備することを特徴とする。
において、前記差分信号発生回路は、前記アキュムレー
タの累積値をアナログ信号に変換する第１のＤ／Ａ変換
器と、前記アキュムレータの累積値を前記クロック信号
の１クロック分遅延するディレイ・フリップフロップ
と、前記ディレイ・フリップフロップの出力をアナログ
信号に変換する第２のＤ／Ａ変換器と、前記第１のＤ／
Ａ変換器の出力および前記第２のＤ／Ａ変換器の出力を
入力とする差動増幅器とを具備することを特徴とする。
【００１６】上記ダイレクト・デジタル・シンセサイザ
において、前記差動増幅器と前記積分器とは、差動型の
積分器に一体化されたことを特徴とする。
において、前記差動増幅器と前記積分器とは、差動型の
積分器に一体化されたことを特徴とする。
【００１７】上記ダイレクト・デジタル・シンセサイザ
において、前記差動増幅器と前記積分器とは、差動型の
積分器に一体化されたことを特徴とする。
において、前記差動増幅器と前記積分器とは、差動型の
積分器に一体化されたことを特徴とする。
【００１８】上記ダイレクト・デジタル・シンセサイザ
において、前記差分信号発生回路は、前記アキュムレー
タの累積値を前記クロック信号の１クロック分遅延する
ディレイ・フリップフロップと、前記アキュムレータの
累積値および前記ディレイ・フリップフロップの出力の
差をとる全減算器と、該全減算器の出力をアナログ信号
に変換するＤ／Ａ変換器とを具備することを特徴とす
る。
において、前記差分信号発生回路は、前記アキュムレー
タの累積値を前記クロック信号の１クロック分遅延する
ディレイ・フリップフロップと、前記アキュムレータの
累積値および前記ディレイ・フリップフロップの出力の
差をとる全減算器と、該全減算器の出力をアナログ信号
に変換するＤ／Ａ変換器とを具備することを特徴とす
る。
【００１９】上記ダイレクト・デジタル・シンセサイザ
において、前記アキュムレータは、前記累積値が２
n （ｎは正の整数）以上になった時にオーバーフロー信
号を出力するｎビットのアキュムレータであり、前記信
号発生回路は、前記オーバーフロー信号のレベルに応じ
て、前記周波数設定データＫに比例した電圧と、Ｋ−２
nに比例した電圧とを切り換えて出力する差分信号発生
回路と、前記差分信号発生回路の出力を時間積分する積
分器とを具備することを特徴とする。
において、前記アキュムレータは、前記累積値が２
n （ｎは正の整数）以上になった時にオーバーフロー信
号を出力するｎビットのアキュムレータであり、前記信
号発生回路は、前記オーバーフロー信号のレベルに応じ
て、前記周波数設定データＫに比例した電圧と、Ｋ−２
nに比例した電圧とを切り換えて出力する差分信号発生
回路と、前記差分信号発生回路の出力を時間積分する積
分器とを具備することを特徴とする。
【００２０】上記ダイレクト・デジタル・シンセサイザ
において、前記差分信号発生回路は、前記周波数設定デ
ータＫをアナログ信号に変換するＤ／Ａ変換器と、前記
アキュムレータのオーバーフロー信号のレベルを変換す
るレベル変換回路であって、その出力の直流レベルが、
前記オーバーフロー信号がハイのときには、前記Ｄ／Ａ
変換器に２n のデータを入力したときに該Ｄ／Ａ変換器
から得られる出力の直流レベルに一致し、前記オーバー
フロー信号がローのときには、前記Ｄ／Ａ変換器に０の
データを入力したときに該Ｄ／Ａ変換器から得られる出
力の直流レベルに一致するレベル変換回路と、前記レベ
ル変換回路の出力および前記Ｄ／Ａ変換器の出力を入力
とする差動増幅器とを具備することを特徴とする。
において、前記差分信号発生回路は、前記周波数設定デ
ータＫをアナログ信号に変換するＤ／Ａ変換器と、前記
アキュムレータのオーバーフロー信号のレベルを変換す
るレベル変換回路であって、その出力の直流レベルが、
前記オーバーフロー信号がハイのときには、前記Ｄ／Ａ
変換器に２n のデータを入力したときに該Ｄ／Ａ変換器
から得られる出力の直流レベルに一致し、前記オーバー
フロー信号がローのときには、前記Ｄ／Ａ変換器に０の
データを入力したときに該Ｄ／Ａ変換器から得られる出
力の直流レベルに一致するレベル変換回路と、前記レベ
ル変換回路の出力および前記Ｄ／Ａ変換器の出力を入力
とする差動増幅器とを具備することを特徴とする。
【００２１】上記ダイレクト・デジタル・シンセサイザ
において、前記差動増幅器と前記積分器とは、差動型の
積分器に一体化されたことを特徴とする。
において、前記差動増幅器と前記積分器とは、差動型の
積分器に一体化されたことを特徴とする。
【００２２】上記ダイレクト・デジタル・シンセサイザ
において、前記差分信号発生回路は、前記アキュムレー
タのオーバーフロー信号のレベルに応じて、２n に相当
するデータと、０に相当するデータとを切り換えて出力
するデータセレクタと、前記データセレクタの出力デー
タと前記周波数設定データＫとの差分を出力する全減算
器と、該全減算器の出力をアナログ信号に変換するＤ／
Ａ変換器とを具備することを特徴とする。
において、前記差分信号発生回路は、前記アキュムレー
タのオーバーフロー信号のレベルに応じて、２n に相当
するデータと、０に相当するデータとを切り換えて出力
するデータセレクタと、前記データセレクタの出力デー
タと前記周波数設定データＫとの差分を出力する全減算
器と、該全減算器の出力をアナログ信号に変換するＤ／
Ａ変換器とを具備することを特徴とする。
【００２３】上記ダイレクト・デジタル・シンセサイザ
において、前記差分信号発生回路は、前記アキュムレー
タのオーバーフロー信号のレベルに応じて、２n に相当
するデータと、０に相当するデータとを切り換えて出力
するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力と前記周
波数設定データＫとの差分を出力する全減算器と、該全
減算器の出力をアナログ信号に変換するＤ／Ａ変換器と
を具備することを特徴とする。
において、前記差分信号発生回路は、前記アキュムレー
タのオーバーフロー信号のレベルに応じて、２n に相当
するデータと、０に相当するデータとを切り換えて出力
するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力と前記周
波数設定データＫとの差分を出力する全減算器と、該全
減算器の出力をアナログ信号に変換するＤ／Ａ変換器と
を具備することを特徴とする。
【００２４】上記ダイレクト・デジタル・シンセサイザ
において、前記アキュムレータと前記Ａ／Ｄ変換器との
間に接続され、前記オーバーフロー信号のレベルを変換
する振幅変換回路をさらに具備することを特徴とする。
において、前記アキュムレータと前記Ａ／Ｄ変換器との
間に接続され、前記オーバーフロー信号のレベルを変換
する振幅変換回路をさらに具備することを特徴とする。
【００２５】上記ダイレクト・デジタル・シンセサイザ
において、入力端に前記クロック信号が供給され、出力
端が前記Ａ／Ｄ変換器のクロック入力端に接続されたイ
ンバータをさらに具備することを特徴とする。
において、入力端に前記クロック信号が供給され、出力
端が前記Ａ／Ｄ変換器のクロック入力端に接続されたイ
ンバータをさらに具備することを特徴とする。
【００２６】上記いずれかのダイレクト・デジタル・シ
ンセサイザにおいて、前記パルス発生器は、トリガ・フ
リップフロップであることを特徴とする。
ンセサイザにおいて、前記パルス発生器は、トリガ・フ
リップフロップであることを特徴とする。
【００２７】上記いずれかのダイレクト・デジタル・シ
ンセサイザにおいて、前記パルス発生器は、ワンショッ
ト・マルチバイブレータであることを特徴とする。
ンセサイザにおいて、前記パルス発生器は、ワンショッ
ト・マルチバイブレータであることを特徴とする。
【００２８】本発明では、クロックの入力ごとに周波数
設定データＫを累積加算するｎビットのアキュムレータ
の累算値が増加している時に、その増加率を示す信号と
基準電圧とが等しくなるタイミングを抽出して、このタ
イミングに基づいてパルスを出力することを最も主要な
特徴とする。従来技術とは、ＲＯＭを用いることなく任
意の周波数を発生することができ、かつ周期的な周波数
変動を原理的に０にすることができる点が異なる。
設定データＫを累積加算するｎビットのアキュムレータ
の累算値が増加している時に、その増加率を示す信号と
基準電圧とが等しくなるタイミングを抽出して、このタ
イミングに基づいてパルスを出力することを最も主要な
特徴とする。従来技術とは、ＲＯＭを用いることなく任
意の周波数を発生することができ、かつ周期的な周波数
変動を原理的に０にすることができる点が異なる。
【００２９】本発明は、アキュムレータの累算値の平均
増加率を示す信号は、それが増加している時には、周波
数変動のない鋸歯状波に一致するという原理を用いてい
る。このアキュムレータの累算値が増加している領域の
時間軸情報を利用してシンセサイザ出力を得るため、周
期的な周波数変動に起因するスプリアスを発生させない
効果が得られる。
増加率を示す信号は、それが増加している時には、周波
数変動のない鋸歯状波に一致するという原理を用いてい
る。このアキュムレータの累算値が増加している領域の
時間軸情報を利用してシンセサイザ出力を得るため、周
期的な周波数変動に起因するスプリアスを発生させない
効果が得られる。
【００３０】
【発明の実施の形態】以下、図面を参照して、本発明の
実施形態を説明する。
実施形態を説明する。
【００３１】第１実施形態 図２は本発明によるダイレクト・デジタル・シンセサイ
ザの第１実施形態を示す図である。
ザの第１実施形態を示す図である。
【００３２】この図において、数字符号１はアキュムレ
ータ、２はＤ／Ａ変換器、３は入力信号を平滑化する積
分器、４はコンパレータ、５はトグル・フリップフロッ
プ（Ｔ−ＦＦ）、６は周波数設定用データＫの入力端
子、７はクロック用の入力端子、８は出力端子、９はコ
ンパレータへの基準電圧の入力端子を表わしている。
ータ、２はＤ／Ａ変換器、３は入力信号を平滑化する積
分器、４はコンパレータ、５はトグル・フリップフロッ
プ（Ｔ−ＦＦ）、６は周波数設定用データＫの入力端
子、７はクロック用の入力端子、８は出力端子、９はコ
ンパレータへの基準電圧の入力端子を表わしている。
【００３３】図３（Ａ），図３（Ｂ），図４（Ａ），図
４（Ｂ）は、こ実施形態の動作を示すタイムチャートで
ある。以下これらの図を参照して第１実施形態の動作を
説明する。
４（Ｂ）は、こ実施形態の動作を示すタイムチャートで
ある。以下これらの図を参照して第１実施形態の動作を
説明する。
【００３４】今、アキュムレータ１のビット数を３とす
るとオーバーフローは２3 ＝８で起こる。また周波数設
定データＫを３とすると、クロックの入力ごとにアキュ
ムレータ１の内容は３，６と累算される。次のクロック
入力で９となるが、オーバーフローを起こし、８を引い
た残りの１を初期値として累算動作を継続する。
るとオーバーフローは２3 ＝８で起こる。また周波数設
定データＫを３とすると、クロックの入力ごとにアキュ
ムレータ１の内容は３，６と累算される。次のクロック
入力で９となるが、オーバーフローを起こし、８を引い
た残りの１を初期値として累算動作を継続する。
【００３５】このアキュムレータ１のデジタル出力Ｄａ
をＤ／Ａ変換器２によりアナログ電圧に変換すると、図
３（Ａ）に示す階段波形Ｓａとなる。この図では、横軸
の刻みはクロックの周期を、また縦軸の刻みはアキュム
レータの分解能を電圧に変換した量を表わす。
をＤ／Ａ変換器２によりアナログ電圧に変換すると、図
３（Ａ）に示す階段波形Ｓａとなる。この図では、横軸
の刻みはクロックの周期を、また縦軸の刻みはアキュム
レータの分解能を電圧に変換した量を表わす。
【００３６】この階段波形Ｓａは縦軸の電圧軸上で量子
化されているが、横軸の時間軸上でもパルス幅が周期的
に変化し、大きなスプリアス成分を持っている。
化されているが、横軸の時間軸上でもパルス幅が周期的
に変化し、大きなスプリアス成分を持っている。
【００３７】この階段波形Ｓａは図３（Ｂ）の実線に示
す仮想的な鋸波Ｓｔに沿って変化している。この鋸波
は、階段波形Ｓａのクロック入力時の値を直線で結ぶと
共に、直線を外挿し、２3 ＝８に対応する電圧と交差す
る時間で０にしたものである。
す仮想的な鋸波Ｓｔに沿って変化している。この鋸波
は、階段波形Ｓａのクロック入力時の値を直線で結ぶと
共に、直線を外挿し、２3 ＝８に対応する電圧と交差す
る時間で０にしたものである。
【００３８】鋸波Ｓｔはクロックの８周期に３個存在
し、また、時間軸上の幅も等しいことから、周波数成分
は先に示した“数１”で示される周波数の基本波とその
高調波のみからなり、その他のスプリアスは含まないこ
とがわかる。
し、また、時間軸上の幅も等しいことから、周波数成分
は先に示した“数１”で示される周波数の基本波とその
高調波のみからなり、その他のスプリアスは含まないこ
とがわかる。
【００３９】図２に示す実施形態では、Ｄ／Ａ変換器２
の出力Ｓａを積分器３により平滑化している。この積分
器３の出力Ｓｂを図４（Ａ）の実線に示す。破線はＤ／
Ａ変換器２の出力Ｓａである。この図４（Ａ）の実線と
図３（Ｂ）の仮想的な鋸波Ｓｔとを比べると、アキュム
レータ１の累算値が増加している時には両者が一致して
いることがわかる。
の出力Ｓａを積分器３により平滑化している。この積分
器３の出力Ｓｂを図４（Ａ）の実線に示す。破線はＤ／
Ａ変換器２の出力Ｓａである。この図４（Ａ）の実線と
図３（Ｂ）の仮想的な鋸波Ｓｔとを比べると、アキュム
レータ１の累算値が増加している時には両者が一致して
いることがわかる。
【００４０】従って、積分器３の出力Ｓｂが増加してい
る時の時間軸情報を利用すればスプリアス成分のない信
号を得ることができる。また積分器３の時定数はクロッ
クの周期のみで決定すれば良く、シンセサイザの出力周
波数とは無関係である。
る時の時間軸情報を利用すればスプリアス成分のない信
号を得ることができる。また積分器３の時定数はクロッ
クの周期のみで決定すれば良く、シンセサイザの出力周
波数とは無関係である。
【００４１】積分器３の出力Ｓｂが増加している時の時
間軸情報を利用するために、図２に示す実施形態ではコ
ンパレータ４およびＴ−ＦＦ５を用いている。コンパレ
ータ４の基準電圧を、例えば、図４（Ａ）中の電圧４に
設定した時のコンパレータ４の出力Ｓｃを図４（Ｂ）に
示す。
間軸情報を利用するために、図２に示す実施形態ではコ
ンパレータ４およびＴ−ＦＦ５を用いている。コンパレ
ータ４の基準電圧を、例えば、図４（Ａ）中の電圧４に
設定した時のコンパレータ４の出力Ｓｃを図４（Ｂ）に
示す。
【００４２】この信号Ｓｃはパルス幅が周期的に変化
し、スプリアス成分を含んでいるが、立ち上がりのタイ
ミングは等時間間隔である。すなわち、図４（Ｂ）の立
ち上がりのタイミングは、図３（Ｂ）の仮想的な鋸波を
電圧“４”で比較した時に得られるものと等しいことが
分かる。
し、スプリアス成分を含んでいるが、立ち上がりのタイ
ミングは等時間間隔である。すなわち、図４（Ｂ）の立
ち上がりのタイミングは、図３（Ｂ）の仮想的な鋸波を
電圧“４”で比較した時に得られるものと等しいことが
分かる。
【００４３】Ｔ−ＦＦ５は入力パルスの立ち上がりまた
は立ち下がりごとに出力のハイ・ローを反転させる論理
回路（２安定マルチバイブレータ）である。従って、Ｔ
−ＦＦ５が立ち上がり動作とすると、図２の出力端子８
に出力される信号Ｓｏは図４（Ｃ）のようになる。この
出力はデューティ比５０％の方形波であり、周波数成分
は“数１”で示される周波数の１／２の周波数の基本波
とその奇数次高調波のみからなり、その他のスプリアス
は含まない。
は立ち下がりごとに出力のハイ・ローを反転させる論理
回路（２安定マルチバイブレータ）である。従って、Ｔ
−ＦＦ５が立ち上がり動作とすると、図２の出力端子８
に出力される信号Ｓｏは図４（Ｃ）のようになる。この
出力はデューティ比５０％の方形波であり、周波数成分
は“数１”で示される周波数の１／２の周波数の基本波
とその奇数次高調波のみからなり、その他のスプリアス
は含まない。
【００４４】出力端子８に接続される回路がデジタル回
路であるならばこの方形波をそのまま使用できる。必要
とあらばローパスフィルタで基本波成分を取り出すか、
またはバンドパスフィルタで高調波成分を取り出せば良
い。また周波数設定データを変更することにより、任意
の周波数を変更できる。
路であるならばこの方形波をそのまま使用できる。必要
とあらばローパスフィルタで基本波成分を取り出すか、
またはバンドパスフィルタで高調波成分を取り出せば良
い。また周波数設定データを変更することにより、任意
の周波数を変更できる。
【００４５】コンパレータ４の出力Ｓｃが図４（Ｂ）の
場合と極性が異なる（反転している）場合は、Ｔ−ＦＦ
５には立ち下がり動作のものを用いることは言うまでも
ない。いずれの場合もアキュムレータ１の累算値が増加
している時に基準電圧と等しくなるタイミングでＴ−Ｆ
Ｆ５のハイ・ローを反転する必要がある。
場合と極性が異なる（反転している）場合は、Ｔ−ＦＦ
５には立ち下がり動作のものを用いることは言うまでも
ない。いずれの場合もアキュムレータ１の累算値が増加
している時に基準電圧と等しくなるタイミングでＴ−Ｆ
Ｆ５のハイ・ローを反転する必要がある。
【００４６】以上説明したようにこの実施形態によれ
ば、ＲＯＭを用いることなく任意の周波数を発生するこ
とが可能であり、かつ、周期的な周波数変動を、原理的
に０にすることができる。
ば、ＲＯＭを用いることなく任意の周波数を発生するこ
とが可能であり、かつ、周期的な周波数変動を、原理的
に０にすることができる。
【００４７】本発明の第１実施形態を実際にハードウェ
アを用いて構成した時の実験結果を図５（Ａ）〜図７に
示す。図５（Ａ）〜図５（Ｃ）はオシロスコープによる
観測波形、図６（Ａ），図６（Ｂ）と図７はスペクトラ
ム・アナライザによって観測したスペクトルを示してい
る。また、図５（Ａ）における縦の破線は、その両線の
間隔が８００ｎｓであることを、また、図５（Ｃ）にお
ける縦の破線は、１．８７５ＭＨｚの１周期を示してい
る。
アを用いて構成した時の実験結果を図５（Ａ）〜図７に
示す。図５（Ａ）〜図５（Ｃ）はオシロスコープによる
観測波形、図６（Ａ），図６（Ｂ）と図７はスペクトラ
ム・アナライザによって観測したスペクトルを示してい
る。また、図５（Ａ）における縦の破線は、その両線の
間隔が８００ｎｓであることを、また、図５（Ｃ）にお
ける縦の破線は、１．８７５ＭＨｚの１周期を示してい
る。
【００４８】これらの図におけるクロック周波数ｆCLK
は１０ＭＨｚであり、アキュムレータ１は１５ビット、
また周波数設定データＫは２12×３である。従ってＤ／
Ａ変換器２の出力Ｓａは“数２”に示すような周波数成
分とスプリアス成分とを含む。
は１０ＭＨｚであり、アキュムレータ１は１５ビット、
また周波数設定データＫは２12×３である。従ってＤ／
Ａ変換器２の出力Ｓａは“数２”に示すような周波数成
分とスプリアス成分とを含む。
【００４９】
【数２】
【００５０】このＤ／Ａ変換器２の出力Ｓａは図５
（Ａ）のような階段波形となり、そのスペクトルは図６
（Ａ）のように希望波３．７５ＭＨｚとスプリアスとが
観測される。希望波とスプリアスとのレベルさは５ｄＢ
程度である。これを積分器３で平滑した波形が図５
（Ａ）のＳｂである。ここで積分器３はＣＲのみで構成
した不完全積分器である。
（Ａ）のような階段波形となり、そのスペクトルは図６
（Ａ）のように希望波３．７５ＭＨｚとスプリアスとが
観測される。希望波とスプリアスとのレベルさは５ｄＢ
程度である。これを積分器３で平滑した波形が図５
（Ａ）のＳｂである。ここで積分器３はＣＲのみで構成
した不完全積分器である。
【００５１】これをコンパレータ４で電圧比較した出力
Ｓｃが図５（Ｂ）に示されており、パルス幅が周期的に
変化しているのが分かる。これを立ち上がり動作のＴ−
ＦＦ５に入力した出力結果が図５（Ｃ）のＳｏであり、
デューティ比５０％の方形波になっている。そのスペク
トルが図６（Ｂ）および図７である。
Ｓｃが図５（Ｂ）に示されており、パルス幅が周期的に
変化しているのが分かる。これを立ち上がり動作のＴ−
ＦＦ５に入力した出力結果が図５（Ｃ）のＳｏであり、
デューティ比５０％の方形波になっている。そのスペク
トルが図６（Ｂ）および図７である。
【００５２】“数２”の１／２の周波数３．７５／２＝
１．８７５（ＭＨｚ）の基本波とその奇数次高調波以外
のスプリアスは、基本波に対して３０ｄＢ以下と大きく
低減している。このスプリアスは、積分器３の出力をよ
り直線に近づけることでより低く抑えることができる。
１．８７５（ＭＨｚ）の基本波とその奇数次高調波以外
のスプリアスは、基本波に対して３０ｄＢ以下と大きく
低減している。このスプリアスは、積分器３の出力をよ
り直線に近づけることでより低く抑えることができる。
【００５３】以上の実測結果からも、本発明によりＲＯ
Ｍを用いることなく任意の周波数を発生することがで
き、かつ、周期的な周波数変動に起因するスプリアスを
低減できることがわかる。
Ｍを用いることなく任意の周波数を発生することがで
き、かつ、周期的な周波数変動に起因するスプリアスを
低減できることがわかる。
【００５４】第２実施形態 図８は、本発明によるダイレクト・デジタル・シンセサ
イザの第２実施形態を示すブロック図である。第２実施
形態が、第１実施形態と異なる点は、図２の不完全積分
器３に代えて完全積分器１２を用いている点と、Ｄ／Ａ
変換器２と積分器１２との間に、遅延回路１０および差
動増幅器１１とを接続した点である。Ｄ／Ａ変換器の出
力Ｓａは、差動増幅器１１の第１入力端と、遅延回路１
０に供給される。遅延回路１０は、信号Ｓａを１クロッ
ク周期だけ遅延した信号Ｓｄを、差動増幅器１１の第２
入力端に供給する。差動増幅器１１の出力Ｓｅは、積分
器１２に供給される。これらのＤ／Ａ変換器２、遅延回
路１０および差動増幅器１１が差分信号発生回路１００
を構成している。
イザの第２実施形態を示すブロック図である。第２実施
形態が、第１実施形態と異なる点は、図２の不完全積分
器３に代えて完全積分器１２を用いている点と、Ｄ／Ａ
変換器２と積分器１２との間に、遅延回路１０および差
動増幅器１１とを接続した点である。Ｄ／Ａ変換器の出
力Ｓａは、差動増幅器１１の第１入力端と、遅延回路１
０に供給される。遅延回路１０は、信号Ｓａを１クロッ
ク周期だけ遅延した信号Ｓｄを、差動増幅器１１の第２
入力端に供給する。差動増幅器１１の出力Ｓｅは、積分
器１２に供給される。これらのＤ／Ａ変換器２、遅延回
路１０および差動増幅器１１が差分信号発生回路１００
を構成している。
【００５５】図９（Ａ）の実線は遅延回路１０から出力
された信号Ｓｄを示し、破線は信号Ｓａを示す。差動増
幅器１１は、これらの２信号の差分を出力する。図９
（Ｂ）は、差動増幅器１１の出力Ｓｅを示すもので、差
動増幅器１１の増幅率が１のときのものである。この図
に示すように、信号Ｓｅは、周波数設定データＫ＝３お
よびＫ−２n ＝−５に対応する電圧を周期的に繰り返
す。
された信号Ｓｄを示し、破線は信号Ｓａを示す。差動増
幅器１１は、これらの２信号の差分を出力する。図９
（Ｂ）は、差動増幅器１１の出力Ｓｅを示すもので、差
動増幅器１１の増幅率が１のときのものである。この図
に示すように、信号Ｓｅは、周波数設定データＫ＝３お
よびＫ−２n ＝−５に対応する電圧を周期的に繰り返
す。
【００５６】この信号を積分器１２によって時間積分し
た出力Ｓｂは、図４（Ａ）と同様である。ここでは、積
分器１２の時定数は、一定の電圧１を、時間１の間積分
した結果が電圧１になるように設定している。したがっ
て、図９（Ｂ）の時刻１から３まで、一定の電圧３を積
分した結果は、図４（Ａ）の時刻３における６となる。
また、次の時刻４においては、この６に−５を加えた１
となる。
た出力Ｓｂは、図４（Ａ）と同様である。ここでは、積
分器１２の時定数は、一定の電圧１を、時間１の間積分
した結果が電圧１になるように設定している。したがっ
て、図９（Ｂ）の時刻１から３まで、一定の電圧３を積
分した結果は、図４（Ａ）の時刻３における６となる。
また、次の時刻４においては、この６に−５を加えた１
となる。
【００５７】このように、積分器１２からは、第１実施
形態と同様の波形が出力される。したがって、それ以降
は、第１実施形態と同様の構成、作用によって、任意の
周波数の出力が得られる。
形態と同様の波形が出力される。したがって、それ以降
は、第１実施形態と同様の構成、作用によって、任意の
周波数の出力が得られる。
【００５８】なお、第１実施形態の積分器３は、抵抗お
よびコンデンサからなる不完全積分器である。一方、第
２実施形態の積分器１２は、抵抗およびコンデンサと、
オペアンプで構成した完全積分器である。このため、第
２実施形態は、第１実施形態よりも、より高精度であ
る。図４（Ａ）は、これらの積分器３および１２の出力
波形を概念的に示す図であるため、これらの精度の差は
示していないことに注意されたい。
よびコンデンサからなる不完全積分器である。一方、第
２実施形態の積分器１２は、抵抗およびコンデンサと、
オペアンプで構成した完全積分器である。このため、第
２実施形態は、第１実施形態よりも、より高精度であ
る。図４（Ａ）は、これらの積分器３および１２の出力
波形を概念的に示す図であるため、これらの精度の差は
示していないことに注意されたい。
【００５９】図８に示した本発明の第２実施形態では、
差動増幅器１１と積分器１２とを別個の回路ブロックと
したが、差動型の積分器として一体の回路とすることが
できる。
差動増幅器１１と積分器１２とを別個の回路ブロックと
したが、差動型の積分器として一体の回路とすることが
できる。
【００６０】この一体の回路例を図１０に示す。この図
において、１３はオペアンプ、１４，１５は抵抗器、１
６，１７はコンデンサであり、２つの入力端子の差分を
積分して出力する。従って２つの入力端子および出力端
子はそれぞれ、図８に示したＤ／Ａ変換器２の出力端
子、遅延回路１０の出力端子、コンパレータ４の入力端
子に接続すれば良い。
において、１３はオペアンプ、１４，１５は抵抗器、１
６，１７はコンデンサであり、２つの入力端子の差分を
積分して出力する。従って２つの入力端子および出力端
子はそれぞれ、図８に示したＤ／Ａ変換器２の出力端
子、遅延回路１０の出力端子、コンパレータ４の入力端
子に接続すれば良い。
【００６１】第３実施形態 図１１は本発明によるダイレクト・デジタル・シンセサ
イザの第３実施形態を示す図である。この図において、
数字符号１８はワンショット・マルチバイブレータ（１
安定マルチバイブレータ）であり、他の符号は図８と同
一である。
イザの第３実施形態を示す図である。この図において、
数字符号１８はワンショット・マルチバイブレータ（１
安定マルチバイブレータ）であり、他の符号は図８と同
一である。
【００６２】この実施形態の動作を示すタイムチャート
を図１２（Ａ），図１２（Ｂ）に示す。図１２（Ａ）は
コンパレータ４の出力Ｓｃであり、図４（Ｂ）と同様で
あるので、立ち上がりのタイミングは等時間間隔であ
る。ワンショット・マルチバイブレータ１８は入力パル
スの立ち上がりまたは立ち下がりごとに一定の幅のパル
スが１個出力される論理回路であり、ワンショット・マ
ルチバイブレータ１８を立ち上がり動作とすると、図１
１の出力端子８に出力される信号Ｓｏは図１２（Ｂ）の
ようになる。
を図１２（Ａ），図１２（Ｂ）に示す。図１２（Ａ）は
コンパレータ４の出力Ｓｃであり、図４（Ｂ）と同様で
あるので、立ち上がりのタイミングは等時間間隔であ
る。ワンショット・マルチバイブレータ１８は入力パル
スの立ち上がりまたは立ち下がりごとに一定の幅のパル
スが１個出力される論理回路であり、ワンショット・マ
ルチバイブレータ１８を立ち上がり動作とすると、図１
１の出力端子８に出力される信号Ｓｏは図１２（Ｂ）の
ようになる。
【００６３】従って、この出力Ｓｏはワンショット・マ
ルチバイブレータ１８の設定で決定されるパルス幅を持
った方形波であり、周波数成分は“数１”で示される周
波数の基本波とその奇数次高調波のみからなり、その他
のスプリアスは含まない。出力端子８に接続される回路
がデジタル回路であるならば、この方形波をそのまま使
用できる。
ルチバイブレータ１８の設定で決定されるパルス幅を持
った方形波であり、周波数成分は“数１”で示される周
波数の基本波とその奇数次高調波のみからなり、その他
のスプリアスは含まない。出力端子８に接続される回路
がデジタル回路であるならば、この方形波をそのまま使
用できる。
【００６４】必要とあらばローパスフィルタで基本波成
分を取り出すか、またはバンドパスフィルタで高調波成
分を取り出せば良い。図８に示した第２実施形態と比較
すると、出力周波数が２倍高くなる。
分を取り出すか、またはバンドパスフィルタで高調波成
分を取り出せば良い。図８に示した第２実施形態と比較
すると、出力周波数が２倍高くなる。
【００６５】コンパレータ４の出力Ｓｃが図１２（Ａ）
と反転している場合は、ワンショット・マルチバイブレ
ータ１８には立ち下がり動作のものを用いる。すなわち
アキュムレータ１の累算値が増加している時に基準電圧
と等しくなるタイミングで、ワンショット・マルチバイ
ブレータ１８がパルスを１個出力するようにする。
と反転している場合は、ワンショット・マルチバイブレ
ータ１８には立ち下がり動作のものを用いる。すなわち
アキュムレータ１の累算値が増加している時に基準電圧
と等しくなるタイミングで、ワンショット・マルチバイ
ブレータ１８がパルスを１個出力するようにする。
【００６６】第４実施形態 図１３は本発明によるダイレクト・デジタル・シンセサ
イザの第４実施形態を示す図である。この図において、
数字符号２０はディレイ・フリップフロップ（Ｄ−Ｆ
Ｆ）、２１は第２のＤ／Ａ変換器であり、他の符号は図
８と同一である。これらのＤ−ＦＦ２０、Ｄ／Ａ変換器
２，２１、および差動増幅器１１が差分信号発生回路１
００を構成する。Ｄ−ＦＦはクロック入力の立ち上がり
の瞬間のＤ入力の状態を、次のクロック入力の立ち上が
りまで保持する論理回路であり、Ｄ入力の内容がクロッ
クの１サイクル分の時間だけ遅れて出力する。
イザの第４実施形態を示す図である。この図において、
数字符号２０はディレイ・フリップフロップ（Ｄ−Ｆ
Ｆ）、２１は第２のＤ／Ａ変換器であり、他の符号は図
８と同一である。これらのＤ−ＦＦ２０、Ｄ／Ａ変換器
２，２１、および差動増幅器１１が差分信号発生回路１
００を構成する。Ｄ−ＦＦはクロック入力の立ち上がり
の瞬間のＤ入力の状態を、次のクロック入力の立ち上が
りまで保持する論理回路であり、Ｄ入力の内容がクロッ
クの１サイクル分の時間だけ遅れて出力する。
【００６７】従ってＤ−ＦＦ２０の出力はアキュムレー
タ１の出力を、クロックの１サイクル分の時間だけ遅延
した信号となり、第１のＤ／Ａ変換器２の出力Ｓａは図
９（Ａ）の破線、第２のＤ／Ａ変換器２１の出力Ｓｄは
図９（Ａ）の実線と等しくなる。このため出力端子８か
ら任意の周波数の信号を取り出すことができる。
タ１の出力を、クロックの１サイクル分の時間だけ遅延
した信号となり、第１のＤ／Ａ変換器２の出力Ｓａは図
９（Ａ）の破線、第２のＤ／Ａ変換器２１の出力Ｓｄは
図９（Ａ）の実線と等しくなる。このため出力端子８か
ら任意の周波数の信号を取り出すことができる。
【００６８】差動増幅器１１および積分器１２は、図１
０に示すような差動型の積分器とした一体の回路であっ
ても良いし、Ｔ−ＦＦ５はワンショット・マルチバイブ
レータであっても良い。
０に示すような差動型の積分器とした一体の回路であっ
ても良いし、Ｔ−ＦＦ５はワンショット・マルチバイブ
レータであっても良い。
【００６９】第５実施形態 図１４は、本発明によるダイレクト・デジタル・シンセ
サイザの第５実施形態を示すブロック図である。第５実
施形態が、第４実施形態と異なる点は、アキュムレータ
１の出力Ｄａを、全減算器２２の第１入力端に供給し、
Ｄ−ＦＦ２０の出力を、全減算器２２の第２入力端に供
給した点、および全減算器２２の出力を、バイポーラ・
モードのＤ／Ａ変換器２３に供給した点である。したが
って、第４実施形態のＤ／Ａ変換器２および２１は、省
かれている。なお、Ｄ−ＦＦ２０、全減算器２２および
Ｄ／Ａ変換器２３が差分信号発生回路１００を構成して
いる。
サイザの第５実施形態を示すブロック図である。第５実
施形態が、第４実施形態と異なる点は、アキュムレータ
１の出力Ｄａを、全減算器２２の第１入力端に供給し、
Ｄ−ＦＦ２０の出力を、全減算器２２の第２入力端に供
給した点、および全減算器２２の出力を、バイポーラ・
モードのＤ／Ａ変換器２３に供給した点である。したが
って、第４実施形態のＤ／Ａ変換器２および２１は、省
かれている。なお、Ｄ−ＦＦ２０、全減算器２２および
Ｄ／Ａ変換器２３が差分信号発生回路１００を構成して
いる。
【００７０】全減算器は入力データＡ，Ｂに対してＡ−
Ｂの演算を行う論理回路であり、バイポーラ・モードの
Ｄ／Ａ変換器は±出力を出力するＤ／Ａ変換器である。
従ってＤ／Ａ変換器２３の出力は図９（Ｂ）の信号と等
しくなる。このため出力端子８から任意の周波数の信号
を取り出すことができる。
Ｂの演算を行う論理回路であり、バイポーラ・モードの
Ｄ／Ａ変換器は±出力を出力するＤ／Ａ変換器である。
従ってＤ／Ａ変換器２３の出力は図９（Ｂ）の信号と等
しくなる。このため出力端子８から任意の周波数の信号
を取り出すことができる。
【００７１】全減算器は一般に、Ａ≧Ｂの場合には差の
真数を出力し、Ａ＜Ｂの場合には差の２の補数を出力す
る。これは２′Ｓコンプリメント・コード（ＣＴＣ）と
呼ばれるデジタルコードである。またＤＢＡイポーラ・
モードのＤ／Ａ変換器は一般に、入力にはオフセット・
バイナリ・コード（ＣＯＢ）が用いられる。ＣＴＣから
ＣＯＢの変換は最上位ビットＭＳＢを反転させるだけで
簡単に得られる。
真数を出力し、Ａ＜Ｂの場合には差の２の補数を出力す
る。これは２′Ｓコンプリメント・コード（ＣＴＣ）と
呼ばれるデジタルコードである。またＤＢＡイポーラ・
モードのＤ／Ａ変換器は一般に、入力にはオフセット・
バイナリ・コード（ＣＯＢ）が用いられる。ＣＴＣから
ＣＯＢの変換は最上位ビットＭＳＢを反転させるだけで
簡単に得られる。
【００７２】またＴ−ＦＦ５はワンショット・マルチバ
イブレータであっても良い。
イブレータであっても良い。
【００７３】第６実施形態 図１５は、本発明によるダイレクト・デジタル・シンセ
サイザの第６実施形態を示すブロック図である。第５実
施形態が、図２に示す第１実施形態と異なる点は、Ｔ−
ＦＦ５の代わりに、ワンショット・マルチバイブレータ
１８を使用した点である。このワンショット・マルチバ
イブレータ１８の動作は、図１１に示す第３実施形態の
ワンショット・マルチバイブレータ１８と同様である。
サイザの第６実施形態を示すブロック図である。第５実
施形態が、図２に示す第１実施形態と異なる点は、Ｔ−
ＦＦ５の代わりに、ワンショット・マルチバイブレータ
１８を使用した点である。このワンショット・マルチバ
イブレータ１８の動作は、図１１に示す第３実施形態の
ワンショット・マルチバイブレータ１８と同様である。
【００７４】第７実施形態 図１６は、本発明によるダイレクト・デジタル・シンセ
サイザの第７実施形態を示すブロック図である。図にお
いて、入力端子６に入力されたデータＫは、アキュムレ
ータ１およびＤ／Ａ変換器２に供給される。アキュムレ
ータ１から出力されたオーバーフロー信号Ｓｆは、レベ
ル変換回路２５によってレベル変換され、信号Ｓｇとし
て差動増幅器１１の第２入力端に供給される。一方、Ｄ
／Ａ変換器２の出力Ｓｈが、差動増幅器１１の第１入力
端に供給される。差動増幅器１１の出力Ｓｅは、積分器
１２に供給される。なお、Ｄ／Ａ変換器２、レベル変換
器２５および差動増幅器１１が、差分信号発生回路１０
０を構成している。
サイザの第７実施形態を示すブロック図である。図にお
いて、入力端子６に入力されたデータＫは、アキュムレ
ータ１およびＤ／Ａ変換器２に供給される。アキュムレ
ータ１から出力されたオーバーフロー信号Ｓｆは、レベ
ル変換回路２５によってレベル変換され、信号Ｓｇとし
て差動増幅器１１の第２入力端に供給される。一方、Ｄ
／Ａ変換器２の出力Ｓｈが、差動増幅器１１の第１入力
端に供給される。差動増幅器１１の出力Ｓｅは、積分器
１２に供給される。なお、Ｄ／Ａ変換器２、レベル変換
器２５および差動増幅器１１が、差分信号発生回路１０
０を構成している。
【００７５】図１７（Ａ）〜図１８（Ｂ）および図４
（Ａ）〜図４（Ｃ）は、この実施形態の動作を示すタイ
ムチャートである。
（Ａ）〜図４（Ｃ）は、この実施形態の動作を示すタイ
ムチャートである。
【００７６】今、アキュムレータ１のビット数ｎを３と
するとオーバーフローは２3 ＝８で起こる。また周波数
設定データＫを３とすると、クロックの入力毎にアキュ
ムレータ１の内容は３、６と累算される。次のクロック
入力で９となるが、オーバーフローを起こし、８を引い
た残りの１を初期値として累算動作を継続する。このア
キュムレータ１の内容を電圧に変換したと仮定すると、
その波形Ｓａは図１７（Ａ）に示す階段状に変化する。
図１７（Ａ）では、横軸の刻みはクロックの周期を、ま
た縦軸の刻みはアキュムレータの分解能を電圧に変換し
た量を表す。この階段波形Ｓａは縦軸で量子化されてい
るが、横軸の時間軸上でもパルス幅が周期的に変化し、
大きなスプリアス成分を持っている。
するとオーバーフローは２3 ＝８で起こる。また周波数
設定データＫを３とすると、クロックの入力毎にアキュ
ムレータ１の内容は３、６と累算される。次のクロック
入力で９となるが、オーバーフローを起こし、８を引い
た残りの１を初期値として累算動作を継続する。このア
キュムレータ１の内容を電圧に変換したと仮定すると、
その波形Ｓａは図１７（Ａ）に示す階段状に変化する。
図１７（Ａ）では、横軸の刻みはクロックの周期を、ま
た縦軸の刻みはアキュムレータの分解能を電圧に変換し
た量を表す。この階段波形Ｓａは縦軸で量子化されてい
るが、横軸の時間軸上でもパルス幅が周期的に変化し、
大きなスプリアス成分を持っている。
【００７７】この階段波形Ｓａは図１７（Ｂ）の実線に
示す仮想的な鋸歯状波Ｓｔに沿って変化している。この
鋸歯状波Ｓｔは、階段波形Ｓａのクロック入力時の値を
直線で結ぶと共に、直線を外挿し、２3 ＝８に対応する
電圧と交差する時間で０にしたものである。鋸歯状波は
クロックの８周期に３個存在し、また時間軸上の幅も等
しいことから、周波数成分は（１）式で示される周波数
の基本波とその高調波のみからなり、その他のスプリア
スは含まないことがわかる。
示す仮想的な鋸歯状波Ｓｔに沿って変化している。この
鋸歯状波Ｓｔは、階段波形Ｓａのクロック入力時の値を
直線で結ぶと共に、直線を外挿し、２3 ＝８に対応する
電圧と交差する時間で０にしたものである。鋸歯状波は
クロックの８周期に３個存在し、また時間軸上の幅も等
しいことから、周波数成分は（１）式で示される周波数
の基本波とその高調波のみからなり、その他のスプリア
スは含まないことがわかる。
【００７８】アキュムレータ１のオーバーフロー信号Ｓ
ｆを図１７（Ｃ）の実線に示す。アキュムレータ１がオ
ーバーフローを起こすとローからハイに立ち上がり、次
のクロック入力でローに戻る。
ｆを図１７（Ｃ）の実線に示す。アキュムレータ１がオ
ーバーフローを起こすとローからハイに立ち上がり、次
のクロック入力でローに戻る。
【００７９】このオーバーフロー信号Ｓｆの振幅と直流
レベルとをレベル変換回路２５により変換する。レベル
変換回路２５の出力ＳｇおよびＤ／Ａ変換器２の出力Ｓ
ｈを図１８（Ａ）に示す。Ｄ／Ａ変換器２は周波数設定
データＫをアナログ電圧に変換する。図１８（Ａ）の縦
軸の数字（この場合は３）は、Ｄ／Ａ変換器２にこの値
のデータが入力された時のＤ／Ａ変換器２の出力電圧を
表す。レベル変換回路２５によるレベル変換は、オーバ
ーフロー信号Ｓｆがハイの時の直流レベルとＤ／Ａ変換
器２に２3 ＝８（デジタルコード１０００）を入力した
時の出力の直流レベルとを一致させ、オーバーフロー信
号Ｓｆがローの時の直流レベルとＤ／Ａ変換器２に０
（デジタルコード００００）を入力した時の出力の直流
レベルとを一致させるように行う。この変換は、Ｄ／Ａ
変換器２に８を入力した時の出力と０を入力した時の出
力との差電圧と、オーバーフロー信号Ｓｆのハイ・ロー
レベルの差電圧とが一致するように抵抗分割あるいは増
幅した後、レベル変換回路２５の直流レベルをシフトす
れば良い。
レベルとをレベル変換回路２５により変換する。レベル
変換回路２５の出力ＳｇおよびＤ／Ａ変換器２の出力Ｓ
ｈを図１８（Ａ）に示す。Ｄ／Ａ変換器２は周波数設定
データＫをアナログ電圧に変換する。図１８（Ａ）の縦
軸の数字（この場合は３）は、Ｄ／Ａ変換器２にこの値
のデータが入力された時のＤ／Ａ変換器２の出力電圧を
表す。レベル変換回路２５によるレベル変換は、オーバ
ーフロー信号Ｓｆがハイの時の直流レベルとＤ／Ａ変換
器２に２3 ＝８（デジタルコード１０００）を入力した
時の出力の直流レベルとを一致させ、オーバーフロー信
号Ｓｆがローの時の直流レベルとＤ／Ａ変換器２に０
（デジタルコード００００）を入力した時の出力の直流
レベルとを一致させるように行う。この変換は、Ｄ／Ａ
変換器２に８を入力した時の出力と０を入力した時の出
力との差電圧と、オーバーフロー信号Ｓｆのハイ・ロー
レベルの差電圧とが一致するように抵抗分割あるいは増
幅した後、レベル変換回路２５の直流レベルをシフトす
れば良い。
【００８０】Ｄ／Ａ変換器２に実際の２n のデータを入
力するには、ｎ＋１ビット以上のデジタル入力端子が必
要である。しかしながら、実際に２n のデータをアナロ
グ変換する必要はなく、Ｄ／Ａ変換器２のデジタル入力
端子は、周波数設定データＫをアナログ電圧に変換する
のに必要なｎビットで良い。ｎビットの全デジタル入力
を１に設定すると２n −１のデータを入力したことにな
るが、この時のアナログ出力電圧に１ＬＳＢに相当する
電圧を加えた値を、２n のデータを入力した時の出力と
すれば良い。
力するには、ｎ＋１ビット以上のデジタル入力端子が必
要である。しかしながら、実際に２n のデータをアナロ
グ変換する必要はなく、Ｄ／Ａ変換器２のデジタル入力
端子は、周波数設定データＫをアナログ電圧に変換する
のに必要なｎビットで良い。ｎビットの全デジタル入力
を１に設定すると２n −１のデータを入力したことにな
るが、この時のアナログ出力電圧に１ＬＳＢに相当する
電圧を加えた値を、２n のデータを入力した時の出力と
すれば良い。
【００８１】差動増幅器１１の増幅度を１とした場合の
差動増幅器１１の出力Ｓｅ、すなわち差分信号発生回路
１００の出力を図１８（Ｂ）に示す。アナログ電圧３と
−５に対応する電圧を周期的に繰り返す。
差動増幅器１１の出力Ｓｅ、すなわち差分信号発生回路
１００の出力を図１８（Ｂ）に示す。アナログ電圧３と
−５に対応する電圧を周期的に繰り返す。
【００８２】この差動増幅器１１の出力Ｓｅを時間的に
積分した出力Ｓｂは、図４（Ａ）と同様である。ここで
は積分器１２の時定数は、一定の電圧１を、１の時間刻
みで積分した結果が１の電圧になるとしている。時刻１
から時刻３までは、差動増幅器１１の出力電圧３を積分
し、その結果、時刻３における電圧６となる。次の時刻
４において、差動増幅器１１の出力電圧−５を電圧６に
加えて電圧１となる。
積分した出力Ｓｂは、図４（Ａ）と同様である。ここで
は積分器１２の時定数は、一定の電圧１を、１の時間刻
みで積分した結果が１の電圧になるとしている。時刻１
から時刻３までは、差動増幅器１１の出力電圧３を積分
し、その結果、時刻３における電圧６となる。次の時刻
４において、差動増幅器１１の出力電圧−５を電圧６に
加えて電圧１となる。
【００８３】図４（Ａ）の出力と図１７（Ｂ）の仮想的
な鋸歯状波とを比べると、アキュムレータ１の累算値が
増加している時には両者が一致していることがわかる。
従って積分器１２の出力Ｓｂが増加している時の時間軸
情報を利用すればスプリアス成分のない信号を得ること
ができる。
な鋸歯状波とを比べると、アキュムレータ１の累算値が
増加している時には両者が一致していることがわかる。
従って積分器１２の出力Ｓｂが増加している時の時間軸
情報を利用すればスプリアス成分のない信号を得ること
ができる。
【００８４】レベル変換回路２５はアキュムレータ１の
後段に置かずに、Ｄ／Ａ変換器２の後段に置いても良い
し、アキュムレータ１およびＤ／Ａ変換器２の後段に共
に置いても良い。
後段に置かずに、Ｄ／Ａ変換器２の後段に置いても良い
し、アキュムレータ１およびＤ／Ａ変換器２の後段に共
に置いても良い。
【００８５】差動増幅器１１の増幅度や積分器１２の時
定数は１である必要はない。積分器１２の出力電圧値Ｓ
ｂは増幅度や時定数に比例するので、基準電圧もこれに
合わせれば良い。
定数は１である必要はない。積分器１２の出力電圧値Ｓ
ｂは増幅度や時定数に比例するので、基準電圧もこれに
合わせれば良い。
【００８６】差動増幅器１１に入力される、差し引く信
号と差し引かれる信号とが互いに入れ替わっても良い。
この場合、差動増幅器１１の出力は図１８（Ｂ）に示す
波形Ｓｅを電圧０を対称軸として反転した信号となり、
積分器１２の出力、コンパレータ４の出力が共に反転す
る。コンパレータ４の出力が図４（Ｂ）と反転している
場合、Ｔ−ＦＦ５には立ち下がり動作のものを用いる。
すなわちアキュムレータ１の累算値が増加している時
に、積分器１２の出力Ｓｂと基準電圧Ｖｒとが等しくな
るタイミングでＴ−ＦＦ５のハイ・ローを反転するよう
にする。
号と差し引かれる信号とが互いに入れ替わっても良い。
この場合、差動増幅器１１の出力は図１８（Ｂ）に示す
波形Ｓｅを電圧０を対称軸として反転した信号となり、
積分器１２の出力、コンパレータ４の出力が共に反転す
る。コンパレータ４の出力が図４（Ｂ）と反転している
場合、Ｔ−ＦＦ５には立ち下がり動作のものを用いる。
すなわちアキュムレータ１の累算値が増加している時
に、積分器１２の出力Ｓｂと基準電圧Ｖｒとが等しくな
るタイミングでＴ−ＦＦ５のハイ・ローを反転するよう
にする。
【００８７】図１６に示した本発明の第７実施形態で
は、差動増幅器１１と積分器１２とを別個の回路ブロッ
クとしたが、差動型の積分器として一体の回路とするこ
とができる。この一体の回路例は図１０に示した。
は、差動増幅器１１と積分器１２とを別個の回路ブロッ
クとしたが、差動型の積分器として一体の回路とするこ
とができる。この一体の回路例は図１０に示した。
【００８８】第８実施形態 図１９は、本発明によるダイレクト・デジタル・シンセ
サイザの第８実施形態を示すブロック図である。第８実
施形態が、第７実施形態と異なる点は、Ｔ−ＦＦ５の代
わりに、ワンショット・マルチバイブレータ１８を用い
た点である。これについては、図１１の第３実施形態で
すでに説明したので、ここでの説明を省略する。
サイザの第８実施形態を示すブロック図である。第８実
施形態が、第７実施形態と異なる点は、Ｔ−ＦＦ５の代
わりに、ワンショット・マルチバイブレータ１８を用い
た点である。これについては、図１１の第３実施形態で
すでに説明したので、ここでの説明を省略する。
【００８９】第９実施形態 図２０は、本発明によるダイレクト・デジタル・シンセ
サイザの第９実施形態を示すブロック図である。第９実
施形態が、図１４に示す第５実施形態と異なる点は、ア
キュムレータ１のオーバ−フロ−信号Ｓｆをデータセレ
クタ２６に供給し、データセレクタ２６の出力を、全減
算器２２の第１入力端に供給した点と、周波数設定デー
タＫを、全減算器２２の第２入力端に供給した点であ
る。したがって、図１４のＤ−ＦＦ２０は、省かれてい
る。なお、データセレクタ２６、全減算器２２およびＤ
／Ａ変換器２３が、差分信号発生回路１００を構成して
いる。
サイザの第９実施形態を示すブロック図である。第９実
施形態が、図１４に示す第５実施形態と異なる点は、ア
キュムレータ１のオーバ−フロ−信号Ｓｆをデータセレ
クタ２６に供給し、データセレクタ２６の出力を、全減
算器２２の第１入力端に供給した点と、周波数設定デー
タＫを、全減算器２２の第２入力端に供給した点であ
る。したがって、図１４のＤ−ＦＦ２０は、省かれてい
る。なお、データセレクタ２６、全減算器２２およびＤ
／Ａ変換器２３が、差分信号発生回路１００を構成して
いる。
【００９０】アキュムレータ１のビット数ｎに対し、デ
ータセレクタ２６の入出力はｎ＋１、またはそれ以上の
ビット数とし、データセレクタ２６への入力端子２７お
よび２８にデータ２n と０とを与える。ｎを３とする
と、与えるデータは２3 ＝８（デジタルコード１００
０）と０（デジタルコード００００）となる。データセ
レクタ２６は、アキュムレータ１のオーバーフロー信号
Ｓｆのハイ・ローレベルによって２つのデータを切り換
えて出力する。
ータセレクタ２６の入出力はｎ＋１、またはそれ以上の
ビット数とし、データセレクタ２６への入力端子２７お
よび２８にデータ２n と０とを与える。ｎを３とする
と、与えるデータは２3 ＝８（デジタルコード１００
０）と０（デジタルコード００００）となる。データセ
レクタ２６は、アキュムレータ１のオーバーフロー信号
Ｓｆのハイ・ローレベルによって２つのデータを切り換
えて出力する。
【００９１】このデータセレクタ２６の出力データＤｂ
と周波数設定データＫとが共に全減算器２２に入力され
る。全減算器２２は入力データＡ，Ｂに対してＡ−Ｂの
演算を行う論理回路であり、Ａ≧Ｂの場合には差の真数
を出力し、Ａ＜Ｂの場合には差の２の補数を出力する。
また全減算器２３は桁借り端子（ボロー端子）を持ち、
Ａ≧Ｂの場合には０、Ａ＜Ｂの場合には１を出力する。
この桁借り端子の出力を最上位ビット（ＭＳＢ）とする
と、全減算器２２の出力は２′Ｓコンプリメント・コー
ド（ＣＴＣ）と呼ばれるデジタルコードとなる。
と周波数設定データＫとが共に全減算器２２に入力され
る。全減算器２２は入力データＡ，Ｂに対してＡ−Ｂの
演算を行う論理回路であり、Ａ≧Ｂの場合には差の真数
を出力し、Ａ＜Ｂの場合には差の２の補数を出力する。
また全減算器２３は桁借り端子（ボロー端子）を持ち、
Ａ≧Ｂの場合には０、Ａ＜Ｂの場合には１を出力する。
この桁借り端子の出力を最上位ビット（ＭＳＢ）とする
と、全減算器２２の出力は２′Ｓコンプリメント・コー
ド（ＣＴＣ）と呼ばれるデジタルコードとなる。
【００９２】バイポーラ・モードのＤ／Ａ変換器２３は
±の両極性のアナログ電圧を出力するＤ／Ａ変換器であ
る。バイポーラ・モードのＤ／Ａ変換器は一般に、入力
にはオフセット・バイナリ・コード（ＣＯＢ）が用いら
れる。ＣＴＣからＣＯＢの変換は最上位ビットを反転さ
せるだけで簡単に得られる。
±の両極性のアナログ電圧を出力するＤ／Ａ変換器であ
る。バイポーラ・モードのＤ／Ａ変換器は一般に、入力
にはオフセット・バイナリ・コード（ＣＯＢ）が用いら
れる。ＣＴＣからＣＯＢの変換は最上位ビットを反転さ
せるだけで簡単に得られる。
【００９３】今、周波数設定データＫを３（デジタルコ
ード０１１）とし、アキュムレータ１のオーバーフロー
信号Ｓｆがローの時にデータセレクタ２６はデータ０
（デジタルコード００００）を出力し、オーバーフロー
信号Ｓｆがハイの時にデータ８（デジタルコード１００
０）を出力するとする。この時、全減算器２２の出力Ｓ
ｋは、オーバーフロー信号Ｓｆがローの時は３（デジタ
ルコード０００１１）、オーバーフロー信号Ｓｆがハイ
の時は−５（デジタルコード１１０１１）となる。ただ
し、全減算器２２の出力の最上位ビットは符号を表す桁
借り端子出力である。この最上位ビットを反転してバイ
ポーラ・モードのＤ／Ａ変換器２３に入力することによ
り、オーバーフロー信号Ｓｆがローの時はＤ／Ａ変換器
２３は３に比例するアナログ電圧を出力し、オーバーフ
ロー信号Ｓｆがハイの時はアナログ電圧−５に比例する
アナログ電圧を出力する。
ード０１１）とし、アキュムレータ１のオーバーフロー
信号Ｓｆがローの時にデータセレクタ２６はデータ０
（デジタルコード００００）を出力し、オーバーフロー
信号Ｓｆがハイの時にデータ８（デジタルコード１００
０）を出力するとする。この時、全減算器２２の出力Ｓ
ｋは、オーバーフロー信号Ｓｆがローの時は３（デジタ
ルコード０００１１）、オーバーフロー信号Ｓｆがハイ
の時は−５（デジタルコード１１０１１）となる。ただ
し、全減算器２２の出力の最上位ビットは符号を表す桁
借り端子出力である。この最上位ビットを反転してバイ
ポーラ・モードのＤ／Ａ変換器２３に入力することによ
り、オーバーフロー信号Ｓｆがローの時はＤ／Ａ変換器
２３は３に比例するアナログ電圧を出力し、オーバーフ
ロー信号Ｓｆがハイの時はアナログ電圧−５に比例する
アナログ電圧を出力する。
【００９４】従ってバイポーラ・モードのＤ／Ａ変換器
２３の出力、すなわち差分信号発生回路１００の出力Ｓ
ｅは図１８（Ｂ）に示される信号と等しくなる。このた
め出力端子８から任意の周波数の信号を取り出すことが
でき、かつ周期的な周波数変動を原理的に０にすること
ができる。
２３の出力、すなわち差分信号発生回路１００の出力Ｓ
ｅは図１８（Ｂ）に示される信号と等しくなる。このた
め出力端子８から任意の周波数の信号を取り出すことが
でき、かつ周期的な周波数変動を原理的に０にすること
ができる。
【００９５】第１０実施形態 図２１は、本発明によるダイレクト・デジタル・シンセ
サイザの第１０実施形態を示すブロック図である。この
第１０実施形態が、第９実施形態と異なる点は、データ
セレクタ２６の代わりに、振幅変換回路２９、Ａ／Ｄ変
換器３０およびインバータ３１を設けた点である。な
お、振幅変換回路２９、Ａ／Ｄ変換器３０、インバータ
３１、全減算器２２およびＤ／Ａ変換器２３が、差分信
号発生回路１００を構成している。
サイザの第１０実施形態を示すブロック図である。この
第１０実施形態が、第９実施形態と異なる点は、データ
セレクタ２６の代わりに、振幅変換回路２９、Ａ／Ｄ変
換器３０およびインバータ３１を設けた点である。な
お、振幅変換回路２９、Ａ／Ｄ変換器３０、インバータ
３１、全減算器２２およびＤ／Ａ変換器２３が、差分信
号発生回路１００を構成している。
【００９６】アキュムレータ１のビット数ｎに対し、Ａ
／Ｄ変換器３０の出力はｎ＋１、またはそれ以上のビッ
ト数とし、アキュムレータ１のオーバーフロー信号Ｓｆ
のハイ・ローレベルによってＡ／Ｄ変換器３０はデータ
２n と０の２つのデータを切り換えて出力する。振幅変
換回路２９は、オーバーフロー信号Ｓｆのハイの時にＡ
／Ｄ変換器３０がデータ２n を出力し、オーバーフロー
信号Ｓｆのローの時にＡ／Ｄ変換器３０がデータ０を出
力するように、オーバーフロー信号Ｓｆの振幅を変換す
る。インバータ３１は、オーバーフロー信号Ｓｆの論理
レベルの変化と、Ａ／Ｄ変換器３０によるアナログ−デ
ジタル変換とが同時に起こる誤動作を防ぐ。アキュムレ
ータ１とＡ／Ｄ変換器３０が共にクロックの立ち上がり
動作であるとすると、インバータ３１によりＡ／Ｄ変換
器３０は、端子７から入力されるクロックの立ち下がり
で動作することになる。このため、Ａ／Ｄ変換器３０に
よるアナログ−デジタル変換はオーバーフロー信号Ｓｆ
の論理レベルの変化に対し、端子７から入力されるクロ
ックのパルス幅だけ遅れた時間で行うことが可能とな
る。
／Ｄ変換器３０の出力はｎ＋１、またはそれ以上のビッ
ト数とし、アキュムレータ１のオーバーフロー信号Ｓｆ
のハイ・ローレベルによってＡ／Ｄ変換器３０はデータ
２n と０の２つのデータを切り換えて出力する。振幅変
換回路２９は、オーバーフロー信号Ｓｆのハイの時にＡ
／Ｄ変換器３０がデータ２n を出力し、オーバーフロー
信号Ｓｆのローの時にＡ／Ｄ変換器３０がデータ０を出
力するように、オーバーフロー信号Ｓｆの振幅を変換す
る。インバータ３１は、オーバーフロー信号Ｓｆの論理
レベルの変化と、Ａ／Ｄ変換器３０によるアナログ−デ
ジタル変換とが同時に起こる誤動作を防ぐ。アキュムレ
ータ１とＡ／Ｄ変換器３０が共にクロックの立ち上がり
動作であるとすると、インバータ３１によりＡ／Ｄ変換
器３０は、端子７から入力されるクロックの立ち下がり
で動作することになる。このため、Ａ／Ｄ変換器３０に
よるアナログ−デジタル変換はオーバーフロー信号Ｓｆ
の論理レベルの変化に対し、端子７から入力されるクロ
ックのパルス幅だけ遅れた時間で行うことが可能とな
る。
【００９７】この実施形態の全減算器２２に入力される
信号は、図２０に示される実施形態の場合と等しくな
る。このため出力端子８から任意の周波数の信号を取り
出すことができ、かつ周期的な周波数変動を原理的に０
にすることができる。
信号は、図２０に示される実施形態の場合と等しくな
る。このため出力端子８から任意の周波数の信号を取り
出すことができ、かつ周期的な周波数変動を原理的に０
にすることができる。
【００９８】インバータ３１は、クロックの１周期より
も短い時間の遅延回路であっても良い。
も短い時間の遅延回路であっても良い。
【００９９】上記第９実施形態および第１０実施形態に
おいて、全減算器２２に入力される、差し引く信号と差
し引かれる信号とが互いに入れ替わっても良い。この場
合、バイポーラ・モードのＤ／Ａ変換器２３の出力は電
圧０を対称軸として反転した信号となり、積分器１２の
出力Ｓｂ、コンパレータ４の出力Ｓｃが共に反転する。
コンパレータ４の出力Ｓｃが図４（Ｂ）と反転している
場合、Ｔ−ＦＦ５には立ち下がり動作のものを用いる。
すなわちアキュムレータ１の累算値が増加している時
に、積分器１２の出力と基準電圧Ｖｒとが等しくなるタ
イミングでＴ−ＦＦ５のハイ・ローを反転するようにす
る。
おいて、全減算器２２に入力される、差し引く信号と差
し引かれる信号とが互いに入れ替わっても良い。この場
合、バイポーラ・モードのＤ／Ａ変換器２３の出力は電
圧０を対称軸として反転した信号となり、積分器１２の
出力Ｓｂ、コンパレータ４の出力Ｓｃが共に反転する。
コンパレータ４の出力Ｓｃが図４（Ｂ）と反転している
場合、Ｔ−ＦＦ５には立ち下がり動作のものを用いる。
すなわちアキュムレータ１の累算値が増加している時
に、積分器１２の出力と基準電圧Ｖｒとが等しくなるタ
イミングでＴ−ＦＦ５のハイ・ローを反転するようにす
る。
【０１００】またＴ−ＦＦ５はワンショット・マルチバ
イブレータであっても良い。
イブレータであっても良い。
【０１０１】
【発明の効果】以上説明したように、本発明によれば、
アキュムレータの累算値が増加している領域の時間軸情
報を利用してシンセサイザ出力を得るため、周期的な周
波数変動に起因するスプリアスを発生させない効果が得
られる。
アキュムレータの累算値が増加している領域の時間軸情
報を利用してシンセサイザ出力を得るため、周期的な周
波数変動に起因するスプリアスを発生させない効果が得
られる。
【図１】従来のダイレクト・デジタル・シンセサイザの
構成例を示すブロック図である。
構成例を示すブロック図である。
【図２】本発明によるダイレクト・デジタル・シンセサ
イザの第１実施形態を示すブロック図である。
イザの第１実施形態を示すブロック図である。
【図３】（Ａ）は、図２のＤ／Ａ変換器２の出力Ｓａを
示す波形図、（Ｂ）は、（Ａ）の信号Ｓａから得た仮想
的な鋸波Ｓｔを示す波形図である。
示す波形図、（Ｂ）は、（Ａ）の信号Ｓａから得た仮想
的な鋸波Ｓｔを示す波形図である。
【図４】（Ａ）は、図２の積分器３の出力Ｓｂの波形を
示す波形図、（Ｂ）は、図２のコンパレータ４の出力Ｓ
ｃの波形を示す波形図、（Ｃ）は、図２のＴ−ＦＦ５の
出力Ｓｏの波形を示す波形図である。
示す波形図、（Ｂ）は、図２のコンパレータ４の出力Ｓ
ｃの波形を示す波形図、（Ｃ）は、図２のＴ−ＦＦ５の
出力Ｓｏの波形を示す波形図である。
【図５】（Ａ）は、図２のＤ／Ａ変換器２の出力Ｓａ
と、積分器３の出力Ｓｂの波形を示す波形図、（Ｂ）
は、図２の積分器３の出力Ｓｂと、コンパレータ４の出
力Ｓｃの波形を示す波形図、（Ｃ）は、図２のＴ−ＦＦ
５の出力Ｓｏの波形を示す波形図である。
と、積分器３の出力Ｓｂの波形を示す波形図、（Ｂ）
は、図２の積分器３の出力Ｓｂと、コンパレータ４の出
力Ｓｃの波形を示す波形図、（Ｃ）は、図２のＴ−ＦＦ
５の出力Ｓｏの波形を示す波形図である。
【図６】（Ａ）は、図２のＤ／Ａ変換器２の出力Ｓａの
スペクトルを示す図、（Ｂ）は、図２のＴ−ＦＦ５の出
力Ｓｏのスペクトルを示す図である。
スペクトルを示す図、（Ｂ）は、図２のＴ−ＦＦ５の出
力Ｓｏのスペクトルを示す図である。
【図７】図２のＴ−ＦＦ５の出力Ｓｏのスペクトルを示
す図である。
す図である。
【図８】本発明によるダイレクト・デジタル・シンセサ
イザの第２実施形態を示すブロック図である。
イザの第２実施形態を示すブロック図である。
【図９】（Ａ）は、図８の遅延回路１０の出力Ｓｄの波
形を示す波形図、（Ｂ）は、図８の差動増幅器１１の出
力Ｓｅの波形を示す波形図である。
形を示す波形図、（Ｂ）は、図８の差動増幅器１１の出
力Ｓｅの波形を示す波形図である。
【図１０】図８の差動増幅器１１と積分器１２とを一体
化した、差動型積分器を示す回路図である。
化した、差動型積分器を示す回路図である。
【図１１】本発明によるダイレクト・デジタル・シンセ
サイザの第３実施形態を示すブロック図である。
サイザの第３実施形態を示すブロック図である。
【図１２】（Ａ）は、図１１のコンパレータ４の出力Ｓ
ｃの波形を示す波形図、（Ｂ）は、図１１のワンショッ
ト・マルチバイブレータ１８の出力Ｓｏの波形を示す波
形図である。
ｃの波形を示す波形図、（Ｂ）は、図１１のワンショッ
ト・マルチバイブレータ１８の出力Ｓｏの波形を示す波
形図である。
【図１３】本発明によるダイレクト・デジタル・シンセ
サイザの第４実施形態を示すブロック図である。
サイザの第４実施形態を示すブロック図である。
【図１４】本発明によるダイレクト・デジタル・シンセ
サイザの第５実施形態を示すブロック図である。
サイザの第５実施形態を示すブロック図である。
【図１５】本発明によるダイレクト・デジタル・シンセ
サイザの第６実施形態を示すブロック図である。
サイザの第６実施形態を示すブロック図である。
【図１６】本発明によるダイレクト・デジタル・シンセ
サイザの第７実施形態を示すブロック図である。
サイザの第７実施形態を示すブロック図である。
【図１７】（Ａ）は、図１６のアキュムレータ１の内容
を、電圧に変換したと仮定したときの波形Ｓａを示す波
形図、（Ｂ）は、（Ａ）の信号Ｓａから得た仮想的な鋸
波Ｓｔを示す波形図、（Ｃ）は、アキュムレータ１のオ
ーバ−フロ−信号Ｓｆの波形を示す波形図である。
を、電圧に変換したと仮定したときの波形Ｓａを示す波
形図、（Ｂ）は、（Ａ）の信号Ｓａから得た仮想的な鋸
波Ｓｔを示す波形図、（Ｃ）は、アキュムレータ１のオ
ーバ−フロ−信号Ｓｆの波形を示す波形図である。
【図１８】（Ａ）は、図１６のＤ／Ａ変換器２の出力Ｓ
ｈ、およびレベル変換回路２５の出力Ｓｇの波形を示す
波形図、（Ｂ）は、図１６の差動増幅器１１の出力Ｓｅ
の波形を示す波形図である。
ｈ、およびレベル変換回路２５の出力Ｓｇの波形を示す
波形図、（Ｂ）は、図１６の差動増幅器１１の出力Ｓｅ
の波形を示す波形図である。
【図１９】本発明によるダイレクト・デジタル・シンセ
サイザの第８実施形態を示すブロック図である。
サイザの第８実施形態を示すブロック図である。
【図２０】本発明によるダイレクト・デジタル・シンセ
サイザの第９実施形態を示すブロック図である。
サイザの第９実施形態を示すブロック図である。
【図２１】本発明によるダイレクト・デジタル・シンセ
サイザの第１０実施形態を示すブロック図である。
サイザの第１０実施形態を示すブロック図である。
１ アキュムレータ ２，２１ Ｄ／Ａ変換器 ３ 入力信号を平滑する積分器 ４ コンパレータ ５，２０ トグル・フリップフロップ（Ｔ−ＦＦ） ６ データ入力端子 ７ クロック入力端子 ８ 出力端子 ９ 基準電圧入力端子 １０ 遅延回路 １１ 差動増幅器 １２ 積分器 １３ オペアンプ １４，１５ 抵抗器 １６，１７ コンデンサ １８ ワンショット・マルチバイブレータ ２０ Ｄフリップフロップ ２２ 全減算器 ２３ バイポーラＤ／Ａ変換器 ２５ レベル変換回路 ２６ データセレクタ ２７，２８ データセレクタのデータ入力端子 ２９ 振幅変換回路 ３０ Ａ／Ｄ変換器 ３１ インバータ ３２ ＲＯＭ ３３ ローパスフィルタ １００ 差分信号発生回路
Claims (17)
- 【請求項１】 クロック信号が入力される毎に周波数設
定データＫを累積し、累積値がオーバーフローしたとき
には、計数限界を超えた量を初期値として、前記周波数
設定データＫの累積を継続するアキュムレータと、 前記アキュムレータの累積値の平均増加率を示す信号を
出力する信号発生回路と、 前記信号発生回路の出力を、予め定められた基準電圧と
比較するコンパレータと、 前記コンパレータの出力パルスの立ち上がりおよび立ち
下がりの一方に同期してパルスを発生するパルス発生器
とを具備することを特徴とするダイレクト・デジタル・
シンセサイザ。 - 【請求項２】 請求項１に記載のダイレクト・デジタル
・シンセサイザにおいて、前記信号発生回路は、 前記アキュムレータの累積値をアナログ信号に変換する
Ｄ／Ａ変換器と、 前記Ｄ／Ａ変換器の出力を平滑化する積分器とを具備す
ることを特徴とするダイレクト・デジタル・シンセサイ
ザ。 - 【請求項３】 請求項１に記載のダイレクト・デジタル
・シンセサイザにおいて、前記信号発生回路は、 前記アキュムレータの現在の出力と、前記アキュムレー
タの１クロック前の出力との差分に相当する信号を出力
する差分信号発生回路と、 前記差分信号発生回路の出力を時間積分する積分器とを
具備することを特徴とするダイレクト・デジタル・シン
セサイザ。 - 【請求項４】 請求項３に記載のダイレクト・デジタル
・シンセサイザにおいて、前記差分信号発生回路は、 前記アキュムレータの累積値をアナログ信号に変換する
Ｄ／Ａ変換器と、 前記Ｄ／Ａ変換器の出力に遅延を与える遅延回路と、 前記Ｄ／Ａ変換器の出力と前記遅延回路の出力とを入力
とする差動増幅器とを具備することを特徴とするダイレ
クト・デジタル・シンセサイザ。 - 【請求項５】 請求項３に記載のダイレクト・デジタル
・シンセサイザにおいて、前記差分信号発生回路は、 前記アキュムレータの累積値をアナログ信号に変換する
第１のＤ／Ａ変換器と、 前記アキュムレータの累積値を前記クロック信号の１ク
ロック分遅延するディレイ・フリップフロップと、 前記ディレイ・フリップフロップの出力をアナログ信号
に変換する第２のＤ／Ａ変換器と、 前記第１のＤ／Ａ変換器の出力および前記第２のＤ／Ａ
変換器の出力を入力とする差動増幅器とを具備すること
を特徴とするダイレクト・デジタル・シンセサイザ。 - 【請求項６】 請求項４記載のダイレクト・デジタル・
シンセサイザにおいて、前記差動増幅器と前記積分器と
は、差動型の積分器に一体化されたことを特徴とするダ
イレクト・デジタル・シンセサイザ。 - 【請求項７】 請求項５に記載のダイレクト・デジタル
・シンセサイザにおいて、前記差動増幅器と前記積分器
とは、差動型の積分器に一体化されたことを特徴とする
ダイレクト・デジタル・シンセサイザ。 - 【請求項８】 請求項３に記載のダイレクト・デジタル
・シンセサイザにおいて、前記差分信号発生回路は、 前記アキュムレータの累積値を前記クロック信号の１ク
ロック分遅延するディレイ・フリップフロップと、 前記アキュムレータの累積値および前記ディレイ・フリ
ップフロップの出力の差をとる全減算器と、 該全減算器の出力をアナログ信号に変換するＤ／Ａ変換
器とを具備することを特徴とするダイレクト・デジタル
・シンセサイザ。 - 【請求項９】 請求項１に記載のダイレクト・デジタル
・シンセサイザにおいて、 前記アキュムレータは、前記累積値が２n （ｎは正の整
数）以上になった時にオーバーフロー信号を出力するｎ
ビットのアキュムレータであり、 前記信号発生回路は、前記オーバーフロー信号のレベル
に応じて、前記周波数設定データＫに比例した電圧と、
Ｋ−２n に比例した電圧とを切り換えて出力する差分信
号発生回路と、 前記差分信号発生回路の出力を時間積分する積分器とを
具備することを特徴とするダイレクト・デジタル・シン
セサイザ。 - 【請求項１０】 請求項９に記載のダイレクト・デジタ
ル・シンセサイザにおいて、前記差分信号発生回路は、 前記周波数設定データＫをアナログ信号に変換するＤ／
Ａ変換器と、 前記アキュムレータのオーバーフロー信号のレベルを変
換するレベル変換回路であって、その出力の直流レベル
が、前記オーバーフロー信号がハイのときには、前記Ｄ
／Ａ変換器に２n のデータを入力したときに該Ｄ／Ａ変
換器から得られる出力の直流レベルに一致し、前記オー
バーフロー信号がローのときには、前記Ｄ／Ａ変換器に
０のデータを入力したときに該Ｄ／Ａ変換器から得られ
る出力の直流レベルに一致するレベル変換回路と、 前記レベル変換回路の出力および前記Ｄ／Ａ変換器の出
力を入力とする差動増幅器とを具備することを特徴とす
るダイレクト・デジタル・シンセサイザ。 - 【請求項１１】 請求項１０に記載のダイレクト・デジ
タル・シンセサイザにおいて、前記差動増幅器と前記積
分器とは、差動型の積分器に一体化されたことを特徴と
するダイレクト・デジタル・シンセサイザ。 - 【請求項１２】 請求項９に記載のダイレクト・デジタ
ル・シンセサイザにおいて、前記差分信号発生回路は、 前記アキュムレータのオーバーフロー信号のレベルに応
じて、２n に相当するデータと、０に相当するデータと
を切り換えて出力するデータセレクタと、 前記データセレクタの出力データと前記周波数設定デー
タＫとの差分を出力する全減算器と、 該全減算器の出力をアナログ信号に変換するＤ／Ａ変換
器とを具備することを特徴とするダイレクト・デジタル
・シンセサイザ。 - 【請求項１３】 請求項９に記載のダイレクト・デジタ
ル・シンセサイザにおいて、前記差分信号発生回路は、 前記アキュムレータのオーバーフロー信号のレベルに応
じて、２n に相当するデータと、０に相当するデータと
を切り換えて出力するＡ／Ｄ変換器と、 前記Ａ／Ｄ変換器の出力と前記周波数設定データＫとの
差分を出力する全減算器と、 該全減算器の出力をアナログ信号に変換するＤ／Ａ変換
器とを具備することを特徴とするダイレクト・デジタル
・シンセサイザ。 - 【請求項１４】 請求項１３に記載のダイレクト・デジ
タル・シンセサイザにおいて、前記アキュムレータと前
記Ａ／Ｄ変換器との間に接続され、前記オーバーフロー
信号のレベルを変換する振幅変換回路をさらに具備する
ことを特徴とするダイレクト・デジタル・シンセサイ
ザ。 - 【請求項１５】 請求項１４に記載のダイレクト・デジ
タル・シンセサイザにおいて、入力端に前記クロック信
号が供給され、出力端が前記Ａ／Ｄ変換器のクロック入
力端に接続されたインバータをさらに具備することを特
徴とするダイレクト・デジタル・シンセサイザ。 - 【請求項１６】 請求項１〜１５のいずれかの項に記載
のダイレクト・デジタル・シンセサイザにおいて、前記
パルス発生器は、トリガ・フリップフロップであること
を特徴とするダイレクト・デジタル・シンセサイザ。 - 【請求項１７】 請求項１〜１５のいずれかの項に記載
のダイレクト・デジタル・シンセサイザにおいて、前記
パルス発生器は、ワンショット・マルチバイブレータで
あることを特徴とするダイレクト・デジタル・シンセサ
イザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12439896A JP3417517B2 (ja) | 1995-05-22 | 1996-05-20 | ダイレクト・デジタル・シンセサイザ |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12210395 | 1995-05-22 | ||
| JP17632495 | 1995-07-12 | ||
| JP7-122103 | 1995-07-12 | ||
| JP7-176324 | 1995-07-12 | ||
| JP12439896A JP3417517B2 (ja) | 1995-05-22 | 1996-05-20 | ダイレクト・デジタル・シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0983250A true JPH0983250A (ja) | 1997-03-28 |
| JP3417517B2 JP3417517B2 (ja) | 2003-06-16 |
Family
ID=27314390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12439896A Expired - Fee Related JP3417517B2 (ja) | 1995-05-22 | 1996-05-20 | ダイレクト・デジタル・シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3417517B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006087059A (ja) * | 2004-09-14 | 2006-03-30 | Nippon Precision Circuits Inc | 等間隔パルス列生成装置および生成方法 |
| KR100572308B1 (ko) * | 1998-12-21 | 2007-03-02 | 삼성전자주식회사 | 주파수 체배기_ |
| JP2009290867A (ja) * | 2008-05-21 | 2009-12-10 | Honeywell Internatl Inc | 信号を合成するためのシステムおよび方法 |
| JP2010130550A (ja) * | 2008-11-28 | 2010-06-10 | Seiko Epson Corp | クロック発生装置およびクロック発生装置におけるジッタ低減方法 |
| JP2012217170A (ja) * | 2011-03-31 | 2012-11-08 | Nippon Dempa Kogyo Co Ltd | 信号生成器 |
-
1996
- 1996-05-20 JP JP12439896A patent/JP3417517B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100572308B1 (ko) * | 1998-12-21 | 2007-03-02 | 삼성전자주식회사 | 주파수 체배기_ |
| JP2006087059A (ja) * | 2004-09-14 | 2006-03-30 | Nippon Precision Circuits Inc | 等間隔パルス列生成装置および生成方法 |
| JP2009290867A (ja) * | 2008-05-21 | 2009-12-10 | Honeywell Internatl Inc | 信号を合成するためのシステムおよび方法 |
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| US8339160B2 (en) | 2008-11-28 | 2012-12-25 | Seiko Epson Corporation | Clock generating device and jitter reducing method in the clock generating device |
| JP2012217170A (ja) * | 2011-03-31 | 2012-11-08 | Nippon Dempa Kogyo Co Ltd | 信号生成器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3417517B2 (ja) | 2003-06-16 |
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