CN101919228B - 发送装置、接收装置以及通信系统 - Google Patents

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Abstract

本发明提供一种结构简单，且能准确地执行变更后的比特速率的确认的发送装置、接收装置、通信系统。在通信系统(1)中，当发送装置(2)中串行数据信号(Sdata)的比特速率被变更时，将在时钟周期的规定倍数期间为规定值的串行数据信号(Sdata)发送至接收装置(3)。然后，在接收到该串行数据信号(Sdata)的接收装置(3)中，在判断为串行数据信号(Sdata)是在时钟周期的规定倍数期间为规定值的情况下，转入从发送装置(2)接收训练数据(Tdata)而确认变更后的比特速率的处理。

Description

发送装置、接收装置以及通信系统
技术领域
本发明涉及发送装置、接收装置及具备它们的通信系统。 
背景技术
以往，时钟数据恢复(CDR：Clock Data Recovery)技术已为人所知。在该CDR技术中，在发送装置与接收装置之间设置有单向的高速串行信号线及低速控制信号线的系统中，通过高速串行信号线将嵌入了时钟的串行数据信号从发送装置发送，在接收装置中，基于串行数据信号来进行数据及时钟的恢复。然后，将已恢复的时钟(恢复时钟)再生，进行数据与时钟的边缘的相位比较而进行相位调整，由此来取得正确的数据。 
可是，当从发送装置发送的串行数据信号的比特速率被变更时，在接收装置中会再生出异常的时钟，取得错误的数据。为了解决这种问题，在接收装置中，实施对从发送装置发送过来的变更后的比特速率进行确认的处理，在发送装置中，在该处理之后将含有变更后的比特速率的串行数据信号发送至接收装置。 
为了实施上述处理，在发送装置与接收装置之间，需要收发用来通知比特速率的变更等的指令。于是，例如非专利文献1中所记载的DisplayPort中，设置了高速串行信号线和可双向通信的低速控制信号线。在该文献1所记载的DisplayPort中，可以利用双向通信的控制信号线来收发用于确认比特速率的指令。 
〔非专利文献1〕“VESA DisplayPort Standard”、图1-1、图3-10、[online]、2008年1月11日、Video Electronics Standards Association、[2008年11月4日检索]、因特网<URL：https://fs16.formsite.com/VESA/form608559305/secure_index.html>。 
然而，在上述现有技术中，需要用于实现双向通信的控制电路，导 致电路规模增大，同时，存在如下问题：必须设定使得从发送装置及接收装置发送来的信号(指令)不会在传输线路上发生冲突的复杂的协议。对此，虽然有的是采用了分别设置从发送装置到接收装置、以及从接收装置到发送装置的方向的2条控制信号线的结构，但控制信号线的增加会牵涉到成本及功率增加，因此不是优选。 
发明内容
本发明是为了解决上述问题而完成的，其目的在于，提供一种结构简单且能准确确认变更后的比特速率的发送装置、接收装置、以及通信系统。 
本发明的通信系统，其特征在于，具备以下的发送装置和接收装置。即，本发明的发送装置，其特征在于，所述发送装置具备：信号发送部，其将嵌入有时钟的串行数据信号发送至接收装置；以及变更通知发送指示部，其在信号发送部所要发送的串行数据信号的比特速率被变更时，将控制信号输出至信号发送部，以使得通过信号发送部向接收装置发送在时钟周期的规定倍数期间为规定值的串行数据信号；以及训练数据生成部，其在由变更通知发送指示部输出了控制信号之后，生成用于在接收装置中确认变更后的比特速率的训练数据，通过信号发送部将该训练数据发送至接收装置。 
此外，本发明的接收装置，其特征在于，所述接收装置具备：信号接收部，其从发送装置接收嵌入有时钟的串行数据信号；接收信号规定值判断部，其判断由信号接收部接收到的串行数据信号是否在时钟周期的规定倍数期间为规定值；以及时钟恢复部，当通过接收信号规定值判断部判断为串行数据信号是规定值时，所述时钟恢复部从发送装置接收用于确认变更后的比特速率的训练数据，确认变更后的比特速率。 
在具备上述的发送装置及接收装置的通信系统中，在发送装置中串行数据信号的比特速率被变更时，将在时钟周期的规定倍数期间为规定值的串行数据信号发送至接收装置。然后，在接收到该串行数据信号的接收装置中，在判断为串行数据信号是在时钟周期的规定倍数期间为规定值的情况下，转入从发送装置接收训练数据而确认变更后的比特速率的处理。因 此，在接收装置中，即使未从发送装置接收到表示比特速率变更的信号，仍可通过接收串行数据信号来辨识出比特速率的变更，可以转入确认变更后的比特速率的处理。因此，即使不增加控制信号线、不能进行双向通信，仍可通过现有的简单结构来准确地进行变更后的比特速率的确认。 
此外，本发明的通信系统，其特征在于，具备以下的发送装置和接收装置。即，本发明的发送装置，其特征在于，还具备训练开始判断部，其从接收装置接收并输入训练开始请求信号，该训练开始请求信号表示从接收装置请求用于确认变更后的比特速率的训练数据；在通过训练开始判断部从接收装置接收到训练开始请求信号的情况下，训练数据生成部通过信号发送部将训练数据发送至接收装置。 
此外，本发明的接收装置，其特征在于，还具备训练开始信号请求部，当通过接收信号规定值判断部判断为，串行数据信号在时钟周期的规定倍数期间为规定值的情况下，所述训练开始信号请求部发送请求用于确认变更后的比特速率的训练数据的训练开始请求信号，而向发送装置请求训练数据。 
在具备上述的发送装置及接收装置的通信系统中，接收装置在判断为串行数据信号为规定值，即确认了比特速率的变更之后，将训练开始请求信号发送至发送装置，发送装置接收该训练开始请求信号后将训练数据发送至接收装置。由此，在接收装置中准确地识别比特速率的变更后，发送装置将训练数据发送至接收装置。因此，可以防止接收装置识别到比特速率的变更之前，发送装置就错误地发送训练数据或变更后的比特速率的数据。 
此外，本发明的通信系统，其特征在于，具备以下的发送装置和接收装置。即，其特征在于，当通过训练开始判断部从接收装置接收到了表示变更后的比特速率确认完成的训练完成信号时，本发明的发送装置中所含的信号发送部将变更后的比特速率的串行数据信号发送至接收装置。 
此外，特征在于，本发明的接收装置中所包含的训练开始信号请求部输入完成通知信号，该完成通知信号由时钟恢复部输出、表示变更后的比特速率的确认已经完成，训练开始信号请求部根据该完成通知信号， 将训练完成信号发送至发送装置，向发送装置通知变更后的比特速率的确认完成。 
在具备上述的发送装置及接收装置的通信系统中，接收装置将表示比特速率确认完成的训练完成信号发送至发送装置，发送装置在接收到该训练完成信号后，发送变更后的比特速率的串行数据信号。因此，可以防止比特速率确认完成之前，发送装置错误地发送变更后的比特速率的串行数据信号至接收装置。 
此外，本发明的发送装置，其特征在于，还具备比特速率判断部，该比特速率判断部输入并行数据信号，判断该并行数据信号的比特速率是否有变化，如果判断为并行数据信号的比特速率有变化，则将比特速率变化信息输出至变更通知发送指示部；当从比特速率判断部收取到比特速率变化信息时，变更通知发送指示部将控制信号输出至信号发送部。 
此外，在本发明的发送装置中，可以通过相位同步电路(PLL)来构成比特速率判断部。此时，优选为将相位同步电路的锁定信号用作比特速率变化信息。 
根据本发明，可以实现结构简单且能准确确认变更后的比特速率。 
附图说明
图1是本实施方式的通信系统的结构图。 
图2是数据及时钟的恢复的一例的时序图。 
图3是通信系统的处理的序列图。 
图4是变形例的信号线的结构的图示。 
标号说明 
1：通信系统 
2：发送装置 
3：接收装置 
21：比特速率判断部 
22：变更通知信号指示部(变更通知发送指示部) 
23：训练开始判断部 
24：训练数据生成部 
25：信号发送部 
31：信号接收部 
32：接收信号规定值判断部 
33：时钟恢复部 
34：训练开始信号请求部 
Sdata：串行数据信号 
Snoti：控制信号 
Tdata：训练数据 
Treq：训练开始请求信号 
Tend：完成通知信号 
RTend：训练完成信号 
具体实施方式
以下，参照附图，详细说明用于实施本发明的最佳方式。此外，在附图说明中，对同一要素标注同一符号，并省略重复说明。 
图1是本实施方式的通信系统的结构图。该图所示的通信系统1具备发送装置2、接收装置3。发送装置2及接收装置3通过高速串行信号线R1及比该高速串行信号线R1低速的控制信号线R2连接。此外，高速串行信号线R1是将从发送装置2发送的信号传输给接收装置3的信号线。此外，低速控制信号线R2是将从接收装置3发送的信号传输给发送装置2的信号线。 
发送装置2具备比特速率判断部21、变更通知信号指示部22、训练开始判断部23、训练数据生成部24、信号发送部25。发送装置2是向接收装置3发送例如图像(影像)数据的装置。 
将输入至发送装置2的并行数据信号Pdata输入给比特速率判断部21，由比特速率判断部21判断该并行数据信号Pdata的比特速率，将与该比特速率相关的比特速率信息Sclock输出至信号发送部25。此外，比特速率判断部21判断并行数据信号Pdata的比特速率是否有变化，当判断为并行数 据信号Pdata的比特速率有变化时，将比特速率变化信息Schange输出至变更通知信号指示部22。此外，并行数据信号Pdata通过由多条信号线构成的信号线(并行总线)而被输入至发送装置2，在1条信号线中所发送的数据不限于每1时钟为1比特，也可以是每1时钟为多个比特。 
变更通知信号指示部22输入从比特速率判断部21输出的比特速率变化信息Schange，将控制信号Snoti输出至信号发送部25，该控制信号Snoti控制为使得发送至接收装置3的串行数据信号Sdata在时钟周期的规定倍数期间成为规定值。 
训练开始判断部23接收并输入从接收装置3经由控制信号线R2发送的训练开始请求信号Treq，根据该训练开始请求信号Treq而判断为训练开始，将训练开始信号Tstart输出至训练数据生成部24。此外，训练开始判断部23接收并输入从接收装置3经由控制信号线R2发送的训练完成信号RTend，将该训练完成信号RTend经由训练数据生成部24输出至信号发送部25。此外，关于训练，将在后面介绍。 
训练数据生成部24输入从训练开始判断部23输出的训练开始信号Tstart，与该训练开始信号Tstart对应地，将训练用的训练数据Tdata输出至信号发送部25。具体而言，训练用的训练数据Tdata是对应于比特速率的信号，例如是“1”和“0”以[1010…」的方式连续的数据(训练模式)。 
将输入至发送装置2的并行数据信号Pdata输入给信号发送部25，信号发送部25根据从比特速率判断部21输出的比特速率信息Sclock而将并行数据信号Pdata转换成串行数据信号Sdata，经由高速串行信号线R1而发送至接收装置3。此外，信号发送部25输入从变更通知信号指示部22输出的控制信号Snoti，根据该控制信号Snoti来生成在时钟周期的规定倍数期间为规定值的串行数据信号Sdata，经由高速串行信号线R1而发送至接收装置3。具体而言，信号发送部25将串行数据信号Sdata设定为在时钟周期的规定倍数期间成为例如低电平。根据所构成的系统来适当设定规定倍数的期间，例如在串行数据信号的低电平的最大期间被设定为时钟的6个周期的情况下，设定为该6个周期的几倍左右。 
此外，信号发送部25输入从训练数据生成部24输出的训练数据Tdata，由此来停止串行数据信号Sdata的发送，将训练数据Tdata经由高速串行信号线R1发送至接收装置3。此外，信号发送部25经由训练数据生成部24输入了从训练开始判断部23输出的训练完成信号RTend时，停止发送训练数据Tdata，再次发送串行数据信号Sdata。 
接收装置3构成为包含信号接收部31、接收信号规定值判断部32、时钟恢复部33、训练开始信号请求部34。接收装置3从发送装置2接收图像数据然后输出图像数据。接收装置3例如构成了LCD(Liquid CrystalDisplay)面板的一部分。 
信号接收部31接收并输入从发送装置2经由高速串行信号线R1发送的串行数据信号Sdata，基于从时钟恢复部33输出的恢复时钟Rclock(后述)，从该串行数据信号Sdata中取得数据而生成并行接收数据RPdata。具体而言，信号接收部31使用恢复时钟Rclock所示的时钟，从串行数据信号Sdata中取得正确的数据，将该取得的数据及时钟生成为并行接收数据RPdata。该并行接收数据RPdata例如作为图像数据而被输出至LCD的显示部。此外，信号接收部31将所输入的串行数据信号Sdata作为判断信号Rsignal而输出至接收信号规定值判断部32。 
接收信号规定值判断部32输入从信号接收部31输出的判断信号Rsignal，基于该判断信号Rsignal判断串行数据信号Sdata是否在时钟周期的规定倍数期间为规定值。当判断为串行数据信号Sdata是规定值时，接收信号规定值判断部32将训练开始信号RTstart输出至时钟恢复部33及训练开始信号请求部34。 
时钟恢复部33接收并输入从发送装置2经由高速串行信号线R1发送的内嵌有时钟的串行数据信号Sdata，从该输入的串行数据信号Sdata中恢复再生出恢复时钟Rclock。具体而言，参照图2来进行说明。图2是数据及时钟的恢复的一例的时序图。如该图所示，时钟恢复部34对所恢复的恢复时钟的边缘(图中箭头部分)与数据的边缘进行相位比较，由此来调整相位，再生出与数据的比特速率相同的时钟频率。恢复时钟Rclock在信号接收部31中被当作用于由串行数据信号Sdata生成并行接收信号RPdata的采样时钟来使用。 
此外，当从接收信号规定值判断部32输出了训练开始信号RTstart时，时钟恢复部33输入该训练开始信号RTstart，切换成训练模式。然后，时钟恢复部33接收并输入从发送装置2经由高速串行信号线R1发送的训练数据Tdata，基于该训练数据Tdata来实施训练。所谓训练，是指通过识别训练数据Tdata所表示的训练模式(例如“1010…”)而适应于变更后的比特速率的串行数据信号Sdata的学习过程。当训练完成时，时钟恢复部33向训练开始信号请求部34输出表示训练完成的完成通知信号Tend。 
训练开始信号请求部34输入从接收信号规定值判断部32输出的训练开始信号RTstart，根据该训练开始信号RTstart而将训练开始请求信号Treq经由控制信号线R2发送至发送装置2。此外，训练开始信号请求部34输入从时钟恢复部33输出的完成通知信号Tend，根据该完成通知信号Tend而将训练完成信号RTend经由控制信号线R2发送至发送装置2。 
接下来，说明包括具有上述结构的发送装置2及接收装置3的通信系统1的处理。图3是通信系统的处理的序列图。 
在图3中，首先，通过比特速率判断部21检测发送装置2的信号发送部25所要发送的串行数据信号Sdata的比特速率的变更(S01)。然后，在比特速率被变更时，通过信号发送部25向接收装置3发送在时钟周期的规定倍数期间为规定值的串行数据信号Sdata(S02)。 
接着，通过接收装置3的信号接收部31接收串行数据信号Sdata，基于所接收到的串行数据信号Sdata，通过接收信号规定值判断部32来判断串行数据信号Sdata是否在时钟周期的预定倍数期间为规定值(S03)。 
若判断为串行数据信号Sdata是规定值，则通过训练开始信号请求部34向发送装置2发送训练开始请求信号Treq，该训练开始请求信号Treq请求用于确认变更后的比特速率的训练数据Tdata(S04)。 
由发送装置2的训练开始判断部23接收从接收装置3发送的训练开始请求信号Treq(S05)，根据该训练开始请求信号Treq，通过信号发送部25将训练数据Tdata发送至接收装置3(S06)。然后，通过接收装置3的时钟恢复部33接收从发送装置2发送的训练数据Tdata，进行比特速率的确认(S07)。然后，在时钟恢复部33完成了训练之后，通过训练开始信 号请求部34发送训练完成信号RTend至发送装置2(S08)。 
以上，在含有本实施方式的发送装置2及接收装置3的通信系统1中，在发送装置2中串行数据信号Sdata的比特速率被变更时，将在时钟周期的规定倍数期间为规定值的串行数据信号Sdata发送至接收装置3。然后，在接收到该串行数据信号Sdata的接收装置3中，在判断为串行数据信号Sdata是在时钟周期的规定倍数期间为规定值的情况下，转入从发送装置2接收训练数据Tdata而确认变更后的比特速率的处理。因此，在接收装置3中，即使没有通过别的路径从发送装置2接收到表示比特速率变更的信号，仍可以通过接收串行数据信号Sdata来识别比特速率的变更，转入确认变更后的比特速率的处理。因此，即使不增加控制信号线、不能进行双向通信，仍可通过现有的简单结构来准确地进行变更后的比特速率的确认。 
此外，接收装置3确认了串行数据信号Sdata是规定值，即确认了比特速率的变更之后，将训练开始请求信号Treq发送至发送装置2，发送装置2接收该训练开始请求信号Treq之后将训练数据Tdata发送至接收装置3。由此，在接收装置3中准确地识别出比特速率的变更之后，发送装置2将训练数据Tdata发送至接收装置3。因此，可以防止在接收装置3识别到比特速率的变更之前，发送装置2错误地发送训练数据Tdata。 
此外，接收装置3将表示比特速率确认完成的训练完成信号RTend发送至发送装置2，发送装置2在接收到该训练完成信号RTend后，发送含有变更后的比特速率的串行数据信号Sdata。因此，可以防止比特速率确认完成之前，发送装置2错误地将变更后的比特速率的串行数据信号Sdata发送至接收装置3。 
此外，本发明不限定于上述实施方式。例如，虽然在上述实施方式中通过比特速率判断部21来检测比特速率变化而判断比特速率的变更，但也可以是发送装置2接收表示比特速率变更的通知，由此检测出比特速率的变更。 
此外，在上述实施方式中，比特速率判断部21也可由PLL(PhaseLocked Loop：相位同步电路)所构成。此情况下，可以利用PLL的锁定判定功能，将PLL的锁定信号用作比特速率变化信息。在PLL中，当所 输入的并行数据信号Pdata的比特速率被变更时，成为未锁定状态。PLL中的未锁定状态的侦测为公知技术，故省略说明，但例如可以为如下方法。在PLL中的相位比较器(PD：Phase Detector)中，将所输入的并行数据信号Pdata中所内嵌的时钟，与从VCO(Voltage Controlled Oscillator：电压控制振荡器)输出的时钟的相位进行比较，例如，在并行数据信号Pdata中内嵌的时钟中持续出现高电平或低电平的状态时，或在仅输入了从VCO输出的时钟时，检测出未锁定状态而判断为数据速率被变更。然后，当判断出并行数据信号Pdata的比特速率有变化(检测到未锁定状态)时，相位比较器向变更通知信号指示部22输出比特速率变化信息Schange。 
此外，作为发送装置2所发送的规定值的序列数据Sdata，除了作为普通数据发送状态的0或1的状态以外，在差动信号对是同电位的状态、或两者都是高阻抗的状态、公共电压有很大不同的状态下，也可在接收装置3中识别出分辨率的变更，因此可作为本发明的实施例而应用。甚至，在知道如果发送规定值的序列数据Sdata达规定期间，则接收装置3肯定会输出RTstart的情况下，发送装置2也可以在发送规定值的串行数据Sdata达规定期间之后，在收到Treq之前即输出Tdata。 
此外，虽然在上述实施方式中是通过高速串行信号线R1及低速控制信号线R2将发送装置2及接收装置3连接，但是也可以为例如图4所示的结构。图4所示的信号线R3在第1信号线R4上串联地连接有2个电容C1及电容C2。并且，在该第1信号线L4的电容C1与电容C2之间，分别连接着，连接至发送装置2的第2信号线R5及连接至接收装置3的第2信号线R6的各自的一端。在第2信号线R5上串联地连接了电感器L1。此外，在第2信号线R6上串联地连接了电感器L2。通过这种结构，在1条信号线R3中，可从发送装置3向接收装置4发送串行数据信号Sdata，并且可从接收装置3向发送装置2发送控制信号等。此外，亦可取代电感器L1、L2而改为连接电阻元件。 
此外，虽然在上述实施方式中是设计成有线通信，但也可适用于无线通信。 

Claims (9)

1.一种发送装置，其特征在于，所述发送装置具备：
信号发送部，其将嵌入有时钟的串行数据信号发送至接收装置；
变更通知发送指示部，其在所述信号发送部所要发送的串行数据信号的比特速率被变更时，将控制信号输出至所述信号发送部，以使得通过所述信号发送部向所述接收装置发送在所述时钟周期的规定倍数期间为规定值的串行数据信号；
训练数据生成部，其在由所述变更通知发送指示部输出了所述控制信号之后，生成用于在所述接收装置中确认变更后的比特速率的训练数据，通过所述信号发送部将该训练数据发送至所述接收装置；以及
训练开始判断部，其从所述接收装置接收并输入训练开始请求信号，该训练开始请求信号表示从所述接收装置请求用于确认所述变更后的比特速率的所述训练数据，并将训练开始信号输出至所述训练数据生成部，
在从所述训练开始判断部接收到了所述训练开始信号的情况下，所述训练数据生成部通过所述信号发送部将所述训练数据发送至所述接收装置。
2.根据权利要求1所述的发送装置，其特征在于，在通过所述训练开始判断部从所述接收装置接收到了表示所述变更后的比特速率确认完成的训练完成信号时，所述信号发送部将所述变更后的比特速率的串行数据信号发送至所述接收装置。
3.根据权利要求1或2所述的发送装置，其特征在于，
该发送装置还具备比特速率判断部，该比特速率判断部输入并行数据信号，判断该并行数据信号的比特速率是否有变化，如果判断为所述并行数据信号的比特速率有变化，则将比特速率变化信息输出至所述变更通知发送指示部；
所述变更通知发送指示部在从所述比特速率判断部接收到了所述比特速率变化信息的情况下，将所述控制信号输出至所述信号发送部。
4.根据权利要求3所述的发送装置，其特征在于，所述比特速率判断部由相位同步电路(PLL)构成。
5.根据权利要求4所述的发送装置，其特征在于，将所述相位同步电路的锁定信号用作所述比特速率变化信息。
6.一种接收装置，其特征在于，所述接收装置具备：
信号接收部，其从发送装置接收嵌入有时钟的串行数据信号；
接收信号规定值判断部，其判断由所述信号接收部接收到的所述串行数据信号是否在所述时钟周期的规定倍数期间为规定值；
时钟恢复部，当通过所述接收信号规定值判断部判断为所述串行数据信号是规定值时，该时钟恢复部输入从所述接收信号规定值判断部输出的训练开始信号，然后，该时钟恢复部从所述发送装置接收用于确认变更后的比特速率的训练数据，确认所述变更后的比特速率；以及
训练开始信号请求部，在通过所述接收信号规定值判断部判断为所述串行数据信号在所述时钟周期的规定倍数期间为规定值的情况下，所述训练开始信号请求部输入从所述接收信号规定值判断部输出的训练开始信号，根据该训练开始信号，发送请求用于确认所述变更后的比特速率的训练数据的训练开始请求信号，向所述发送装置请求所述训练数据。
7.根据权利要求6所述的接收装置，其中，所述训练开始信号请求部输入完成通知信号，该完成通知信号由所述时钟恢复部输出，表示所述变更后的比特速率的确认已经完成，所述训练开始信号请求部根据该完成通知信号，将训练完成信号发送至所述发送装置，向所述发送装置通知所述变更后的比特速率的确认完成。
8.一种通信系统，其特征在于，所述通信系统具备：根据权利要求1所述的发送装置、和根据权利要求6所述的接收装置。
9.一种通信系统，其特征在于，所述通信系统具备：根据权利要求2所述的发送装置、和根据权利要求7所述的接收装置。
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