KR101307101B1 - 송신 장치, 수신 장치, 및 통신 시스템 - Google Patents

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Abstract

간단하고 쉬운 구성이고, 한편 변경 후의 비트 레이트의 확인을 확실히 실행할 수 있는 송신 장치, 수신 장치, 통신 시스템을 제공한다. 통신 시스템(1)에서는 송신 장치(2)에 있어서 시리얼 데이터 신호 Sdata의 비트 레이트가 변경될 때에, 클록의 주기의 일정배수의 기간에 걸쳐서 일정값으로 된 시리얼 데이터 신호 Sdata를 수신 장치(3)에 송출한다. 그리고 그 시리얼 데이터 신호 Sdata를 수신한 수신 장치(3)에서는 클록의 주기의 일정배수의 기간에 걸쳐서 시리얼 데이터 신호 Sdata가 일정값이라고 판단된 경우에, 송신 장치(2)로부터 트레이닝 데이터 Tdata를 수신하여 변경 후의 비트 레이트를 확인하는 처리로 이행한다.

Description

송신 장치, 수신 장치, 및 통신 시스템{TRANSMISSION DEVICE, RECEIVING DEVICE AND COMMUNICATION SYSTEM}
본 발명은 송신 장치, 수신 장치, 및 그를 구비하는 통신 시스템에 관한 것이다.
종래부터 클록 데이터 복원(CDR：Clock Data Recovery) 기술이 알려져 있다. 이 CDR 기술에서는 송신 장치 및 수신 장치의 사이에 단방향의 고속 시리얼(serial) 신호 라인(line) 및 저속 제어 신호 라인이 설치된 시스템에 있어서, 고속 시리얼 신호 라인에 의해 클록이 매립된 시리얼 데이터 신호를 송신 장치로부터 송출하고, 수신 장치에서 시리얼 데이터 신호에 기초하여 데이터 및 클록의 복원을 실시한다. 그리고 복원한 클록(복원 클록)을 재생하고, 데이터와 클록의 에지(edge)의 위상의 비교를 실시하여 위상 조정을 행함으로써, 정확한 데이터를 취득하는 것이다.
그런데, 송신 장치로부터 송출되는 시리얼 데이터 신호의 비트 레이트(bit rate)가 변경된 경우, 수신 장치에서 이상한 클록이 재생되어 잘못된 데이터가 취득되는 일이 있다. 이러한 문제를 해소하기 위해서, 수신 장치에서는 송신 장치로부터 송신되는 변경 후의 비트 레이트를 확인하는 처리를 실시하고, 송신 장치에서는 그 처리의 뒤에 변경 후의 비트 레이트를 포함하는 시리얼 데이터 신호를 수신 장치에 송신한다.
상기와 같은 처리를 실시하기 위해, 송신 장치와 수신 장치의 사이에는 비트 레이트의 변경 통지 등의 커맨드(command)를 송수신 할 필요가 있다. 그래서 예를 들면 비특허 문헌 1에 기재된 디스플레이 포트(port)에는 고속 시리얼 신호 라인 및 쌍방향 통신 가능한 저속의 제어 신호 라인이 설치되어 있다. 이 인용 문헌 1에 기재된 디스플레이 포트에서는 쌍방향 통신의 제어 신호 라인에 의해 비트 레이트(bit rate) 확인을 위한 커맨드의 송수신이 가능하게 되어 있다.
<비특허 문헌 1>
"VESA DisplayPort Standard", 도 1－1, 도 3－10, ［online］, 2008년 1월 11일, Video Electronics Standards Association,［2008년 11월 4일 검색］, 인터넷＜URL:https://fs16.formsite.com. /VESA/form608559305/secure_index.html>
그렇지만, 상기 종래의 기술에서는 쌍방향 통신을 가능하게 하기 위한 컨트롤 회로를 필요로 하고, 회로의 규모가 증대함과 아울러, 송신 장치 및 수신 장치로부터 송신된 신호(커맨드)가 전송 선로 상에서 충돌하지 않도록 복잡한 프로토콜이 설정되어야 한다고 하는 문제가 있다. 이에 대해, 송신 장치로부터 수신 장치라고 하는 방향, 및 수신 장치로부터 송신 장치라고 하는 방향의 2개의 제어 신호 라인이 각각 설치되는 구성을 채용한 것이 있지만, 제어 신호 라인의 증가는 코스트(cost) 및 전력 증가로 이어지기 때문에 바람직하지 않다.
본 발명은 상기 문제점을 해소하기 위해 이루어진 것이고, 간단하고 쉬운 구성이고, 한편, 변경 후의 비트 레이트의 확인을 확실히 실행할 수 있는 송신 장치, 수신 장치, 통신 시스템을 제공하는 것을 목적으로 한다.
본 발명의 통신 시스템은 이하의 송신 장치와 수신 장치를 구비하는 것을 특징으로 한다.
즉, 본 발명의 송신 장치는 클록이 매립된 시리얼 데이터 신호를 수신 장치에 송출하는 신호 송신부와, 신호 송신부에 의해 송출되어야 할 시리얼 데이터 신호의 비트 레이트가 변경될 때에, 클록의 주기의 일정배수의 기간에 걸쳐서 일정값으로 되는 시리얼 데이터 신호를 신호 송신부에 의해 수신 장치에 송출되도록, 제어 신호를 신호 송신부에 출력하는 변경 통지 송신 지시부와, 변경 통지 송신 지시부에 의해 제어 신호가 출력된 후에, 수신 장치에 있어서 변경 후의 비트 레이트를 확인하기 위한 트레이닝(training) 데이터를 생성하고, 이 트레이닝 데이터를 신호 송신부에 의해 수신 장치에 송출시키는 트레이닝 데이터 생성부와, 수신 장치로부터 변경 후의 비트 레이트를 확인하기 위한 트레이닝 데이터를 요구하는 취지를 나타내는 트레이닝 개시 요구 신호를 수신하여 입력하는 트레이닝 개시 판단부를 구비하고, 트레이닝 데이터 생성부는 트레이닝 개시 요구 신호를 수신 장치로부터 트레이닝 개시 판단부에 의해 수신한 경우에, 트레이닝 데이터를 신호 송신부에 의해 수신 장치에 송출시키는 것을 특징으로 한다.
또, 본 발명의 수신 장치는 클록이 매립된 시리얼 데이터 신호를 송신 장치로부터 수신하는 신호 수신부와, 신호 수신부에 의해 수신된 시리얼 데이터 신호가 클록의 주기의 일정배수의 기간에 걸쳐서 일정값인지 아닌지를 판단하는 수신 신호 일정값 판단부와, 수신 신호 일정값 판단부에 의해 시리얼 데이터 신호가 일정값이라고 판단된 경우에, 송신 장치로부터 변경 후의 비트 레이트를 확인하기 위한 트레이닝 데이터를 수신하여 변경 후의 비트 레이트를 확인하는 클록 복원부와, 시리얼 데이터 신호가 클록의 주기의 일정배수의 기간에 걸쳐서 일정값이라고 수신 신호 일정값 판단부에 의해 판단된 경우에, 변경 후의 비트 레이트를 확인하기 위한 트레이닝 데이터를 요구하는 트레이닝 개시 요구 신호를 송출하고, 트레이닝 데이터를 송신 장치에 요구하는 트레이닝 개시 신호 요구부를 구비하는 것을 특징으로 한다.
상기의 송신 장치 및 수신 장치를 구비하는 통신 시스템에서는 송신 장치에 있어서 시리얼 데이터 신호의 비트 레이트가 변경될 때에, 클록의 주기의 일정배수의 기간에 걸쳐서 일정값으로 된 시리얼 데이터 신호를 수신 장치에 송출한다. 그리고 그 시리얼 데이터 신호를 수신한 수신 장치에서는 클록의 주기의 일정배수의 기간에 걸쳐서 시리얼 데이터 신호가 일정값이라고 판단된 경우에, 송신 장치로부터 트레이닝 데이터를 수신하여 변경 후의 비트 레이트를 확인하는 처리로 이행한다. 따라서 수신 장치에서는 송신 장치로부터 비트 레이트가 변경되는 취지의 신호를 수신하지 않아도, 시리얼 데이터 신호를 수신함으로써 비트 레이트의 변경을 인식하고, 변경 후의 비트 레이트를 확인하는 처리로 이행할 수가 있다. 그 때문에, 제어 신호 라인을 늘리거나 쌍방향 통신 가능하게 하지 않아도, 종래의 간단하고 쉬운 구성에 의해 변경 후의 비트 레이트의 확인을 확실히 실행할 수 있다.
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상기의 송신 장치 및 수신 장치를 구비하는 통신 시스템에서는, 수신 장치가 시리얼 데이터 신호가 일정값이라고 판단한 다음, 즉, 비트 레이트의 변경을 확인한 다음, 트레이닝 개시 요구 신호를 송신 장치에 송출하고, 송신 장치가 그 트레이닝 개시 요구 신호를 수신하여 트레이닝 데이터를 수신 장치에 송출한다. 이에 의해, 수신 장치에서 비트 레이트의 변경이 확실히 인식된 후, 송신 장치가 트레이닝 데이터를 수신 장치에 송출하게 된다. 따라서 수신 장치가 비트 레이트의 변경을 인식하기 전에, 송신 장치가 잘못하여 트레이닝 데이터나 변경된 후의 비트 레이트의 데이터를 송출하는 것을 방지할 수 있다.
또, 본 발명의 통신 시스템은 이하의 송신 장치와 수신 장치를 구비하는 것을 특징으로 한다. 즉, 본 발명의 송신 장치에 포함되는 신호 송신부는 변경 후의 비트 레이트의 확인이 완료된 취지를 나타내는 트레이닝 완료 신호를 수신 장치로부터 트레이닝 개시 판단부에 의해 수신한 경우에, 변경 후의 비트 레이트의 시리얼 데이터 신호를 수신 장치에 송출하는 것을 특징으로 한다.
또, 본 발명의 수신 장치에 포함되는 트레이닝 개시 신호 요구부는 클록 복원부로부터 출력된 변경 후의 비트 레이트의 확인이 완료된 취지를 나타내는 완료 통지 신호를 입력하고, 이 완료 통지 신호에 따라 트레이닝 완료 신호를 송신 장치에 송출하고, 변경 후의 비트 레이트의 확인의 완료를 송신 장치에 통지하는 것을 특징으로 한다.
상기의 송신 장치 및 수신 장치를 구비하는 통신 시스템에서는, 수신 장치가 비트 레이트의 확인의 완료를 나타내는 트레이닝 완료 신호를 송신 장치에 송출하고, 송신 장치가 그 트레이닝 완료 신호를 수신한 후에, 변경 후의 비트 레이트의 시리얼 데이터 신호를 송출하게 된다. 따라서 비트 레이트의 확인의 완료 전에 송신 장치가 잘못하여 변경 후의 비트 레이트의 시리얼 데이터 신호를 수신 장치에 송출하는 것을 방지할 수 있다.
또, 본 발명의 송신 장치는 패러럴(parallel) 데이터 신호를 입력하고, 이 패러럴 데이터 신호의 비트 레이트에 변화가 있는지 없는지를 판단하고, 패러럴 데이터 신호의 비트 레이트가 변화했다고 판단한 경우에 비트 레이트 변화 정보를 변경 통지 송신 지시부에 출력하는 비트 레이트 판단부를 더 구비하고, 변경 통지 송신 지시부는 비트 레이트 판단부로부터 비트 레이트 변화 정보를 수취한 경우에 제어 신호를 신호 송신부에 출력하는 것을 특징으로 한다.
또, 본 발명의 송신 장치에 있어서는 비트 레이트 판단부가 위상 동기 회로(PLL : Phase Locked Loop)에 의해 구성될 수가 있다. 이 경우, 위상 동기 회로의 락(lock) 신호를 비트 레이트 변화 정보로서 이용하는 것이 바람직하다.
본 발명에 의하면, 간단하고 쉬운 구성이고, 한편, 변경 후의 비트 레이트의 확인이 확실히 실행될 수 있다.
도 1은 본 실시 형태와 관련되는 통신 시스템의 구성도이다.
도 2는 데이터 및 클록의 복원의 일례를 나타내는 타이밍 차트이다.
도 3은 통신 시스템의 처리를 나타내는 순서도이다.
도 4는 변형예와 관련되는 신호 라인의 구성을 나타내는 도이다.
이하, 첨부 도면을 참조하여, 본 발명을 실시하기 위한 최선의 형태를 상세하게 설명한다. 또한, 도면의 설명에 있어서 동일한 요소에는 동일한 부호를 붙이고, 중복하는 설명을 생략한다.
도 1은 본 실시 형태와 관련되는 통신 시스템의 구성도이다. 이 도에 나타나는 통신 시스템(1)은 송신 장치(2)와 수신 장치(3)를 구비한다. 송신 장치(2) 및 수신 장치(3)는 고속 시리얼 신호 라인 R1 및 이 고속 시리얼 신호 라인 R1보다 저속의 제어 신호 라인 R2에 의해 접속되어 있다. 또한 고속 시리얼 신호 라인 R1은 송신 장치(2)로부터 송출되는 신호를 수신 장치(3)에 전송하는 신호 라인이다. 또, 저속의 제어 신호 라인 R2는 수신 장치(3)로부터 송출되는 신호를 송신 장치(2)에 전송하는 신호 라인이다.
송신 장치(2)는 비트 레이트 판단부(21)와, 변경 통지 신호 지시부(22)와, 트레이닝 개시 판단부(23)와, 트레이닝 데이터 생성부(24)와, 신호 송신부(25)를 구비하고 있다. 송신 장치(2)는 수신 장치(3)에 예를 들면 화상(영상) 데이터를 송신하는 장치이다.
비트 레이트 판단부(21)는 송신 장치(2)에 입력되는 패러럴 데이터 신호 Pdata를 입력하고, 이 패러럴 데이터 신호 Pdata의 비트 레이트를 판단하고, 그 비트 레이트에 관한 비트 레이트 정보 Sclock을 신호 송신부(25)에 출력한다. 또, 비트 레이트 판단부(21)는 패러럴 데이터 신호 Pdata의 비트 레이트에 변화가 있는지 없는지를 판단하고, 패러럴 데이터 신호 Pdata의 비트 레이트가 변화했다고 판단한 경우에는, 비트 레이트 변화 정보 Schange를 변경 통지 신호 지시부(22)에 출력한다. 또한, 패러럴 데이터 신호 Pdata는 복수개의 신호 라인에 의해 구성되는 신호 라인(패러럴 버스(parallel bus))에 의해 송신 장치(2)에 입력되고 있고, 1개의 신호 라인에 있어서 송신되는 데이터는 1클록 당 1비트(bit)로 한정되지 않고, 1클록 당 복수 비트여도 좋다.
변경 통지 신호 지시부(22)는 비트 레이트 판단부(21)로부터 출력된 비트 레이트 변화 정보 Schange를 입력하고, 수신 장치(3)에 송출되는 시리얼 데이터 신호 Sdata를 클록의 주기의 일정배수에 걸쳐서 일정값으로 하도록 제어하는 제어 신호 Snoti를 신호 송신부(25)에 출력한다.
트레이닝 개시 판단부(23)는 수신 장치(3)로부터 제어 신호 라인 R2를 통하여 송출된 트레이닝 개시 요구 신호 Treq를 수신하여 입력하고, 이 트레이닝 개시 요구 신호 Treq에 따라서 트레이닝 개시라고 판단하고, 트레이닝 개시 신호 Tstart를 트레이닝 데이터 생성부(24)에 출력한다. 또, 트레이닝 개시 판단부(23)는 수신 장치(3)로부터 제어 신호 라인 R2를 통하여 송출된 트레이닝 완료 신호 RTend를 수신하여 입력하고, 이 트레이닝 완료 신호 RTend를 트레이닝 데이터 생성부(24)를 통하여 신호 송신부(25)에 출력한다. 또, 트레이닝에 대해서는 후술한다.
트레이닝 데이터 생성부(24)는 트레이닝 개시 판단부(23)로부터 출력된 트레이닝 개시 신호 Tstart를 입력하고, 이 트레이닝 개시 신호 Tstart에 따라 트레이닝용의 트레이닝 데이터 Tdata를 신호 송신부(25)에 출력한다. 트레이닝용의 트레이닝 데이터 Tdata는, 보다 상세하게는, 비트 레이트에 대응하는 신호이고, 예를 들면 「1」과「0」이 「1010ㅇㅇㅇ」과 같이 연속하는 데이터(트레이닝 패턴)이다.
신호 송신부(25)는 송신 장치(2)에 입력되는 패러럴 데이터 신호 Pdata를 입력하고, 비트 레이트 판단부(21)로부터 출력된 비트 레이트 정보 Sclock에 따라서 패러럴 데이터 신호 Pdata를 시리얼 데이터 신호 Sdata로 변환하여 고속 시리얼 신호 라인 R1을 통하여 수신 장치(3)에 송출한다. 또, 신호 송신부(25)는 변경 통지 신호 지시부(22)로부터 출력된 제어 신호 Snoti를 입력하고, 이 제어 신호 Snoti에 따라서 클록의 주기의 일정배수의 기간에 걸쳐서 일정값으로 하는 시리얼 데이터 신호 Sdata를 생성하고, 고속 시리얼 신호 라인 R1을 통하여 수신 장치(3)에 송출한다. 구체적으로, 신호 송신부(25)는 클록의 주기의 일정배수에 걸쳐서, 예를 들면, 로우 레벨(low level)로 되도록, 시리얼 데이터 신호 Sdata를 설정한다. 일정배수의 기간은 구성되는 시스템에 의해 적당히 설정되고, 예를 들면, 시리얼 데이터 신호의 로우 레벨의 최대 기간이 클록의 6주기로 설정되어 있는 경우에는 그 6주기의 수배 정도로 설정된다.
또, 신호 송신부(25)는 트레이닝 데이터 생성부(24)로부터 출력된 트레이닝 데이터 Tdata를 입력함으로써 시리얼 데이터 신호 Sdata의 송출을 정지하고, 트레이닝 데이터 Tdata를 고속 시리얼 신호 라인 R1을 통하여 수신 장치(3)에 송출한다. 또, 신호 송신부(25)는 트레이닝 개시 판단부(23)로부터 출력된 트레이닝 완료 신호 RTend를 트레이닝 데이터 생성부(24)를 통하여 입력하면, 트레이닝 데이터 Tdata의 송출을 정지하고, 시리얼 데이터 신호 Sdata의 송출을 재개한다.
수신 장치(3)는 신호 수신부(31)와, 수신 신호 일정값 판단부(32)와, 클록 복원부(33)와, 트레이닝 개시 신호 요구부(34)를 포함하여 구성되어 있다. 수신부(3)는 송신부(2)로부터 화상 데이터를 수신하여 화상 데이터를 출력한다. 수신부(3)는 예를 들면, LCD(Liquid Crystal Display) 패널의 일부를 구성하고 있다.
신호 수신부(31)는 송신 장치(2)로부터 고속 시리얼 신호 라인 R1을 통하여 송출된 시리얼 데이터 신호 Sdata를 수신하여 입력하고, 이 시리얼 데이터 신호 Sdata로부터 클록 복원부(33)로부터 출력되는 복원 클록 Rclock(후술)에 기초하여 데이터를 취득하고 패러럴 수신 데이터 RPdata를 생성한다. 구체적으로, 신호 수신부(31)는 복원 클록 Rclock이 나타내는 클록을 이용하여 시리얼 데이터 신호 Sdata로부터 정확한 데이터를 취득하고, 이 취득한 데이터 및 클록을 패러럴 수신 데이터 RPdata로서 생성한다. 이 패러럴 수신 데이터 RPdata는 예를 들면, 화상 데이터로서 LCD의 표시부에 출력된다. 또, 신호 수신부(31)는 입력한 시리얼 데이터 신호 Sdata를 판단 신호 Rsignal로서 수신 신호 일정값 판단부(32)에 출력한다.
수신 신호 일정값 판단부(32)는 신호 수신부(31)로부터 출력된 판단 신호 Rsignal를 입력하고, 이 판단 신호 Rsignal에 기초하여 클록의 주기의 일정배수의 기간에 걸쳐서 시리얼 데이터 신호 Sdata가 일정값인지 어떤지를 판단한다. 수신 신호 일정값 판단부(32)는 시리얼 데이터 신호 Sdata가 일정값이라고 판단한 경우는, 트레이닝 개시 신호 RTstart를 클록 복원부(33) 및 트레이닝 개시 신호 요구부(34)에 출력한다.
클록 복원부(33)는 송신 장치(2)로부터 고속 시리얼 신호 라인 R1을 통하여 송출된 클록이 매립된 시리얼 데이터 신호 Sdata를 수신하여 입력하고, 이 입력된 시리얼 데이터 신호 Sdata로부터 복원 클록 Rclock를 복원하여 재생한다. 구체적으로는, 도 2를 참조하면서 설명한다. 도 2는 데이터 및 클록의 복원의 일례를 나타내는 타이밍 차트이다. 동 도에 나타내듯이, 클록 복원부(33)는 복원된 복원 클록의 에지(도시 화살표 부분)와 데이터의 에지의 위상 비교를 행함으로써 위상의 조정을 실시하고, 데이터의 비트 레이트와 동일한 클록의 주파수를 재생한다. 복원 클록 Rclock은 신호 수신부(31)에 있어서 시리얼 데이터 신호 Sdata로부터 패러럴 수신 신호 RPdata를 생성하기 위한 샘플링(sampling) 클록으로서 이용된다.
또, 클록 복원부(33)는 수신 신호 일정값 판단부(32)로부터 트레이닝 개시 신호 RTstart가 출력된 경우에는 그 트레이닝 개시 신호 RTstart를 입력하고 트레이닝 모드로 전환된다. 그리고 클록 복원부(33)는 송신 장치(2)로부터 고속 시리얼 신호 라인 R1을 통하여 송출된 트레이닝 데이터 Tdata를 수신하여 입력하고, 이 트레이닝 데이터 Tdata에 기초하여 트레이닝을 실시한다. 트레이닝은 트레이닝 데이터 Tdata에 표시되는 트레이닝 패턴(pattern)(예를 들면, 「1010…」)을 인식하는 것에 의해, 변경 후의 비트 레이트의 시리얼 데이터 신호 Sdata에 대응하기 위한 학습이다. 클록 복원부(33)는 트레이닝이 완료되면, 트레이닝 개시 신호 요구부(34)에 트레이닝이 완료된 취지를 나타내는 완료 통지 신호 Tend를 출력한다.
트레이닝 개시 신호 요구부(34)는 수신 신호 일정값 판단부(32)로부터 출력된 트레이닝 개시 신호 RTstart를 입력하고, 이 트레이닝 개시 신호 RTstart에 따라 트레이닝 개시 요구 신호 Treq를 제어 신호 라인 R2를 통하여 송신 장치(2)에 송출한다. 또, 트레이닝 개시 신호 요구부(34)는 클록 복원부(33)로부터 출력된 완료 통지 신호 Tend를 입력하고, 이 완료 통지 신호 Tend에 따라 트레이닝 완료 신호 RTend를 제어 신호 라인 R2를 통하여 송신 장치(2)에 송출한다.
이어서, 상기와 같은 구성을 가지는 송신 장치(2) 및 수신 장치(3)를 포함하는 통신 시스템(1)의 처리에 대해서 설명한다. 도 3은 통신 시스템의 처리를 나타내는 순서도이다.
도 3에 있어서, 우선 송신 장치(2)의 신호 송신부(25)에 의해 송출되어야 할 시리얼 데이터 신호 Sdata의 비트 레이트의 변경이 비트 레이트 판단부(21)에 의해 검출된다(S01). 그리고 비트 레이트가 변경될 때, 클록의 주기의 일정배수의 기간에 걸쳐서 일정값으로 된 시리얼 데이터 신호 Sdata가 신호 송신부(25)에 의해 수신 장치(3)에 송출된다(S02).
이어서, 수신 장치(3)의 신호 수신부(31)에 의해 시리얼 데이터 신호 Sdata가 수신되고, 수신된 시리얼 데이터 신호 Sdata에 기초하여, 클록의 주기의 일정배수의 기간에 걸쳐서 시리얼 데이터 신호 Sdata가 일정값인지 아닌지가 수신 신호 일정값 판단부(32)에 의해 판단된다(S03).
시리얼 데이터 신호 Sdata가 일정값이라고 판단되면, 변경 후의 비트 레이트를 확인하기 위한 트레이닝 데이터 Tdata를 요구하는 트레이닝 개시 요구 신호 Treq가 트레이닝 개시 신호 요구부(34)에 의해 송신 장치(2)에 송출된다(S04).
수신 장치(3)로부터 송출된 트레이닝 개시 요구 신호 Treq는 송신 장치(2)의 트레이닝 개시 판단부(23)에 의해 수신되고(S05), 이 트레이닝 개시 요구 신호 Treq에 따라 트레이닝 데이터 Tdata가 신호 송신부(25)에 의해 수신 장치(3)에 송출된다(S06). 이어서, 송신 장치(2)로부터 송출된 트레이닝 데이터 Tdata는 수신 장치(3)의 클록 복원부(33)에 의해 수신되어 비트 레이트의 확인이 실시된다(S07). 그리고 클록 복원부(33)에 의한 트레이닝이 완료된 후에, 트레이닝 완료 신호 RTend가 트레이닝 개시 신호 요구부(34)에 의해 송신 장치(2)에 송출된다(S08).
이상, 본 실시 형태와 관련되는 송신 장치(2) 및 수신 장치(3)를 포함하는 통신 시스템(1)에서는 송신 장치(2)에 있어서 시리얼 데이터 신호 Sdata의 비트 레이트가 변경될 때에, 클록의 주기의 일정배수의 기간에 걸쳐서 일정값으로 된 시리얼 데이터 신호 Sdata가 수신 장치(3)에 송출된다. 그리고 그 시리얼 데이터 신호 Sdata를 수신한 수신 장치(3)에서는 클록의 주기의 일정배수의 기간에 걸쳐서 시리얼 데이터 신호 Sdata가 일정값이라고 판단된 경우에, 송신 장치(2)로부터 트레이닝 데이터 Tdata를 수신하여 변경 후의 비트 레이트를 확인하는 처리로 이행한다. 따라서 수신 장치(3)에서는 송신 장치(2)로부터 비트 레이트가 변경되는 취지의 신호를 별도의 경로로 수신하지 않아도, 시리얼 데이터 신호 Sdata를 수신함으로써 비트 레이트의 변경을 인식하고, 변경 후의 비트 레이트를 확인하는 처리로 이행할 수가 있다. 그 때문에, 제어 신호 라인을 늘리거나 쌍방향 통신 가능하게 하지 않아도, 종래의 간단하고 쉬운 구성에 의해 변경 후의 비트 레이트의 확인이 확실히 실행될 수 있다.
또, 수신 장치(3)가, 시리얼 데이터 신호 Sdata가 일정값인 것을 확인한 다음, 즉, 비트 레이트의 변경을 확인한 다음, 트레이닝 개시 요구 신호 Treq를 송신 장치(2)에 송출하고, 송신 장치(2)가 그 트레이닝 개시 요구 신호 Treq를 수신하고 트레이닝 데이터 Tdata를 수신 장치(3)에 송신한다. 이에 의해, 수신 장치(3)에 있어서 비트 레이트의 변경이 확실히 인식된 후, 송신 장치(2)가 트레이닝 데이터 Tdata를 수신 장치(3)에 송출하게 된다. 따라서 수신 장치(3)가 비트 레이트의 변경을 인식하기 전에, 송신 장치(2)가 잘못하여 트레이닝 데이터 Tdata를 송출하는 것을 방지할 수 있다.
또, 수신 장치(3)가 비트 레이트의 확인의 완료를 나타내는 트레이닝 완료 신호 RTend를 송신 장치(2)에 송출하고, 송신 장치(2)가 그 트레이닝 완료 신호 RTend를 수신한 후에, 변경 후의 비트 레이트를 포함하는 시리얼 데이터 신호 Sdata를 송출하게 된다. 따라서 비트 레이트의 확인의 완료 전에 송신 장치(2)가 잘못하여 변경 후의 비트 레이트의 시리얼 데이터 신호 Sdata를 수신 장치(3)에 송출하는 것을 방지할 수 있다.
또한, 본 발명은 상기 실시 형태에 한정되는 것은 아니다. 예를 들면, 상기 실시 형태에서는 비트 레이트 판단부(21)에 의해 비트 레이트 변화를 검출하여 비트 레이트의 변경을 판단하고 있지만, 송신 장치(2)는 비트 레이트가 변경되는 취지의 통지를 받음으로써, 비트 레이트의 변경을 검출하여도 좋다.
또, 상기 실시 형태에 있어서, 비트 레이트 판단부(21)가 PLL(Phase Locked Loop：위상 동기 회로)에 의해 구성되어도 좋다. 이 경우에는, PLL의 락(lock) 판정 기능을 이용하는 것에 의해, PLL의 락 신호를 비트 레이트 변화 정보로서 이용할 수가 있다. PLL에서는 입력되는 패러럴 데이터 신호 Pdata의 비트 레이트가 변경된 경우에 언로크(unlock) 상태로 된다. PLL에 있어서의 언로크 상태의 검출은 공지의 것이고, 상세한 설명을 생략하지만, 예를 들면 이하와 같다. PLL에 있어서의 위상 비교기(PD：Phase Detector)에서는 입력된 패러럴 데이터 신호 Pdata에 매립된 클록과 VCO(Voltage Controlled Oscillator：전압 제어 발진기)로부터 출력되는 클록의 위상을 비교하고, 예를 들면, 패러럴 데이터 신호 Pdata에 매립된 클록에 있어서 하이 레벨(high level) 또는 로우 레벨의 상태가 계속된 경우나 VCO로부터 출력된 클록만이 입력된 경우에는, 언로크 상태를 검출하여 데이터 레이트가 변경되었다고 판단한다. 그리고 위상 비교기는 패러럴 데이터 신호 Pdata의 비트 레이트가 변화했다고 판단한(언로크 상태를 검출한) 경우에는, 변경 통지 신호 지시부(22)에 비트 레이트 변화 정보 Schange를 출력한다.
또, 송신 장치(2)가 송신하는 일정값의 시리얼 데이터 Sdata로서 통상 데이터의 송신 상태인, 0이나 1인 상태 이외에도, 차동신호 쌍이 동일한 전위인 상태나, 양쪽 모두에 하이 임피던스(high impedance)의 상태, 공통 전압(common voltage)이 크게 다른 상태에도, 수신 장치(3)에 있어서 해상도가 변경되었다고 인식되므로, 본 발명의 실시예로서 적용될 수가 있다. 또한, 일정값의 시리얼 데이터 Sdata를 일정기간 송신하면 수신 장치(3)가 확실히 RTstart를 출력하는 것을 알고 있는 경우는, 송신 장치(2)는 일정값의 시리얼 데이터 Sdata를 일정기간 송신한 후 Treq를 수신하기 전에 Tdata를 출력하여도 좋다.
또, 상기 실시 형태에서는 송신 장치(2) 및 수신 장치(3)를 고속 시리얼 신호 라인 R1 및 저속의 제어 신호 라인 R2에 의해 접속하고 있지만, 예를 들면 도 4에 나타내는 것과 같은 구성으로 하여도 좋다. 도 4에 나타내는 신호 라인 R3은 2개의 용량 C1 및 용량 C2가 제1 신호 라인 R4 상에 직렬로 접속되어 있다. 그리고 그 제1 신호 라인 L4의 용량 C1과 용량 C2의 사이에, 송신 장치(2)에 접속되는 제2 신호 라인 R5 및 수신 장치(3)에 접속되는 제2 신호 라인 R6의 각각의 일단이 접속되어 있다. 제2 신호 라인 R5 상에는 인덕터(inductor) L1이 직렬로 접속되어 있다. 또, 제2 신호 라인 R6 상에는 인덕터 L2가 직렬로 접속되어 있다. 이러한 구성으로 함으로써, 1개의 신호 라인 R3에 있어서 송신 장치(3)로부터 수신 장치(4)에 시리얼 데이터 신호 Sdata가 송신될 수 있음과 아울러, 수신 장치(3)로부터 송신 장치(2)에 제어 신호 등이 송신될 수 있다. 또한 인덕터 L1, L2에 대신하여, 저항 소자가 접속되어도 좋다.
또, 상기 실시 형태에서는 유선 통신으로 하고 있지만, 무선 통신에도 적용될 수가 있다.
1 : 통신 시스템
2 : 송신 장치
3 : 수신 장치
21 : 비트 레이트(bit rate) 판단부
22 : 변경 통지 신호 지시부(변경 통지 송신 지시부)
23 : 트레이닝(training) 개시 판단부
24 : 트레이닝 데이터 생성부
25 : 신호 송신부
31 : 신호 수신부
32 : 수신 신호 일정값 판단부
33 : 클록(clock) 복원부
34 : 트레이닝 개시 신호 요구부
Sdata : 시리얼(serial) 데이터 신호
Snoti : 제어 신호
Tdata : 트레이닝 데이터
Treq : 트레이닝 개시 요구 신호
Tend : 완료 통지 신호
RTend : 트레이닝 완료 신호

Claims (12)

  1. 클록이 매립된 시리얼 데이터 신호를 수신 장치에 송출하는 신호 송신부와,
    상기 신호 송신부에 의해 송출되어야 할 시리얼 데이터 신호의 비트 레이트(bit rate)가 변경될 때에, 상기 클록의 주기의 일정배수의 기간에 걸쳐서 일정값으로 된 시리얼 데이터 신호를 상기 신호 송신부에 의해 상기 수신 장치에 송출되도록, 제어 신호를 상기 신호 송신부에 출력하는 변경 통지 송신 지시부와,
    상기 변경 통지 송신 지시부에 의해 상기 제어 신호가 출력된 후에, 상기 수신 장치에서 변경 후의 비트 레이트를 확인하기 위한 트레이닝 데이터를 생성하고, 이 트레이닝 데이터를 상기 신호 송신부에 의해 상기 수신 장치에 송출시키는 트레이닝 데이터 생성부와,
    상기 수신 장치로부터 상기 변경 후의 비트 레이트를 확인하기 위한 상기 트레이닝 데이터를 요구하는 취지를 나타내는 트레이닝 개시 요구 신호를 수신하여 입력하는 트레이닝 개시 판단부를 구비하고,
    상기 트레이닝 데이터 생성부는 상기 트레이닝 개시 요구 신호를 상기 수신 장치로부터 상기 트레이닝 개시 판단부에 의해 수신한 경우에, 상기 트레이닝 데이터를 상기 신호 송신부에 의해 상기 수신 장치에 송출시키는 것을 특징으로 하는 송신 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 신호 송신부는 상기 변경 후의 비트 레이트의 확인이 완료된 취지를 나타내는 트레이닝 완료 신호를 상기 수신 장치로부터 상기 트레이닝 개시 판단부에 의해 수신한 경우에, 상기 변경 후의 비트 레이트의 시리얼 데이터 신호를 상기 수신 장치에 송출하는 것을 특징으로 하는 송신 장치.
  4. 제1항 또는 제3항에 있어서,
    패러럴 데이터 신호를 입력하고, 이 패러럴 데이터 신호의 비트 레이트에 변화가 있는지 없는지를 판단하고, 상기 패러럴 데이터 신호의 비트 레이트가 변화했다고 판단한 경우에 비트 레이트 변화 정보를 상기 변경 통지 송신 지시부에 출력하는 비트 레이트 판단부를 더 구비하고,
    상기 변경 통지 송신 지시부는 상기 비트 레이트 판단부로부터 상기 비트 레이트 변화 정보를 수취한 경우에 상기 제어 신호를 상기 신호 송신부에 출력하는 것을 특징으로 하는 송신 장치.
  5. 제4항에 있어서,
    상기 비트 레이트 판단부는 위상 동기 회로(PLL)에 의해 구성되어 있는 것을 특징으로 하는 송신 장치.
  6. 제5항에 있어서,
    상기 위상 동기 회로의 락(lock) 신호를 상기 비트 레이트 변화 정보로서 이용하는 것을 특징으로 하는 송신 장치.
  7. 클록이 매립된 시리얼 데이터 신호를 송신 장치로부터 수신하는 신호 수신부와,
    상기 신호 수신부에 의해 수신된 상기 시리얼 데이터 신호가 상기 클록의 주기의 일정배수의 기간에 걸쳐서 일정값인지 아닌지를 판단하는 수신 신호 일정값 판단부와,
    상기 수신 신호 일정값 판단부에 의해 상기 시리얼 데이터 신호가 일정값이라고 판단된 경우에, 상기 송신 장치로부터 변경 후의 비트 레이트를 확인하기 위한 트레이닝 데이터를 수신하여 상기 변경 후의 비트 레이트를 확인하는 클록 복원부와,
    상기 시리얼 데이터 신호가 상기 클록의 주기의 일정배수의 기간에 걸쳐서 일정값이라고 상기 수신 신호 일정값 판단부에 의해 판단된 경우에, 상기 변경 후의 비트 레이트를 확인하기 위한 트레이닝 데이터를 요구하는 트레이닝 개시 요구 신호를 송출하고, 상기 트레이닝 데이터를 상기 송신 장치에 요구하는 트레이닝 개시 신호 요구부를 구비하는 것을 특징으로 하는 수신 장치.
  8. 삭제
  9. 제7항에 있어서,
    상기 트레이닝 개시 신호 요구부는, 상기 클록 복원부로부터 출력된 상기 변경 후의 비트 레이트의 확인이 완료된 취지를 나타내는 완료 통지 신호를 입력하고, 이 완료 통지 신호에 따라 트레이닝 완료 신호를 상기 송신 장치에 송출하고, 상기 변경 후의 비트 레이트의 확인의 완료를 상기 송신 장치에 통지하는 것을 특징으로 하는 수신 장치.
  10. 제1항에 기재된 송신 장치와, 제7항에 기재된 수신 장치를 구비하는 것을 특징으로 하는 통신 시스템.
  11. 제3항에 기재된 송신 장치와, 제9항에 기재된 수신 장치를 구비하는 것을 특징으로 하는 통신 시스템.
  12. 삭제
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