JP2001069008A - デジタルアナログ変換装置 - Google Patents

Abstract

(57)【要約】 【課題】 パルス幅変調（ＰＷＭ）方式のデジタルアナ
ログ（Ｄ／Ａ）変換装置において、デジタルデータを複
数に分割し、分割した各データに対応した複数のＰＷＭ
信号を発生させ、複数のＰＷＭ信号をデジタルデータの
分割に対応した抵抗比で合成することで、回路構成の簡
略化を図る。 【解決手段】 データ分割手段１４は、１６ビットのデ
ータを上位１０ビットとと下位６ビットとに分割する。
第１のＰＷＭ信号発生手段１５は、上位１０ビットのデ
ータに対応したＰＷＭ信号１５ａを生成する。第２のＰ
ＷＭ信号発生手段１６は、下位６ビットのデータに対応
した第２のＰＷＭ信号１６ａを生成する。合成回路２０
は、抵抗値の比率が１：６４の２個の抵抗Ｒ１，Ｒ２を
備え、第１のＰＷＭ信号１５ａと第２のＰＷＭ信号１６
ａとを１：１／６４の比率で合成する。合成された信号
２０ａはローパスフィルタ回路３０を介して出力され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、パルス幅変調
（以下ＰＷＭと記載する）方式のデジタルアナログ（以
下Ｄ／Ａと記載する）変換装置に係り、詳しくは、デジ
タルデータを複数に分割し、分割した各データに対応し
た複数のＰＷＭ信号を発生させ、複数のＰＷＭ信号をデ
ジタルデータの分割に対応した抵抗比で合成するように
したＰＷＭ方式のＤ／Ａ変換装置に関するものである。

【０００２】

【従来の技術】ＰＷＭ方式のＤ／Ａ変換装置では、変換
レートと分解能とでカウンタの動作周波数が決定され
る。所定の変換レートで分解能を高くするには、カウン
タの動作周波数を高くする必要がある。動作周波数は、
ＩＣの製造プロセス等によって制約されることがある。
動作周波数のより高いプロセスや回路素子を用いた場
合、消費電力が増加したり、Ｄ／Ａ変換装置が高価にな
る虞れがある。そこで、高分解能のＤ／Ａ変換を実用的
な動作周波数で行なえるようするための技術が以下に示
すように種々提案されている。

【０００３】特開昭６０−９１７２５号公報には、Ｎビ
ットの入力デジタルデータを上位ｎＨビットと下位ｎＬ
ビットとに少なくとも２分割して、各データをＰＷＭ波
に変換することで、ＰＷＭ波のパルス幅を制御するため
に用いるカウンタの動作周波数を下げることができ、高
分解能のＤ／Ａ変換を実用的な動作周波数で行なえるよ
うにしたデジタル・アナログ変換装置が記載されてい
る。このデジタル・アナログ変換装置は次のように構成
されている。Ｎビットの入力デジタルデータを上位ｎＨ
ビットと下位ｎＬビットとに少なくとも２分割し、上位
ｎＨビットの１ＬＳＢを示すパルス幅τＨと下位ｎＬビ
ットの１ＬＳＢを示すパルス幅τＬとの比（τＬ／τ
Ｈ）に応じて、ｈＨ／ｈＬ＝（２のｎＬ乗）・（τＬ／
τＨ）に重み付けた波高値ｈＨのパルス幅変調波に上位
ｎＨビットのデータを変換するとともに、波高値ｈＬの
パルス幅変調波にに下位ｎＬビットのデータを変換し、
各パルス幅変調波を１変換周期内で時間軸を合せて加算
合成して出力する。

【０００４】特開昭６１−３９７２８号公報には、１変
換周期内で左右対称な複数のＰＷＭ波にＮビットの入力
デジタルデータが変換され、しかも、下位ｎＬビットデ
ータに応じて信号エネルギが分散するように変化するの
で、所謂アパーチャ効果の影響が少なく、直線性の良好
なＤ／Ａ変換特性を呈し、高精度、高分解能のＤ／Ａ変
換動作をＰＷＭ方式にて行なえるようにしたデジタル・
アナログ変換装置が記載されている。このデジタル・ア
ナログ変換装置は次のように構成されている。Ｎビット
の入力デジタルデータを上位ｎＨビットと下位ｎＬビッ
トに分割し、上位ｎＨビットデータを１変換周期の中心
のタイミングを中心として左右対称に複数に分割したパ
ルス幅変調波に変換するとともに、下位ｎＬビットデー
タを１変換周期の中心のタイミングを中心として左右対
称に下位ｎＬビットデータに対応した数の単位パルスを
配列したパルス列に変換し、パルス幅変調波とパルス列
との加算合成波にＮビットの入力デジタルデータを変換
する手段を備える。

【０００５】特開昭６２−４２６２０号公報には、ｎビ
ツトのデジタルデ−タを上位ｍビツトと下位（ｎ−ｍ）
ビットに分割し，上位ｍビツトのＰＷＭ変調周期の集合
でＤ−Ａ変換することにより、変換速度を高めるように
したＰＷＭ型Ｄ−Ａ変換回路が記載されている。このＰ
ＷＭ型Ｄ−Ａ変換回路は次のように構成されている。ｎ
ビットのデジタルデータをアナログ信号に変換するＰＷ
Ｍ型Ｄ−Ａ変換回路において、基準クロックパルスに基
づいて上位ｍビットのデジタルデータのＰＷＭ変調周期
を作成する第１の変調周期発生回路と、上位ｍビットの
デジタルデータに基づいてＰＷＭ変調周期内にパルス幅
変調を行なう第１の変調回路と、第１の変調周期発生回
路からその変調周期で出力されるパルスに基づいて下位
（ｎ−ｍ）ビットのＰＷＭ変調周期を作成する第２の変
調周期発生回路と、下位（ｎ−ｍ）ビットのデジタルデ
ータに基づいて下位（ｎ−ｍ）ビットのＰＷＭ変調周期
内にパルス幅変調を行なう第２の変調回路と、第１の変
調周期発生回路からその変調周期で出力される基準クロ
ックパルスの周期と等しい第１のパルス及び基準クロッ
クパルスの周期の２倍と等しい第２のパルスを入力し、
第２の変調回路の変調出力でいずれか一方を選択する切
替え回路とを備え、この切替え回路の出力により第１の
変調回路の変調期間を増減する。

【０００６】特開平２−１９４７３０号公報には、パル
ス幅変調ＰＷＭ方式のＤ／Ａ変換器と重み抵抗方式のＤ
／Ａ変換器とを組合せることにより、高分解能かつ高変
換レ−トのＤ／Ａ変換器を実現するようにしたデジタル
・アナログ変換器が記載されている。このデジタル・ア
ナログ変換器は、ｎビットの入力デジタル信号の上位
（ｎ−ｍ）ビットの信号をパルス幅変調し、上位ビット
信号に応じたパルス幅変調信号を生成するパルス幅変調
方式のデジタル・アナログ変換回路と、入力デジタル信
号の下位ｍビットの信号を重み付け抵抗を用いた変換回
路でデジタル・アナログ変換し、変換信号をパルス幅変
調方式のデジタル・アナログ変換回路で生成したパルス
幅信号に加算する重み抵抗方式のデジタル・アナログ変
換回路と、この加算信号を平滑化してアナログ出力信号
として出力するローパスフィルタとから構成されてい
る。

【０００７】特開平４−２２２１号公報には、入力され
たデジタルデータを２分し（例えば、１６ビットのデー
タを上位８ビットのデータと下位８ビットのデータに２
分し）、それぞれのデータとクロックパルスのカウント
値とを比較し、ＰＷＭ波形のパルス幅に変換することに
より、構成を簡単にしてモノリシックＩＣ化を容易にす
るとともに、高速、高精度でアナログ変換を可能にする
ようにした２ビットＤ／Ａコンバ−タが記載されてい
る。この２ビットＤ／Ａコンバ−タは次のように構成さ
れている。処理サイクルの開始時に、バスラインから入
力された入力データが上下に２分されてそれぞれのラッ
チ回路に一時保持される。カウンタのカウント値と２分
された入力デ−タ値とはそれぞれ各デジタル・コンパレ
ータにより比較され、カウント値がそれぞれの入力デー
タ値を越えた時点で、それまでＨレベルであつた各ＰＷ
Ｍ変換回路の出力がＬレベルに反転されてサイクル・エ
ンドまでＬレベルが保持される。各ＰＷＭ変換回路の各
出力は上位ビット用ローパス・フィルタと下位ビット用
ローパス・フィルタとによりそれぞれ積分されアナログ
波形として出力される。

【０００８】

【発明が解決しようとする課題】特開昭６０−９１７２
５号公報に記載されたデジタル・アナログ変換装置は、
上位ｎＨビットの１ＬＳＢの対応した波高値ｈＨと下位
ｎＬビットの１ＬＳＢに対応した波高値ｈＬとが必要で
ある。または、上位ｎＨビットの１ＬＳＢの対応した定
電流源と下位ｎＬビットの１ＬＳＢに対応した定電流源
とが必要である。このため、波高値ｈＨと波高値ｈＬと
に対応した２系統の定電圧源または定電流源が必要であ
り、電源構成が複雑となる。

【０００９】特開昭６１−３９７２８号公報に記載され
たデジタル・アナログ変換装置は、１変換周期内で左右
対称な複数のＰＷＭ波にＮビットの入力デジタルデータ
が変換され、しかも、下位ｎＬビットデータに応じて信
号エネルギが分散されるようにしているので、ＰＷＭ波
を生成する回路の構成が複雑になる。

【００１０】特開昭６２−４２６２０号公報に記載され
たＰＷＭ型Ｄ−Ａ変換回路は、例えば１１ビットのデジ
タルデータを上位８ビットのデータと下位３ビットのデ
ータとに分割し、上位８ビットのデータに対応した変調
周期（例えば基準クロック周期の２５８（２５６＋２）
倍の変調周期で、上位８ビットのデータに基づくＰＷＭ
信号を発生させる。この際に、上位８ビットのデータが
１０進表記で例えば５３であり、下位３ビットが１０進
表記で０である場合には、デューティ比が５３／２５８
のＰＷＭ信号を連続して発生させる。下位ビットが１０
進表記で例えば３である場合には、デューティ比が５３
／２５８のＰＷＭ信号を４回発生させデューティ比が５
４／２５８のＰＷＭ信号を３回発生させる。すなわち、
変調周期の８倍（３ビットに相当）を１つのブロックと
し、そのブロック内で発生される８個のＰＷＭ信号の中
で、下位３ビットで指定された個数だけデューティ比を
１ＬＳＢ分（２５８／１）大きくすることで、Ａ−Ｄ変
換出力の分解能を高くするものである。この場合、下位
ビットを多くとろうとすると、上位ビットの変換周期は
それに応じて長くなってしまう。例えば下位６ビットと
るには、上位ビットの６４周期に対してデューティ比を
変化させる。そのため平滑化の時定数も低くなるため、
特開昭６２−４２６２０号公報に記載されたＰＷＭ型Ｄ
−Ａ変換回路は、高速な応答性能が要求される用途に適
用するのが困難である。

【００１１】特開平２−１９４７３０号公報に記載され
たデジタル・アナログ変換器は、入力デジタル信号の下
位ｍビットを重み付け抵抗を用いた変換回路でデジタル
・アナログ変換する構成であるため、重み付け抵抗の抵
抗値または複数の重み付け抵抗の抵抗値の比を高精度に
管理する必要がある。また、下位ｍビット分の出力ポー
トが必要となりピン数も多く必要となる。

【００１２】特開平４−２２２１号公報に記載された２
ビットＤ／Ａコンバ−タは、上位ビット用ローパス・フ
ィルタと下位ビット用ローパス・フィルタとの２つのロ
ーパス・フィルタを設ける必要がある。このため、回路
構成が複雑となる。

【００１３】この発明はこのような課題を解決するため
なされたもので、デジタルデータを複数に分割し、分割
した各データに対応した複数のＰＷＭ信号を発生させ、
複数のＰＷＭ信号をデジタルデータの分割に対応した抵
抗比で合成することで、回路構成の簡略化を図ったＰＷ
Ｍ方式のＤ／Ａ変換装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】前記課題を解決するため
請求項１に係るパルス幅変調方式のデジタルアナログ変
換装置は、デジタルアナログ変換の対象であるデジタル
データを複数のデータに分割するデータ分割手段と、分
割された各データに基づいてパルス幅変調信号の周期が
等しくかつ論理振幅の等しいパルス幅変調信号をそれぞ
れ生成する複数のパルス幅変調信号発生手段と、複数の
パルス幅変調信号をデジタルデータの分割に対応した比
率で合成する合成回路と、合成された信号を平滑して高
周波成分を除去した信号を出力するローパスフィルタ回
路とを備えたことを特徴とする。

【００１５】請求項１に係るパルス幅変調方式のデジタ
ルアナログ変換装置は、デジタルデータを複数のデータ
に分割し、分割した各データに対応する複数のパルス幅
変調信号を生成し、複数のパルス幅変調信号をデジタル
データの分割に対応した比率で合成し、合成された信号
を平滑化した信号が出力される。複数のパルス幅変調信
号をデジタルデータの分割に対応した比率で合成する構
成であるから、２系統の定電圧源または定電流源を設け
る必要がなくなる。よって、デジタルアナログ変換装置
の回路構成を簡略化できる。

【００１６】例えば、１６ビットのデジタルデータを上
位１０ビットのデータと下位６ビットのデータとに分割
し、上位１０ビットのデータに対応する第１のＰＷＭ信
号と、下位６ビットに対応する第２のＰＷＭ信号とを生
成する。そして、第１のＰＷＭ信号と第２のＰＷＭ信号
とを上位１０ビットのデータの１ＬＳＢと下位６ビット
のデータの１ＬＳＢとの比率（１：１／６４）で合成す
る。これにより、１６ビットのデジタルデータに対応し
た信号が得られる。

【００１７】請求項４に係るデジタルアナログ変換装置
は、デジタルアナログ変換の対象であるデジタルデータ
を複数のデータに分割するデータ分割手段と、分割され
た各データに基づいてパルス幅変調信号の周期が等しく
かつ論理振幅の等しいパルス幅変調信号をそれぞれ生成
する複数のパルス幅変調信号発生手段と、分割されたデ
ータのビット数に基づいて前記複数のパルス幅変調信号
の合成条件を設定する合成条件設定手段と、合成条件に
基づいて合成比率を設定して複数のパルス幅変調信号を
合成条件で指定された合成比率で合成する抵抗合成回路
と、合成された信号を平滑して高周波成分を除去した信
号を出力するローパスフィルタ回路とを備えたことを特
徴とする。

【００１８】請求項４に係るデジタルアナログ変換装置
は、分割されたデータのビット数に基づいて複数のパル
ス幅変調信号の合成比を一義的に定めることができる。

【００１９】なお、合成回路は、デジタルデータの分割
に対応した抵抗値比率を有する複数の抵抗器を用いて構
成するのが望ましい。これにより、デジタルアナログ変
換装置の回路構成をより簡略化できる。

【００２０】また、データ分割手段と複数のパルス幅変
調信号発生手段とはマイクロコンピュータを用いて構成
してもよい。さらに、合成条件設定手段についてもマイ
クロコンピュータを用いて構成してもよい。これによ
り、デジタルアナログ変換装置の回路構成をより簡略化
できる。

【００２１】

【発明の実施の形態】以下、この発明の実施の形態を添
付図面に基づいて説明する。

【００２２】図１は請求項１に係るＤ／Ａ変換装置の第
１実施形態を示すブロック構成図である。図１に示すＤ
／Ａ変換装置１は、プログラマブルカウンタ１１とＤ／
Ａ変換データ格納部１２とを備えるとともに、Ｄ／Ａ変
換データ供給制御手段１３とデータ分割手段１４と第１
のＰＷＭ信号発生手段１５と第２のＰＷＭ信号発生手段
１６とがそれぞれソフトウェア（制御プログラム）によ
って構成されたマイクロコンピュータ１０と、合成回路
２０と、ローパスフィルタ回路３０とからなる。

【００２３】ここでは、Ｄ／Ａ変換データ格納部１２に
Ｄ／Ａ変換の対象となる１６ビットのデータが格納され
ており、その１６ビットのデータを上位１０ビットのデ
ータと下位６ビットのデータとに分割し、第１のＰＷＭ
信号発生手段１５で上位１０ビットのデータに対応した
第１のＰＷＭ信号１５ａを生成し、第２のＰＷＭ信号発
生手段１６で下位６ビットのデータに対応した第２のＰ
ＷＭ信号１６ａを生成し、各ＰＷＭ信号１５ａ，１６ａ
を合成回路２０で合成し、ローパスフィルタ回路３０を
介して分解能１６ビット相当のＤ／Ａ変換出力を得るも
のとする。

【００２４】Ｄ／Ａ変換データ格納部１２には、Ｄ／Ａ
変換の対象となる１６ビットのデータが時系列との対応
を付けて格納されている。Ｄ／Ａ変換データ供給制御手
段１３は、Ｄ／Ａ変換データ格納部１２から１変換周期
毎に１６ビットのデータを順次取り出し、取り出した１
６ビットのデータ１３ａをデータ分割手段１４へ供給す
る。なお、Ｄ／Ａ変換データ供給制御手段１３は、プロ
グラマブルカウンタ１１のカウンタ値１１ａに基づいて
１変換周期を認識している。

【００２５】データ分割手段１４は、１６ビットのデー
タを上位１０ビット，下位６ビットのデータに分割す
る。上位１０ビットのデータ１４ａは第１のＰＷＭ信号
発生手段１５へ供給される。下位６ビットのデータは第
２のＰＷＭ信号発生手段１６へ供給される。データ分割
手段１４は、分割された各データのビット数の中から最
大のビット数の情報を変換周期に関する情報１４ｃとし
てプログラマブルカウンタ１１へ供給する。ここでは、
１０ビットが最大値であるので１０ビットの情報がプロ
グラマブルカウンタ１１へ供給される。

【００２６】プログラマブルカウンタ１１は、外部から
供給されるビット数情報でカウンタ動作の最大値を可変
できるバイナリアップカウンタで構成している。ここで
は、データ分割手段１４から１０ビットの情報が供給さ
れるので、このプログラマブルカウンタ１１は１０ビッ
トのバイナリアップカウンタとして動作する。このプロ
グラマブルカウンタ１１は、図示しないカウンタクロッ
ク発生回路から供給されるカウンタクロック１１ｂに同
期してカウント動作を行なう。このプログラマブルカウ
ンタ１１は、カウンタ値が最大値に達した後はカウンタ
値を０に戻してカウンタ動作を継続する。

【００２７】第１のＰＷＭ信号発生手段１５は、プログ
ラマブルカウンタ１１のカウンタ値１１ａが０になった
時点でＨレベルを出力し、プログラマブルカウンタ１１
のカウンタ値１１ａが上位１０ビットのデータ１４ａで
指定される値になるまでＨレベルを保持した後にＬレベ
ルを出力する動作を１０ビット周期（１０ビットを超え
ると０に戻る）で繰り返す。これにより、第１のＰＷＭ
信号発生手段１５によって上位１０ビットのデータに対
応した第１のＰＷＭ信号１５ａが生成され出力される。

【００２８】第２のＰＷＭ信号発生手段１６は、プログ
ラマブルカウンタ１１のカウンタ値１１ａが０になった
時点でＨレベルを出力し、プログラマブルカウンタ１１
のカウンタ値１１ａが下位６ビットのデータ１４ｂで指
定される値になるまでＨレベルを保持した後にＬレベル
を出力する動作を１０ビット周期（１０ビットを超える
と０に戻る）で繰り返す。これにより、第２のＰＷＭ信
号発生手段１６によって下位６ビットのデータに対応し
た第２のＰＷＭ信号１６ａが生成され出力される。

【００２９】合成回路２０は、第１の抵抗Ｒ１と第２の
抵抗Ｒ２とからなる。第１の抵抗Ｒ１の一端側に第１の
ＰＷＭ信号１５ａが供給される。第２の抵抗Ｒ２の一端
側に第２のＰＷＭ信号１６ａが供給される。各抵抗Ｒ
１，Ｒ２の他端側は接続され、その接続点はローパスフ
ィルタ回路３０の入力端子へ接続される。ここで、第１
のＰＷＭ信号１５ａは上位１０ビットのデータに対応し
たＰＷＭ信号であり、第２のＰＷＭ信号１６ａは下位６
ビットのデータに対応したＰＷＭ信号であるので、抵抗
Ｒ１と抵抗Ｒ２との抵抗値比はＲ１：Ｒ２＝１：６４に
設定している。

【００３０】各ＰＷＭ信号発生手段１５，１６は、同一
の変換周期で同一のカウンタクロックに基づいてＰＷＭ
信号を生成しており、各ＰＷＭ信号１５，１６ａの論理
振幅も同じである。したがって、第１のＰＷＭ信号１５
ａに対する第２のＰＷＭ信号１６ａの重み付けは１／６
４（２の６乗分の１）の関係にある。よって、第１のＰ
ＷＭ信号１５ａと第１のＰＷＭ信号１６ａを、抵抗値比
がＲ１：Ｒ２＝１：６４に設定した抵抗合成回路２０で
合成することにより、分解能１６ビットに対応した合成
信号２０ａが得られる。

【００３１】そして、この合成信号２０ａをローパスフ
ィルタ回路３０を介して平滑し高周波成分を除去するこ
とで、分解能１６ビットに対応したＤ／Ａ変換出力信号
を得ることができる。

【００３２】ローパスフィルタ回路３０は、抵抗または
コイルとコンデンサとからなる受動型の構成としてもよ
いし、トランジスタや演算増幅器を用いた能動型の構成
としてもよい。ローパスフィルタ回路３０の遮断周波数
ならびにフィルタの次数は、変換周期ならびにＤ／Ａ変
換出力に要求される条件等に基づいて適宜設定すること
ができる。

【００３３】なお、周期が同一であれば、第１のＰＷＭ
信号発生手段１５と第２のＰＷＭ信号発生手段１６と
で、別々のプログラマブルカウンタを使用し、スタート
の周期がずれていても問題はない。

【００３４】さらに、第２のＰＷＭ信号発生手段１６
は、第１のＰＷＭ信号発生手段１５の半分、あるいは、
１／４等の周期を用いることも可能である。

【００３５】図２は合成回路の他の構成例を示す回路構
成図である。図２に示す合成回路２１は、３個の抵抗Ｒ
１１〜Ｒ１３とアナログ加算器２２とからなる。第１の
ＰＷＭ信号１５ａは抵抗Ｒ１１を介してアナログ加算器
２２の一方の入力端子２２ａへ供給される。第２のＰＷ
Ｍ信号１６ａは、抵抗Ｒ１２と抵抗Ｒ１３によって分圧
され、分圧された信号がアナログ加算器２２の他方の入
力端子２２ｂへ供給される。ここで、第２のＰＷＭ信号
１６ａが下位６ビットのデータに対応したＰＷＭ信号で
ある場合、抵抗Ｒ１２と抵抗Ｒ１３とからなる抵抗分圧
回路の分圧比は１／６４に設定される。アナログ加算器
２２は、各入力端子２２ａ，２２ｂに供給される電圧を
加算して、加算した信号を出力端子２２ｃに出力する。
これにより、第１のＰＷＭ信号１５ａと第２のＰＷＭ信
号１６ａとを所定の比率で合成することができる。

【００３６】図３は請求項１に係るＤ／Ａ変換装置の第
２実施形態を示すブロック構成図である。図３に示すＤ
／Ａ変換装置２は、Ｄ／Ａ変換対象である１２ビットの
データをデータ分割手段１４によって上位６ビットと下
位６ビットとに分割し、第１のＰＷＭ信号発生手段１５
で上位６ビットのデータに対応した第１のＰＷＭ信号１
５ａを生成し、第２のＰＷＭ信号発生手段１６で下位６
ビットのデータに対応した第２のＰＷＭ信号１６ａを生
成し、合成回路２０で各ＰＷＭ信号１５ａ，１６ａを合
成し、ローパスフィルタ回路３０を介して分解能が１２
ビット相当のＤ／Ａ変換出力を得るようにしたものであ
る。

【００３７】合成回路２０は、抵抗Ｒ１と抵抗Ｒ２の抵
抗値比をＲ１：Ｒ２＝１：６４に設定している。具体例
としては、抵抗Ｒ１の抵抗値を２キロオーム、抵抗Ｒ２
の抵抗値を１２８キロオームに設定している。ローパス
フィルタ回路３０は、各抵抗Ｒ３１，Ｒ３２と各コンデ
ンサＣ３１，Ｃ３２，Ｃ３３で構成している。具体例と
して、抵抗Ｒ３１の抵抗値を６キロオーム、抵抗Ｒ３２
の抵抗値を２０キロオーム、コンデンサＣ３１の容量値
を１０００ピコファラッド、コンデンサＣ３２の容量値
を３３０ピコファラッド、コンデンサＣ３３の容量値を
１００ピコファラッドとして、カットオフ周波数が約２
０キロヘルツの低域通過フィルタを形成している。

【００３８】図４は請求項１に係るＤ／Ａ変換装置の第
３実施形態を示すブロック構成図である。図４に示すＤ
／Ａ変換装置３は、Ｄ／Ａ変換対象である９ビットのデ
ータをデータ分割手段１４によって上位３ビットと中位
３ビットと下位３ビットとに３分割し、第１のＰＷＭ信
号発生手段１５で上位３ビットのデータに対応した第１
のＰＷＭ信号１５ａを生成し、第２のＰＷＭ信号発生手
段１６で中位３ビットのデータに対応した第２のＰＷＭ
信号１６ａを生成し、第３のＰＷＭ信号発生手段１７で
下位３ビットのデータに対応した第３のＰＷＭ信号１７
ａを生成し、合成回路２３で各ＰＷＭ信号１５ａ，１６
ａ，１７ａを合成し、ローパスフィルタ回路３０を介し
て分解能が９ビット相当のＤ／Ａ変換出力を得るように
したものである。合成回路２３は、各抵抗Ｒ１，Ｒ２，
Ｒ３の抵抗値比を、Ｒ１：Ｒ２：Ｒ３＝１：８：６４に
設定している。

【００３９】図５は請求項４に係るＤ／Ａ変換装置のブ
ロック構成図である。請求項４に係るＤ／Ａ変換装置４
は、マイクロコンピュータ１０と、合成回路４０と、ロ
ーパスフィルタ回路３０とからなる。マイクロコンピュ
ータ１０は、図１に示したものに対して合成条件設定手
段１８が追加されている。データ分割手段１４は、Ｄ／
Ａ変換の対象であるｎ＋ｍビットのデータを上位ｍビッ
トと下位ｎビットに分割する。ここで、ｍはｎと等しい
かｎよりも大きい整数である。データ分割手段１４は、
上位ｍビットの情報１４ｃをプログラマブルカウンタ１
１へ供給し、プログラムアブルカウンタ１１をｍビット
のカウンタとして動作させる。

【００４０】第１のＰＷＭ信号発生手段１５は、上位ｍ
ビットのデータに対応した第１のＰＷＭ信号１５ａを生
成して出力する。第２のＰＷＭ信号発生手段１６は、下
位ｎビットのデータに対応した第２のＰＷＭ信号１６ａ
を生成して出力する。

【００４１】データ分割手段１４は、分割された下位ビ
ットのビット数情報１４ｄを出力する。合成条件設定手
段１８は、下位ビットのビット数情報１４ｄに基づいて
第１のＰＷＭ信号１５ａと第２のＰＷＭ信号１６ａとの
合成条件を設定し、設定した合成条件情報１８ａを出力
する。ここでは、下位ビットのビット数がｎであるの
で、第１のＰＷＭ信号１５ａに対して第２のＰＷＭ信号
１６ａを１／（２のｎ乗）で合成する旨の合成条件情報
１８ａを出力する。なお、合成条件設定手段１８は、下
位ビットのビット数情報１４ｄを合成条件情報１８ａと
して出力するようにしてもよい。

【００４２】合成回路４０は、抵抗Ｒ４０と、複数の抵
抗（本実施形態では８個の抵抗）Ｒ４１〜Ｒ４８と、合
成比切替制御回路４１と、複数の抵抗（本実施形態では
８個の抵抗）Ｒ４１〜Ｒ４８の中から合成に用いる抵抗
を択一的に選択する選択回路４２とからなる。

【００４３】抵抗Ｒ４１の抵抗値は抵抗Ｒ４０の抵抗値
の２倍に設定している。抵抗Ｒ４２の抵抗値は抵抗Ｒ４
０の抵抗値の４倍に、抵抗Ｒ４３，抵抗Ｒ４４，……抵
抗Ｒ４８の抵抗値は、抵抗Ｒ４０の抵抗値の８，１６，
……，２５６倍に設定している。

【００４４】選択回路４２は、例えば電界効果トランジ
スタ等の半導体スイッチを用いて構成している。この選
択回路４２は、合成比切替制御回路４１から供給される
選択指令４１ａに基づいて選択指令４１ａで指定された
１つの抵抗を合成用抵抗として選択する。合成比切替制
御回路４１は、合成条件情報１８ａに基づいて選択指令
４１ａを出力することで、合成条件に合致する抵抗を選
択する。

【００４５】抵抗Ｒ４０の一端には第１のＰＷＭ信号１
５ａが供給され、各抵抗Ｒ４１〜Ｒ４８の一端側には第
２のＰＷＭ信号１６ａが供給されている。そして、選択
回路４２によって選択された抵抗の他端側は第１の抵抗
Ｒ４０の他端側と接続され、その接続点はローパスフィ
ルタ回路３０の入力端子に接続される。

【００４６】例えば、下位ビットが１ビットである場
合、合成条件設定手段１８は第１のＰＷＭ信号１５ａと
第２のＰＷＭ信号との合成比が１：１／２であることを
示す合成条件情報１８ａを出力し、合成比切替制御回路
４１は抵抗Ｒ４１を選択するための選択指令４１ａを出
力する。これにより、抵抗Ｒ４１が選択され、第１のＰ
ＷＭ信号１５ａと第２のＰＷＭ信号１６ａとは１：１／
２に比率で合成される。

【００４７】下位ビットが２ビットに分割されている場
合には、抵抗Ｒ４２を選択することで、第１のＰＷＭ信
号１５ａと第２のＰＷＭ信号１６ａとを１：１／４に比
率で合成することができる。同様に下位ビットのビット
数の対応して第２のＰＷＭ信号１６ａを合成するための
抵抗を選択することで、合成比率を１：１／８，１：１
／１６，……１：１／２５６に設定することができる。

【００４８】各ＰＷＭ信号１５ａ，１６ａを所定の比率
で合成した得た合成信号４０ａは、ローパスフィルタ回
路３０を介してＤＡ変換出力信号として出力される。

【００４９】図５に示すＤ／Ａ変換装置４は、データの
分割条件に基づいて合成条件を設定する合成条件設定手
段１８と、合成条件設定手段１８から供給される合成条
件情報１８ａに基づいて第１のＰＷＭ信号１５ａと第２
のＰＷＭ信号１６ａとの合成比率を可変できる合成回路
４０を備えたので、第１のＰＷＭ信号１５ａと第２のＰ
ＷＭ信号１６ａとの合成比率を自動的に設定することが
できる。

【００５０】なお、図５ではＤ／Ａ変換の対象であるデ
ータを上位，下位の２つに分割する例を示したが、Ｄ／
Ａ変換の対象であるデータを上位，中位，下位の３つに
分割するようにしてもよい。この場合、合成回路は、中
位ビットのデータに対応するＰＷＭ信号の合成比率を設
定するための回路と、下位ビットのデータの対応するＰ
ＷＭ信号の合成比率を設定するための回路とを設ける構
成とする。

【００５１】図５に示した合成回路４０は、複数の抵抗
の中から１つの抵抗を選択する構成であるが、複数の抵
抗を直列に接続しておき必要とする抵抗値の抵抗以外の
他の抵抗を短絡する構成としてもよい。また、図５で
は、第２のＰＷＭ信号１６ａを各抵抗Ｒ４１〜Ｒ４２の
一端側に供給しておき、選択回路４２で合成に用いる１
つの抵抗を選択する構成を示したが、第２のＰＷＭ信号
１６ａを供給する抵抗を選択回路４２で選択的に切替え
る構成としてもよい。

【００５２】

【発明の効果】以上説明したように請求項１に係るパル
ス幅変調方式のデジタルアナログ変換装置は、デジタル
データを複数のデータに分割し、分割した各データに対
応する複数のパルス幅変調信号を生成し、複数のパルス
幅変調信号をデジタルデータの分割に対応した比率で合
成し、合成された信号を平滑化した信号が出力される。
複数のパルス幅変調信号をデジタルデータの分割に対応
した比率で合成する構成であるから、２系統の定電圧源
または定電流源を設ける必要がなくなる。よって、デジ
タルアナログ変換装置の回路構成を簡略化できる。

【００５３】請求項４に係るデジタルアナログ変換装置
は、分割されたデータのビット数に基づいて前記複数の
パルス幅変調信号の合成条件を設定する合成条件設定手
段と、合成条件に基づいて合成比率を設定して複数のパ
ルス幅変調信号を合成条件で指定された合成比率で合成
する抵抗合成回路とを備えたので、分割されたデータの
ビット数に基づいて複数のパルス幅変調信号の合成比を
一義的に定めることができる。

【００５４】なお、合成回路は、デジタルデータの分割
に対応した抵抗値比率を有する複数の抵抗器を用いて構
成することで、デジタルアナログ変換装置の回路構成を
より簡略化できる。

【００５５】また、データ分割手段、複数のパルス幅変
調信号発生手段、ならびに合成条件設定手段はマイクロ
コンピュータを用いて構成することで、デジタルアナロ
グ変換装置の回路構成をより簡略化できる。

【図面の簡単な説明】

【図１】請求項１に係るＤ／Ａ変換装置の第１実施形態
を示すブロック構成図である。

【図２】合成回路の他の構成例を示す回路構成図であ
る。

【図３】請求項１に係るＤ／Ａ変換装置の第２実施形態
を示すブロック構成図である。

【図４】請求項１に係るＤ／Ａ変換装置の第３実施形態
を示すブロック構成図である。

【図５】請求項４に係るＤ／Ａ変換装置のブロック構成
図である。

【符号の説明】

１，２，３，４ Ｄ／Ａ変換装置 １０ マイクロコンピュータ １１ プログラマブルカウンタ １２ Ｄ／Ａ変換データ格納部 １３ Ｄ／Ａ変換データ供給制御手段 １４ データ分割手段 １５ 第１のＰＷＭ信号発生手段 １６ 第２のＰＷＭ信号発生手段 １７ 第３のＰＷＭ信号発生手段 １８ 合成条件設定手段 ２０，２１，２３，４０ 合成回路 ３０ ローパスフィルタ回路 ４１ 合成比切替制御回路 ４２ 選択回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 デジタルアナログ変換の対象であるデジ
   タルデータを複数のデータに分割するデータ分割手段
   と、分割された各データに基づいてパルス幅変調信号の
   周期が等しくかつ論理振幅の等しいパルス幅変調信号を
   それぞれ生成する複数のパルス幅変調信号発生手段と、
   複数のパルス幅変調信号をデジタルデータの分割に対応
   した比率で合成する合成回路と、合成された信号を平滑
   して高周波成分を除去した信号を出力するローパスフィ
   ルタ回路とを備えたことを特徴とするデジタルアナログ
   変換装置。
2. 【請求項２】 前記合成回路は、デジタルデータの分割
   に対応した抵抗値比率を有する複数の抵抗器を用いて構
   成したことを特徴とする請求項１記載のデジタルアナロ
   グ変換装置。
3. 【請求項３】 前記データ分割手段と前記複数のパルス
   幅変調信号発生手段とはマイクロコンピュータを用いて
   構成したことを特徴とする請求項１記載のデジタルアナ
   ログ変換装置。
4. 【請求項４】 デジタルアナログ変換の対象であるデジ
   タルデータを複数のデータに分割するデータ分割手段
   と、分割された各データに基づいてパルス幅変調信号の
   周期が等しくかつ論理振幅の等しいパルス幅変調信号を
   それぞれ生成する複数のパルス幅変調信号発生手段と、
   前記分割されたデータのビット数に基づいて前記複数の
   パルス幅変調信号の合成条件を設定する合成条件設定手
   段と、前記合成条件に基づいて合成比率を設定して前記
   複数のパルス幅変調信号を合成条件で指定された合成比
   率で合成する合成回路と、合成された信号を平滑して高
   周波成分を除去した信号を出力するローパスフィルタ回
   路とを備えたことを特徴とするデジタルアナログ変換装
   置。
5. 【請求項５】 前記合成回路は、デジタルデータの分割
   に対応した抵抗値比率を有する複数の抵抗器を用いて構
   成したことを特徴とする請求項４記載のデジタルアナロ
   グ変換装置。
6. 【請求項６】 前記データ分割手段と前記複数のパルス
   幅変調信号発生手段と前記合成条件設定手段とはマイク
   ロコンピュータを用いて構成したことを特徴とする請求
   項４記載のデジタルアナログ変換装置。