JPH11205150A - Ｄａコンバータ回路 - Google Patents

Abstract

(57)【要約】 【課題】デューテイ可変のパルス信号に基づいて直流電
圧を発生させるＤＡコンバータ回路において、パルス信
号の波高値を変化させて直流電圧を得るようにして実質
的に周期を短縮したＤＡコンバータ回路を提供する。 【解決手段】デューテイ可変のパルス信号を発生させる
ＰＷＭ制御回路からのパルス信号のデューテイに基づい
た直流電圧を発生させる直流電圧出力部からなるＤＡコ
ンバータ回路において、パルス信号を発生させるデジタ
ルデータを２つのブロックに分割し、上位ブロックのビ
ットに基づいてデューテイ可変のパルス信号を制御し、
下位ブロックのビットに基づいてパルス信号の波高値を
変化させるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＡ（Ｄｅｇｉｔ
ａｌ／Ａｎａｌｏｇ）コンバータ回路に関するものであ
り、更に詳しくはパルス信号のデューテイを制御するだ
けでなく、パルス信号の電圧も制御できるようにしたＤ
Ａコンバータ回路に関する。

【０００２】

【従来の技術】従来技術におけるＤＡコンバータ回路
は、図３に示すように、デューテイ可変のパルス信号を
発生させるＰＷＭ発生器１０と、ＲＣ回路からなる直流
電圧出力部１１とから構成されている。

【０００３】このような構成からＤＡコンバータ回路に
おいては、デューテイが小さいパルス信号（Ａ点）の場
合には、図４（イ）に示すように、直流電圧出力部１１
から出力される直流電圧値（Ｂ点）は小さく制御されて
出力される。

【０００４】又、デューテイが大きいパルス信号（Ａ
点）の場合には、図４（ロ）に示すように、デューテイ
が小さいパルス信号による直流電圧値に比べて高い直流
電圧値（Ｂ点）で出力される。

【０００５】このようにして、デューテイ可変のパルス
信号のパルス幅に基づいた直流電圧値を出力するように
して、電子ボリュームの制御や、モータスピードの制御
を行う。

【０００６】この方式は、デジタル回路だけで構成でき
るので、マイクロプロセッサ等のデジタル回路を主体と
した集積回路に簡単に実装できる利点を持つが、ＤＡ変
換するビット数が大きくなるに従って、パルス信号の周
期が長くなるので、直流電圧出力部１１を構成するＬＰ
Ｆ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）のカットオフ周波
数を小さくする必要があり、大容量のコンデンサが必
要になる、ＬＰＦの応答時間が長くなる、という欠点
があった。

【０００７】この欠点を補う方法として、パルス信号を
発生させるデジタルデータを２つのブロックに分け、上
位ブロックのビットでＰＷＭ制御によるパルス信号のデ
ューテイ比の制御を行い、下位ブロックのビットに基づ
いてＰＷＭ制御されたパルス信号に付加パルス信号を印
加して制御を行う方法が用いられている。

【０００８】例えば、８ビットのデジタルデータをＤＡ
変換する場合の１例として、上位ブロックを６ビットと
し、下位ブロックを２ビットに分ける（５ビット／３ビ
ット等でも良い）。

【０００９】この場合、上位ブロックの６ビットの値に
よって、０／６４〜６３／６４個のデューテイ比のパル
ス信号を発生させることができる。

【００１０】しかし、これだけでは、ＤＡ変換の分解能
が６ビットしかとれないので、図５に示すように、下位
ブロックの２ビットの値によって、付加パルス信号１３
ａ〜１３ｃをＰＷＭ制御されたパルス信号１２に付加す
る。

【００１１】具体的には、下位ブロックの２ビットの値
が”００”の場合は、図５（イ）に示すように、パルス
信号１２に付加パルス信号は付けない波形で直流電圧１
４を発生させる。下位ブロックの２ビットの値が”０
１”の場合は、図５（ロ）に示すように、４個のパルス
信号１２に１個の付加パルス信号１３ａを付けた波形で
直流電圧１４を発生させる。下位ブロックの２ビットの
値が”１０”の場合は、図５（ハ）に示すように、４個
のパルス信号１２に２個の付加パルス信号１３ａ、１３
ｂを付けた波形で直流電圧１４を発生させる。下位ブロ
ックの２ビットの値が”１１”の場合は、図５（ニ）に
示すように、４個のパルス信号１２に３個の付加パルス
信号１３ａ、１３ｂ、１３ｃを付けた波形で直流電圧１
４を発生させる。

【００１２】このようにして６ビットでデューテイを制
御したパルス信号１２であっても、８ビットの分解能を
持った直流電圧を発生させることができる。この図５に
示した例の場合、パルス信号の周期は８ビットでデュー
テイを制御した場合において、クロック信号を１／２５
６分周するのに対し、クロック信号を１／６４分周とな
るため４倍の高速化を図ることが出来る。

【００１３】

【発明が解決しようとする課題】しかしながら、上記従
来技術で説明したＤＡコンバータ回路においては、見掛
けだけのものであり、クロック信号の１／２５６分周の
成分（例えば図５（ロ）、（ニ）に示す付加パルス信号
１３ａ、１３ｂ、１３ｃ）を含んでしまうため、直流電
圧出力部１１を構成するローパスフィルタ（ＬＰＦ）の
カットオフ周波数を上げられないという問題点がある。

【００１４】従って、デジタルデータを２つのブロック
に分割した下位ブロックのビットによる制御に基づいて
実質的な高速化を図ることに解決しなければならない課
題を有している。

【００１５】

【課題を解決するための手段】上記課題を解決する本発
明に係るＤＡコンバータ回路は、デューテイ可変のパル
ス信号を発生させるＰＷＭ制御手段と、該パルス信号の
デューテイに基づいて異なった直流電圧を発生させる直
流電圧出力手段とからなるＤＡコンバータ回路であっ
て、前記ＰＷＭ制御手段には、前記パルス信号の波高値
を変化させるパルス信号制御手段を設けたことである。

【００１６】又、前記パルス信号制御手段は、前記パル
ス信号を発生させるデジタルデータを上位と下位の２つ
のブロックに分割し、上位ブロックのビットによって前
記パルス信号のデューテイを制御し、下位ブロックのビ
ットによって前記パルス信号における波高値の変化を制
御させるようにしたことである。

【００１７】このような構成からなるＤＡコンバータ回
路は、デューテイ可変のパルス信号の波高値を変化させ
るようにしたことにより、実質的な周期を短縮して直流
電圧を出力するカットオフ周波数を高く設定することが
できる。

【００１８】

【発明の実施の形態】次に、本発明に係るＤＡコンバー
タ回路に関する実施の形態について図面を参照して説明
する。

【００１９】ＤＡコンバータ回路は、図１に示すよう
に、デューテイ可変のパルス信号を発生させるＰＷＭ制
御手段であるＰＷＭ制御部２０と、パルス信号の波高値
を変化させるパルス信号制御手段であるパルス信号制御
部２５と、パルス信号に基づいて異なった直流電圧を発
生させる直流電圧出力手段である直流電圧出力部２８と
から構成されている。

【００２０】ＰＷＭ制御部２０は、８ビットのデジタル
データ３１を２つのブロックに分割した上位ブロックの
６ビットを計数する６ビットカウンタ２１と、コンパレ
ータ２２と、上位ブロックの６ビットを設定する６ビッ
トラッチ２３と、フリップフロップ２４とから構成され
ている。

【００２１】６ビットカウンタ２１は、クロック信号Ｃ
ＬＫを１／６４分周し、カウント値が最大の時にキャリ
ー信号を出力する構成となっている。

【００２２】コンパレータ２２は、６ビットラッチ２３
の出力信号と６ビットカウンタ２１の値とを比較し、一
致した時に出力信号を発生させる。

【００２３】６ビットラッチ２３は、デジタルデータ３
１の上位ブロックの６ビットを蓄積する構成となってい
る。

【００２４】フリップフロップ２４は、６ビットカウン
タ２１のキャリー信号でセットされ、且つコンパレータ
２２の出力信号でリセットされる。そして、セットとリ
セットが同時の場合はリセットが優先される構造となっ
ている。

【００２５】パルス信号制御部２５は、デジタルデータ
３１の下位ブロックの２ビットを蓄積する２ビットラッ
チ２６と、デコーダ２７とから構成されている。

【００２６】デコーダ２７は、下記の表１に示すよう
に、入力端子Ａ、Ｂ、Ｃ、Ｄの信号に対して、出力端子
ａ、ｂ、ｃ、ｄ、ｅの信号を出力する機能を有してお
り、これら出力端子からの信号と直流電圧出力部２８の
加算器２９のスイッチｓｗ１〜ｓｗ５とでパルス信号の
波高値を変化させる。この点に関しては後述する。

【００２７】

【表１】

【００２８】直流電圧出力部２８は、直流電源電圧Ｖｄ
ｄとグランドＧＮＤ間にスイッチｓｗ１〜ｓｗ５と抵抗
を直列に接続した加算器２９と、加算器２９からの出力
信号を直流電圧に変換するＬＰＦ３０とから構成されて
いる。

【００２９】加算器２９を構成するスイッチｓｗ１〜ｓ
ｗ５は、デコーダ２７の出力端子ａ〜ｅの出力信号に基
づいてオン／オフ制御され、スイッチｓｗ１のみがオン
すると電源電圧ＶｄｄのみがＬＰＦ３０に供給されてＤ
Ａ変換され、スイッチｓｗ５のみがオンすればグランド
ＧＮＤの電圧がＬＰＦ３０に供給されてＤＡ変換され
る。又、スイッチｓｗ２〜ｓｗ５を変化させることによ
り所定の等分化された所定電圧値３７ａ〜３７ｃを加算
することができる。

【００３０】このような構成からなるＤＡコンバータ回
路においては、ＰＷＭ制御部２０において、デューテイ
比が０／６４から６３／６４まで可変のパルス信号を発
生させることができる。

【００３１】ここで、上記表１に示した機能を有するデ
コーダ２７においては、ＰＷＭ制御部２０のフリップフ
ロップ２４の出力が”１”（入力端子Ｂがオン）の時
は、出力端子ａがオンになり加算器２９のスイッチｓｗ
１をオンにする。そうすると、電源電圧ＶｄｄのみがＬ
ＰＦ３０に供給されてＤＡ変換される。

【００３２】フリップフロップ２４の出力が”０”（入
力端子Ｂがオフ）の時は、出力端子ｅがオンになり、加
算器２９のスイッチｓｗ５をオンにする。そうすると、
グランドＧＮＤのみがＬＰＦ３０に供給されてＤＡ変換
される。

【００３３】但し、６ビットカウンタ２１のキャリー信
号が”１”（入力端子Ａがオン）の状態の時は、２ビッ
トラッチ２６に蓄積されている下位ブロックの２ビット
の値（入力端子Ｃ、Ｄ）に基づいて出力端子ｂ、ｃ、ｄ
の値に従ってスイッチｓｗ２〜ｓｗ４をオン／オフさせ
る。即ち、スイッチｓｗ２〜ｓｗ４がオン／オフする組
み合わせは４通りあり、電源電圧Ｖｄｄを４等分した電
圧の数を選んで加算した電圧、即ち、パルス信号の波高
値を変化させて出力することができる。

【００３４】例えば、図２に示すように、パルス信号３
５ａ〜３５ｅに等分化した直流電圧を付加した状態にし
てパルス信号３５ａ〜３５ｅの波高値を変化させて直流
電圧３６ａ〜３６ｅを発生させることができる。

【００３５】図２（イ）は、下位ブロックの２ビットデ
ータの２ビットラッチ２６が”００”の時を示したもの
であり、デコータ２７の入力端子Ｃ、Ｄは”００”とな
り、その時のデコーダ２７の出力端子ｅのみがオンする
ためスイッチｓｗ５のみがオンとなりグランドＧＮＤの
電位のみがＬＰＦ３０に供給されるため、パルス信号３
５ａの波高値の変化はない状態で直流電圧３６ａを得る
ことができる。

【００３６】図２（ロ）は、下位ブロックの２ビットデ
ータの２ビットラッチ２６が”０１”の時を示したもの
であり、デコータ２７の入力端子Ｃ、Ｄは”０１”とな
り、その時のデコーダ２７の出力端子ｄのみがオンする
ためスイッチｓｗ４のみがオンとなり等分化された直流
電圧の１個分の電圧３７ａがＬＰＦ３０に供給される。
従って、パルス信号３５ｂの波高値の変化は４個の等分
化された直流電圧のうち１個分の電圧３７ａの直流電圧
３６ｂが発生する。

【００３７】図２（ハ）は、下位ブロックの２ビットデ
ータの２ビットラッチ２６が”１０”の時を示したもの
であり、デコータの入力端子Ｃ、Ｄは”１０”となり、
その時のデコーダ２７の出力端子ｃのみがオンするため
スイッチｓｗ３のみがオンとなり等分化された直流電圧
の２個分の電圧３７ａ、３７ｂがＬＰＦ３０に供給され
る。従って、パルス信号の波高値の変化は４個の等分化
された直流電圧のうち２個分の電圧３７ａ、３７ｂが加
わったパルス信号３５ｃの直流電圧３６ｃが発生する。

【００３８】図２（ニ）は、下位ブロックの２ビットデ
ータの２ビットラッチ２６が”１１”の時を示したもの
であり、デコータ２７の入力端子Ｃ、Ｄは”１１”とな
り、その時のデコーダ２７の出力端子ｂのみがオンする
ためスイッチｓｗ２のみがオンとなり等分化された直流
電圧の３個分の電圧３７ａ、３７ｂ、３７ｃがＬＰＦ３
０に供給される。従って、パルス信号３５ｄの波高値の
変化は４個の等分化された直流電圧のうち３個分の電圧
３７ａ、３７ｂ、３７ｃが加わったパルス信号３５ｃの
直流電圧３６ｄが発生する。

【００３９】図２（ホ）は、下位ブロックの２ビットデ
ータが上位ブロックに繰り上がりがあった時であって、
フリップフロップ２４がオンした時を示したものであ
り、デコータ２７の入力端子Ｂは”１”となり、その時
のデコーダ２７の出力端子ａのみがオンするためスイッ
チｓｗ１のみがオンとなり等分化された直流電源電圧に
相当する直流電圧の４個分の電圧３８がＬＰＦ３０に供
給される。従って、パルス信号３５ｅの波高値の変化は
４個分の直流電圧３８の変化となる。

【００４０】このようにデジタルデータで生成されたパ
ルス信号に等分化した直流電圧を印加してパルス信号の
波高値を変化させ、ＬＰＦ３０を通して直流分のみを取
り出せば、８ビットの分解能を持った直流電圧を発生さ
せることができるのである。

【００４１】又、下位ブロックのビットで駆動するＤＡ
コンバータは、ビット数が少ないので要求される精度が
低く、簡単な回路で実現することができ、マイクロプロ
セッサに内臓するのには極めて好都合である。

【００４２】

【発明の効果】上記説明したように、本発明に係るＤＡ
コンバータ回路は、デジタルデータを構成する下位ビッ
トに基づいてパルス信号の波高値を変化させて直流電圧
を得るようにしたため、従来の付加パルス方式のような
見掛けだけの短縮ではないので、パルス信号に基づいた
直流電圧を発生させるＬＰＦのカットオフ周波数を高く
設定でき、ＤＡコンバータの出力値を変更したときの応
答速度を向上させることができると云う効果がある。

【００４３】又、回路構成が比較的簡単なため、マイク
ロプロセッサのようなデジタル回路を主体とした集積回
路にも簡単に実装できると云う効果がある。

【図面の簡単な説明】

【図１】本発明に係るＤＡコンバータ回路を略示的に示
したブロック図である。

【図２】同ＤＡコンバータ回路におけるパルス信号に等
分化した直流電圧を付与してパルス信号の波高値を変化
させる様子を示したタイミングチャート図である。

【図３】同従来技術におけるＤＡコンバータ回路図を略
示的に示したブロック図である。

【図４】従来技術におけるＤＡコンバータ回路図におけ
るタイミングチャート図である。

【図５】従来技術におけるＤＡコンバータ回路図におけ
るパルス信号に付加信号を付与した様子を示したタイミ
ングチャート図である。

【符号の説明】

２０；ＰＷＭ制御部、２１；６ビットカウンタ、２２；
コンパレータ、２３；６ビットラッチ、２４；フリップ
フロップ、２５；パルス信号制御部、２６；２ビットラ
ッチ、２７；デコーダ、２８；直流電圧出力部、２９；
加算器、３０；ＬＰＦ、３１；デジタルデータ

Claims (6)

【特許請求の範囲】
1. 【請求項１】デューテイ可変のパルス信号を発生させる
   ＰＷＭ制御手段と、該パルス信号のデューテイに基づい
   た直流電圧を発生させる直流電圧出力手段とからなるＤ
   Ａコンバータ回路であって、前記ＰＷＭ制御手段には、
   前記パルス信号の波高値を変化させるパルス信号制御手
   段を設けたことを特徴とするＤＡコンバータ回路。
2. 【請求項２】前記パルス信号制御手段は、１クロック分
   毎にパルス信号を制御するようにした請求項１に記載の
   ＤＡコンバータ回路。
3. 【請求項３】前記パルス信号制御手段は、前記パルス信
   号を発生させるデジタルデータを上位と下位の２つのブ
   ロックに分割し、上位ブロックのビットによって前記パ
   ルス信号のデューテイを制御し、下位ブロックのビット
   によって前記パルス信号における波高値の変化を制御す
   るようにしたことを特徴とする請求項１に記載のＤＡコ
   ンバータ回路。
4. 【請求項４】前記パルス信号制御手段は、前記下位ブロ
   ックのビットに基づいた直流電圧を前記パルス信号に印
   加して、該パルス信号の波高値を変化させるようにした
   請求項３に記載のＤＡコンバータ回路。
5. 【請求項５】前記パルス信号制御手段は、複数の直流電
   圧を等分化し、該等分化した直流電圧の数を前記下位ブ
   ロックのビットに基づいて設定し、該設定された直流電
   圧を前記パルス信号に印加して該パルス信号の波高値を
   変化させるようにした請求項４に記載のＤＡコンバータ
   回路。
6. 【請求項６】前記直流電圧出力手段は、ＬＰＦである請
   求項１に記載のＤＡコンバータ回路。