KR101161004B1 - 파형 처리 회로 - Google Patents

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KR101161004B1
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고쿠리츠다이가쿠호진 나가사키다이가쿠
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Abstract

상승 에지나 하강 에지를 미세 조정하고, 혹은 데드 타임, 주기 등을 높은 정밀도로 조정한다.
구형 또는 대략 구형의 펄스를 입력하고, 당해 펄스 신호를 적분한 점차 증가 또는 점차 감소하는 신호를 출력하는 적분 회로(11)와, 일정한 값 또는 변화하는 값을 기준 신호로서 출력하는 기준 신호 출력 회로(12)와, 상기 적분 회로의 출력과 상기 기준 신호 출력 회로의 출력을 비교하고, 이들의 출력의 대소 관계가 변화하는 타이밍에서, 상승 또는 하강하는 펄스를 출력하는 비교 회로(13)를 구비한다.

Description

파형 처리 회로{WAVEFORM PROCESSING CIRCUIT}
본 발명은 상승 에지나 하강 에지를 미세 조정하고(발진 회로보다도 높은 주파수로 펄스의 온이나 오프의 시간 폭을 설정), 또는 데드 타임, 주기 등을 높은 정밀도로 조정할 수 있는 파형 처리 회로에 관한 것이다.
종래, PWM 기능을 탑재한 장치, VCO 등의 펄스를 다루는 장치에서는 펄스의 온 폭, 오프 폭, 데드 타임, 또는 주기 등의 시간 폭을 발진 회로의 발진 주기의 정밀도보다도 세밀한 타이밍으로 설정하는 시도가 이루어지고 있다. 이러한 기술로서는, 예를 들어, 도 27의 (A)에 나타낸 RC 적분 회로를 이용하여, 펄스의 상승을 시프트시키는 기술이 알려져 있다.
구체적으로는, 도 27의 (B)에 나타낸 바와 같이, 펄스 신호의 일주기(TS)가 개시하기 전(펄스의 상승의 소정 시간 전)에 커패시터(C)를 충전하여 두고, 충전 전압(VBIAS)이 임계값 전압(VTH)에 도달하였을 때(Ta)를 펄스의 상승(TON 기간의 개시)으로 한다. 이 기술에서는, 도 27의 (C)에 나타낸 바와 같이, 커패시터(C)의 충전 전압(VBIAS)을 변화시킴으로써, TON의 개시 타이밍(Ta)을 클록 CLK(도 27의 (B) 참조)의 정밀도로 조절할 수 있다.
발명의 개시
발명이 해결하려는 과제
그러나, 도 27의 (A)에 나타낸 회로에서는, 커패시터(C)의 충전 특성을 일정하게 유지할 수 없는 등의 이유로, 높은 정밀도로 타이밍 신호를 발생하는 것은 불가능하다.
한편, 도 28의 (A)에 나타내는, 비트 수를 보간 확장함으로써 분해 정밀도를 의사적으로 높게 하는 회로도 고려되고 있다. 이 회로는 A/D 변환기(91)와 보간 확장기(92)와, D/A 변환기(93)와 비교기(94)로 이루어진다. A/D 변환기(91)로부터의 신호(이 예에서는 8비트)는 보간 확장기(92)에 의해 비트 수가 확장(이 예에서는 10비트로 확장)된다. 보간 확장된 10비트의 신호는 D/A 변환기(93)에 의해 아날로그 신호(VA)로 변환되고, VA는 비교기(94)에 의해 톱니파(VSAW)와 비교되고, 비교기(94)로부터의 PWM 변조된 펄스 신호(SPWM)가 출력된다. 도 28의 (B)에 아날로그 신호(VA)의 톱니파(VSAW)와 펄스 신호(SPWM)를 나타낸다. 그러나, 이 방법에서는, 아날로그의 톱니파와 비교기를 사용하고 있으므로, 노이즈에 약하다는 문제도 있다.
본 발명의 목적은, 펄스의 상승 에지나 하강 에지를 미세 조정하고(발진 회로보다도 높은 분해 정밀도로 펄스의 온이나 오프의 시간 폭을 설정), 또는 데드 타임, 주기 등을 높은 정밀도로 조정할 수 있는 파형 처리 회로를 제공하는 것에 있다.
과제를 해결하기 위한 수단
본 발명 파형 처리 회로는 (1) 내지 (9)를 요지로 한다.
(1) 구형 또는 대략 구형의 펄스를 입력하고, 당해 펄스 신호를 적분한 점차 증가 또는 점차 감소하는 신호를 출력하는 적분 회로와,
일정한 값 또는 변화하는 값을 기준(아날로그) 신호로서 출력하는 기준 신호 출력 회로와,
상기 적분 회로의 출력과 상기 기준 신호 출력 회로의 출력을 비교하고, 이들의 출력의 대소 관계가 변화하는 타이밍에서, 상승 또는 하강하는 펄스를 출력하는 비교 회로를 구비하는 것을 특징으로 하는 파형 처리 회로.
본 발명에서는, (1) 상승 펄스의 타이밍을 지연시키든지, (2) 상승 펄스의 타이밍을 빠르게 하든지, 또는 (3) 상승 펄스의 타이밍을 지연시키고, 상승 펄스의 타이밍을 빠르게 함으로써, 펄스 폭을 미세하게 조정할 수 있다.
본 발명의 파형 처리 회로의 후단(예를 들어, 전력 변환기의 드라이브 신호 생성 회로)에는, PWM 신호 생성용 카운터를 설치할 수 있으며, 이 카운터의 캐리 신호의 상승을 미세하게 늦추거나, 및/또는 상승을 미세하게 빠르게 할 수 있다.
본 발명의 파형 처리 회로에서는, 적분 회로의 적단(또는 후단)에, 기준 클록을 계수하는 조(粗) 타이밍 생성용의 카운터(조정밀(粗精密) 카운터)를 설치할 수 있다. 이 카운터의 캐리 신호에 의해, 조 타이밍(기준 클록의 정밀도의 타이 밍)을 생성하고, 적분 회로와 기준 신호 출력 회로와 비교 회로에 의해 미세 타이밍(기준 클록보다도 높은 정밀도의 타이밍)을 생성할 수 있다.
본 발명에서는, 기준 전압(Vref)에 의해 적분 회로를 충전할 수 있다. 이 경우에는, 조정밀 카운터의 캐리 신호에 의해, 기준 전압(Vref)에 의한 적분 회로의 충전을 개시하도록 구성할 수 있다(기준 전압 단자와 적분 회로의 입력 단자와의 사이에 설치된 스위치를 온하도록 구성).
또한, 적분 회로에 전단에는 조정밀 카운터와, 이 카운터의 캐리 신호와 기준 클록을 입력하는 플립플롭을 설치할 수도 있다.
(2) 상기 기준 신호 출력 회로가 D/A 변환기를 구비하고, 또는 D/A 변환기의 후단에 로우패스 필터를 더 구비하는 것을 특징으로 하는 (1)에 기재된 파형 처리 회로.
(3) 상기 적분 회로, 상기 기준 신호 출력 회로, 상기 비교 회로의 조(組)가 병렬로 복수 개 구비되고, 상기 비교 회로의 후단에 선택 회로가 구비되는 것을 특징으로 하는 (1) 또는 (2)에 기재된 파형 처리 회로.
(4) 상기 적분 회로, 상기 기준 신호 출력 회로, 상기 비교 회로의 조가 직렬로 복수 개 구비되는 것을 특징으로 하는 (1) 또는 (2)에 기재된 파형 처리 회로.
(5) 상기 적분 회로가 복수의 적분 회로 요소와, 상기 적분 회로 요소의 출력을 선택하는 선택 회로를 구비하고, 및/또는,
상기 기준 신호 출력 회로가 복수의 기준 신호 출력 회로 요소와, 상기 기준 신호 출력 회로 요소의 출력을 선택하는 선택 회로를 구비하는 것을 특징으로 하는 (1) 또는 (2)에 기재된 파형 처리 회로.
(6) 적분 회로가 복수 개이며, 이들의 적분 회로의 출력 측에 상기 비교 회로가 각각 구비되고,
상기 복수의 비교 회로는 상기 복수의 적분 회로와, 상기 기준 신호 출력 회로의 출력을 비교하는 것을 특징으로 하는 (1) 또는 (2)에 기재된 파형 처리 회로.
(7) 기준 신호 출력 회로가 복수 개 이며, 이들의 기준 신호 출력 회로의 출력 측에 상기 비교 회로가 각각 구비되고,
상기 복수의 비교 회로는 상기 복수의 기준 신호 출력 신호와, 상기 적분 회로의 출력을 비교하는 것을 특징으로 하는 (1) 또는 (2)에 기재된 파형 처리 회로.
(8) 출력 단에 상기 구형 또는 대략 구형의 펄스 신호와 상기 비교 회로의 출력 신호를 합성하는 파형 생성 회로를 구비하는 것을 특징으로 하는 (1) 내지 (7)의 어느 하나에 기재된 파형 처리 회로.
(9) 상기 파형 처리 생성 회로의 전단 또는 후단에 계수 회로를 더 구비하고,
상기 펄스 신호의 주파수 이하의 펄스 신호를 생성하여, 처리 대상 펄스의 턴온 및/또는 턴오프의 타이밍을 발생하는 것을 특징으로 하는 (1) 내지 (8)의 어느 하나에 기재된 파형 처리 회로.
상술한 선택 회로나 파형 생성 회로는, 적분 회로에 입력되는 신호(예를 들어, 적분 회로의 동작 스위치를 구동하는 신호)나, 기준 클록을 입력할 수 있다.
발명의 효과
입력한 펄스 신호와 기준 신호로부터, 소망의 파형을 생성할 수 있고, 구체적으로는, PWM 장치 등의 상승 에지나 하강 에지를 미세 조정하고(발진 회로보다도 높은 분해 정밀도로 펄스의 온이나 오프 시간 폭을 설정하고), 또는 데드 타임, 주기 등을 높은 정밀도로 조정할 수 있다.
본 발명에서는, 적분 회로를 직렬 접속함으로써, 기준 신호에 이용하는 D/A 변환기의 분해능이 낮아도, 여러 단에 걸쳐 순차적으로 짧아지는 상승 시간에 반복함으로써, 고분해능의 D/A 변환기를 이용하는 것과 동일한 효과가 얻어져서, 고분해능의 타이밍 파형을 얻을 수 있다.
즉, 펄스 수를 카운트하여 결정되는 주기를, 펄스의 상승 에지 또는 하강 에지를 미세 조정하여 발진 펄스의 주기보다도 세밀한 분해능으로 펄스의 온이나 오프 시간 폭을 설정한다. 이에 의해, 높은 정밀도로 조정할 수 있는 파형 처리 회로를 디지털과 아날로그 혼합에 의해 간단한 구성으로 제공할 수 있다.
도면의 간단한 설명
도 1은 본 발명의 실시예의 파형 처리 회로를 나타내는 도면으로, (A)는 기본 구성을 나타내는 도면, (B)는 적분 회로가 복수 요소를 포함하는 경우를 나타내는 도면.
도 2의 (A)는 적분 회로를 3개의 적분 회로 요소와 선택 회로에 의해 구성한 예를 나타내는 도면, (B)는 기준 신호 출력 회로를 3개의 기준 신호 출력 회로 요소에 의해 구성한 예를 나타내는 도면.
도 3의 (A)는 적분 회로를 3개의 적분 회로 요소와 선택 회로에 의해 구성하고, 또한 기준 신호 출력 회로를 3개의 기준 신호 출력 회로 요소에 의해 구성한 예(선택 회로는 1개)를 나타내는 도면, (B)는 적분 회로를 3개의 적분 회로 요소와 선택 회로에 의해 구성하고, 또한 기준 신호 출력 회로를 3개의 기준 신호 출력 요소에 의해 구성한 예(선택 회로는 2개)를 나타내는 도면.
도 4는 적분 회로가 복수의 적분 회로 요소를 포함하고, 비교 회로가 복수의 비교 회로 요소를 포함하는 실시예를 나타내는 설명도.
도 5는 도 4의 회로에서 파형 생성 회로가 비교 회로의 출력을 입력하여 파형 합성을 행하는 예를 나타내는 도면.
도 6은 적분 회로가 복수의 적분 회로 요소를 포함하고, 비교 회로가 복수의 비교 회로 요소를 포함하는 실시예를 나타내는 설명도.
도 7은 도 6의 회로에서, 파형 생성 회로가 펄스 신호를 입력하지 않고, 비교 회로 요소의 출력을 입력하여, 파형 합성을 행하는 예를 나타내는 도면.
도 8은 기준 신호 출력 회로가 복수의 기준 신호 출력 회로 요소를 포함하고, 비교 회로가 복수의 비교 회로 요소를 포함하는 실시예를 나타내는 설명도.
도 9는 도 8의 회로에서, 파형 생성 회로가 비교 회로의 출력을 입력하여 파형 합성을 행하는 예를 나타내는 도면.
도 10은 적분 회로, 기준 신호 출력 회로, 비교 회로의 조가 복수 개 구비되 어, 파형 합성 회로가 공용되는 파형 처리 회로의 예를 나타내는 회로.
도 11은 적분 회로, 기준 신호 출력 회로, 비교 회로의 조가 복수 개 구비되어, 파형 합성 회로가 공용되는 파형 처리 회로의 다른 예를 나타내는 도면.
도 12는 본 발명의 파형 처리 회로를 나타내는 구체적인 예를 나타내는 도면.
도 13은 파형 처리 회로의 동작 파형의 일례를 나타내는 도면으로, (A)는 파형 생성 회로가 AND회로인 경우, (B)는 파형 생성 회로가 OR회로인 경우를 나타내는 도면.
도 14는 파형 처리 회로의 동작 파형의 다른 예를 나타내는 도면으로, (A)는 파형 생성 회로가 AND회로인 경우, (B)는 파형 생성 회로가 OR회로인 경우를 나타내는 도면.
도 15는 적분 회로, 기준 신호 출력 회로, 비교 회로의 조가 직렬로 복수 개 구비된 파형 처리 회로의 일실시예를 나타내는 설명도.
도 16은 도 15의 파형 처리 회로에서 기준 신호 출력 회로가 공용된 실시예를 나타내는 설명도.
도 17은 도 15의 파형 처리 회로의 구체예를 나타내는 도면.
도 18은 도 17의 파형 처리 회로의 동작 파형의 일례를 나타내는 도면.
도 19는 본 발명의 파형 처리 회로에서, 적분 회로의 전단에 계수 회로(카운터)가 설치된 실시예를 나타내는 설명도로, 캐리 신호의 상승 및 하강을 미세 조정하는 회로를 나타내는 도면.
도 20의 (A)는 도 19에서 사용되는 파형 생성 회로를 나타내는 도면, (B)는 동작 파형을 나타내는 설명도.
도 21은 본 발명의 파형 처리 회로에서, 적분 회로의 전단에 계수 회로(카운터)가 설치된 다른 실시예를 나타내는 설명도로, 캐리 신호의 상승을 미세 조정할 수 있는 회로를 나타내는 도면.
도 22의 (A)는 도 22에서 사용되는 파형 생성 회로를 나타내는 도면, (B)는 동작 파형을 나타내는 설명도.
도 23은 캐리 신호의 상승을 미세 조정하는 파형도를 나타내는 도면.
도 24는 본 발명의 보다 상세한 실시예를 나타내는 설명도.
도 25는 도 24의 각 부의 동작 파형을 나타내는 설명도.
도 26의 (A)는 파형 처리 회로의 후단에 계수 회로를 더 구비한 파형 처리 회로의 설명도, (B)는 파형 처리 회로(2)의 동작을 설명하는 타이밍도.
도 27은 종래 기술의 설명도로, (A)는 RC 적분 회로를 나타내는 도면, (B)는 커패시터를 미리 충전하고 있는 경우의 동작을 나타내는 파형도, (C)는 (B)의 파형의 부분 확대도.
도 28의 (A)는 비트 수를 보간 확장함으로써 분해 정밀도를 의사적으로 높이는 회로를 나타내는 도면, (B)는 (A)의 회로의 동작 설명도.
부호의 설명
1: 파형 처리 회로
11: 적분 회로
12: 기준 신호 출력 회로
13: 비교 회로
14: 파형 생성 회로
121: D/A 변환기
122: 로우패스 필터
발명을 실시하기 위한 최량의 형태
도 1의 (A)는 본 발명의 파형 처리 회로의 일실시예를 나타내는 설명도이다. 도 1의 (A)에 있어서, 파형 처리 회로(1)는 적분 회로(11)와, 기준 신호 출력 회로(12), 비교 회로(13)를 구비하고 있다.
적분 회로(11)는 구형 또는 대략 구형의 펄스 신호를 입력하고, 당해 펄스 신호를 적분한 점차 증가 또는 점차 감소하는 신호를 출력한다. 적분 회로(11)는 액티브 소자를 포함하지 않는 회로(커패시터와 저항으로 이루어지는 회로)로 구성할 수도 있고, 액티브 소자를 포함하는 회로로 구성할 수도 있다.
기준 신호 처리 회로(12)는 일정한 값 또는 변화하는 값을 기준 신호로서 출력한다. 기준 신호 출력 회로(12)는 D/A 변환기로 구성할 수 있다. 또한, 기준 신호 출력 회로(12)가 변화하는 값을 출력하는 경우에는, D/A 변환기의 후단에 로우패스 필터를 더 설치하여, D/A 변환기의 출력을 매끄럽게 할 수 있다.
비교 회로(13)는 적분 회로(11)의 출력과 기준 신호 출력 회로(12)의 출력을 비교하고, 구형 또는 대략 구형의 펄스 신호에 시간 변조가 가해진 신호를 출력할 수 있다.
도 1의 (B)에 적분 회로(11)의 입력(파형 처리 회로(1)의 입력)(S1), 적분 회로(11)의 출력(S2), 기준 신호 출력 회로(12)의 출력(S3), 및 비교 회로(13)의 출력(S4)의 일례를 나타낸다.
또한, S1은, 전형적으로는, 계수 회로(카운터, 또는 카운터를 포함하는 회로)의 출력 신호(캐리 신호 등)이다.
파형 처리 신호(1)에서는, 도 2의 (A)에 나타낸 바와 같이, 적분 회로(11)를 복수 회로 요소(도 2의 (A)에서는 SE1, SE2, SE3)와 선택 회로(SLCT1)에 의해 구성할 수 있다.
선택 회로(SLCT1)는 도시 하지 않은 선택 컨트롤러로부터의 지시에 의해, 적분 회로 요소(SE1, SE2, SE3) 중에서 하나를 선택할 수 있다. 도 2의 (B)에 파형 처리 회로의 입력(적분 회로 요소 SE1, SE2, SE3의 입력)(S1), 적분 회로 요소(SE1, SE2, SE3)의 출력(S21, S22, S23), 선택 회로(SLCT1)의 출력(S2), 기준 신호 출력 회로(12)의 출력(S3), 비교 회로(13)의 출력(S4)의 일례를 나타낸다.
또한, 도 3의 (A)에 나타낸 바와 같이, 기준 신호 출력 회로(12)를 복수의 기준 신호 출력 회로 요소(도 3의 (A)에서는, BE1, BE2, BE3)와 선택 회로(SLCT2)에 의해 구성할 수 있다.
도 3의 (B)에 파형 처리 회로의 입력(적분 회로의 입력)(S1), 적분 회로 출력(S2), 기준 신호 출력 회로 요소(BE1, BE2, BE3)의 출력(S31, S32, S33), 선택 회로(SLCT2)의 출력(S3), 비교 회로(13)의 출력(S4)의 일례를 나타낸다.
또한, 파형 처리 회로(1)에서, 도 4에 나타낸 바와 같이, 적분 회로(11)를 복수의 적분 회로 요소(도 4에서는, SE1, SE2, …, SEM)와, 선택 회로(SLCT1)에 의해 구성하고, 기준 신호 출력 회로(12)를 복수의 기준 신호 출력 회로 요소(도 4에서는, BE1, BE2, …, BEM)와 선택 회로(SLCT2)에 의해 구성할 수 있다.
또한, 파형 처리 회로(1)에서는, 도 5에 나타낸 바와 같이, 적분 회로(11)를 복수의 회로 요소(도 5에서는, SE1, SE2, SEM)와, 이들 중에서의 신호를 입력하고 복수의 신호(도 5에서는, 2개의 신호 S21, S22)를 출력하는 선택 회로(SLCT1)에 의해 구성한다.
또한, 기준 신호 출력 회로(12)를 복수의 기준 신호 출력 회로 요소(도 5에서는, BE1, BE2, …, BEM)와 복수의 신호(도 5에서는 2개의 신호 S31, S32)를 출력하는 선택 회로(SLCT2)에 의해 구성하고, 비교 회로(13)를 복수의 비교 회로 요소(도 3의 (B)에서는, 신호 CE1, CE2로 표시)에 의해 구성할 수 있다. 여기서, 비교 회로(13)는, 적분 회로(11)로부터의 2개의 신호 중에서 하나(S21)와 기준 신호 출력 회로(12)로부터의 2개의 신호 중에서 하나(S31)을 입력하는 비교 회로 요소(CE1)와, 적분 회로(11)로부터의 2개의 신호 중에서 다른 하나(S22)와 기준 신호 출력 회로(12)로부터의 2개의 신호 중에서 다른 하나(S32)를 입력하는 비교 회로 요소(CE2)로 구성할 수 있다.
도 2 및 도 3에서는, 적분 회로(11), 기준 신호 출력 회로(12)의 어느 하나가 선택 신호(도 2에서는 SLCT1, 도 3에서는 SLCT2)를 갖고 있는 경우를 설명하고, 도 4 및 도 5에서는, 적분 회로(11), 기준 신호 출력 회로(12)의 쌍방이 선택 회로(SLCT1, SLCT2)를 갖고 있는 경우를 설명하였지만, 본 발명에서는, 도 6 내지 도 11에 나타낸 바와 같이, 적분 회로(11), 기준 신호 출력 회로(12)가 모두 선택 회로를 포함하지 않도록 구성할 수 있다.
도 6은, 적분 회로(11)가 복수의 적분 회로 요소를 포함하고, 비교 회로(13)가 복수의 비교 회로 요소를 포함하는 실시예를 나타내는 설명도이다. 도 6에서, 적분 회로 요소(11)는 3개의 적분 회로 요소(SE1, SE2, SE3)로 이루어지며, 비교 회로 요소(13)는 3개의 비교 회로 요소(CE1, CE2, CE3)로 이루어진다. 적분 회로 요소의 출력(SE1, SE2, SE3)은 비교 회로 요소(CE1, CE2, CE3)에 입력된다. 또한, 적분 회로 요소(SE1, SE2, SE3)의 적분 특성은 다르게 되어 있다.
비교 회로 요소(CE1, CE2, CE3)는 각각 기준 신호 발생 회로(12)로부터의 신 호(S3)를 입력하여 두고, 비교 결과(신호 S41 내지 S43)를 파형 생성 회로(14)에 출력한다. 파형 합성 회로(14)는 신호(S41 내지 S43) 이외에, 펄스 신호(S1)를 입력하여 두고, 이들의 신호에 근거하여 파형 합성을 행한다. 파형 생성 회로(14)는, 예를 들어, 내장한 선택 회로에 의해 신호(S41, S42, S43) 중에서 1개를 선택하고, 이 선택된 신호와 펄스 신호(S1)로부터 출력 펄스(S5)를 발생할 수 있다.
도 7은, 도 6의 회로에서, 파형 생성 회로(14)가 펄스 신호(S1)을 입력하지 않고, 비교 회로 요소(CE1, CE2, CE3)의 출력(S41, S42, S43)을 입력하여, 파형 합성을 행하는 예를 나타내고 있다. 이 경우에는, 파형 생성 회로(14)는, 예를 들어, 내장한 선택 회로에 의해 신호(S41, S42, S43) 중에서 2개를 선택하고, 이들의 선택 신호로부터 출력 펄스(S5)를 발생할 수 있다.
도 6에서는, 파형 생성 회로(14)에 의해 신호(S41, S42, S43) 중에서 1개를 선택하여, 선택한 신호와 S1을 합성하는 예를 나타내었지만, 예를 들어, 파형 생성 회로(14) 대신에 선택 회로를 이용하여 S1, S41, S42, S43 중에서 1개를 선택하여 출력하도록 하여도 된다. 또한, 도 7에서는, 파형 생성 회로(14)에 의해 신호(S41, S42, S43) 중에서 2개를 선택하여, 선택한 신호를 합성하는 예를 나타내었지만, 예를 들어, 파형 생성 회로(14) 대신에 선택 회로를 이용하여 S41, S42, S43 중에서 1개를 선 택하여 출력하도록 하여도 된다.
도 8은, 기준 신호 출력 회로(12)가 복수의 기준 신호 출력 회로 요소를 포함하고, 비교 회로(13)가 복수의 비교 회로 요소를 포함하는 실시예를 나타내는 설명도이다. 도 8에서, 기준 신호 출력 회로 요소 및 비교 회로 요소는 각각 3개이며, 기준 신호 출력 회로 요소(BE1, BE2, BE3)의 출력(S31, S32, S33)은 비교 회로 요소(CE1, CE2, CE3)에 입력된다. 또한, 기준 신호 출력 회로 요소(BE1, BE2, BE3)의 입출력 특성은 다르게 되어 있다.
비교 회로 요소(CE1, CE2, CE3)는, 각각 적분 회로(11)로부터의 신호(S2)를 입력하여 두고, 비교 결과(신호 S41 내지 S43)를 파형 생성 회로(14)에 출력한다. 파형 생성 회로(14)는, 신호(S41 내지 S43) 이외에, 펄스 신호(S1)를 입력하여 두고, 이들의 신호에 근거하여 파형 합성을 행한다.
도 9는, 도 8의 회로에서, 파형 생성 회로(14)가 펄스 신호(S1)를 입력시키지 않고, 비교 회로 요소(CE1, CE2, CE3)의 출력(S41 내지 S43)을 입력하여, 파형 합성을 행하는 예를 나타내고 있다.
도 8에서는, 파형 생성 회로(14)에 의해 신호(S41, S42, S43) 중에서 1개를 선택하여, 선택한 신호와 S1을 합성하는 예를 나타내었지만, 예를 들어, 파형 생성 회로(14) 대신에 선택 회로를 이용하여 S1, S41, S42, S43 중에서 1개를 선택하여 출력 하도록 하여도 된다. 또한, 도 9에서는, 파형 생성 회로(14)에 의해 신호(S41, S42, S43) 중에서 2개를 선택하여, 선택한 신호를 합성하는 예를 나타내었지만, 예를 들어, 파형 생성 회로(14) 대신에 선택 회로를 이용하여 S41, S42, S43 중에서 1개를 선택하여 출력하도록 하여도 된다.
도 10은, 적분 회로(111), 기준 신호 출력 회로(121), 비교 회로(131)의 조(G1)와, 적분 회로(112), 기준 신호 출력 회로(122), 비교 회로(132)의 조(G2)와, 적분 회로(113), 기준 신호 출력 회로(123), 출력 회로(133)의 조(G3)가 구비되고, 파형 생성 회로(14)가 공용되는 파형 처리 회로(1)의 예를 나타내고 있다. 도 10의 파형 처리 회로(1)에서는, 각 조(G1, G2, G3)로부터 다른 펄스(비교 회로 요소(CE1, CE2, CE3)로부터의 S41, S42, S43)가 생성되고, 파형 생성 회로(14)는 이들의 신호와 입력 펄스 신호(S1)으로부터 적당한 파형을 생성한다. 또한, 도 10은, 적분 회로(11), 기준 신호 출력 회로(12), 비교 회로(13)가 각각 3개의 요소로 이루어지고 파형 생성 회로(14)가 펄스 신호(S1)를 입력하는 파형 생성 회로(도 6 및 도 8을 합친 것)와 동일하다.
도 11은, 도 10의 회로에서, 파형 처리 회로(1)가 입력 펄스 신호(S1)을 입력하지 않는 예를 나타내는 도면이다. 도 11의 파형 처리 회로(1)에서는, 각 조(G1, G2, G3)로부터 다른 펄스(비교 회로 요소(CE1, CE2, CE3)로부터의 S41, S42, S43)가 생성되고, 파형 생성 회로(14)는 이들의 신호에 근거하여 적당한 파형(S5)을 생성한다. 또한, 도 11은, 적분 회로(11), 기준 신호 출력 회로(12), 비교 회로(13)가 각각 3개의 요소로 이루어지고 파형 생성 회로(14)가 펄스 신호(S1)를 입력하지 않는 파형 생성 회로(도 7 및 도 9를 합친 것)와 동일하다.
도 12는, 도 1의 파형 처리 회로(1)를 구체적으로 나타내는 설명도이다.
본 실시예에서는, 적분 회로(11)를 CR 회로에 의해 구성하고, 기준 신호 출력 회로(12)를 D/A 변환기(121)와 로우패스 필터(122)에 의해 구성하고, 비교 회로(13)를 아날로그 연산 증폭기에 의해 구성하고, 파형 생성 회로(14)를 AND회로(또는 OR회로)에 의해 구성하고 있다. 적분 회로(11)의 구동 회로(충전 스위치)나 방전 회로(방전 저항과 방전 스위치)의 도시는 생략한다.
도 13의 (A) 및 (B)에, 도 8 또는 도 9의 파형 처리 회로(1)의 동작 파형의 일례를 나타낸다. 도 13의 (A)는, 파형 생성 회로(14)가 AND회로인 경우를 나타내고, 도 13의 (B)는 파형 합성 회로(14)가 OR회로인 경우를 나타낸다.
본래, 펄스 신호(S1)의 생성에 이용되는 기본 클록의 주파수로 충분한 경우의 계(系)에서는 본 발명의 신호 처리 회로는 별로 유효하지 않다. 본 발명에서는, 파형 처리 회로(1)에 의해 생성된 도 13의 (A)에서의 S5의 지연 td1, 도 13의 (B)에서의 S5의 지연 td2에 의해, 실질적으로 기본 클록보다도 높은 클록을 사용한 것과 동일한 S5의 상승 에지(도 13의 (A)), 하강 에지(도 13의 (B))를 발생할 수 있 다.
도 14의 (A) 및 (B)에, 펄스 신호(S1)의 생성에 이용된 기본 클록(CLK)보다도 높은 정밀도로 타이밍을 발생하는 동작 파형의 예를 나타낸다. 도 14의 (A)는 파형 생성 회로(14)가 AND회로인 경우를 나타내고, 도 14의 (B)는 파형 생성 회로(14)가 OR회로인 경우를 나타낸다. 도 14의 (A)에서의 S5의 상승 에지의 지연 td1은 클록(CLK)의 주기(td0)보다도 짧게 설정할 수 있고, 도 14의 (B)에서의 S5의 상승 에지의 지연 td1도 클록(CLK)의 주기(td0)보다도 짧게 설정할 수 있으므로, 실질적으로 클록(CLK)보다도 높은 클록을 사용한 것과 동일한 처리를 행할 수 있다.
도 15는, 파형 처리 회로에, 적분 회로, 기준 신호 출력 회로, 비교 회로의 조가 직렬로 복수 개 구비되어 있는 실시예를 나타내는 설명도이다. 도 15에서, 적분 회로(111), 기준 신호 출력 회로(121), 비교 회로(131)의 조가 2개(G1, G2)가 직렬로 접속된 파형 처리 회로(1)를 나타내고, 파형 생성 회로(14)가 G2의 후단에 구비되어 있다. 파형 생성 회로(14)는 G1의 입력(S11)과 G2의 출력(S24)을 취득하여, 이들의 신호에 근거하여 적당한 파형(S5)을 생성한다. 도 16은, 기준 신호 출력 회로(121)를 G1과 G2에서 공용한 경우를 나타낸다.
G2에서의 적분 회로(111)의 시정수는 G2에서의 적분 회로(111)의 시정수보다도 크게 되도록 구성되어 있다.
이에 의해, G1에서 세밀하게 에지 타이밍이 생성되고, G2에서보다 더 세밀하게 에지 타이밍이 생성된다.
도 17는, 도 15의 파형 처리 회로(1)를 구체적으로 나타내는 회로이다. 도 15의 파형 처리 회로(1)에서는, G1 및 G2 각각에, 적분 회로(111), 기준 신호 출력 회로(121)의 직렬 접속을 단락하는 스위치(SW1, SW2)가 구비되어 있고, G1 및 G2의 직렬 접속의 어느 것을 선택할 수 있도록 구성되어 있다. 또한, G1 및 G2의 어느 것에 스위치를 구비하도록 하여도 된다. G1 및 G2의 각 적분 회로(11)의 구동 회로(구동 스위치)나 방전 회로(방전 저항과 방전 스위치)의 도시는 생략한다.
본 실시예의 파형 처리 회로(1)는, 도 18의 동작 파형(파형 생성 회로(14)의 출력은 도시하지 않음)에 나타낸 바와 같이, 전단의 적분 회로(111), 기준 신호 출력 회로(121), 비교 회로(131)의 조(G1)에 의해, 기본 클록보다도 높은 클록을 사용한 것과 동일한 에지(세밀한 정밀도의 에지)가 생성되고, 또한, 후단의 적분 회로(111), 기준 신호 출력 회로(121), 비교 회로(131)의 조(G2)에 의해, 보다 세밀한 에지가 생성된다.
도 19는, 본 발명의 파형 처리 회로에서, 적분 회로의 전단에 계수 회로(카운터)가 설치된 실시예를 나타내는 설명도이다. 도 19의 회로에서는, 캐리 신호(S1)의 상승 및 하강을 미세 조정할 수 있다.
도 19에서, CR 적분 회로(11)의 전단에는 계수 회로(15)가 설치되어 있고, 계수 회로(15)의 출력 신호(캐리 신호)(S1)가 충전 스위치(SW1) 및 방전 스위치(SW2)를 동작시킨다. 계수 회로(15)는, 기준 클록(S0)를 입력하여 두고, 계수 회로(15)는 프리세트(preset)된 값에 대응하는 펄스를 입력하면, 캐리 신호(S1)을 출력한다.
도 20의 (A)에, 도 19에서 사용되는 파형 생성 회로(14)를 나타낸다. 도 20의 (A)에서, 파형 생성 회로(14)는 상승 검출 회로(141, 142)와, 스타트 신호 발생 회로(143)와, 플립플롭(FF)(144)과, 버퍼 회로(BU1, BU2)로 이루어진다.
도 20의 (B)에, 파형 생성 회로(14)의 각 부의 동작 파형 등(S0, S1, S2, S3, S4, S41, S42, S5)을 나타낸다.
도 21은, 본 발명의 파형 처리 회로에서, 적분 회로의 전단에 계수 회로(카운터)가 설치된 다른 실시예를 나타내는 설명도이다. 도 21의 회로에서는, 캐리 신호(S1)의 상승을 미세 조정할 수 있다. 도 21에서는, 적분 회로(11)의 전단에, 플립플롭(16)이 설치되고, 플립플롭(16)에는 카운터(15)의 캐리 신호와 기준 클록이 입력된다. 도 22의 (A)는, 도 21의 회로에서 사용되는 파형 생성 회로(14)이며, 스타트 진동 발생 회로(143)와 플립플롭(144)으로 이루어진다. 도 22의 (B)에 도 21의 파형 처리 회로(1)(도 22의 (A)의 파형 생성 회로(14))의 동작 파형을 나타낸다. 또한, 도 23의 파형도에 나타낸 바와 같이, 캐리 신호(S1)의 상승을 미세 조정함으로써, 파형 처리 회로(1)를 구성할 수도 있다.
도 24는, 본 발명의 보다 상세한 실시예를 나타내는 설명도이다. 도 25는, 도 24의 각 부의 동작 파형을 나타내는 설명도이다.
도 26의 (A)는 도 1 등의 파형 처리 회로(1)의 후단에 계수 회로(16)를 더 구비한 파형 처리 회로의 설명도이며, 도 26의 (B)는 파형 처리 회로(2)의 동작을 설명하는 타이밍도이다. 도 26의 (B)에 나타낸 바와 같이, 펄스 신호의 주파수 이하의 펄스 신호를 생성하고, 도시하지 않은 처리 대상파의 턴온 또는 턴오프의 타이밍을 발생할 수 있다.

Claims (10)

  1. 삭제
  2. 삭제
  3. 구형의 펄스를 입력하고, 당해 펄스 신호를 적분한 점차 증가 또는 점차 감소하는 신호를 출력하는 적분 회로와,
    일정한 값 또는 변화하는 값을 기준 신호로서 출력하는 기준 신호 출력 회로와,
    상기 적분 회로의 출력과 상기 기준 신호 출력 회로의 출력을 비교하고, 이들 출력의 대소 관계가 변화하는 타이밍에서, 상승 또는 하강하는 펄스를 출력하는 비교 회로를 구비하는 파형 처리 회로로서,
    상기 적분 회로, 상기 기준 신호 출력 회로, 상기 비교 회로의 조(組)가 병렬로 복수 개 구비되고, 상기 비교 회로의 후단에 선택 회로가 구비되어 있는 것을 특징으로 하는 파형 처리 회로.
  4. 구형의 펄스를 입력하고, 당해 펄스 신호를 적분한 점차 증가 또는 점차 감소하는 신호를 출력하는 적분 회로와,
    일정한 값 또는 변화하는 값을 기준 신호로서 출력하는 기준 신호 출력 회로와,
    상기 적분 회로의 출력과 상기 기준 신호 출력 회로의 출력을 비교하고, 이들 출력의 대소 관계가 변화하는 타이밍에서, 상승 또는 하강하는 펄스를 출력하는 비교 회로를 구비하는 파형 처리 회로로서,
    상기 적분 회로, 상기 기준 신호 출력 회로, 상기 비교 회로의 조(組)가 직렬로 복수 개 구비되어 있는 것을 특징으로 하는 파형 처리 회로.
  5. 구형의 펄스를 입력하고, 당해 펄스 신호를 적분한 점차 증가 또는 점차 감소하는 신호를 출력하는 적분 회로와,
    일정한 값 또는 변화하는 값을 기준 신호로서 출력하는 기준 신호 출력 회로와,
    상기 적분 회로의 출력과 상기 기준 신호 출력 회로의 출력을 비교하고, 이들 출력의 대소 관계가 변화하는 타이밍에서, 상승 또는 하강하는 펄스를 출력하는 비교 회로를 구비하는 파형 처리 회로로서,
    상기 적분 회로가 복수의 적분 회로 요소와, 상기 적분 회로 요소의 출력을 선택하는 선택 회로를 구비하고, 또는
    상기 기준 신호 출력 회로가 복수의 기준 신호 출력 회로 요소와, 상기 기준 신호 출력 회로 요소의 출력을 선택하는 선택 회로를 구비하고 있는 것을 특징으로 하는 파형 처리 회로.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 구형의 펄스를 입력하고, 당해 펄스 신호를 적분한 점차 증가 또는 점차 감소하는 신호를 출력하는 적분 회로와,
    일정한 값 또는 변화하는 값을 기준 신호로서 출력하는 기준 신호 출력 회로와,
    상기 적분 회로의 출력과 상기 기준 신호 출력 회로의 출력을 비교하고, 이들 출력의 대소 관계가 변화하는 타이밍에서, 상승 또는 하강하는 펄스를 출력하는 비교 회로를 구비하는 파형 처리 회로로서,
    상기 적분 회로가 복수의 적분 회로 요소와, 상기 적분 회로 요소의 출력을 선택하는 선택 회로를 구비하고, 및
    상기 기준 신호 출력 회로가 복수의 기준 신호 출력 회로 요소와, 상기 기준 신호 출력 회로 요소의 출력을 선택하는 선택 회로를 구비하고 있는 것을 특징으로 하는 파형 처리 회로.
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