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GEBIET DER TECHNIK
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Die
Erfindung betrifft Sigma-Delta-Modulatoren, und genauer schnelle
Sigma-Delta-Modulatoren mit
geringem Leistungsverbrauch.
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HINTERGRUND
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Wie
in der Technik bekannt, weisen Sigma-Delta-Modulatoren eine große Bandbreite
an Anwendungsmöglichkeiten
auf, wie in Analog-zu-Digital-Wandlern (ADCs). Der Modulator arbeitet
mit einer im Vergleich zur Nyquist-Rate relativ hohen Rate bei der
Umwandlung eines analogen Eingangssignals in einen Strom aus typischen
digitalen Ein-Bit-Signalen. In der ADC-Anwendung wird der Bitstrom
in einen Dezimationsfilter eingegeben, um mit der Tastgeschwindigkeit
fs der Wandler eine Reihe von digitalen Multibit-Wörtern zu
erzeugen. Genauer schließt ein
ADC einen Modulator und einen Dezimator ein. Der Modulator wandelt
eine Eingangsspannung mit einer Rate, die von der Tastgeschwindigkeit
Kfs bestimmt wird, in einen Ein-Bit-Datenstrom
um. Der Modulator führt
eine Übertastung
und eine Rauschformung an der Eingangsspannung durch. Der Ein-Bit-Datenstrom
wird an den Dezimator gegeben, der den Datenstrom einer Tiefpassfilterung
unterzieht, um dessen Quantisierungsgeräuschkomponente zu reduzieren,
und liefert gefilterte N-Bit-Ausgabetastwerte bei einer Rate fs. Kurz gesagt dezimiert der Dezimator den
Ein-Bit-Datenstrom um einen Faktor K.
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In
vielen Anwendungen besteht die Notwendigkeit für ADCs mit sehr geringem Leistungsverbrauch
(d. h. unter 5 Milliwatt, wie sie von Batterien geliefert werden
können)
und hoher Auflösung
(d. h. digitalen 16 Bit-Wörtern).
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US 4,926,178 lehrt einen
Delta-Modulator mit einem Integrator mit positiver Rückkopplung.
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US 4,999,634 lehrt einen
Sigma-Delta-Modulator mit integrierbarem geschaltetem Kondensator.
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ZUSAMMENFASSUNG
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Die
Erfindung wird in den Ansprüchen
definiert, auf die nunmehr verwiesen wird.
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Es
wird ein zeitkontinuierlicher Sigma-Delta-Modulator geschaffen mit
einem Integrator mit einem ersten Eingang zum Verkoppeln mit einem
analogen Signal und einem zweiten Eingang zum Verkoppeln mit einer
Bezugsspannung. Ein Vergleicher bzw. Komparator ist vorgesehen mit
einem ersten Eingang, der mit einem Ausgang des Integrators verkoppelt
ist, und einem zweiten Eingang zum Verkoppeln mit der Bezugsspannung.
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Der
Komparator erzeugt ein Signal mit einem logischen Zustand gemäß der relativen
Höhe des
Signals an seinen ersten und zweiten Eingängen. Der logische Zustand
wird am Ausgang dieses Komparators gehalten, während dem Komparator Halteübergänge in einer
Reihe von Halteimpulsen zugeführt werden.
Ein Ein-Bit-Quantisierer ist vorgesehen, um den logischen Zustand
des Komparatorausgangs bei Tastungsübergängen einer Reihe von Taktimpulsen, die
dem Ein-Bit-Quantisierer zugeführt
werden, zu speichern Die Reihe von Taktimpulsen und die Reihe von
Halteimpulsen werden miteinander synchronisiert.
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Jeder
der Halteübergänge tritt
vor einem entsprechenden Tastungsübergang auf.
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In
einer Ausführungsform
ist der Puffer zwischen einen Ausgang des Quantisierers und den
ersten Eingang des Integrators gekoppelt.
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In
einer Ausführungsform
weist der Modulator einen Spannungsregler auf. Der Regler erzeugt eine
Spannung, um den Puffer mit Leistung zu versorgen. Die Bezugsspannung
ist die Spannung, die vom Regler für den Puffer erzeugt wird.
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In
einer Ausführungsform
weist der Modulator einen zweiten Integrator auf mit einem ersten
Eingang, der mit dem Ausgang des ersten Integrators verkoppelt ist,
einem zweiten Eingang zum Verkoppeln mit der Bezugsspannung und
einem Ausgang, der mit dem ersten Eingang des Komparators verkoppelt
ist. Ein zweiter Puffer ist enthalten, der zwischen einen Ausgang
des Quantisierers und den ersten Eingang des zweiten Integrators
gekoppelt ist.
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In
einer Ausführungsform
sind die ersten und zweiten Puffer CMOS-Inverter, die verwendet
werden, um die ersten bzw. zweiten Integratoren zu laden.
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Die
Einzelheiten einer oder mehrerer Ausführungsformen der Erfindung
werden in der begleitenden Zeichnung und der nachstehenden Beschreibung
aufgeführt.
Andere Merkmale, Ziele und Vorteile der Erfindung werden aus der
Beschreibung und der Zeichnung sowie aus den Ansprüchen deutlich.
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BESCHREIBUNG DER ZEICHNUNG
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1 ist
ein Blockschema eines Sigma-Delta-Modulators gemäß der Erfindung und
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2 ist
ein Zeitschema, das dem Verstehen der Funktionsweise des Modulators
von 1 dient.
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Gleiche
Bezugszeichen in den verschiedenen Figuren zeigen gleiche Elemente
an.
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AUSFÜHRLICHE BESCHREIBUNG
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In 1 ist
ein Sigma-Delta-Modulator 10 zweiter Ordnung dargestellt,
der ein Paar Integratoren 12, 14, einen Ein-Bit-Quantifizierungsabschnitt 16,
einen Spannungsregler 18 und eine Zeitsteuereinheit 20 aufweist.
Der Ein-Bit-Quantifizierungsabschnitt erzeugt ein Paar Bitfolgen
an den Ausgängen Q
und Q. Eine von den beiden Folgen ist das Komplement der anderen
der beiden Folgen. Eine der Bitfolgen (d. h. hier die Folge am Q-Ausgang)
wird über einen
Invertierungspuffer 24 und einen Resistor 26 in einen
nicht-invertierenden Eingang (+) des Integrators 12 zurückgemeldet,
um mit dem analogen Eingangssignal am Eingangsterminal 22 addiert
zu werden.
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Die
andere Bitfolge (d. h. hier die Folge am Q-Ausgang) wird über einen
Invertierungspuffer 28 und einen Resistor 30 einem
nicht-invertierenden Eingang (+) des Integrators 14 zurückgemeldet,
um mit dem Ausgang des Integrators 12 addiert zu werden.
Das Eingangssignal und der Löschstrom
vom Ein-Bit-Quantisierer 34 steuern die Ladung der Integratoren 12, 14.
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Der
Spannungsregler 18 wird von einer Spannungsquelle, hier
einer a + V = 3,5 Volt-Spannungsquelle versorgt und erzeugt eine
Bezugsspannung VREF, hier + 3,0 Volt. Die
Bezugsspannung VREF wird über ein
Paar in Reihe geschalteter Resistoren R1 und R2 mit der Masse verkoppelt,
wie dargestellt. Hierbei ist R1 gleich R2, so dass eine zweite Bezugsspannung
VREF/2 = 1,5 Volt an der Verbindung 19 zwischen
den Resistoren R1 und R2 erzeugt wird. Diese zweite Bezugsspannung
VREF/2 wird in die invertierenden Eingänge (–) der Integratoren 12 und 14 eingespeist,
wie dargestellt.
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Die
Quantifizierungseinheit 16 schließt einen Komparator 32 und
einen Ein-Bit-Quantisierer 34 ein. Der
Komparator 32 weist einen ersten Eingang (nicht-invertierenden
Eingang (+)), der mit dem Ausgang des zweiten Integrators 14 verkoppelt
ist, und einen zweiten Eingang (invertierend (–)), der mit der zweiten Bezugsspannung
VREF/2 verkoppelt ist, auf, wie dargestellt.
Der Komparator 32 wird von einem Signal auf der Leitung
NOT_Latch, das von der Zeitsteuereinheit 20 auf eine Weise
erzeugt wird, die im Zusammenhang mit 2 beschrieben
wird, gespeist. Hier soll jedoch genügen, dass der Komparator 32 ein
binäres
Signal mit einem logischen Zustand gemäß der relativen Höhe der Signale
an seinen nicht-invertierenden (+) und invertierenden (–) Eingängen erzeugt.
Das heißt,
der Komparator 32 quantifiziert als logische 1 oder logische
0, ob der Integrator 12, 14 über oder unter der Bezugsnull
liegt, hier VREF/2. Ferner wird der erzeugte
logische Zustand am Ausgang dieses Komparators 32 während Halteübergängen in
einer Reihe von Halteimpulsen, die von der Zeitsteuereinheit 20 auf
der Leitung NOT_LATCH in den Komparator gespeist werden, auf eine
Weise, die ausführlicher
im Zusammenhang mit 2 beschrieben wird, gehalten.
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Der
Ein-Bit-Quantisierer 34, hier ein D-Flip/Flop, speichert
den logischen Zustand des Ausgangs des Komparators 32 an
Tastungsübergängen einer
Reihe von Taktimpulsen, die auf eine Weise, die im Zusammenhang
mit 2 beschrieben wird, von der Zeitsteuereinheit 20 in
den Ein-Bit-Quantisierer gespeist werden. Wie im Zusammenhang mit 2 gezeigt,
werden die Taktimpulsfolge und die Folge von Halteimpulsen miteinander synchronisiert.
Ferner tritt jeder der Haltesignalübergänge vor einem entsprechenden
Tastungsübergang auf.
Somit wird der Ein-Bit-Quantisierer 34 von einer PLL 42 mit
192fs getaktet und liefert den negativen Rückkopplungsstrom,
um die Ladung, die vom Eingangssignal in die Integratoren 12, 14 injiziert
wird, auszugleichen.
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Wie
in 1 dargestellt, wird der Q-Ausgang des D-Flip/Flop 34 über einen
Invertierungspuffer 24 und einen Resistor 26 in
den nicht-invertierenden Eingang (+) des ersten Integrators 12 zurückgemeldet,
wie dargestellt. Der Q -Ausgang des D-Flip/-Flop 34 wird über einen
Invertierungspuffer 28 und einen Resistor 30 in
den nicht-invertierenden
Eingang (+) des zweiten Integrators 14 zurückgemeldet,
wie dargestellt. Die Schienenspannungen der Puffer 24 und 28 sind
VREF und Masse.
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Die
Zeitsteuereinheit 20 ist mit einem Oszillator 40 verbunden,
der Impulse für
eine Phasenregelschleife (Phase Lock Loop, PLL) 42 erzeugt.
Die Phasenregelschleife (PLL) 42 erzeugt eine Impulsfolge
mit einer Frequenz 384fs, wobei fs in einer ADC-Anwendung
die Frequenz ist, mit der die digitalen Multibit-Wörter von
einem Dezima tionsfilter erzeugt werden, in den entweder über den
Ausgang Q oder den Ausgang Q eines Ein-Bit-Quantisierers 44 die
Bitfolge eingespeist wird. Die ausgegebene Impulsfolge, die von
der PLL 42 erzeugt wird, wird als Taktimpulse in einen
D-Flip/Flop 44 eingegeben. Der Q-Ausgang des D-Flip/Flop 44 wird
in dessen D-Eingang gespeist, wie dargestellt. Der Q-Ausgang des D-Flip/Flop 44 erzeugt
somit eine Impulsfolge mit einer Frequenz 192fs oder
der Hälfte
der Frequenz der Impulse, die von der PLL 42 erzeugt werden.
Die Impulsfolge, die von der PLL 42 mit der Frequenz 384fs erzeugt wird, und die Impulsfolge, die
am Q-Ausgang des D-Flip/Flop 44 erzeugt wird, werden als
Eingaben in ein NAND-Gatter 46 gespeist. Der Ausgang des
NAND-Gatters 46 wird in beide Eingänge eines NAND-Gatters 48 (d.
h. das daher nun als Inverter dient) gespeist. Der Ausgang des NAND-Gatters 48 liefert
das Signal auf der Leitung NOT-LATCH,
und die Impulse am Q-Ausgang des D-Flip/Flops 44 liefern
die Taktimpulse für
den Ein-Bit-Quantisierer 34, wie in 1 dargestellt.
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Wie
in 2 dargestellt, zeigt das obere Zeitsteuerschema
die Impulsfolge bei der Frequenz 384 fs,
die am Ausgang der PLL 42 erzeugt wird. Man beachte, dass
die Impulsfolge vier Phasen hat, T1, T2, T3 und T4. Das zweitoberste
Zeitschema zeigt Impulse mit der Frequenz 192fs,
die am Q-Ausgang des D-Flip/Flop 44 erzeugt werden. Das
nächstuntere
Schema zeigt das Signal auf der Leitung NOT_LATCH. Man beachte,
dass es nur einen Impuls für
jeweils vier Phasen der Impulse bei der Frequenz 384fs,
die am Ausgang der PLL 42 erzeugt wird, gibt. Genauer gibt
es nur einen Impuls auf der Leitung NOT_LATCH während der Phase T4. Während jeder
der Impulse auf der Leitung NOT_LATCH ist der Komparator 32 aktiviert.
Jedoch wird nur die Entscheidung des Komparators 32 (1)
an der Abstiegsflanke des Impulses auf der Leitung NOT_LATCH am
Ausgang des Komparators 32 gehalten. Somit sind die fallenden
oder hinteren Flanken der Impulse auf der Leitung NOT_LATCH (d.
h. die Halteübergänge der
Impulse auf der Leitung NOT_LATCH) hier an Halteübergangszeiten TA, TB, TC,
TD, .... Es sei darauf hingewiesen, dass zwar die Entscheidung des
Komparators während
der Phasen T4 (d. h. wenn der Komparator 32 aktiviert ist)
zwischen einer logischen 1 (d. h. „hoch") und einer logischen 0 („niedrig") wechselt, aber
der logische Pegel des Komparators 32 am Ausgang des Komparators 32 gehalten wird.
Somit sind es die Halteübergangszeiten
TA, TB, TC, TD usw., die am Ausgang des Komparators 32 gehalten
werden. Somit erzeugt der Komparator 32 ein binäres Signal
mit einem logischen Zustand gemäß der relativen
Höhe von
Signalen an dessen nicht-invertierenden (+) und invertierenden (–) Eingängen, aber
der erzeugte logische Zustand wird während Halteübergängen TA, TB, TC, TD usw. in
einer Reihe von Halteimpulsen, die von der Zeitsteuereinheit 20 auf
der Leitung NOT_LATCH in den Komparator gespeist werden, am. Ausgang dieses
Komparators 32 gehalten.
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Somit
wird in dem in 2 dargestellten Beispiel zur
Halteübergangszeit
TA eine logische 1 am Ausgang des Komparators 32 (vom vierten
Zeitsteuerschema von oben in 2 dargestellt)
gehalten. Diese gehaltene logische 1 bleibt am Ausgang des Komparators 32,
bis zur nächsten
Entscheidungsphase T4 vor der Haltübergangszeit TB. Hier zeigt zur
Halteübergangszeit
TB die Entscheidung des Komparators 32 eine logische 1
an. Diese gehaltene logische 1 bleibt am Ausgang des Komparators 32, bis
zur nächsten
Entscheidungsphase T4 vor der Halteübergangszeit TC. Hier zeigt
zur Halteübergangszeit
TC die Entscheidung des Komparators 32 eine logische 0
an. Somit hält
zum Zeitpunkt TC der Ausgang des Komparators 32 eine logische
0. Diese gehaltene logische 0 bleibt am Ausgang des Komparators 32 bis
zur nächsten
Entscheidungsphase T4 vor der Halteübergangszeit TD. Hier zeigt
zur Halteübergangszeit
TD die Entscheidung des Komparators 32 eine logische 0
an. Diese gehaltene logische 0 bleibt am Ausgang des Komparators 32 bis
zur nächsten
Entscheidungsphase T4 vor der Halteübergangszeit, während das
Verfahren fortschreitet.
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Wie
oben im Zusammenhang mit 2 dargestellt, werden die vom
Q-Ausgang des D-Flip/Flop 44 mit der Frequenz 192fs erzeugten Impulse als Taktimpulse in den
Ein-Bit-Quantisierer (hier den D-Flip/Flop 34) eingegeben.
Der D-Flip/Flop 34 spricht auf die vorderen oder ansteigenden
Flanken der Impulse an, die am Q-Ausgang des D-Flip/Flop 44 mit der Frequenz
192fs (die im zweitobersten Zeitverlauf
von 2 dargestellt sind) erzeugt werden. Somit spricht
der D-Flip/Flop 34 auf Taktimpuls- oder Tastungsübergänge zu den
Zeiten TQ1, TQ2, TQ3 an, die in 2 dargestellt
sind. Der Q-Ausgang des D-Flip/Flop 34 wird der logische
Zustand des gehaltenen Ausgangs ignals des Komparators 32 zu
den Tastungsübergangszeiten
TQ1, TQ2, TQ3, ..., wie in 2 dargestellt.
Somit wird in diesem Beispiel eine logische 1 am Q-Ausgang des D-Flip/Flop 34 zum Zeitpunkt
TQ1 erzeugt, eine logische 1 wird am Q-Ausgang des D-Flip/Flop 34 zum
Zeitpunkt TQ2 erzeugt, eine logische 0 wird am Q-Ausgang des D-Flip/Flop 34 zum
Zeitpunkt TQ3 erzeugt und das Verfahren schreitet weiter voran.
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Somit
werden die Folge von Taktimpulsen und die Folge von Halteimpulsen
miteinander synchronisiert. Ferner tritt jeder der Halteübergänge vor einem
entsprechenden Tastungsübergang
auf. Solch eine Anordnung ist ein Pipeline-Ansatz, wo der Zustand
des Komparators 32 gehalten wird und der Quantisierer aktiviert
oder gehalten wird.
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Mit
der oben beschriebenen Anordnung liefert die Erzeugung des Rückkopplungssignals
durch Puffer 24 und 28 das Bezugssignal für die Integratoren 12 bzw. 14.
Dieses Bezugssignal weist die gleiche Empfindlichkeit für Signal
oder Rauschen auf wie der Eingangspfad zum Modulator 10.
Ebenso beeinflusst die Form (Anstiegs- und Abfallzeit dieses Signals)
die Ladungsmenge, die den Integratoren 12, 14 zugeführt wird.
Im Handel erhältliche
CMOS-Inverter 24, 28 (Mikrogatter) werden hierbei
verwendet, um die Integratoren 12, 14 mit Ladung
zu versorgen. Die Puffer 24, 28 werden vom Bezugssignal
mit Leistung versorgt, und sie liefern eine saubere Spannungsquelle
für die
Integratoren. Sie isolieren die verrauschte Steuerlogik und liefern
eine symmetrische EIN/AUS-Bezugsspannung für die Rückkopplung.
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Es
sei darauf hingewiesen, dass mit der oben beschriebenen Anordnung
der dynamische Bereich des Modulators 10 maximiert wird,
da das Eingangssignal sich den Leistungszufuhrschienen nähert. Aus
diesem Grund wird der Rückmeldesignalstrom
von Resistoren 26, 30 von Schiene-zu-Schiene-Ausgängen der
Puffer 24, 28 erzeugt. Der Regler 18 und
die Puffer 24, 28 weisen die Bezugsspannung auf.
Jedes analoge oder digitale Taktrauschen, das auf dieser Spannung
vorhanden ist, wird in Inbandrauschen übersetzt. Der Regler und die
Puffer sorgen für
eine analoge und digitale Rauschisolierung. Die Menge der Ladung,
die den Integratoren 12, 14 vom Ein-Bit-Quantisierer 34 zugeführt wird,
ist der Bezugswert. Nicht nur ist die Ladung eine Funktion der Pufferausgangsschaltung,
sondern auch der Regelkreiszeitsteuerung. Um Variationen der Regelkreiszeiten
zu vermeiden, ist der Komparator 32 ebenfalls getaktet.
Der Komparator 32 wird für einen gesteuerten Zeitraum
aktiviert und dann wird das Ergebnis des Vergleichs im Komparatorausgang
gehalten. Ein Vierphasentakt wird von der Zeiteinheit 20 erzeugt,
um die Steuerung sowohl des Ein-Bit-Quantisierers 34 als
auch des Komparators 32 zu steuern. Der Komparator 32 wird
während
der Phase 4 (d. h. T4) aktiviert, wenn das Haltesignal eine Eins
ist. Das Ergebnis des Vergleichs wird am Ende der Phase 4 gehalten
und zu Beginn der Phase 3 (d. h. T3) in den Ein-Bit-Quantisierer 34 eingetaktet.
Hierbei wird sämtliche
Logik in einem Field Programmable Gate Array (FPGA) erzeugt. Die
Dichte des 192fs-Bitstroms am Ausgang des
Ein-Bit-Quantisierers 34 kommt
dem Eingangssignal nahe. Dieses Signal wird in einer ADC-Anwendung normalerweise
zu einem digitalen Filter (d. h. einem Dezimationsfilter) geschickt.
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Es
wurden eine Reihe von Ausführungsformen
der Erfindung beschrieben. Beispielsweise weist der Komparator 32 einen
internen Signalspeicher auf, das Signal vom Komparator kann mit
einem separaten Signalspeicher gehalten werden, der zwischen dem
Ausgang solch eines Komparators und dem Eingang des Quantisierers 34 angeordnet
ist. Trotzdem sei klargestellt, dass verschiedene Modifikationen
durchgeführt
werden können,
ohne vom Bereich der Erfindung abzuweichen. Somit liegen auch andere
Ausführungsformen
im Bereich der folgenden Ansprüche.