DE69933063T2

DE69933063T2 - Vorrichtung zum Takten von digitalen und analogen Schaltungen auf einem gemeinsamen Substrat und Verfahren dazu

Info

Publication number: DE69933063T2
Application number: DE69933063T
Authority: DE
Inventors: David J. Austin Knapp
Original assignee: Standard Microsystems LLC
Current assignee: Standard Microsystems LLC
Priority date: 1998-02-18
Filing date: 1999-02-12
Publication date: 2007-02-08
Anticipated expiration: 2019-02-13
Also published as: ATE265060T1; DE69916585D1; EP1414156B1; DE69933063D1; US6057791A; WO1999043087A2; WO1999043087A3; AU2677699A; DE69916585T2; EP1057261B1; JP4091254B2; EP1057261A2; ATE338379T1; EP1414156A1; JP2002504733A

Description

1. Gebiet der Erfindung
Diese Erfindung betrifft ein monolithisches Halbleitersubstrat, auf dem sowohl digitale als auch analoge Schaltkreise verwirklicht sind, und insbesondere eine Vorrichtung und ein Verfahren zum Verringern eines Rauschens, das von digitalen Schaltkreisen auf analoge Schaltkreise übertragen wird, ohne eine Einschränkung der Leistungsfähigkeit der digitalen Schaltkreise.
2. Beschreibung des relevanten Standes der Technik
Integrierte Schaltungen, welche sowohl analoge wie auch digitale Schaltkreise auf demselben monolithischen Substrat verwirklichen, sind gut bekannt. Beispiele dieser integrierten Schaltungen umfassen Produkte für die Audioerfassung und/oder Audioübertragung. Die Audioerfassung umfasst jede Vorrichtung zum Empfangen und Aufzeichnen einer Audiowellenform, und zum Abtasten und Quantisieren dieser Wellenform in diskreten Zeitintervallen. Die Audioübertragung kann die digitale Audiowiedergabe – d.h. Demodulations- und digitale Verarbeitungsschaltkreise umfassen, die zum Umgang mit digitalen Informationen erforderlich sind.
Die Audioerfassung ist unter Verwendung verschiedener Arten von Modulationsschemen wie eine Pulscode-Modulation, Delta-Sigma-Modulation usw. durchführbar. Ungeachtet des angewendeten Modulationsschemas erfordert ein sachgerechtes Audioaufzeichnen, dass ein ankommendes Analogsignal mit einer Frequenz abgetastet wird, die mindestens das doppelte der ankommenden Audiofrequenz beträgt, um eine fehlerfreie Abtastung zu erzielen. Ein Abtasten mit weniger als dem vorstehenden Minimum verursacht Aliasingprobleme. Im Verlauf jedes Abtastintervalls wird eine Quantisierung zur Erhaltung der entsprechenden Amplitudeninformation durchgeführt. Während bei einem Abtasten Zeitabschnitte aufgezeichnet werden, erfolgt bei einer Quantisierung ein Aufzeichnen von Amplitudeninformationen innerhalb jedes Zeitabschnittes. Mit einer Kombination einer Abtastung und einer Quantisierung bei einer vorgegebenen Modulationstechnik bleibt ein Audiosignal in digitaler Form vollkommen erhalten. Dementsprechend müssen bei einer Audioerfassung analoge Schaltkreise eingesetzt werden, die bei einer Abtastung (z.B. Abtast- und Haltestromkreise) und Quantisierung (z.B. Taktkomparatorschaltungen) brauchbar sind.
Ist ein analoges Audiosignal abgetastet und in ein digitales Format umgewandelt worden, kann danach das entstandene Digitalsignal unter Verwendung verschiedener Audiowiedergabetechniken wieder als Analogsignal weitergeleitet werden. Allgemein gesagt, umfasst eine Audiowiedergabe zum Beispiel Demodulatorschaltungen, Wiedergabe-Verarbeitungsschaltungen, Demultiplexer, Digital-zu-Analog-Umsetzer, Ausgangsabtast- und Haltestromkreise usw. Dementsprechend ist eine digitale Audiowiedergabe erforderlich, um ein vorher durch Analogerfassung aufgezeichnetes Analogsignal, möglicherweise in einer digital bearbeiteten Form wiederzugeben.
Allgemein ist zwischen Schaltkreisen, die eine digitale Audioerfassung durchführen, und Schaltkreisen, die eine digitale Audiowiedergabe durchführen, ein digitaler Signalprozessor (DSP) angeordnet. Ein DSP wird zum Umgang mit digital erfassten Binärzahlen verwendet. Die Einfachheit mit der ein DSP mit digitalen Zahlen umgehen kann, trägt zur Wichtigkeit der Gründe bei, aus denen es zweckmäßig sein kann, ein analoges Signal in ein digitales Audiosignal umzuwandeln, und aus denen die bearbeiteten Daten danach in Analogform zurück gewandelt werden können. Ist das analoge Audiosignal in ein digitales umgewandelt worden, kann der DSP die Daten leicht rasch bearbeiten. DSP-Operationen sind in der Telekommunikationsindustrie vorherrschend und normalerweise in Modems, Vocodern und Transmultiplexern usw. anzutreffen.
Ein Beispiel von Schaltkreisen, die zum Umwandeln eines analogen Audiosignals in ein digitales Signal verwendet werden, ist ein Analog/Digital-(„A/D"-)Umsetzer. Ein Digital-zu-Analog-Schaltkreis wird oftmals als ein („D/A")-Umsetzer bezeichnet. Das Einsetzen eines DSP zwischen dem A/D- und dem D/A-Umsetzer erlaubt eine Bearbeitung der digitalen Informationen vorzugsweise in Echtzeit. Es kann Fälle geben, in denen mehrfache A/D- und D/A-Umsetzer zusammen mit mehrfachen DSP und möglicherweise mehrfachen Mikroprozessoren auf einem monolithischen Substrat vorkommen. Eine Taktsteuerung kann eingesetzt werden, um die mehrfachen, auf dem Substrat verwirklichten digitalen und analogen Untersysteme zu takten.
Eine nachteilige Eigenschaft digitaler Schaltkreise ist das Rauschen, das jedes Mal entsteht, wenn ein digitales Signal zwischen logischer 0 und logischer 1 übergeht. Wenn digitale und analoge Schaltungen auf dem selben monolithischen Substrat zu verwenden sind, müssen Maßnahmen ergriffen werden, um während der Übergangszeiten ein Übertragen von digital erzeugtem Rauschen auf analoge Schaltkreise zu minimieren. Maßnahmen müssen auch ergriffen werden, um die DSP-Leistung zu maximieren. Zur Maximierung der DSP-Leistung müssen die digitalen Kreise mit ihrer höchsten zulässigen Frequenz getaktet werden. Je schneller ein DSP funktioniert, desto schneller kann er Vorgänge bearbeiten. Die meisten DSP führen drei Grundoperationen aus: Multiplikation, Addition und Verzögerung. Diese Operationen müssen so rasch wie möglich durchgeführt werden, weil in den meisten Fällen die Operationen des DSP in Echtzeit stattfinden. Zum Beispiel muss das digitale Bearbeiten eines abgetasteten Analogsignals innerhalb der Abtastzeit vollendet sein. Deshalb darf jede zum Verringern der Übertragung eines Rauschens gewählte Technik nicht in schädlicher Weise die Geschwindigkeit beeinflussen, mit welcher der DSP oder verwandte digitale Schaltkreise arbeiten.
Die Probleme eines digital erzeugten, in die Analogschaltungen eingegebenen Rauschens werden am besten unter Bezugnahme auf Analogschaltungen und die Weise, in der diese einsetzbar sind, erläutert. 1 zeigt ein Beispiel einer Eingangsstufe eines typischen Modulators, der z.B. in einem Delta-Sigma-A/D-Umsetzer verwendet wird. Schalter Q1 und Q2 werden in rascher Folge aktiviert und entaktiviert, um differentiale analoge Eingangssignale +VIN und –VIN abzutasten. Die Analogsignale können periodisch entsprechend dem in 2 gezeigten Taktdiagramm abgetastet werden. Die Schalter Q1 sind während den Zeiten geschlossen, in denen das (in 2 gezeigte) SIG. 1 in einen hohen logischen Wert übergeht. Auf ähnliche Weise sind die Schalter Q2 während den Zeiten geschlossen, in denen das SIG. 2 der 2 in einen hohen logischen Wert übergeht. Wenn insbesondere SIG. 1 und SIG. 2 bei hohem Wert liegen, sind die jeweiligen Schalter Q1 und Q2 geschlossen, und wenn ein Schalter geschlossen worden ist, werden die in 1 gezeigten Kondensatoren C1 und C2 auf den entsprechenden Wert geladen oder entladen. Der Integrator INT führt eine analoge Rauschentzerrung aus, deren Ausgang an einen (nicht gezeigten) Größenwandler übermittelt wird.
Ein Delta-Sigma-A/D-Umsetzer umfasst allgemein einen Modulator und einen digitalen Dezimierfilter. Der Modulator tastet den Analogeingang bei einer hohen Frequenz und einer niedrigen Auflösung ab. Das sich ergebende Quantisierungsrauschen aus dem Ab tastereignis wird von dem Modulator entzerrt, so dass dessen Rauschdichte im interessierenden Frequenzband am geringsten ist. Für Audioanwendungen sind typischerweise die niederen Frequenzen von Interesse, so dass das Quantisierungsrauschen derart entzerrt wird, dass es bei niederen Frequenzen am geringsten und bei hohen Frequenzen am größten ist.
In einem typischen Audio-A/D-Umsetzer nimmt der digitale Dezimierfilter den störungsentzerrten Modulatorausgang auf, filtert diesen Ausgang mit Tiefpass und dezimiert ihn auf die Audioabtastfrequenz. Das Auflösungsvermögen des Dezimierfilterausgangs ist viel größer als der Modulatorausgang, weil die Bandbreite reduziert ist und weil das hochfrequente Modulatorrauschen mit Tiefpass gefiltert worden ist.
Der A/D-Umsetzer fordert deshalb eine Abtastung des Analogeingangs an. Ähnlich wie bei einem A/D-Umsetzer, ist in einem D/A-Umsetzer, welcher ein Interpolationsfilter verwendet, eine Abtastung erforderlich. Ein Interpolationsfilter erhöht allgemein die Abtastrate, und der Delta-Sigma- (oder Sigma-Delta-) Modulator erzeugt einen Eins-Bit-Ausgangsstrom, welcher den Quantisierungsrauschen-Ausgang entzerrt. Der D/A-geschaltete Kondensator wandelt den Eins-Bit Ausgang in einen positiven oder negativen Bezugswert (VREF) um, und Tiefpassfilter glätten die diskreten Spannungsstufen aus dem geschalteten Kondensatorkreis. Eine Interpolation wird allgemein in dem DSP-Teil des Substrats durchgeführt, wogegen der D/A-geschaltete Kondensator und kontinuierliche Zeitfilter sich in analogen Teilen des Substrats befinden.
Die Audio-Abtastfrequenz (fs) beträgt typischerweise 44,1 kHz oder 48 kHz. Die Analog-Modulator-Abtastrate (Fovr) ist mehrmals so groß wie die Audio-Abtastfrequenz. Typischerweise beträgt Fovr 128 fs oder 256 fs. Für jede einzelne Audio-Abtastung tastet der Modulator 128 oder 256 mal ab. Eine graphische Darstellung des Betriebs eines typischen Delta-Sigma Modulators bei 128 fs ist in 3 gezeigt.
Eine Eigenschaft von Sigma-Delta-Modulatoren, die in typischer Weise unerwünscht ist, sind Töne, die in der Nähe von Fovr/2 im Modulatorausgang erscheinen. Diese Töne liegen weit ab von dem interessierenden Frequenzband, jedoch kann ein digitales Rauschen, das bei Frequenzen in der Nähe von Fovr/2 in den Modulator (d.h. den A/D- oder D/A-geschalteten Kondensatorfilter) eingekoppelt wird, sich mit diesen Tönen vermischen, um Töne in dem interessierenden Frequenzband zu erzeugen.
Ein Verständnis bezüglich der Herkunft dieser Töne wird am besten unter Bezugnahme auf den Ausgang eines Modulators vermittelt, der einen Eins-Bit-Größenwandler verwendet. Dieser Eins-Bit-Ausgang stellt ein Signal dar, welches zwischen einer positiven Bezugsspannung (d.h. „1") und einer negativen Bezugsspannung (d.h. „0") schaltet. Befindet sich der Eingang zum Modulator bei einem Gleichstrompegel, dann ist der Mittelwert dieser Eins-Bit-Abtastungen gleich dem am Eingang angelegten Gleichstrompegel. Wenn zum Beispiel die Eingangsspannung Null ist, dann besteht der Ausgangsbitstrom aus einer gleichen Anzahl von Einsen und Nullen. Dies könnte eine Rechteckwelle mit einer Frequenz von Fovr/2 sein. In diesem Fall ist das ganze Quantisierungsrauschen bei einem Ton bei Fovr/2 lokalisiert.
In Wirklichkeit ist der Ausgang eines Modulators bei einem Gleichspannungspegel von Null am Eingang keine genaue Rechteckwelle, sondern weist eine bedeutende Rauschenergiemenge in einem Ton bei oder in der Nähe von Fovr/2 auf. Für zeitlich variierende Eingangssignale variiert die Frequenz dieses Tons geringfügig, und es können Mehrfachtöne bei und in der Nähe von Fovr/2 auftreten. Es muss Sorgfalt aufgewendet werden, um ein Vermischen dieser Töne mit einem digitalen Rauschen bei Fovr/2 und ein Abwärtsverschieben bis zum Grundband zu verhindern.
Digitales Rauschen in einer Mischsignal-IC kann auf mehrfache Weise in die Analogschaltkreise eingekoppelt werden. Ein üblicher Weg ist über das Substrat. Transistoren oder Zusammenschaltungen in einer integrierten Schaltung weisen eine Form kapazitiver Aus- und Einkopplung zum bzw. vom monolithischen Substrat auf. Digitalkreise in größerer Anzahl, die bei hohen Frequenzen schalten, können kapazitiv eine erhebliche Energiemenge in das Substrat einkoppeln, was ein Fließen von Strömen und ein Schwanken der Spannung bewirkt. Da das Substrat für die analogen und digitalen Teile ein gemeinsames ist, wird diese Energie in die analogen Schaltkreise und die analoge Signalbahn eingekoppelt.
Ein Rauschen aus dem Substrat kann in die analoge Signalbahn auf eine lineare oder nichtlineare Weise eingekoppelt werden. Falls es linear eingekoppelt wird (d.h., dass das Ausmaß der Kopplung vom Analogsignalpegel unabhängig ist), dann erscheint das Kopplungssignal direkt im Analogsignal. Falls es nichtlinear eingekoppelt wird (d.h., dass das Ausmaß der Kopplung vom Analogsignalpegel abhängig ist) vermischt sich das Koppel signal mit dem Analogsignal. Die Summen- und Differenzfrequenzen des ursprünglichen Analogsignals und des Kopplungssignals erscheinen im resultierenden Analogsignal.
Eine lineare Kopplung könnte zwischen dem Substrat und der Bodenplatte eines Poly-Poly-Kondensators auftreten, während eine nicht lineare Kopplung zwischen dem Substrat und der Quelle/Senke eines Transistors auftreten könnte. Die Kapazität zwischen dem Substrat und der Bodenplatte eines Poly-Poly-Kondensators ändert sich nicht erheblich mit der Spannungsdifferenz. Jedoch ändert sich die Kapazität zwischen dem Substrat und der Quelle oder Senke eines Transistors mit der Spannungsdifferenz. Diese Nichtlinearität bewirkt, dass das Signal ein anderes Signal moduliert, wobei das Ergebnis eine Summen- und Differenzfrequenz im Ausgangssignal ist. Dieses Konzept wird anhand der folgenden Gleichung erläutert: sin(ω1·t)·sin(ω2·t) = sin[(ω1 + ω2)t] + sin[(ω1 – ω2)t],wobei ω1 und ω2 die Frequenzen der beiden Analogsignale sind.
Wie bereits beschrieben, erzeugen Delta-Sigma-Modulatoren Töne in der Nähe von Fovr/2. Falls sich aufgrund der Position des Digitalkreises Signalenergie mit einer Frequenz von Fovr/2 im Substrat befindet, vermischt sich diese mit den Tönen und erzeugt Differenzfrequenzen im Grundband (0 bis fs/2). Um dies zu verhindern ist es wichtig sicherzustellen, dass sehr wenige digitale Schaltkreise bei Fovr/2 arbeiten.
Üblicherweise arbeiten digitale Schaltkreise in einem Mischsignalchip bei Potenzen-von-zwei, multipliziert mit der Abtastrate (fs). Dies beruht zum Teil darauf, dass es einfach ist, Teiler zu realisieren, die eine Frequenz zweiteilen. Ein Teilen durch zwei kann einfach bei Anwendung eines Flip-Flops stattfinden. Digitale Schnittflächen an üblicherweise eingesetzten A/D- und D/A-Umsetzern und DSP arbeiten bei Taktraten, die Potenzen-von-zwei, multipliziert mit der Abtastrate sind. Die Interpolations- und Dezimationsfilter von Sigma-Delta-A/D- und -D/A-Umsetzern arbeiten typischerweise bei Raten, die verschiedene Potenzen von zwei beinhalten, wie 64 fs, 128 fs usw. Schaltkreise, die bei einer bestimmten Rate arbeiten, koppeln Rauschen bei dieser Rate in das Substrat ein.
Software, die auf DSP läuft, kann im Substrat digitales Rauschen verursachen. Verschiedene Befehle verwenden verschiedene physikalische Schaltkreise. Zum Beispiel benutzt ein Multiplizierbefehl eine Multipliziereinheit, während ein Verschiebebefehl dies nicht tut.
Ein Vorgang, der mit dem Inhalt eines Registers arbeitet und das Ergebnis in ein Register zurückspeichert, verwendet keinen Datenspeicher, während Speicher-zu-Speicher-Vorgänge dies tun. Typischerweise haben Speicher-zu-Speicher-Vorgänge und Multiplizierbefehle die größte Leistungsaufnahme, während Verschiebebefehle und Register-zu-Register-Vorgänge weniger aufnehmen. Je mehr Leistung aufgenommen wird, desto mehr Rauschen wird typischerweise in das Substrat eingekoppelt. Software-Programme auf DSP werden typischerweise mit einer Potenz-von-zwei, multipliziert mit der Abtastrate wiederholt. Dieses Wiederholen erzeugt im Substrat digitales Rauschen bei dieser Frequenz.
Umsetzer oder Modulatoren, die bei Potenzen-von-zwei, multipliziert mit der Abtastrate (d.h. 2N fs) arbeiten, empfangen das Rauschen über das monolithische Substrat von Prozessoren oder DSP, die bei 2^N fs arbeiten, wobei N eine ganze Zahl wie 1, 2, 3, 4 usw. ist. Das Rauschen, das von den digitalen Kreisen über das Substrat in den analogen Modulator eingegeben wird, beeinflusst in typischer Weise die geschalteten Kondensatoren des Modulators. Es ist allgemein bekannt, dass wenn geschaltete kapazitive Kreise mit einer erheblichen Anzahl an digitalen Kreisen auf derselben integrierten Schaltung integriert sind, die Schalter zu der Zeit auszuschalten sind, wenn die digitalen Schaltungen sich im Ruhezustand befinden. Dies wurde in herkömmlicher Weise ausgeführt, indem die digitalen und analogen Schaltkreise bei der selben Frequenz getaktet wurden, jedoch mit dem digitalen Taktgeber im Verzug gegenüber dem analogen Taktgeber. Das digitale Schalten findet statt, kurz nachdem die Schalter geschlossen sind, und das digitale Rauschen aus dem Schalten beruhigt sich vor dem nächsten Abtastereignis, wie in 4 gezeigt ist.
Geschaltete Kondensatorkreise erfordern zwei nicht überlappende Taktgeber, die von dem analogen Taktgeber der 4 abgeleitet sind, um die Schalter zu steuern. Beispiele von Schaltern innerhalb eines geschalteten Kondensatornetzwerks eines üblichen Modulators sind in 1 gezeigt, und nichtüberlappende Taktgeber sind in 2 gezeigt.
Bei anderen Ausführungen ist die Frequenz des digitalen Taktgebers höher als die Frequenz des analogen Taktgebers, jedoch ist der digitale Taktgeber immer noch gegenüber dem analogen Taktgeber verzögert. Diese Ausführung erlaubt ein schnelleres Takten der digitalen Schaltkreise, was vorteilhaft sein kann, jedoch auf Kosten der Ruhezeit, die ver ringert ist. 5 zeigt einen digitalen Taktgeber, der mit der zweifachen Geschwindigkeit des analogen Taktgebers schaltet.
Es ist von Vorteil, die Geschwindigkeit des digitalen Taktgebers relativ zum analogen Taktgeber zu erhöhen, weil die digitalen Schaltkreise in typischer Weise bei einer viel höheren Frequenz arbeiten können als die analogen Schaltkreise. Im Falle eines mit geschalteten Kondensatorkreisen, die mit Audiosignalen arbeiten, integrierten DSP kann der DSP bei Taktfrequenzen von 100 MHz und höher laufen. Die geschalteten Kondensatorkreise sind in typischer Weise bei wenigen MHz getaktet. Zur Erzielung einer Maximalleistung des DSP ist es am besten, diesen mit dem schnellstmöglichen Takt zu betreiben. Durch einfaches Erhöhen der digitalen Taktfrequenz, wie dies im vorhergehenden Beispiel gezeigt ist, verringert sich die Ruhezeit unmittelbar vor jedem analogen Schalten (d.h. Abtasten) bis zu dem Punkt einer bedeutenden Verschlechterung der Leistung des analogen Modulators infolge eines Versehens der geschalteten Kondensatoren mit verstärktem Rauschen.
Die empfindlichste Zeit, in der ein digitales Rauschen innerhalb des Modulators vermieden werden kann, ist gerade vor und während der Zeit in welcher die Schalter sich schließen (d.h. an den abfallenden Kanten der Taktgeber, welche diese Schalter betätigen). Dies bedeutet, dass der DSP, die Mikroprozessorkernlogik und verschiedene andere digitale Kreise auf dem Substrat während eines großen Teiles der Zeit, in der die Schalter geschlossen sind, bei voller Geschwindigkeit laufen können. Es ist jedoch Sorgfalt aufzuwenden, den digitalen Taktgeber derart zu modifizieren, dass die Taktgeber der digitalen Kreise zu geeigneten, kritischen Abtastzeiten vorübergehend angehalten werden.
Die US 5,422,807 offenbart eine Halbleiter-Mikrocontroller-Schaltung mit einem Analog-Digital-Umsetzer. Nach einem Auslösen einer Analog-/Digitalumsetzung erhält der Mikrocontroller einen Schlafbefehl, und es wird weiterhin ein Takten des Mikrocontrollers ausgesetzt bis nach Beendigung der Umsetzung ein Befehl zur Aufwach-Unterbrechung erlassen wird.
ZUSAMMENFASSUNG DER ERFINDUNG
Erfindungsgemäß werden die vorstehend aufgezeigten Probleme größtenteils durch eine verbesserte Taktgebung gelöst. Deren Taktschema minimiert die Auswirkungen von digital erzeugtem Rauschen auf analoge Schaltungen, bei denen digitale und analoge Schaltungen ein gemeinsames monolithisches Halbleitersubstrat teilen. Das monolithische Substrat ist ein Halbleiterchip, bestehend im wesentlichen aus Silicium- oder Galliumarsenid. Das Takten der Digitalschaltungen wird in Abhängigkeit von den Zeiten gesteuert, in denen die analogen Schaltungen ein Abtasten eines eingehenden (analogen) Audio-Eingangssignals durchführen. Infolge einer Löschung oder Unterdrückung von digitalen Pulsen während eines letzten Teiles jedes Abtastintervalls, mindert eine Rauschübertragung während der digitalen Taktschaltvorgänge nicht die Unversehrtheit des abgetasteten analogen Eingangssignals. Da es während des letzten Teiles jedes Abtastintervalls keine Schaltvorgänge gibt, kann zu dieser kritischen Abtastzeit kein digital erzeugtes Rauschen auftreten.
Die Umsetzer werden mit einer überabtastenden Rate (Fovr) betrieben, die nicht eine Potenz-von-zwei, multipliziert mit der Abtastrate (fs) ist. Wenn zum Beispiel die Überabtastrate 96 fs beträgt, ist Fovr/2 gleich 48 fs, was keine Potenz von zwei ist. Mehr spezifisch, ist 96 oder 48 keine Zahl, die durch 2^N darstellbar ist, wenn N eine positive ganze Zahl ist. Da es nicht üblich ist, die digitalen Schaltkreise bei einer Rate zu betreiben, die keine Potenz von zwei ist, dürfte es in dem Substrat bei Fovr/2 wenig Rauschleistung geben. Dies bedeutet, dass die Töne, die in der Nähe von Fovr/2 in den Delta-Sigmamodulierten Signalen auftreten, nicht mit dem Grundband vermischt werden. Die Frequenzdifferenz zwischen einer Frequenz, die keine Potenz von zwei ist (d.h. 48 fs), und einer Frequenz, die eine Potenz von zwei ist (d.h. 32 fs und 64 fs), welche die nächsten Raten sind, die eine Potenz von zwei sind, beträgt 16 fs. Die 16 fs-Energie wird in den Analogsignalen erzeugt, liegt jedoch weit weg vom Grundband und wird durch das Dezimierungsfilter im A/D-Umsetzer oder den geschalteten Kondensator und kontinuierliche Zeitfilter in einem D/A-Umsetzer gefiltert.
Zusätzlich zum Takten der digitalen Schaltungen bei Raten, die keine Potenzen von zwei sind, wird die digitale Schaltung in vorteilhafter Weise mit voller Geschwindigkeit getaktet, wodurch vor den empfindlichen analogen Abtastzeiten ein oder mehrere Pulse aus dem Taktgeber entfernt werden. Dies ermöglicht dem DSP während des größten Teiles der Zeit einen Betrieb bei voller Geschwindigkeit, und dem Substrat das Minimum an Ruhe, das von den analogen Schaltkreisen benötigt wird.
Durch ein Nichtunterdrücken von digitalen Pulsen während des Anfangsabschnitte jedes Abtastintervalls (d.h. bei jedem Logik-1- oder Logik-0-Puls) wird ein wesentlicher Prozentsatz der ursprünglichen digitalen Taktfrequenz beibehalten. Es ist vorbestimmt, dass eine kritische Abtastzeit hauptsächlich während der Endabschnitte jedes Abtastintervalls stattfindet. Die Anfangsabschnitte beeinflussen nicht den endgültigen Abtastwert, vorausgesetzt dass das Halbleitersubstrat während der Endabschnitte ruht. Durch das Beseitigen von digitalen Pulsen nur während der Endabschnitte wird die Verringerung der digitalen Taktfrequenz minimiert.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Andere Aufgaben und Vorteile der Erfindung gehen bei Betrachtung der folgenden ausführlichen Beschreibung und bei Bezugnahme auf die beiliegenden Zeichnungen hervor, in denen:
1 ein Schaltbild einer Eingangsstufe eines üblichen Modulators ist, der als geschalteter Kondensatorkreis eingesetzt wird;
2 ein Steuerungsdiagramm von Signalen ist, die zum Betätigen von Schaltern innerhalb des Modulators der 1 eingesetzt werden;
3 eine graphische Darstellung der Rauschdichte als Funktion der Abtastfrequenz ist;
4 ein Steuerungsdiagramm von analogen und digitalen Taktsignalen ist, die zum Takten jeweiliger Schaltkreise eingesetzt werden, die sich auf einem monolithischen Substrat befinden;
5 ein Steuerungsdiagramm eines digitalen Hochgeschwindigkeits-Taktgebers ist, der in Verbindung mit einem langsameren analogen Taktgeber eingesetzt wird;
6 ein Blockdiagramm einer PLL-Schaltung, eines Multiplexers und verschiedener Taktteiler ist, die zum Erzeugen eines Signals, das eine überabgetastete Taktfrequenz (Fovr) aufweist, aus einem Eingangssignal (Sin) einer Taktfrequenz (Fin) eingesetzt werden;
7 ein Blockdiagramm einer Taktsteuerung ist, die gemäß einer beispielhaften Ausführungsform zusammen mit einem Frequenzvervielfacher und einer PLL-Schaltung zum Erzeugen von digitalen (Fvco) und analogen F(ovr) Taktsignalen eingesetzt wird;
8 ein Blockdiagramm einer Taktunterdrückungsschaltung und zugehöriger Logik gemäß einer beispielhaften Ausführungsform zum Erzeugen von digitalen (DSPCLK) und analogen (ACLK1 und ACLK2) Taktsignalen einer variablen Frequenz ist;
9 ein Steuerungsdiagramm von digitalen und analogen Taktsignalen ist, die gemäß einer beispielhaften Ausführungsform von den in 7 und 8 gezeigten Schaltkreisen erzeugt werden; und
10 ein Blockdiagramm einer integrierten Schaltung ist, welche analoge und digitale Schaltkreise umfasst, die durch analoge bzw. digitale Taktsignale getaktet werden.
Während bei der Erfindung verschiedene Abänderungen und alternativen Formen ausführbar sind, werden spezifische Ausführungsformen als Beispiele in den Zeichnungen gezeigt und nachstehend im einzelnen beschrieben. Es ist jedoch zu verstehen, dass die Zeichnungen und deren zugehörige Beschreibung nicht dazu beabsichtigt sind, die Erfindung auf die speziell offenbarte Form einzuschränken, sondern es ist im Gegenteil die Absicht, alle Abänderungen, Äquivalente und Alternativen abzudecken, die unter den Erfindungsgedanken und in den Rahmen der vorliegenden Erfindung fallen, die durch die beigefügten Ansprüche definiert ist.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Eine PLL-Schaltung und Taktfrequenzteiler sind zum Erzeugen der verschiedenen Taktgeschwindigkeiten verwendbar, die bei einer typischen integrierten Mischsignalschaltung erforderlich sind. Die integrierte Schaltung benötigt eine Taktquelle. Diese Taktquelle kann ein auf dem Chip befindlicher Oszillator oder ein externer Takteingang sein. Sie kann auch einem seriellen Bitstromeingang zum Chip entstammen. Der auf dem Chip befindliche oder externe Taktgeber kann durch M dividiert werden, bevor er an die PLL-Schaltung („PLL") angelegt wird, und der Rückkopplungsteiler in der PLL-Schaltung kann den Eingang zur PLL-Schaltung mit N multiplizieren. Der Ausgang der PLL-Schaltung kann, falls erforderlich, weiter geteilt werden durch einen anderen Faktor P, um den überabtastenden Taktgeber (Fovr) zu bilden. Der Frequenzdivisor P kann ein Teil einer (in 7 gezeigten) Taktsteuerung sein. Wird ein serieller Bitstrom mit darin codierter Taktinformation an die PLL-Schaltung angelegt, ist keine Teilung durch M möglich, es sei denn, dass eine zweite PLL-Schaltung verwendet wird.
Das aus entweder einer externen oder einer internen Quelle an die PLL-Schaltung, angelegte Eingangssignal Sin wird mit einer Frequenz Fin getaktet. Din ist die in einer Daten-Taktgeberquelle codierte Frequenz des Taktgebers, Fvco ist die Frequenz des Ausgangs der PLL-Schaltung und Fovr ist die Frequenz des überabtastenden Taktgebers des Umsetzers. Die verschiedenen Signale und zugehörigen Frequenzen sind in 6 gezeigt. 6 zeigt auch einen Teiler 10, einen Multiplexer 12, einen Phasendetektor („PD") 14, einen Schleifenfilter 16, einen spannungsgeregelten Oszillator („VCO") 18 und einen Rückkopplungsteiler 19, wobei die zuletzt genannten Elemente sich in einer PLL-Schaltung befinden. Ein weiterer Teiler 17 (mit Teilungsfaktor P) kann ein Signal aus der PLL-Schaltung abgeben, das mit einer überabgetasteten Frequenz Fovr getaktet ist.
Die Beziehungen zwischen den Frequenzen aller Signale sind wie folgt:

Fvco = (N/M)·Fin Fvco = N·Din

Fovr = (N/MP)·Fin Fovr = (N/P)·Din
Fin und Din müssen wie folgt in rationaler Beziehung zur Abtastrate (fs) stehen:

Fin = (Q/R)·fs Din = (Q/R)·fs
Dies bedeutet, dass Fvco und Fovr in folgender Beziehung zur Abtastrate stehen

Fvco = (QN/RM)·fs Fvco = (QN/R)·fs

Fovr = (QN/MPR)·fs Fovr = (QN/PR)·fs
Vorausgesetzt dass QN einen Primfaktor enthält, der nicht eins oder zwei ist, kann der überabtastende Taktgeber (Fovr) keine Potenz von zwei sein und hindert ein digitales Rauschen im Substrat bei Frequenzen, die eine Potenz von zwei sind, an einem Vermischen der Fovr/2-Töne im Sigma-Delta modulierten Signal mit dem Grundband. Zum Beispiel akzeptiert ein Modus der vorliegenden Ausführungsform einen 64 fs-Eingangstakt (Fin) multipliziert mit 24 (N), um einen 1536 fs-VCO-Takt (Fvco) zu erzeugen, und teilt den VCO-Takt durch 16, um einen überabtastenden 96 fs-Takt (Fovr) zu erzeugen. Die Mittelwerte Q = 64, R = 1, M = 1, N = 24 und P = 16. Das Verhältnis QN/MPR ist 64·24/1·16·1 = 96 – 2·2·2·2·2·3, was ein Faktor ist, der keine Potenz von zwei ist.
Ein weiteres Beispiel, das auch funktionieren würde, ist:
was bedeutet, dass Fvco = (384/3)·16 = 2048 fs, und dass Fovr = (2048/24)·fs = 85,333 fs.
Bei diesem Beispiel ist QN/MPR = (384·16)/(3·24·1) = 256/3, wobei 256 eine Potenz von zwei ist; jedoch ist der Primfaktor drei im Nenner enthalten. Somit ist Fvco als ein Faktor von fs bestimmt, der keine Potenz von zwei ist, oder als ein Faktor, der eine Potenz von zwei ist, dividiert durch eine Primzahl von mindestens drei.
Obwohl jeder Primfaktor, der größer als zwei ist, im Zähler oder Nenner von QN/MPR die vorliegenden Kriterien erfüllt, ist der Faktor drei am einfachsten in die Praxis umzusetzen.
In 7, auf die nun Bezug genommen wird, ist ein Blockdiagramm eines Frequenzvervielfachers 20 gemäß einer Ausführungsform gezeigt. Der Frequenzvervielfacher 20 wird zur Vervielfachung eines Taktsignals verwendet, das entweder außerhalb oder innerhalb der integrierten Schaltung entsteht. Die frequenzvervielfachte Abtastfrequenz ist ein Vielfaches der Eingangsfrequenz Fin und ist als Fvco dargestellt. Ein Frequenzvervielfacher kann unter Verwendung verschiedener Arten von Verstärkern und/oder PLL-Schaltungen eingesetzt werden. Zum Beispiel kann eine Frequenzvervielfachung unter Verwendung eines nichtlinearen Verstärkers, welcher Oberwellen in seinem Ausgangsstrom erzeugt, und einer abgestimmten Last, die bei einer der Oberwellen mitschwingt, durchgeführt werden. In alternativer Weise kann eine Frequenzvervielfachung unter Verwendung der nichtlinearen Kapazität einer Flächen(halbleiter)diode durchgeführt werden, um Energie aus dem Eingangskreis auszukoppeln, der auf die Grundfrequenz des Ausgangskreises abgestimmt ist, der auf die gewünschte Oberwelle abgestimmt ist. Die Verwendung von Verstärkern und einer Kopplung mittels nichtlinearer Kapazitäten stellen zwei Beispiele einer Frequenzvervielfachung dar, wobei ein drittes eine PLL-Schaltung mit einem Frequenzteiler in der Rückkopplungsschleife ist. Diese Beispiele liegen zusammen mit zahlreichen anderen innerhalb des allgemeinen Konzepts und Rahmens der Frequenzvervielfachung. Jeder der hier nachfolgend angeführten Frequenzvervielfacher oder Frequenzvervielfacherfaktoren kann unter Verwendung jeder der verschiedenen Arten von beschriebenen Frequenzvervielfachern verwirklicht werden.
Gemäß einer beispielhaften Ausführungsform enthält der Frequenzvervielfacher 20 eine PLL-Schaltung. Die PLL-Schaltung umfasst jede elektronische Schaltung, die einen Oszillator in Phase mit einem Eingangssignal nachführt. Die PLL-Schaltung steuert einem Träger- oder Synchronisiersignal nach, dessen Abtastfrequenz fs etwas mit der Zeit variiert. Die als PLL-Schaltung verwendete Vervielfacherschaltung 20 für die Grundfrequenz umfasst einen Frequenzteiler 19, einen Phasendetektorkreis (PD) 22, einen spannungsgeregelten Oszillatorkreis (VCO) 24 und einen weiteren Frequenzteilerkreis 26. Der Phasendetektor 22 erfasst kleine Phasen- und Frequenzdifferenzen zwischen dem eingehenden Grundbandsignal Sin und dem frequenzgeteilten Signal am Ausgang der Frequenzteilerschaltung 26 und steuert diesen nach. Ausgangsimpulse des Detektors 22 sind den Phasendifferenzen dieser eingehenden Signale proportional. Ein Tiefpassfilter, der z.B. einen Widerstand 28 und einen Kondensator 30 umfasst, entfernt Wechselstromkomponenten (AC). Der Ausgang des Tiefpassfilters ist als Gleichstromsignal (DC) in den Oszillator 24 gerichtet. Die Eingangsspannung zum Oszillator 24 wirkt zum Ändern der Ausgangsfrequenz des Oszillators 24 zu derjenigen des Trägersignals.
Die in 7 gezeigte PLL-Schaltung ist als Frequenzvervielfacher ausgelegt und wirkt durch Betreiben des Oszillators 24 bei dem N/M-fachen der Eingangsfrequenz Fin des eingehenden Taktsignals, das bei einer Frequenz Fin schaltet. Demgemäß liegt der Ausgang des Oszillators 24 bei einer höheren Frequenz als die des eingehenden Taktsignals Sin. In der allgemeinen Schleife wird der Ausgang dahingehend gesteuert, dass das Fehlersignal – d.h. die Phasendifferenz zwischen dem Ausgang des Frequenzteilers 26 und dem Abtastsignal – minimiert wird. Somit neigt die PLL-Schaltung dazu, das Fehlersignal auf eine Null-Phasendifferenz zu regeln. Sind die beiden Phasen gleich geworden, ist der Oszillator 24 mit einer Mehrfachfrequenz von Fin synchronisiert, und es wird jegliche Phasendifferenz zwischen den beiden Signalen ausgeregelt.
Die Frequenzteilerschaltung 26 umfasst jegliche elektronische Schaltung, die ein Ausgangssignal mit einer Frequenz erzeugt, welche die Frequenz ihres Eingangssignals geteilt durch eine ganze Zahl ist. Eine Frequenzteilung lässt sich auf zwei Weisen zweckmäßig erzielen: digitale Teilung oder Teilung durch subharmonisches Triggern. Beispielsweise stehen für die erstgenannte viele Schaltungen für ein Zählen von Pulsen zur Verfügung und ermöglichen dadurch eine digitale Teilung. Eine bistabile Schaltung oder ein Flip-Flop erzeugt einen Ausgangsimpuls für jeweils zwei Eingangsimpulse. Durch eine Kaskadenschaltung aufeinander folgender Flip-Flops lässt sich jeder erwünschte Teilungsgrad erzielen. Eine Teilung durch eine Potenz von zwei ist einfach erzielbar durch Überwachen des Ausgangs der entsprechenden Stufe der Kaskade. Jedoch wird eine Teilung durch andere Zahlen jenseits der Potenz von zwei benötigt und lässt sich mit einem Tor erzielen, um den entsprechenden Satz der Flip-Flop-Bedingungen zu ergeben. Die Frequenzteilerschaltung 26 verwendet hierbei jegliche Anzahl an Stufen und eine Torlogik, die erforderlich sind, um eine Frequenzteilung durch N zu erzeugen. Zum Beispiel ist ein Vierstufenzähler erforderlich, um einen Frequenzteiler mit N gleich 16, d.h. einen 2⁴-Zustand herzustellen.
Weiter enthalten im Frequenzvervielfacher 20 ist eine Taktsteuerung 25. Die Taktsteuerung 25 empfängt den frequenzvervielfachten DCLK-Wert und erzeugt entsprechende ACLK1-, ACLK2- und DSPCLK-Werte. Gemäß einem Beispiel kann Fin nach der M-Teilung gleich einer Nyquistabtastrate fs von 48 kHz sein und der Multiplikationsfaktor N gleich 1536 sein, wodurch Fvco gleich 1536 fs oder ungefähr 74 MHz wird. Bei dem DSPCLK sind ein oder mehrere 1536 fs-Taktpulse vor den abfallenden Kanten von ACLK1 und ACLK2 entfernt worden. Dies bedeutet, dass das digitale Rauschen aus dem DSP sich vor dem analogen Abtastereignis gelegt hat. Die PLL-Schaltung folgt der Grundbandabtastrate fs oder einem Mehrfachen von fs (z.B. 1536 fs), aus denen die analogen Taktgeber (ACLK1 und ACLK2) und DSP-(DSPCLK)-Taktgeber über die Taktsteuerung 25 erzeugt werden.
Der N-Teilungsfaktor des Frequenzteilers 26 oder die Kombination der Faktoren M und N ergeben einen Faktor, der von einer Potenz-von-zwei, multipliziert mit einer Primzahl, die gleich oder größer als drei ist, bestimmt wird. Somit kann N zum Beispiel 2⁹ × 3 = 512 × 3 oder 1536 sein. Wichtig ist, dass die Frequenz von Fvco (z.B. 1536 fs) eine Zahl ist, die durch eine Primzahl dividierbar ist, die gleich oder größer als drei ist. Generisch ist N gleich 2^A × B oder 2^A × C oder 2^A × D usw., wobei A = eine ganze Zahl, B = 3, C = 5, D = 7 usw. Die Progression von B zu C zu D ist die einer Primzahl, die mit drei beginnt und auf 5, 7 usw. steigt.
Die Taktsteuerung 25 umfasst einen Taktteiler und eine Logik zum Erzeugen der gewünschten Taktgeber. In 8, auf die Bezug genommen wird, sind verschiedene Teile der Taktsteuerung gezeigt. Insbesondere ist ein 4-Bit-Teiler (oder Zähler 30) gezeigt, der das vervielfachte Grundbandsignal Sin empfängt. Die Frequenz Fvco wird geteilt durch die Faktoren 2, 4, 8 und 16, um entsprechende Signale zu erzeugen, die von den Logikschaltkreisen 32, 34, 36 verwendet werden, um jeweilige Taktgeber für den DSP und den Modulator (d.h. den geschalteten Kondensatorkreis) zu erzeugen, die beide auf einem einzigen Substrat ausgebildet sind.
Der Schaltkreis 32 umfasst ein UND-Tor 38 mit drei Eingängen, dessen Ausgang einem Verzögerungseingang eines Flip-Flops 40 vom D-Typ zugeführt wird. Der nicht invertierte Ausgang des Flip-Flops 40 liegt dann als ein „Y"-Signal vor, das dann invertiert und an einen Eingang des UND-Tors 42 angelegt wird. Der Ausgang des UND-Tors 42 ist DSPCLK.
Der Schaltkreis 34 umfasst ein UND-Tor 44 mit zwei Eingängen, dessen Ausgang einem Verzögerungseingang eines Flip-Flops 46 vom D-Typ zugeführt wird. Der nicht invertierte Ausgang des Flip-Flops 46 wird dann an das UND-Tor 48 angelegt. Der Ausgang des UND-Tors 48 ist ACLK2.
ACLK1 wird ähnlich wie ACLK2 erzeugt, mit der Ausnahme, dass ACLK1 unter Verwendung des UND-Tors 50, des Flip-Flops 52 vom D-Typ und des UND-Tors 54 erzeugt wird, die wie im Schaltkreis 36 verbunden sind. Der Frequenzteilerkreis 30 teilt durch die zweite Potenz einer ganzen Zahl.
Die Logik 32, 34 und 36 umfasst jegliche und alle Funktionalitäten, die erforderlich sind, um mindestens einen Taktzyklus des DSPCLK in regelmäßigen Zählintervallen zu löschen. Das im Schaltkreis 32 gezeigte Signal X entsteht einmal alle acht Zyklen des CLK, und das Signal Y wird um einen Zyklus des CLK verzögert. Das Signal Y bestimmt danach die jeweiligen Taktpulse Z1 und Z2 einmal alle acht Zyklen des CLK. Jeder Taktzyklus Z2 tritt zwischen jeweiligen Paaren von Pulsen Z1 auf.
Der DSPCLK wird durch eine UND-Verknüpfung des Fvco mit dem Signal Y erzeugt. Das Signal Y ist gleich dem Signal X, mit der Ausnahme, dass es um eine Hälfte der VCO-Taktperiode verzögert ist. Das Signal X wird durch eine UND-Verknüpfung des Fvco/2, der invertierten Version von Fvco/4 und der invertierten Version von Fvco/8 erzeugt. Das Signal X steigt bei der ansteigenden Kante von Fvco kurz von der ansteigenden Kante des aus Fvco zu entfernenden Pulses an, um DSPCLK zu erzeugen. Da Fvco/2, Fvco/4, und Fvco/8 zu geringfügig verschiedenen Zeiten schalten können, kann X kurz nach den ansteigenden Kanten von Fvco kurzeitig eine Spannungsstörspitze aufweisen. Das Signal Y wird erzeugt, um diese Spannungstörspitzen vor der Verknüpfung mit Fvco zur Erzeugung von DSPCLK zu beseitigen. 9 zeigt ein Steuerdiagramm von Fvco, Fvco/2, Fvco/4, Fvco/8, Fvco/16, X, Y, Z1, Z2, ACLK1, ACLK2 und DSPCLK.
Die nicht überlappenden Taktgeber ACLK1 und ACLK2 werden durch eine UND-Verknüpfung von Fovr bzw. der invertierten Version von Fovr mit der invertierten Version der Signale Z1 bzw. Z2 erzeugt. Die Signale Z1 und Z2 werden zum Entfernen des letzten halben Fvco-Taktgeberzyklus aus der Hochwertzeit von Fovr und der invertierten Version von Fovr erzeugt, um ACLK1 bzw. ACLK2 zu erzeugen. Das Signal Z1 hat einen Hochwert bei einem halben Fvco-Taktgeberzyklus bevor Fovr abfällt und bei einem halben Fvco-Taktgeberzyklus nachdem Fovr abfällt. Das Signal Z2 hat einen Hochwert bei einem halben Fvco-Taktgeberzyklus bevor Fovr ansteigt und bei einem halben Fvco-Taktgeberzyklus nachdem Fovr abfällt. Das Signal Z2 hat einen Hochwert bei einem halben Fvco-Taktgeberzyklus bevor Fovr ansteigt und bei einem halben Fvco-Taktgeberzyklus nachdem Fovr ansteigt. Z1 und Z2 werden durch Verzögern der Signale Z1a und Z2a um einen halben Fvco-Taktgeberzyklus erzeugt. Z1a und Z2a werden durch eine UND-Verknüpfung von Y mit Fovr bzw. der invertierten Version von Fovr erzeugt.
10, auf die nun Bezug genommen wird, zeigt eine integrierte Schaltung 70, die sowohl analoge wie digitale Schaltkreise auf dem selben monolithischen Substrat darstellt. Die integrierte Schaltung 70 umfasst analoge Schaltkreise, die ein analoges (Audio-)Eingangssignal AIN aufnehmen. Die integrierte Schaltung 70 umfasst weiterhin einen digital betriebenen Prozessor, der digitale Darstellungen von AIN bearbeitet und aus diesen digitalen Darstellungen einen analogen Ausgang AOUT wiedergibt. Demgemäß umfasst die integrierte Schaltung 70 einen Mechanismus zum Abtasten und Quantisieren von AIN bei diskreten Zeitintervallen. Das abgetastete AIN-Signal wird dann in ein digitales Format umgewandelt, wodurch entstehende digitale Signale unter Verwendung ver schiedener DSP-Algorithmen verarbeitet werden. Danach können die verarbeiteten digitalen Signale wieder zurück als Audiosignale AOUT wiedergegeben werden. In der Zwischenzeit können die verarbeiteten digitalen Signale, falls erwünscht, als DOUT' ausgegeben werden.
Die integrierte Schaltung 70 umfasst jegliche Schaltung, die sowohl analoge (Abtast-/Quantisier-)Funktionen wie auch digitale (digitale Verarbeitungs- und Wiedergabe-)Funktionen aufweist, die auf einem einzigen monolithischen Substrat verwendet werden. Die integrierte Schaltung 70 umfasst einen Analog-zu-Digital-Schaltkreis (A/D) 74, welcher AIN aufnimmt. Der A/D-Schaltkreis 74 tastet AIN ab und quantisiert die Größe des abgetasteten Signals während jedes Abtastintervalls. Der A/D-Schaltkreis 74 kann einen analogen Tiefpassfilter umfassen, der möglicherweise nach der Abtastfunktion als Integrator verwendet wird. Der Ausgang des A/D-Schaltkreises 74 ist als ein Bitstrom digitaler Signale dargestellt, der als DOUT gezeigt ist. Der A/D-Schaltkreis 74 tastet ab und quantisiert gemäß einem analogen Taktgebersignal ACLK. Wenn die ACLK-Frequenz hoch ist, kann ein der gut bekannten Delta-Sigma-Modulation zuzuschreibendes Überabtasten stattfinden. Eine Delta-Sigma-Modulation erzeugt ein DOUT-Signal mit einem Bitstrom der Logik 1s relativ zur Logik 0s, was eine AIN-Spannungsgröße anzeigt. Der A/D-Schaltkreis 74 umfasst jedoch einen verallgemeinerten Modulator und nicht nur einen überabgetasteten Modulator. Der A/D-Schaltkreis 74 umfasst jeglichen Schaltkreis, der bei einer durch die analogen Taktsignale ACLK1 und ACLK2 festgelegten Rate abtastet und quantisiert.
Der D/A-Schaltkreis 76 wird durch ACLK1/ACLK2 getaktet, wogegen DSP 78 durch ein digitales Taktsignal DSPCLK getaktet werden kann. Das digitale Taktsignal kann in Abhängigkeit von der gewählten Frequenz mehrere verschiedene Frequenzen annehmen. Die gewählte digitale Taktsignalfrequenz ist jedoch höher als die des analogen Taktsignals ACLK1/ACLK2 aus den Gründen und mit den Vorteilen, die vorstehend angegeben sind. Der D/A-Schaltkreis 76 kann ein Umsetzer überabtastender Art sein, in dem ein analoger Teil des D/A-Schaltkreises im Grunde als ein Bezugsspannungsselektor, gefolgt von einer Tiefpassfilterung wirkt. Es wird entweder eine positive oder eine negative Bezugsspannung (entweder +VREF oder –VREF) vorn D/A-Schaltkreis 76 entsprechend seines Empfangs eines hohen Logikpegels bzw. eines niedrigen Logikpegels gewählt.
Der DSP 78 umfasst jegliche Einheit, welche digitale Signale mit Multiplikations-, Additions- und/oder Verzögerungsoperationen verarbeitet. Diese Grundoperationen erlauben dem DSP 78 eine Durchführung komplexer digitaler Filterung, digitaler Skalierung, Dezimierung und/oder Interpolation. Der DSP 78 umfasst Eingabe- und Ausgabeeinrichtungen, eine arithmetische Logikeinheit, eine Steuereinheit, Speicher und sich dazwischen erstreckende Verbindungsbusse. Als Folge digitaler Bearbeitung wird DOUT zu einem als DOUT' bezeichneten Bitstrom umgesetzt. Die in 10 gezeigte integrierte Schaltung 70 umfasst damit A/D-Digitalaufzeichnungseinrichtungen, D/A-Digitalwiedergabeeinrichtungen und DSP-Digitalverarbeitungseinrichtungen, alle auf einem einzigen monolithischen Substrat. Das digitale Taktsignal ist nicht nur auf eine von vielen festen Frequenzen anwenderprogrammierbar, sondern es wird auch die gewählte Frequenz bei einem höheren Frequenzwert gehalten als die des analogen Taktsignals.

Claims

Integrierte Schaltung (70), mit – einem Analogschaltkreis (74), welcher ein ankommendes Analogsignal abtastet, – einem Digitalschaltkreis (78), – einer Taktunterdrückungsschaltung (25), welche zum Empfangen eines Taktsignals und zum Erzeugen eines analogen Taktsignals (ACLK1, ACLK2) und eines digitalen Taktsignals (DSPCLK) gekoppelt ist, die mit dem Analogschaltkreis bzw. dem Digitalschaltkreis wirkend gekoppelt sind dadurch gekennzeichnet, dass die Taktunterdrückungsschaltung zum Löschen mindestens eines Pulses des digitalen Taktsignals nur während eines Endabschnitts jedes Abtastintervalls ausgelegt ist.
Integrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass jeder Übergang des analogen Taktsignals unmittelbar nach und während der Zeit stattfindet, in welcher mindestens ein Puls des digitalen Taktsignals gelöscht wird.
Integrierte Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass ein Frequenzvervielfacher- und Frequenzteilerschaltkreis (20) zum Modifizieren der Frequenz eines Taktsignals und zum Weiterleiten des frequenzmodifizierten Taktsignals an die Taktunterdrückungsschaltung ausgelegt ist.
Integrierte Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Analogschaltkreis einen geschalteten Kondensatorkreis umfasst.
Verfahren zum Verringern eines Rauschens, welches von digitalen Schaltkreisen auf analoge Schaltkreise bei gemeinsamer Nutzung eines monolithischen Halbleitersubstrats übertragen wird, umfassend: – das Erzeugen eines digitalen Taktsignals (DSPCLK) mit einer Taktunterdrückungsschaltung (25), zum Takten eines Digitalschaltkreises (78), – das Erzeugen eines analogen Taktsignals (ACLK1, ACLK2) mit der Taktunterdrückungsschaltung (25), zum Takten eines Analogschaltkreises (74), wobei der Analogschaltkreis ein Abtasten an einem ankommenden Analogsignal durchführt, dadurch gekennzeichnet, dass – die Taktunterdrückungsschaltung dazu ausgelegt wird, mindestens einen Puls des digitalen Taktsignals nur während eines Endabschnitts jedes Abtastintervalls zu löschen.
Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass während jedem Zyklus des analogen Taktsignals ein Eingangssignal mit einem Diskretzeit-Abtastschaltkreis abgetastet wird, und während einer Zeitdauer unmittelbar vor und während einer Beendigung eines Abtastens des Eingangssignals mindestens ein Taktpuls von dem digitalen Taktsignal beseitigt wird.
Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass der Abtastschritt ein Speichern des analogen Eingangssignals während diskreter Zeitintervalle umfasst, die jedem Zyklus des analogen Taktsignals entsprechen.
Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass der Speicherschritt ein Weiterleiten des analogen Eingangssignals auf einen Anschluss eines Kondensators umfasst, wobei der Gegenanschluss des Kondensators mit einer Erdleitung verbunden ist.
Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die Erdleitung sich entlang des monolithischen Halbleitersubstrats erstreckt, das von den digitalen and analogen Schaltkreisen gemeinsam genutzt wird.
Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass das Abtasten bei einer Frequenz stattfindet, die gleich 2^A (wobei A eine ganze Zahl ist) mal eine Nyquist-Abtastrate ist, wobei das Produkt davon weiterhin mit einer oder durch eine Primzahl multipliziert bzw. dividiert wird, die größer als zwei ist.