DE4214611A1 - Schaltungsanordnung zum verarbeiten digitaler signale - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Verarbeiten digitaler Signale mit Hilfe wenigstens einer Zähler- und/oder Frequenzteilerschaltung zur Kombination mit Signalverarbeitungsanordnungen zum Verarbeiten analoger Signale.

Moderne Signalverarbeitungsanordnungen zum Verarbeiten analoger Signale werden nicht selten durch digitale Signale gesteuert. Zu diesem Zweck werden sie mit Schaltungsanordnungen zum Verarbeiten dieser digitalen Signale kombiniert, z. B. in integrierten Schaltkreisen. Dadurch lassen sich sehr kompakte und leistungsfähige Baugruppen erstellen.

Bei derartigen, digitale und analoge Signalverarbeitung kombinierenden Baugruppen tritt jedoch die Schwierigkeit auf, daß aus den diskontinuierlichen, digitalen Signalen resultierende Störungen in die Signalpfade analoger Signale einstreuen können. Derartige Störungen werden insbesondere durch Umschaltvorgänge in Zähler- oder Frequenzteilerschaltungen mit Flipflops verursacht. Treten diese Störungen bei Frequenzen auf, die innerhalb der Bandbreite der zu verarbeitenden, analogen Signale liegen, ist eine entsprechende Filterung der Signale nicht möglich. Da Zähler- bzw. Frequenzteilerschaltungen im Betrieb Signale sehr unterschiedlicher Frequenzen abgeben, ist die beschriebene Schwierigkeit weit verbreitet. Sie wirkt sich beispielsweise in der Videosignalverarbeitung sehr stark störend aus, da hier schon geringe Störungen der zu verarbeitenden, analogen Videosignale den Bildein­ druck nachhaltig beeinträchtigen können.

Die Erfindung hat die Aufgabe, eine Schaltungsanordnung der eingangs genannten Art derart auszubilden, daß die von den darin enthaltenen Zähler- bzw. Frequenzteilerschal­ tungen ausgehenden Störungen der analogen Signale zumin­ dest auf ein nicht mehr störendes Maß reduziert, vorzugs­ weise aber vollständig vermieden werden.

Diese Aufgabe wird bei einer derartigen Schaltungsanord­ nung dadurch gelöst, daß die Zähler- und/oder Frequenz­ teilerschaltungen mit nach Art eines Schieberegisters in Kettenschaltung angeordneten, gemeinsam getakteten Flipflops ausgebildet sind.

Die erfindungsgemäß eingesetzten, auch als Ringschiebe­ register bezeichneten Zähler- und/oder Frequenzteiler­ schaltungen weisen gegenüber herkömmlichen Frequenzteilern den Vorteil auf, daß in ihnen beim Takten in jeder Takt­ periode eine konstante Anzahl bzw. zusätzlich eine sehr geringe Anzahl von Flipflops umgeschaltet wird. In diesem Zusammenhang sei verwiesen auf die EP-OS 0 471 390, Fig. 2 mit zugehöriger Beschreibung. Die in dieser Druckschrift aufgeführten, in Serie geschalteten Flipflops werden mit unterschiedlichen Frequenzen betrieben, wobei sich von Flipflop zu Flipflop die Frequenz jeweils halbiert. Dadurch treten an bestimmten Schaltflanken des dem dortigen Frequenzteiler über einen Anschluß IN zugeführten Signals mehr oder weniger stark gehäuft Schaltflanken der mit N1 bis N4 bezeichneten Ausgangssignale der Flipflops auf. Diese Häufung der Schaltflanken führt zu den Störun­ gen, die erfindungsgemäß vermieden werden.

Besonders deutlich werden die Vorteile der erfindungs­ gemäßen Schaltungsanordnung in dem Fall, daß wenigstens eine der Zähler- und/oder Frequenzteilerschaltungen mit wenigstens einer der Schaltungsanordnungen zum Verarbeiten analoger Signale in integrierter Bauform zusammengefaßt ist.

Dies zeigt sich bevorzugt dann, wenn die Zähler- und/oder Frequenzteilerschaltungen mit Flipflops in C-MOS-Technik aufgebaut sind. Beim Umschalten derartiger Flipflops treten zu den Zeitpunkten der Schaltflanken Stromspitzen durch Umladeströme auf, die sich bei dem erwähnten Frequenzteiler nach dem Stand der Technik additiv über­ lagern und dadurch insbesondere bei umfangreichen Frequenzteilern beträchtliche Amplituden annehmen können. Diese Stromspitzen führen durch Spannungsabfälle auf den Zuleitungen zu Störspannungen, die z. B. über Stromversorgungsleitungen auch auf die zur analogen Signalverarbeitung eingerichteten Schaltungsteile über­ tragen werden. Dies ist insbesondere nachteilig bei auf einem Halbleiterkörper integrierten Schaltkreisen, in denen die Störungen im Substratmaterial übertragen und in den gesamten Schaltkreis eingestreut werden. Dieser Fehler tritt bei der erfindungsgemäßen Schaltungsanordnung nicht mehr auf, da die Störungen von vornherein vermieden oder unmerklich klein gehalten werden.

Zur Bildung einer möglichst universellen Ringschiebe­ registeranordnung für die Zähler- und/oder Frequenzteiler­ schaltungen der gemäß der Erfindung eingesetzten Art wird vorteilhaft wenigstens ein Ausgangssignal eines der Flipflops aus einer ausgewählten Anzahl der Flipflops der Kettenschaltung einem Eingang eines ersten Flipflops der Kettenschaltung zugeführt. Dies kann bevorzugt über eine Logikschaltung geschehen, in der die Ausgangssignale der ausgewählten Anzahl der Flipflops zur Beeinflussung eines Eingangssignals für das erste Flipflop der Kettenschaltung miteinander verknüpft werden. Durch diese Logikschaltung wird zusätzlich zu der mit Hilfe der Rückführung wenigstens eines der Ausgangssignale zum Anfang der Kettenschaltung bewirkten Rückkopplung eine fehlerfreie Funktion der Zähler- und/oder Frequenzteilerschaltungen gewährleistet. Dies ist insbesondere bei der Inbetrieb­ nahme zum Erreichen eines definierten Betriebszustands vorteilhaft. Durch eine solche Logikschaltung ist es möglich, Flipflops ohne eine Rücksetzfunktion einzusetzen, wodurch der Schaltungsaufwand für die Flipflops wesentlich vereinfacht werden kann. Dies ist insbesondere deshalb von Bedeutung, weil für die erfindungsgemäß eingesetzten Zähler- und/oder Frequenzteilerschaltungen, insbesondere Ringschieberegisteranordnungen, in der Regel eine gegen­ über herkömmlichen Zähler- und/oder Frequenzteiler­ schaltungen erhöhte Anzahl von Flipflops für die Verwirk­ lichung eines vorgegebenen Teilerverhältnisses erforder­ lich sein kann. Darüber hinaus ist die Logikschaltung gegenüber einer einfachen Rücksetzfunktion eines Flipflops in der Lage, auch zu beliebigen Zeitpunkten während des Betriebes auftretende Störungen in den Schaltzuständen der Flipflops umgehend und zuverlässig zu beheben.

Eine besonders rasche und präzise Erfassung von Unregel­ mäßigkeiten der Betriebszustände der Flipflops läßt sich dadurch erzielen, daß sämtliche Ausgänge sämtlicher Flipflops einer Zähler- und/oder Frequenzteilerschaltung durch eine Logikschaltung überwacht werden. Dies führt jedoch zu einem noch relativ hohen Schaltungsaufwand, der dadurch reduziert werden kann, daß die ausgewählte Anzahl der Flipflops größer oder gleich dem um 1 erhöhten, auf eine ganze Zahl abgerundeten dualen Logarithmus der um 1 verminderten Gesamtzahl der Flipflops ist und die Aus­ gangssignale der ausgewählten Anzahl der Flipflops nach Maßgabe einer NICHT-ODER-Funktion oder gemäß einer Äquivalenzfunktion, deren Resultat über eine Antivalenz­ funktion mit dem Ausgangssignal des ersten Flipflops kombiniert ist, verknüpft werden.

Bei einer derartigen Ausgestaltung der Logikschaltung braucht gezielt nur ein Teil der Gesamtanzahl der Flipflops der Kettenschaltung überwacht zu werden. Die dadurch bedingte, geringfügige Erhöhung der Zeitdauer für das Korrigieren einer Störung der Schaltzustände der Flipflops wird durch den verringerten Schaltungsaufwand wettgemacht.

Bei der Ausführung der Logikschaltung wird bezüglich der die Zähler- und/oder Frequenzteilerschaltungen bildenden Ringschieberegisteranordnungen unterschieden zwischen einer invertierenden Rückkopplung, bei der vom Prinzip her das Ausgangssignal des letzten Flipflops der Ketten­ schaltung in invertierter Form dem Eingang des ersten Flipflops der Kettenschaltung zugeführt wird, und einer entsprechenden nicht invertierenden Rückkopplung. Diese Rückkopplungen sind in die beschriebenen Ausgestaltungen der Logikschaltung eingebunden, d. h. durch diese bereits verwirklicht. Insgesamt ergibt sich dadurch eine sehr funktionssichere, störarme und kompakte Schaltungsan­ ordnung.

Wenn auch die ausgewählte Anzahl der Flipflops bevorzugt kleiner ist als deren Gesamtanzahl in der Kettenschaltung, enthält sie doch vorteilhaft deren erstes und letztes Flipflop. Die Auswertung der Ausgangssignale des ersten und des letzten Flipflops der Kettenschaltung enthält insbesondere auch die Rückkopplung der Kettenschaltung zu einem Ringschieberegister sowie eine unmittelbare Beein­ flussung des Eingangssignals des ersten Flipflops der Kettenschaltung durch das Ausgangssignal dieses Flipflops.

Die in den erfindungsgemäß eingesetzten Zähler- und/oder Frequenzteilerschaltungen verwendeten Flipflops sind bevorzugt als D-Flipflops ausgebildet, wodurch eine besonders einfache Bauform erzielt wird. In einer Abwand­ lung der Erfindung können auch Flipflops anderer Bauart, z. B. solche mit Freigabesignaleingang ("Clock-Enable") verwendet werden.

Nach einer besonders vorteilhaften Weiterbildung der Erfindung ist die ausgewählte Anzahl bezüglich der Gesamt­ anzahl der Flipflops sowie die Anordnung der zur ausge­ wählten Anzahl gehörenden Flipflops in der Kettenschaltung gemäß der im Anschluß an diese Beschreibung abgedruckten TABELLE bestimmt. Darin ist mit FF die Gesamtanzahl der Flipflops einer Zähler- und/oder Frequenzteilerschaltung und mit n die ausgewählte Anzahl der Flipflops dieser Schaltung bezeichnet. In den mit den Zahlen 1 bis 17 bezeichneten Spalten der beispielhaft nur bis zu einer Gesamtanzahl von 17 Flipflops geführten TABELLE sind die einzelnen Flipflops der Kettenschaltung durchnumeriert. Jede Zeile der TABELLE symbolisiert eine Ausgestaltungs­ möglichkeit für eine Zähler- und/oder Frequenzteiler­ schaltung, wobei die Flipflops, deren Ausgangssignale in der Logikschaltung miteinander verknüpft werden, in der jeweiligen Zeile durch ein Kreuz gekennzeichnet sind, wohingegen die nicht zur ausgewählten Anzahl gehörenden Flipflops mit einem Strich markiert sind. Die Logik­ schaltung verknüpft dabei die Ausgangssignale der ausge­ wählten Anzahl der Flipflops nach stets derselben vor­ stehend angegebenen Vorschrift.

Die in der mit OP bezeichneten Spalte der TABELLE durch einen Stern hervorgehobenen Zeilen der TABELLE bestimmen dabei besonders günstige Kombinationen für die ausgewählte Anzahl der Flipflops, bei der mit ansonsten identischem Schaltungsaufwand ein besonders schnelles Einlaufen der Zähler- und/oder Frequenzteilerschaltung aus einem belie­ bigen Anfangszustand in die erwünschte Betriebsweise erreicht wird.

Für die Verwirklichung größerer Frequenzteilerverhältnisse oder Zählbereiche der erfindungsgemäß eingesetzten Zähler- und/oder Frequenzteilerschaltungen sind dafür Flipflops in entsprechend größerer Anzahl vorzusehen. Zur Begrenzung des Schaltungsaufwandes ist es vorteilhaft, daß wenigstens zwei Zähler- und/oder Frequenzteilerschaltungen mitein­ ander in Kaskade angeordnet sind, in der aus einem Aus­ gangssignal einer vorhergehenden Zähler- und/oder Frequenzteilerschaltung ein Taktsignal für eine nach­ folgende Zähler- und/oder Frequenzteilerschaltung abge­ leitet wird. Ein durch eine derart aufgebaute Frequenz­ teilerschaltung erzielbares Teilerverhältnis bestimmt sich aus dem Produkt der Teilerverhältnisse der kaskadierten, einzelnen Frequenzteilerschaltungen; entsprechend multi­ plizieren sich die Zählbereiche einer Zählerschaltung entsprechenden Aufbaues.

Vergleichbare Vorteile werden auch dadurch erzielt, daß wenigstens zwei Zähler- und/oder Frequenzteilerschaltungen bzw. Kaskaden dieser Schaltungen ein gemeinsames Takt­ signal zugeleitet wird und daß aus ihren Ausgangssignalen über eine UND-Verknüpfung ein resultierendes Ausgangs­ signal gewonnen wird. Auch bei einer derartigen Anordnung multiplizieren sich die Teilerverhältnisse bzw. Zählbe­ reiche nach Art eines kleinsten, gemeinsamen Vielfachen zu einem Gesamt-Zählbereich bzw. Teilerverhältnis.

Wahlweise können nach dem Prinzip der Erreichung des kleinsten, gemeinsamen Vielfachen zusammengeschaltete Zähler- und/oder Frequenzteilerschaltungen in Kaskade angeordnet werden, wobei auch Kaskaden von Zähler- und/oder Frequenzteilerschaltungen nach dem Prinzip des kleinsten, gemeinsamen Vielfachen zusammenschaltbar sind. Insgesamt ergibt sich eine umfangreiche Variationsmöglich­ keit, die unterschiedlichsten Teilerverhältnisse zu erzeugen.

Schaltungsanordnungen gemäß der Erfindung sind vorteilhaft verwendbar in Anordnungen mit phasenverriegelten Schleifen für eine störungsarme Frequenzteilung. Ein bevorzugtes Einsatzgebiet sind Anordnungen zur Videosignalver­ arbeitung, da dort besonders hohe Anforderungen an die Störbefreiung der zu verarbeitenden, analogen Signale gestellt werden.

Ausführungsbeispiele der erfindungsgemäßen Schaltungs­ anordnung und für Zähler- und/oder Frequenzteilerschal­ tungen zum erfindungsgemäßen Einsatz sind in den Figuren dargestellt und werden im nachfolgenden näher beschrieben.

Es zeigen

Fig. 1 symbolisch eine Schaltungsanordnung zum Verarbeiten digitaler Signale mit Hilfe wenigstens einer Zähler- und/oder Frequenzteilerschaltung sowie zum Verarbeiten analoger Signale,

Fig. 2 ein Ausführungsbeispiel für eine Zähler- und/oder Frequenzteilerschaltung zum Einsatz gemäß der Erfindung,

Fig. 3 zeitliche Verläufe von Signalen in der Schaltungs­ anordnung nach Fig. 2 in einer ersten Betriebsart und

Fig. 4 dieselben in einer zweiten Betriebsart,

Fig. 5 zum Vergleich entsprechende Signale einer Frequenz­ teilerschaltung nach dem Stand der Technik,

Fig. 6 ein erstes Ausführungsbeispiel einer erfindungs­ gemäß eingesetzten Frequenzteilerschaltung und

Fig. 7 Signalverläufe der Schaltung gemäß Fig. 6,

Fig. 8 ein zweites Ausführungsbeispiel einer erfindungs­ gemäß eingesetzten Frequenzteilerschaltung und

Fig. 9 die zu Fig. 8 gehörenden Signalverläufe,

Fig. 10 ein drittes Ausführungsbeispiel einer erfindungs­ gemäß eingesetzten Frequenzteilerschaltung und

Fig. 11 die zugehörigen Signalverläufe,

Fig. 12 ein viertes Ausführungsbeispiel einer erfindungs­ gemäß eingesetzten Frequenzteilerschaltung und

Fig. 13 die zugehörigen Signalverläufe,

Fig. 14 bis 19 weitere Beispiele für erfindungsgemäß ein­ gesetzte Frequenzteilerschaltungen,

Fig. 20, 21 Blockschaltbilder von Ausführungsbeispielen für Logikschaltungen für erfindungsgemäß eingesetzte Frequenzteilerschaltungen,

Fig. 22 ein Detailschaltbild einer derartigen Logik­ schaltung und

Fig. 23 Signalverläufe aus der Schaltung nach Fig. 22,

Fig. 24 zwei in Kaskade angeordnete Frequenzteiler­ schaltungen und

Fig. 25 drei nach dem Prinzip des kleinsten, gemeinsamen Vielfachen verknüpfte Frequenzteilerschaltungen.

Fig. 1 zeigt symbolisch als Anwendungsbeispiel der Erfindung eine Baugruppe, vorzugsweise einen integrierten Schaltkreis 1, der einen ersten Teil 2 zum Verarbeiten digitaler Signale und einen zweiten Teil 3 mit Signal­ verarbeitungsanordnungen zum Verarbeiten analoger Signale umfaßt. Im zweiten Teil 3 sind diese Signalverarbeitungs­ anordnungen als schematische Transistorverstärkerschaltung angedeutet. Dem zweiten Teil 3 des integrierten Schalt­ kreises 1 werden über Ein- bzw. Ausgänge 4 bzw. 5 analoge Signale zugeführt bzw. entnommen. Der erste Teil 2 des integrierten Schaltkreises 1 zum Verarbeiten digitaler Signale umfaßt wenigstens eine Zähler- und/oder Frequenz­ teilerschaltung, in Fig. 1 symbolisch angedeutet und mit dem Bezugszeichen 6 gekennzeichnet. Dem ersten Teil 2 des integrierten Schaltkreises 1 werden digitale Eingangs­ signale über Eingänge 7 zugeführt und digitale Ausgangs­ signale an Ausgängen 8 entnommen.

Durch die digitale Signalverarbeitung im ersten Teil 2 des integrierten Schaltkreises 1 entstehen impulsförmige Störungen, insbesondere bedingt durch Umschaltvorgänge wie diejenigen in den Zähler- und/oder Frequenzteilerschal­ tungen 6. Diese Störungen sind durch zwei Pfeile 9, 10 symbolisiert und streuen vom ersten Teil 2 in den zweiten Teil 3 des integrierten Schaltkreises 1 ein.

Fig. 2 zeigt schematisch den Aufbau einer Zähler- und/oder Frequenzteilerschaltung, die erfindungsgemäß in einer Schaltungsanordnung gemäß Fig. 1 eingesetzt wird, um durch Umschaltvorgänge entstehende, impulsförmige Störungen zu vermeiden. In der in Fig. 2 dargestellten Frequenzteiler­ schaltung sind als Beispiel sechs D-Flipflops 11 bis 16 nach Art eines Schieberegisters in Kettenschaltung ange­ ordnet, bei der jeweils der Ausgang Q1 bis Q5 eines voraufgehenden Flipflops 11 bis 15 der Kettenschaltung mit einem Eingang D2 bis D6 eines nachfolgenden Flipflops 12 bis 16 verbunden ist. Allen D-Flipflops 11 bis 16 wird über ihre Takteingänge T ein gemeinsames Taktsignal CL zugeführt.

Die so gebildete Kettenschaltung der Flipflops 11 bis 16 weist eine Funktion nach Art eines Schieberegisters derart auf, daß bei einer bestimmten Schaltflanke des Takt­ signals CL ein einem Ausgang eines Flipflops anstehendes Ausgangssignal über den mit diesem Ausgang verbundenen Eingang des nachfolgenden Flipflops in dieses übernommen wird. In den vorliegenden Ausführungsbeispielen ist das Taktsignal CL als Rechtecksignal ausgebildet, wie beispielsweise in Fig. 3a) dargestellt. Jede ansteigende Flanke dieses Rechtecksignals dient als Schaltflanke des Taktsignals.

Eine Frequenzteilerschaltung wie im vorliegenden Beispiel wird durch Rückkopplung des Ausgangs Q6 des letzten Flipflops 16 der Kettenschaltung auf den Eingang D1 des ersten Flipflops 11 erhalten. Diese mit dem Bezugs­ zeichen 17 gekennzeichnete Rückkopplung kann invertierend oder nicht invertierend ausgeführt sein, was bedeutet, daß das Ausgangssignal vom Ausgang Q6 in invertierter Form (invertierende Rückkopplung) bzw. in nicht invertierter, d. h. unveränderter Form (nicht-invertierende Rückkopplung) an den Eingang D1 übertragen wird.

Zur Betriebsweise mit invertierender Rückkopplung zeigt die Fig. 3 schematisch ein Zeitdiagramm der Signale in der Schaltungsanordnung nach Fig. 2. Die Ausgangssignale Q1 bis Q6 sind in Fig. 3b) bis g) wiedergegeben. Bei inver­ tierender Rückkopplung werden den Flipflops 11 bis 16 abwechselnd nur Signale eines logischen Pegels zugeführt, bis am Ausgang Q6 des letzten Flipflops 16 der Ketten­ schaltung dieser Signalpegel auftritt. Bei der nächsten Schaltflanke des Taktsignals CL wird dann der Signalpegel vom Ausgang Q6 invertiert in das erste Flipflop 11 über­ nommen, woraufhin nach und nach sämtliche Flipflops diesen invertierten Signalpegel annehmen, bis dieser wiederum am Ausgang Q6 ansteht. Am Ausgang Q6, aber auch an jedem der übrigen Ausgänge Q1 bis Q5, kann dann ein frequenzge­ teiltes Rechtecksignal abgegriffen werden, dessen Frequenz dem Quotienten aus der Frequenz des Taktsignals und dem Teilerverhältnis entspricht. Dieses Teilerverhältnis ist bei invertierender Rückkopplung gleich dem Doppelten der Anzahl der Flipflops 11 bis 16. Das frequenzgeteilte Signal weist ein Tastverhältnis von 50% auf.

Wie aus den Zeitdiagrammen von Fig. 3 erkennbar ist, wechselt zu jedem der Zeitpunkte t0, t1 usw. der Schalt­ zustand nur eines der Flipflops 11 bis 16. Damit tritt zu jedem dieser Zeitpunkte eine Störung nur durch je einen einzigen Umschaltvorgang eines einzigen Flipflops auf. Diese Störungen weisen damit einerseits eine geringe Amplitude auf, andererseits erscheinen sie zu jeder Schaltflanke des Taktsignals CL in gleicher Form. Sie bilden daher ein Störsignal, dessen Frequenz der Takt­ frequenz entspricht. Da diese in der Regel wesentlich höher gewählt ist als die höchste Frequenz der von der Schaltungsanordnung 1 zu verarbeitenden analogen Signale, also außerhalb der Nutzbandbreite liegt, lassen sich die so erzeugten Störungen sehr leicht ausfiltern und damit für die weitere Signalverarbeitung unschädlich machen.

In Fig. 4 sind Zeitverläufe für eine Betriebsweise der Schaltungsanordnung nach Fig. 2 mit nicht-invertierender Rückkopplung wiedergegeben. Dabei zeigt die Teilfigur a) wiederum das Taktsignal CL, in den Teilfiguren b) bis g) sind die Ausgangssignale Q1 bis Q6 der Flipflops 11 bis 16 dargestellt. Bei der nicht-invertierenden Rückkopplung wandert ein Impuls durch die Kettenschaltung, der im gezeigten Beispiel eine Länge von einer Periodendauer des Taktsignals CL aufweist und nach Erreichen des Ausgangs Q6 unverändert wieder dem Eingang D1 zugeleitet wird. Das Tastverhältnis des frequenzgeteilten Signals, welches wiederum an einem beliebigen der Ausgänge Q1 bis Q6 abge­ griffen werden kann, beträgt dann 100% geteilt durch das Teilerverhältnis. Dieses wiederum ist gleich der Anzahl der Flipflops 11 bis 16 der Kettenschaltung.

Aus den Kurvenverläufen der Fig. 4 ist zu erkennen, daß bei dem dort dargestellten Beispiel für die Betriebsweise mit nicht-invertierender Rückkopplung zu jedem Zeitpunkt einer Schaltflanke t0, t1 usw. des Taktsignals CL zwei Umschaltvorgänge auftreten, und zwar in jeweils zwei auf­ einanderfolgenden Flipflops der Kettenschaltung. Dabei wird jeweils ein Flipflop von einem niedrigen logischen Pegel auf einen hohen logischen Pegel umgeschaltet und das zweite Flipflop umgekehrt geschaltet. Es zeigt sich, daß sich diese Schaltvorgänge mit komplementärem Wechsel der Schaltzustände der Flipflops wenigstens teilweise gegen­ seitig kompensieren, so daß trotz der doppelten Anzahl von Schaltvorgängen gegenüber dem Betriebsbeispiel der Fig. 3 eine weitere Verringerung der Amplitude der Störungen verzeichnet wird, wobei deren Frequenz wieder der Takt­ frequenz entspricht.

Im Vergleich dazu zeigt Fig. 5 Signalverläufe bei einer Zähler- bzw. Frequenzteilerschaltung, wie sie gemäß dem Stand der Technik verwendet wird. In Fig. 5a) ist das in seiner Frequenz zu teilende Taktsignal IN dargestellt, welches in den einzelnen Stufen der Zähler- bzw. Frequenz­ teilerschaltung um jeweils den Faktor 2 in der Frequenz geteilt wird, so daß nacheinander die in Fig. 5b) bis e) wiedergegebenen Signale N1 bis N3 und schließlich das Ausgangssignal OUT entstehen. In dieser Schaltungsanord­ nung treten die Umschaltvorgänge der Flipflops sehr ungleichmäßig verteilt auf. So werden zum Zeitpunkt t0 alle Stufen umgeschaltet, entsprechend treten in den Kurvenverläufen von Fig. 5b) bis e) Signalsprünge auf. Zum Zeitpunkt t1, der nächsten Schaltflanke des Signals IN, schaltet nur die das Signal N1 abgebende Stufe. Zum Zeit­ punkt t2 treten entsprechend zwei Umschaltvorgänge auf, zum Zeitpunkt t3 einer, zum Zeitpunkt t4 drei Umschaltvor­ gänge usw . . Eine Häufung der Umschaltvorgänge erkennt man zu den Zeitpunkten t8 und t16. Entsprechend weist die additive Überlagerung der durch diese Schaltung erzeugten Störsignale Komponenten bei unterschiedlichen, vor allem auch bei niedrigen Frequenzen auf. Diese verursachen die eingangs beschriebenen Störungen, die durch die Erfindung behoben werden.

Die erfindungsgemäß eingesetzten Zähler- und/oder Frequenzteilerschaltungen benötigen zwar eine höhere Anzahl von Flipflops als diejenigen der in Fig. 5 beschriebenen, herkömmlichen Bauart, bei der die Anzahl der benötigten Flipflops dem Zweierlogarithmus des Teilerverhältnisses bzw. des Zählbereichs entspricht. Trotzdem ergibt sich für nicht zu große Teilerverhältnisse ein geringer Schaltungsaufwand, da die verwendeten Flipflops sehr einfach gestaltet werden können. Bei einer Integration auf einer auf einem Halbleiterkörper lassen sich sehr regelmäßige und problemlos aneinanderreihbare Leiterbahnstrukturen verwirklichen. Dies gilt auch im Hinblick auf noch zu beschreibende Logikschaltungen, in denen die Ausgangssignale der Flipflops bzw. einer ausge­ wählten Anzahl n der Flipflops zur Beeinflussung des Ein­ gangssignals für das erste Flipflop der Kettenschaltung miteinander verknüpft werden, um für alle Flipflops aus einem beliebigen Betriebszustand heraus exakt und fehler­ frei die gewünschte Betriebsweise zu erhalten. In der Praxis hat sich gezeigt, daß für Teilerverhältnisse von etwa 16 bis 20 bei Frequenzteilerschaltungen mit inver­ tierender Rückkopplung und bei Teilerverhältnissen von etwa 8 bis 10 bei Frequenzteilerschaltungen mit nicht­ invertierender Rückkopplung der Schaltungsaufwand und der Flächenbedarf auf einem Halbleiterkörper nicht höher ist als für die genannten, herkömmlichen Schaltungsanord­ nungen. Hinzu kommt als Vorteil aber die extrem störungs­ arme Betriebsweise sowie die erwähnte, einfache Gestaltung.

Einige Beispiele für Frequenzteilerschaltungen der erfindungsgemäßen Art, die mit einer Logikschaltung ausge­ rüstet sind, durch die unerlaubte Schaltzustände der Flipflops im Betrieb korrigiert und ein sicherer Anlauf bei Inbetriebnahme gewährleistet werden, finden sich in den Fig. 6, 8, 10, 12 sowie 14 bis 19. In Fig. 6 ist eine Frequenzteilerschaltung mit zwei D-Flipflops 21, 22 darge­ stellt, die z. B. den D-Flipflops 11, 12 der Fig. 2 ent­ sprechen. Im übrigen sind hier wie auch in den weiteren Figuren identische bzw. einander entsprechende Teile mit übereinstimmenden Bezugszeichen versehen.

Die Frequenzteilerschaltung nach Fig. 6 umfaßt weiterhin eine Logikschaltung 20, der an Eingängen A, B die Aus­ gangssignale der Flipflops 21, 22 zugeleitet werden. Die Logikschaltung 20 erfüllt zum einen die Aufgabe, für die Kettenschaltung aus den Flipflops 21, 22 eine inver­ tierende Rückkopplung vom Ausgang Q2 des zweiten Flipflops 22 auf den Eingang D1 des ersten Flipflops 21 zu bilden. Dies ist durch ein Negationssymbol am Ausgang Y der Logikschaltung 20 angedeutet.

Zum zweiten hat die Logikschaltung 20 die Funktion, aus einer Verknüpfung der Signale an ihren Eingängen A, B das Ausgangssignal am Ausgang Y derart zu bilden, daß ein sicheres Anlaufen der Frequenzteilerschaltung bei Inbetriebnahme und eine zuverlässige Korrektur unzu­ lässiger Schaltzustände der Flipflops 21, 22 im Betrieb gewährleistet sind. Dazu werden die Signale an den Eingängen A, B der Logikschaltung 20 gemäß einer Äqui­ valenzfunktion miteinander verknüpft, deren Resultat wiederum über eine Antivalenzfunktion mit dem Ausgangs­ signal Q1 des ersten Flipflops 21, d. h. mit dem Signal am Eingang A der Logikschaltung 20, kombiniert wird. Anders ausgedrückt ergibt sich das Signal am Ausgang Y als Inverses von Q1, wenn Q1 und Q2, d. h. die Signale an den Eingängen A, B, übereinstimmen; im anderen Fall stimmt das Signal am Ausgang Y mit dem Signal am Eingang A, d. h. Q1, überein. Dieselbe Funktion ergibt sich auch, wenn bei übereinstimmenden Signalen an den Eingängen A, B das Signal am Ausgang Y den inversen Wert des Signals am Eingang B, d. h. das Inverse von Q2, annimmt.

Die Frequenzteilerschaltung nach Fig. 6 verwirklicht ein Teilerverhältnis von 4, d. h. das Signal am Ausgang 23 der Frequenzteilerschaltung nach Fig. 6 weist eine um den Faktor 4 gegenüber der Frequenz des Taktsignals CL ver­ ringerte Frequenz auf. Fig. 7 zeigt die entsprechenden zeitlichen Verläufe der Signale in Fig. 6. Dabei ist in der Teilfig. a) das gemeinsame Taktsignal CL, in Teil­ fig. b) das Signal am Eingang D1 des ersten Flipflops 21 entsprechend dem Signal am Ausgang Y der Logik­ schaltung 20, in Teilfig. c) das Signal am Ausgang Q1 des ersten Flipflops 21 entsprechend dem Signal am Eingang A der Logikschaltung 20 und in Teilfig. d) das Signal am Ausgang Q2 des zweiten Flipflops 22 entsprechend dem Signal am Eingang B der Logikschaltung 20 bzw. am Ausgang 23 der Frequenzteilerschaltung dargestellt.

Fig. 8 zeigt ein weiteres Beispiel für eine Frequenz­ teilerschaltung gemäß der Erfindung mit einer Ketten­ schaltung aus drei D-Flipflops 31, 32, 33, die den Flipflops 11, 12, 13 der Fig. 2 entsprechen, sowie einer Logikschaltung 30 mit drei Eingängen A, B, C, die wiederum eine invertierende Rückkopplung vom Ausgang Q3 des dritten Flipflops 33 zum Eingang D1 des ersten Flipflops 31 bewirkt. Durch die Frequenzteilerschaltung gemäß Fig. 8 wird ein Teilerverhältnis von 6 erzeugt. In der Logik­ schaltung 30 werden die Signale an den Eingängen A, B, C wieder gemäß einer Äquivalenzfunktion verknüpft, deren Resultat über eine Antivalenzfunktion mit dem Signal am Eingang A verknüpft wird. In einer Abwandlung kann die Verknüpfung gemäß der Antivalenzfunktion auch mit dem Signal am Eingang C erfolgen.

Die Signalverläufe der Schaltungsanordnung nach Fig. 8 sind in Fig. 9 unter Verwendung der erläuterten Bezugs­ zeichen dargestellt.

Ein drittes Beispiel für eine Frequenzteilerschaltung mit invertierender Rückkopplung ist in Fig. 10 aus vier Flipflops 41, 42, 43, 44 sowie einer Logikschaltung 40 mit vier Eingängen A, B, C, D gebildet. Die zugehörigen Signale finden sich in Fig. 11. Die Frequenzteiler­ schaltung nach Fig. 10 bildet ein Teilerverhältnis von 8; ein entsprechend gegenüber dem gemeinsamen Taktsignal CL frequenzgeteiltes Signal kann am Ausgang 23 der Frequenz­ teilerschaltung abgegriffen werden. In der Logik­ schaltung 40 werden die Signale an den Eingängen A bis D wieder gemäß einer Äquivalenzfunktion und deren Resultat gemäß einer Antivalenzfunktion mit dem Signal am Eingang A verknüpft. Anstelle des Signals am Eingang A kann zur Verknüpfung gemäß der Antivalenzfunktion auch ein Signal von einem der übrigen Eingänge B, C, D, der Logik­ schaltung 40 herangezogen werden.

In Fig. 11 ist zusätzlich zur bestimmungsgemäßen Betriebs­ weise, in der alle Flipflops 41 bis 44 sich im zu jedem Zeitpunkt korrekten, "erlaubten" Zustand befinden, zu Beginn der Signalverläufe eine Abweichung von diesem Betriebszustand dargestellt. Es ist angenommen, daß das vierte Flipflop 44 an seinem Ausgang Q4 zu Beginn des in Fig. 11 dargestellten, zeitlichen Ausschnitts des Betriebs einen unkorrekten Schaltzustand aufweist, so daß am Aus­ gang Q4 ein hoher anstelle eines niedrigen Signalpegels auftritt. Dem nun folgenden Korrekturvorgang ist zugrunde­ gelegt, daß in der Logikschaltung 40 die durch eine Äqui­ valenzfunktion verknüpften Signale an den Eingängen A bis D über die Antivalenzfunktion mit dem Signal am Eingang A verbunden sind. Bei diesem Beispiel ist zu erkennen, daß schon nach der ersten Schaltflanke (ansteigende Flanke) im Taktsignal CL alle Flipflops wieder einen korrekten Schaltzustand aufweisen.

Fig. 12 zeigt ein Ausführungsbeispiel einer Frequenz­ teilerschaltung mit vier D-Flipflops 51 bis 54 sowie einer eine nicht-invertierende Rückkopplung bildenden Logik­ schaltung 50. Dabei bilden die ersten drei Flipflops 51 bis 53 eine vom Ausgang Q3 des dritten Flipflops 53 an den Eingang D1 des ersten Flipflops 51 nicht-invertierend rückgekoppelte Kettenschaltung. Entsprechend werden der Logikschaltung 50 an drei Eingängen A, B, C die Signale von den Ausgängen Q1, Q2, Q3 der Flipflops 51, 52, 53 zugeleitet. Das Ausgangssignal Y der Logikschaltung 50 wird aus den Signalen an den Eingängen A, B, C nach Maß­ gabe einer NICHT-ODER-Funktion gebildet, wodurch wieder außer der Rückkopplung auch eine fehlerhafte Schalt­ zustände der Flipflops 51 bis 53 korrigierende Funktion verwirklicht ist. Die Funktion der Logikschaltung 50 zur Bildung des Signals an ihrem Ausgang Y kann auch dadurch beschrieben werden, daß das Signal am Ausgang Y einen hohen Signalpegel annimmt, wenn die Signale an allen Ein­ gängen A, B, C niedrige Signalpegel aufweisen. Anderen­ falls nimmt das Signal am Ausgang Y einen niedrigen Signalpegel ein.

Fig. 13 erläutert diese Funktionsweise anhand der Teilfig. a) bis e). Durch die Kettenschaltung aus den Flipflops 51 bis 53 wird zyklisch ein Impuls hohen Signalpegels mit einer Dauer einer Periode des Taktsignals CL "hindurch­ geschoben". Im linken Teil des Diagramms der Fig. 13 ist für die Frequenzteilerschaltung nach Fig. 12 beispielhaft ein Ausgleichsvorgang für einen unkorrekten Schaltzustand des dritten Flipflops 53 dargestellt, dessen Ausgang Q3 zu Beginn der in Fig. 13 dargestellten Zeitverläufe anstelle eines niedrigen Signalpegels einen hohen Signalpegel auf­ weist, vgl. Fig. 13e). Dieser Fehler wird jedoch am dritten Flipflop 53 bereits an der ersten, dargestellten Schaltflanke des Taktsignals CL ausgeglichen, so daß im folgenden korrekte Verläufe der Signale an den Aus­ gängen Q1 bis Q3 erscheinen.

Die Frequenzteilerschaltung nach Fig. 12 enthält weiterhin ein viertes Flipflop 54, welches für die Verwirklichung des Teilerverhältnisses der Frequenzteilerschaltung keine Bedeutung hat, da sein Ausgang Q4 nicht an den Eingang D1 des ersten Flipflops 51 der Kettenschaltung rückgekoppelt ist. Das vierte Flipflop 54, das sich im übrigen in gleicher Weise an die Kettenschaltung aus den ersten bis dritten Flipflops 51 bis 53 anschließt, wie diese selbst in die Kettenschaltung eingebunden sind, dient im wesent­ lichen der Reduzierung der Störungen durch die Umschalt­ vorgänge in den Flipflops der Kettenschaltung. Aus Fig. 13c) bis f), mittlerer und rechter Teil des Diagramms, ist erkennbar, daß jeder abfallenden Flanke des durch die Kettenschaltung wandernden Impulses mit hohem Signalpegel eine ansteigende Signalflanke des in der Kettenschaltung nachfolgenden Flipflops zugeordnet werden kann, so daß stets zwei einander komplementäre Schaltvor­ gänge auftreten, deren Störungseinflüsse sich wenigstens teilweise kompensieren. Ohne das vierte Flipflop 54 würde nun aber diese Kompensation bei der abfallenden Schalt­ flanke des Signals am Ausgang Q3 und auch bei der ansteigenden Signalflanke des Signals am Ausgang Q1 nicht stattfinden können, wodurch die Möglichkeit nieder­ frequenter Störungen gegeben ist. Um auch diese an sich geringfügige Störquelle auszuschalten, werden durch das vierte Flipflop 54 zwei weitere Schaltflanken zur Kompensation erzeugt.

Auch bei den vorstehend beschriebenen Ausführungsbei­ spielen mit einer Logikschaltung, die eine invertierende Rückkopplung bilden (Logikschaltungen 20, 30, 40), tritt eine gleichmäßige Verteilung der Schaltflanken auf. Zwar kompensieren sich bei dieser Bauform nicht jeweils zwei Schaltvorgänge, jedoch tritt an jeder Schaltflanke des Taktsignals CL lediglich eine Schaltflanke auf, so daß lediglich ein Störsignal geringer Amplitude und hoher Frequenz in der bereits beschriebenen Art entstehen kann, welches auf die zu verarbeitenden Nutzsignale nicht störend einwirkt; vgl. dazu Fig. 7c) und d), Fig. 9c) bis e) und Fig. 11c) bis f).

Drei weitere Ausführungsbeispiele für Frequenzteilerschal­ tungen mit einer eine nicht-invertierende Rückkopplung bildenden Logikschaltung sind in den Fig. 14 bis 16 wiedergegeben. Die Frequenzteilerschaltung nach Fig. 14 enthält eine Kettenschaltung aus fünf Flipflops 61 bis 65, von denen die ersten vier über eine Logikschaltung 60 auf den Eingang des ersten Flipflops 61 rückgekoppelt sind. Die Darstellung der Bezugszeichen der Flipflops 61 bis 65 ist aus zeichnerischen Gründen vereinfacht. Das Signal am Ausgang 23 der Frequenzteilerschaltung wird durch das Signal des Ausgangs Q5 des fünften Flipflops 65 in Fig. 14, durch das Signal am Ausgang Q6 des sechsten Flipflops 76 in Fig. 15 und durch das Signal am Ausgang Q7 des siebten Flipflops 87 in Fig. 16 gebildet. Durch die Frequenzteilerschaltung nach Fig. 14 wird ein Teiler­ verhältnis von 5, nach Fig. 15 von 6 und nach Fig. 16 von 7 verwirklicht. Die Logikschaltungen 60, 70, 80 bilden mit unterschiedlicher Zahl von Eingängen A bis D bzw. E bzw. F dieselbe logische Verknüpfung wie die Logik­ schaltung 50 aus Fig. 12, nämlich eine NICHT-ODER- Funktion.

Der Vergleich der Fig. 12, 14, 15 und 16 zeigt, daß für unterschiedliche Teilerverhältnisse sehr einfach ent­ sprechende Frequenzteilerschaltungen nach Art einer Anein­ anderreihung von Bausteinen erstellt werden können. Dies gilt auch für Frequenzteilerschaltungen mit invertierender Rückkopplung, vgl. die Fig. 6, 8 und 10. Bei zunehmendem Teilerverhältnis nimmt jedoch auch der Schaltungsaufwand, insbesondere auch für die Logikschaltung, entsprechend zu.

Zur Beschränkung des Schaltungsaufwandes für die Logik­ schaltung kann bei den vorstehend beschriebenen Frequenz­ teilerschaltungen (aber auch bei entsprechend aufgebauten Zählerschaltungen) von einer Auswertung aller Ausgangs­ signale der Flipflops der Kettenschaltung abgesehen werden. Vielmehr wird aus der Gesamtzahl der Flipflops der Kettenschaltung eine Anzahl n von Flipflops ausgewählt, deren Ausgangssignale der Logikschaltung zugeleitet werden, wohingegen die Ausgangssignale der übrigen Flipflops, die nicht zu der ausgewählten Anzahl n gehören, für die Bewerkstelligung der Rückkopplung und der uner­ laubte Schaltzustände ausgleichenden Funktion unberück­ sichtigt bleiben.

Ein Beispiel für eine derart aufgebaute Frequenzteiler­ schaltung ist in Fig. 17 dargestellt. Darin bilden Flipflops 91 bis 96 eine Kettenschaltung, die über eine Logikschaltung 90 vom Ausgang Q6 des sechsten Flipflops 96 auf den Eingang D1 (in Fig. 17 vereinfacht mit D bezeich­ net) des ersten Flipflops 91 rückgekoppelt ist. Diese Rückkopplung wird von der Logikschaltung 90 vorgenommen; ihr wird dazu das Signal vom Ausgang Q6 des sechsten Flipflops 96, welches außerdem das Ausgangssignal der Frequenzteilerschaltung an deren Ausgang 23 bildet, über einen Eingang C zugeleitet. Zur Verwirklichung der Korrek­ tur unerlaubter Schaltzustände erhält die Logik­ schaltung 90 ferner über einen Eingang A das Signal vom Ausgang Q1 des ersten Flipflops 91 und über einen Eingang B das Signal vom Ausgang Q4 des vierten Flipflops 94. Zur zeichnerischen Vereinfachung sind auch von den letztgenannten Flipflops die Ausgänge in Fig. 17 nur mit Q bezeichnet.

Die Logikschaltung 90 gleicht in ihrem Aufbau der Logik­ schaltung 30 des Ausführungsbeispiels nach Fig. 8. Trotz der doppelten Anzahl von Flipflops in der Kettenschaltung im Vergleich zu Fig. 8 und damit der Verwirklichung eines demgegenüber verdoppelten Teilerverhältnisses wird also für die Logikschaltung kein erhöhter Schaltungsaufwand benötigt. Dieser Vorteil wird allerdings im Mittel durch eine gegenüber einer Anordnung wie derjenigen nach Fig. 15 mit der dortigen Logikschaltung 70 etwas erhöhte Zeit­ spanne zum Ausgleichen unerlaubter Schaltzustände erkauft, jedoch ist dieser Nachteil gegenüber dem Vorteil der Schaltungsvereinfachung und damit insbesondere der Platz­ ersparnis bei einer auf einem Halbleiterkörper integrier­ ten Schaltung gering.

Im Ausführungsbeispiel nach Fig. 17 ist die ausgewählte Anzahl n der Flipflops gleich 3 bei einer Gesamtanzahl FF der Flipflops von 6. Verallgemeinert wird die ausgewählte Anzahl n größer oder gleich dem um 1 erhöhten auf eine ganze Zahl abgerundeten dualen Logarithmus der um 1 ver­ minderten Gesamtzahl FF der Flipflops gewählt. Diese Bemessungsregel bewirkt, daß zu jeder Kettenschaltung eine für eine funktionstüchtige Korrektur unerlaubter Schalt­ zustände erforderliche Mindestanzahl von Signalen der Ausgänge der Flipflops ausgewertet wird. Je nachdem, ob eine invertierende oder eine nicht-invertierende Rück­ kopplung vorgesehen ist, wird durch diese Logikschaltungen wieder die schon beschriebene, logische Verknüpfung einge­ setzt; die Logikschaltung 90 in Fig. 17 ist für eine invertierende Rückkopplung ausgelegt. Für eine sichere Funktionsweise enthält die ausgewählte Anzahl n der Flipflops stets das erste und das letzte Flipflop der Kettenschaltung. In Fig. 17 sind dies die mit den Ein­ gängen A und C verbundenen Flipflops 91 bzw. 96.

Aus der im Anschluß an diese Beschreibung aufgeführten TABELLE ist eine Übersicht über Ausführungsbeispiele von Frequenzteilerschaltungen mit einer Gesamtzahl FF von Flipflops innerhalb der Kettenschaltung zwischen 3 und 17 abgedruckt. Diese TABELLE gibt in der zweiten, mit FF bezeichneten Spalte die Gesamtanzahl FF, der Flipflops der Kettenschaltung wieder, in der dritten mit n bezeichneten Spalte die zugehörige, ausgewählte Anzahl n der einzelnen, in je einer Zeile der Tabelle abgedruckten Ausführungs­ beispiele. Die aufgeführten Beispiele beinhalten lediglich diejenigen Kombinationen, bei denen die ausgewählte Anzahl n für die jeweils zugehörige Gesamtanzahl FF ein Minimum darstellt; weitere Kombinationen mit zu derselben Gesamtanzahl FF größeren Werten von n sind ebensogut möglich, jedoch nicht explizit wiedergegeben.

In den nachfolgenden Spalten, die mit den Zahlen 1 bis 17 entsprechend dem ersten bis siebzehnten Flipflop der Kettenschaltung gekennzeichnet sind, enthält die TABELLE Informationen darüber, welche der Flipflops der Ketten­ schaltung mit ihren Ausgängen mit der Logikschaltung verbunden sind. Eine Verbindung ist dabei mit "X" symboli­ siert, nicht angeschlossene Flipflops sind mit einem waagerechten Strich markiert. Die TABELLE bezieht sich bevorzugt auf die Gestaltung von Frequenzteilerschaltungen und zugehörigen Logikschaltungen mit invertierender Rück­ kopplung.

Das Beispiel in der ersten Zeile der TABELLE für eine Gesamtanzahl FF von 3 findet sich in Fig. 8 wieder, und aus dem Ausführungsbeispiel der Fig. 10 gelangt man zu dem Beispiel in der zweiten Zeile der TABELLE für die Gesamt­ anzahl FF der Flipflops von 4, indem in Fig. 10 das Signal vom Ausgang Q2 des zweiten Flipflops 42 für eine Auswertung in der Logikschaltung unberücksichtigt gelassen und anstelle der Logikschaltung 40 der Fig. 10 die Logik­ schaltung 30 der Fig. 8 eingesetzt wird, in der dann dem dortigen Eingang B das Signal vom Ausgang Q3 des dritten Flipflops 43 und dem Eingang C das Signal vom Ausgang Q4 des vierten Flipflops 44 zugeleitet wird.

Zwei weitere Beispiele aus der TABELLE sind in den Fig. 18 und 19 wiedergegeben. Fig. 18 zeigt eine Kettenschaltung aus acht Flipflops 101 bis 108, für die zur Verwirklichung einer invertierenden Rückkopplung wiederum nur eine Logik­ schaltung 100 mit drei Eingängen A, B und C erforderlich ist. Außer dem ersten Flipflop 101 und dem letzten Flipflop 108 der Kettenschaltung wird noch das sechste Flipflop 106 mit seinem Ausgangssignal für die Speisung der Logikschaltung 100 der Fig. 18 herangezogen. Dieses Ausführungsbeispiel wird durch die zweite Zeile des Tabellenteils für eine Gesamtanzahl FF von 8 symbolisiert. Das Beispiel nach Fig. 19 mit einer aus einer Gesamt­ anzahl FF von 17 Flipflops 111 bis 119, 1110 bis 1117 gebildeten Kettenschaltung sowie einer Logikschaltung 110 mit fünf Eingängen A bis E findet sich im letzten Abschnitt der TABELLE in der vorletzten Zeile.

Die in der TABELLE in der ersten, mit "OP" bezeichneten Spalte durch einen Stern hervorgehobenen Zeilen kennzeich­ nen Frequenzteilerschaltungen mit einer im Mittel besonders kurzen Zeitdauer zur Korrektur unerlaubter Schaltzustände der Flipflops. Die Zeitspanne, in der ein unerlaubter Schaltzustand korrigiert wird, hängt im all­ gemeinen von der Art dieses Schaltzustandes ab. Wird aus einer Vielzahl repräsentativer Fälle oder in vorteilhafter Weise aus allen möglichen, fehlerhaften Schaltzuständen der Kettenschaltung der Flipflops ein Mittelwert für die Zeitspanne zur Korrektur der Schaltzustände gebildet, ergibt sich für die durch den Stern hervorgehobenen Zeilen der TABELLE der Minimalwert für alle Kombinationen zu jeweils einer Gesamtzahl FF von Flipflops. Das Ausführungsbeispiel nach Fig. 19 stellt einen solchen Fall dar.

Fig. 20 zeigt blockschematisch ein Beispiel für einen Aufbau einer Logikschaltung für invertierende Rück­ kopplung, wie sie in den Ausführungsbeispielen gemäß den Fig. 6, 8, 10, 17, 18 und 19 Verwendung finden kann. Die Eingänge A, B, C, D, . . . der Logikschaltung 20, 30, 40, 90, 100 bzw. 110 werden mit Eingängen eines Äquivalenz­ gatters 24 verbunden, welches an seinem Ausgang 26 ein Signal abgibt, welches dem Resultat einer Verknüpfung der Signale an den Eingängen A, B, C, D, . . . gemäß einer Äquivalenzfunktion entspricht. Das Signal vom Ausgang 26 des Äquivalenzgatters 24 wird einem Eingang eines Antivalenzgatters 25 zugeführt, dessen zweitem Eingang das Signal vom Eingang A zugeleitet wird. Die dem Antivalenz­ gatter 25 zugeführten Signale werden darin gemäß einer Antivalenzfunktion verknüpft und als Ausgangssignal Y der Logikschaltung 20, 30, 40, 90, 100 bzw. 110 abgegeben.

Fig. 21 zeigt als Ausführungsbeispiel für eine Logik­ schaltung 50, 60, 70 bzw. 80 ein NICHT-ODER-Gatter 55, durch welches die Eingänge A, B, C, D, . . . dieser Logik­ schaltungen im Sinne einer Korrektur unerlaubter Schalt­ zustände und einer nicht-invertierenden Rückkopplung zum Ausgangssignal am Ausgang Y dieser Logikschaltungen verknüpft werden.

Fig. 22 zeigt als Beispiel für den detaillierten Aufbau einer Logikschaltung eine Anordnung in sogenannter dyna­ mischer CMOS-Technik mit drei Eingängen A, B und C für eine nicht-invertierende Rückkopplung. Beispielsweise kann die Logikschaltung 50 nach Fig. 12 oder das NICHT-ODER- Gatter 55 gemäß Fig. 21 in der Art der Fig. 22 aufgebaut sein. Die Logikschaltung nach Fig. 22 weist als Lade­ transistor 120 einen P-Kanal-Transistor auf, dessen Sourceanschluß mit dem positiven Pol 121 einer nicht dar­ gestellten Speisespannungsklemme verbunden ist. Der Drain­ anschluß des Ladetransistors 120 ist mit einem den Ausgang Y der Logikschaltung nach Fig. 22 bildenden Schaltungspunkt verbunden. Der Gateanschluß des Lade­ transistors 120 ist mit einem Arbeitstakteingang 122 verbunden, dem ein Arbeitstakt CLV zugeführt wird.

Von dem den Ausgang Y bildenden Schaltungspunkt sind drei Strompfade an Masse 123 gelegt, die mit je einem der Eingänge A, B bzw. C korrespondieren. Jeder dieser Strom­ pfade besteht aus zwei bezüglich ihrer Drain-Source- Strecken in Reihe geschalteten N-Kanal-Transistoren, von denen je einer einen Freigabetransistor 124, 125 bzw. 126 und der zweite einen dem entsprechenden Eingang A, B bzw. C zugeordneten Entladetransistor 127, 128 bzw. 129 bildet. Die Drainanschlüsse der Freigabetransistoren 124, 125, 126 sind mit dem Ausgang Y, die Sourceanschlüsse dieser Tran­ sistoren jeweils mit dem Drainanschluß des zugehörigen Entladetransistors 127, 128 bzw. 129 und deren Source­ anschlüsse gemeinsam mit Masse verbunden. Die Gate­ anschlüsse der Freigabetransistoren 124, 125 bzw. 126 sind gemeinsam mit dem Arbeitstakteingang 122, die Gate­ anschlüsse der Entladetransistoren 127, 128 bzw. 129 je mit dem zugehörigen Eingang A, B bzw. C verbunden. Parallel zu diesen drei Strompfaden ist zwischen dem Ausgang Y und Masse ein Kondensator 130 angeordnet.

Fig. 23 zeigt anhand einiger beispielhafter Signalverläufe für den Arbeitstakt CLV, der vorzugsweise aus dem Takt­ signal CL abgeleitet sein kann, den Signalen an den Ein­ gängen A, B und C sowie dem Ausgang Y die Funktionsweise der Logikschaltung nach Fig. 22. Der Arbeitstakt CLV besteht aus einer Folge von kurzen Rechteckimpulsen niedrigen Signalpegels, zwischen denen ein hoher Signal­ pegel vorliegt. In den Zeitintervallen hohen Signalpegels sperrt der Arbeitstakt CLV den Ladetransistor 120, dagegen sind die Freigabetransistoren 124, 125, 126 leitend geschaltet. Während der Impulse niedrigen Signalpegels leitet der Ladetransistor 120, die Freigabetransistoren 124, 125, 126 sind gesperrt. Somit wird der Konden­ sator 130 nur während der Impulse niedrigen Signalpegels des Arbeitstaktes CLV aus dem positiven Pol 121 der Speisespannungsquelle aufgeladen.

Solange an allen Eingängen A, B und C ein niedriger Signalpegel anliegt, sind alle Entladetransistoren 127, 128, 129 gesperrt. Der Kondensator 130 kann nicht entladen werden, am Ausgang Y liegt konstant ein hoher Signalpegel an.

Wird wenigstens an einen der Eingänge A, B, C ein hoher Signalpegel angelegt, wird über den korrespondierenden Strompfad während der Zeitintervalle hohen Signalpegels des Arbeitstaktes CLV eine Entlademöglichkeit für den Kondensator 130 geschaffen. In diesen Zeitintervallen tritt dann am Ausgang Y ein niedriger Signalpegel auf. In Fig. 23 ist dies aus dem Signalverlauf für den Ausgang Y entnehmbar.

Die Logikschaltung nach Fig. 22 ist durch ihren modularen Aufbau leicht für eine beliebig vorgebbare Anzahl von Eingängen A, B, C, usw. auslegbar.

Zur Verwirklichung größerer Teilerverhältnisse wird ein niedriger Schaltungsaufwand dadurch erzielt, daß wenigstens zwei Zähler- und/oder Frequenzteilerschaltungen der vorstehend beschriebenen Art miteinander in Kaskade angeordnet sind. Eine derartige Schaltungsanordnung zeigt Fig. 24. Darin sind zwei Frequenzteilerschaltungen 131, 132 der vorstehend beschriebenen Art vereinfacht als Blöcke mit den Takteingängen T der darin enthaltenen Kettenschaltungen von Flipflops sowie den Ausgängen Q1 der jeweils ersten Flipflops der Kettenschaltungen und den Ausgängen Qn der jeweils letzten Flipflops der Ketten­ schaltungen dargestellt. Die Kaskadenschaltung der beiden Frequenzteilerschaltungen 131, 132 wird dadurch erhalten, daß aus der ersten Frequenzteilerschaltung 131 durch logische Verknüpfung der Signale vom Ausgang Q1 des ersten Flipflops und vom Ausgang Qn des letzten Flipflops in einem UND-Gatter 133 ein Taktsignal abgeleitet wird, das dem Takteingang T der nachfolgenden Frequenzteiler­ schaltung 132 zugeleitet wird. Während dem Takteingang T der ersten Frequenzteilerschaltung 131 das Taktsignal CL, dessen Frequenz geteilt werden soll, zugeführt wird, wird durch Verknüpfung der Signale von den Ausgängen Q1 und Qn des ersten bzw. letzten Flipflops der Frequenzteiler­ schaltung 132 in einem UND-Gatter 134 das erwünschte, frequenzgeteilte Signal erhalten und über einen Ausgang 135 der Kaskadenschaltung abgegeben.

Fig. 25 zeigt eine andere Möglichkeit zur Erzielung höherer Teilerverhältnisse mit geringem Schaltungsaufwand. In diesem Beispiel sind drei Zähler- und/oder Frequenz­ teilerschaltungen 141, 142, 143 mit ihren Takteingängen T gemeinsam an einen das in seiner Frequenz zu teilende Taktsignal CL führenden Anschluß gelegt. Die Ausgänge Qn des jeweils letzten Flipflops der Kettenschaltungen der Zähler- und/oder Frequenzteilerschaltungen 141, 142, 143 sind Eingängen eines UND-Gatters 140 zugeführt. Dieses bildet daraus gemäß einer UND-Verknüpfung das erwünschte, frequenzgeteilte Ausgangssignal und gibt dieses an einem Ausgang 144 ab. Die Schaltungsanordnung nach Fig. 25 arbeitet nach dem Prinzip des kleinsten, gemeinsamen Vielfachen der Teilerverhältnisse der einzelnen Zähler- und/oder Frequenzteilerschaltungen 141, 142, 143. Wie bei der Schaltungsanordnung nach Fig. 24 ergibt sich das resultierende Teilerverhältnis somit aus dem Produkt der Teilerverhältnisse der einzelnen Zähler- und/oder Frequenzteilerschaltungen. Dabei ist jedoch darauf zu achten, daß die Teilerverhältnisse der einzelnen Zähler- und/oder Frequenzteilerschaltungen keine gemeinsamen Primfaktoren aufweisen, da sonst instabile Betriebszu­ stände auftreten können.

Die gemäß Fig. 25 nach dem Prinzip des kleinsten, gemein­ samen Vielfachen aufgebauten Teilerschaltungen sind bezüglich der angestrebten Störfreiheit leichter hand­ habbar, da alle darin aufgenommenen Zähler- und/oder Frequenzteilerschaltungen mit demselben Taktsignal betrieben und damit mit derselben Frequenz geschaltet werden. Demgegenüber wird bei den kaskadierten Teiler­ schaltungen gemäß Fig. 24 die jeweils nachfolgende Zähler- und/oder Frequenzteilerschaltung mit einer entsprechend niedrigeren Frequenz getaktet. Durch störarme oder möglichst störfreie Auslegung der einzelnen Zähler- und/oder Frequenzteilerschaltungen muß dann gewährleistet werden, daß sich nicht zu bestimmten Zeitpunkten Umschalt­ vorgänge aus den einzelnen Zähler- und/oder Frequenz­ teilerschaltungen häufen. Eine kaskadierte Anordnung gemäß Fig. 24 bietet aber eine eine größere Flexibilität in der Auswahl der zu verwirklichenden Teilerverhältnisse.

In Abwandlung der Schaltungsanordnung nach Fig. 24 kann man bei mit nicht-invertierender Rückkopplung ausgeführten Frequenzteilerschaltungen 131 bzw. 132 auf die UND- Gatter 133 bzw. 134 verzichten und statt dessen das Signal vom Ausgang Qn oder auch vom Ausgang jedes anderen Flipflops der zugehörigen Kettenschaltung unmittelbar dem Takteingang der nachfolgenden Frequenzteilerschaltung oder dem Ausgang 135 der Kaskadenschaltung zuleiten.

Die Bauformen der Kaskadierung und nach dem Prinzip des kleinsten, gemeinsamen Vielfachen können auch kombiniert werden derart, daß anstelle einer der Schaltungen 131, 132 eine Anordnung nach dem kleinsten, gemeinsamen Vielfachen eingesetzt oder umgekehrt anstelle der Schaltungen 141, 142 oder 143 eine Kaskade verwendet wird.

Die vorstehend beschriebenen Schaltungsanordnungen sind vorzugsweise verwendbar in Anordnungen mit phasenver­ riegelten Schleifen als sogenannte Schleifenteiler. Diese benötigen oft sehr hohe Teilerverhältnisse, so daß Binär­ zähler bzw. -teiler herkömmlicher Bauart entsprechend starke Störungen verursachen würden. Insbesondere bei einer Verwendung in Signalverarbeitungsschaltungen aus dem Bereich der analogen Videosignalverarbeitung, die sehr empfindlich gegen Störungen sind, können dann mit der Erfindung starke Verringerungen oder sogar Auslöschungen der bisher vorhandenen Störeinflüsse erzielt werden.

Tabelle

Claims (13)

1. Schaltungsanordnung zum Verarbeiten digitaler Signale (2) mit Hilfe wenigstens einer Zähler- und/oder Frequenzteiler­ schaltung (6) zur Kombination mit Signalverarbeitungsanord­ nungen zum Verarbeiten analoger Signale (3), dadurch gekennzeichnet, daß die Zähler- und/oder Frequenz­ teilerschaltungen (6) mit nach Art eines Schieberegisters in Kettenschaltung angeordneten, gemeinsam getakteten Flipflops (11 bis 16) ausgebildet sind.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß wenigstens eine der Zähler- und/oder Frequenzteilerschaltungen (6) mit wenigstens einer der Schaltungsanordnungen zum Verarbeiten analoger Signale (3) in integrierter Bauform (1) zusammengefaßt ist.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß wenigstens ein Ausgangssignal (von Q1, . . ., Qn) eines der Flipflops (11, . . ., 16) aus einer ausgewählten Anzahl (n) der Flipflops der Kettenschaltung einem Eingang (D1) eines ersten Flipflops (11) der Ketten­ schaltung zugeführt wird.

4. Schaltungsanordnung nach Anspruch 3, gekennzeichnet durch eine Logikschaltung (20, 30, . . .), in der die Ausgangssignale der ausgewählten Anzahl (n) der Flipflops zur Beeinflussung eines Eingangssignals für das erste Flipflop (11, . . .) der Kettenschaltung miteinander verknüpft werden.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die ausgewählte Anzahl (n) der Flipflops größer oder gleich dem um 1 erhöhten, auf eine ganze Zahl abgerundeten dualen Logarithmus der um 1 verminderten Gesamtzahl (FF) der Flipflops ist und die Ausgangssignale der ausgewählten Anzahl (n) der Flipflops nach Maßgabe einer NICHT-ODER-Funktion oder gemäß einer Äquivalenzfunktion, deren Resultat über eine Antivalenzfunktion mit dem Ausgangssignal des ersten Flipflops kombiniert ist, verknüpft werden.

6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß die ausgewählte Anzahl (n) der Flipflops das erste (11, . . .) und das letzte Flipflop (16, . . .) der Kettenschaltung enthält.

7. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Flipflops (11, . . ., 16) als D-Flipflops ausgebildet sind.

8. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die ausgewählte Anzahl (n) bezüglich der Gesamtanzahl (FF) der Flipflops sowie die Anordnung der zur ausgewählten Anzahl (n) gehörenden Flipflops in der Kettenschaltung gemäß der TABELLE bestimmt ist.

9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß die ausgewählte Anzahl (n) bezüglich der Gesamtanzahl (FF) der Flipflops sowie die Anord­ nung der zur ausgewählten Anzahl (n) gehörenden Flipflops in der Kettenschaltung gemäß der durch einen Stern in der mit "OP" bezeichneten Spalte der TABELLE hervorgehobenen Zeilen der TABELLE bestimmt ist.

10. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß wenigstens zwei Zähler- und/oder Frequenzteilerschaltungen (131, 132) miteinander in Kaskade angeordnet sind, in der aus einem Ausgangssignal einer vorher­ gehenden Zähler- und/oder Frequenzteilerschaltung (131) ein Taktsignal (über 133) für eine nachfolgende Zähler- und/oder Frequenzteilerschaltung (132) abgeleitet wird.

11. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß wenigstens zwei Zähler- und/oder Frequenzteilerschaltungen (141, 142, 143) bzw. Kaskaden dieser Schaltungen ein gemeinsames Taktsignal (CL) zugeleitet wird und daß aus ihren Ausgangssignalen (an Qn) über eine UND- Verknüpfung ein resultierendes Ausgangssignal (an 144) gewonnen wird.

12. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch eine Verwendung in Anordnungen mit phasenverriegelten Schleifen.

13. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch eine Verwendung in Anordnungen zur Video­ signalverarbeitung.