DE69804286T2 - Teilerschaltung zum Teilen durch gerade Zahlen - Google Patents

Description

• Die vorliegende Erfindung betrifft eine Teilerschaltung zum Teilen durch gerade Zahlen.
• Taktteilerschaltungen sind für viele Anwendungen, insbesondere in Zählern, nützlich, in denen ein vollständiger Zyklus des Ausgangssignals eine vorbestimmte Anzahl ankommender Taktzyklen repräsentiert. Die Zyklen des Ausgangssignals können zum "Zählen" der ankommenden Taktzyklen verwendet werden.
• Es ist erwünscht, dass solche Taktteilerschaltungen mit geringer Stromaufnahme und hohen Frequenzen arbeiten. Zum Beispiel könnten gewünschte Betriebsparameter eine Stromaufnahme von 10 uA und eine Versorgungsspannung von 3,3 V sein, wobei eine Betriebsfrequenz um 100 MHz liegt. Außerdem ist es erwünscht, dass für solche Teilerschaltungen eine möglichst geringe Menge Silizium benötigt wird, wenn sie auf einer integrierten Schaltung implementiert werden.
• Bestehende Zähler basieren im Allgemeinen auf Binärzählern. Solche Zähler sind optimal so ausgelegt, dass sie durch 2n dividieren. Für andere gerade Zahlen ist jedoch häufig eine bestimmte Verkettung von Teilerschaltungen erforderlich, um den erforderlichen Divisionsfaktor bereitzustellen. Dadurch vergrößert sich die Signalweglänge und es werden unerwünschte Verzögerungen eingeführt.
• Aus dem U.S.-Patent Nr. 4,953,187 ist eine CMOS- Schaltung für eine Division durch 4/5 Schaltung bekannt, die fünf invertierende Stufen umfasst. Eine vorwärtsgekoppelte Schaltung ist vorgesehen, um zu erzwingen, dass die letzten drei Stufen gleichzeitig den Zustand wechseln, so dass eine Schaltung für eine Division durch 4 bereitgestellt wird. Wenn die vorwärtsgekoppelten Schaltkreise nicht aktiv sind, teilt die Schaltung durch 5.
• Eine Aufgabe der vorliegenden Erfindung ist die Bereitstellung einer programmierbaren Teilerschaltung, die eine Verbesserung bezüglich der Betriebsfrequenz und bezüglich des Reduzierens von Signalverzögerungen bei vermindertem Siliziumverbrauch darstellt.
• Gemäß einem Aspekt der vorliegenden Erfindung wird eine Teilerschaltung bereitgestellt, die folgende ringartig verschaltete Merkmale aufweist: eine Anzahl M Transistorstufen (Sn), wobei M eine geradzahlige ganze Zahl ist und jede Transistorstufe (Sn) einen Eingangsanschluss (In), einen Taktanschluss und einen Ausgangsanschluss (On) aufweist; und eine Tri-State Inverterstufe bzw. Invertiererstufe (S5, S9, S'7) mit einem Eingangsanschluss, der an den Ausgangsanschluss der vorherigen Transistorstufe in dem Ring angeschlossen ist, einen Freigabeanschluss, der an die Taktanschlüsse der Transistorstufen (Sn) angeschlossen ist, und einen Ausgangsanschluss, der an den Eingangsanschluss der nachfolgenden Transistorstufe in dem Ring angeschlossen ist, wobei jede Transistorstufe aufweist: ein erstes Paar Transistoren (T1, T2) eines ersten Leitfähigkeitstyps, die in Reihe zwischen einen ersten Spannungspegel und einen Ausgangsanschluss (On) geschaltet sind; ein zweites Paar Transistoren (T3, T4) eines zweiten Leitfähigkeitstyps, die in Reihe zwischen einen zweiten Spannungspegel und den Ausgangsanschluss (On) geschaltet sind, wobei Steueranschlüsse eines ersten Transistors jedes Transistorpaars miteinander verbunden sind, um den Eingangsanschluss (In) der Stufe zu bilden, und Steueranschlüsse eines zweiten Transistors jedes Transistorpaares miteinander verbunden sind, um den Taktanschluss der Stufe zu bilden, wobei dann, wenn ein Eingangstaktsignal (CLK IN) an die Taktanschlüsse der Transistorstufen angelegt wird, ein Ausgangssignal an dem Ausgangsanschluss des Tri-State Inverters erzeugt wird, bei dem jeder Zyklus M Zyklen des Eingangssignals (CLK IN) repräsentiert; dadurch gekennzeichnet, dass die Teilerschaltung weiterhin eine Schaltanordnung zum selektiven Verbinden eines der wenigstens zwei Eingänge (V7, V5) an einen Ausgang aufweist, wobei die Ausgangsanschlüsse von wenigstens zwei alternierend angeordneten Transistorstufen der Teilerschaltung jeweils an die wenigstens zwei Eingänge angeschlossen sind, wobei einer der Ausgangsanschlüsse selektiv an den Eingangsanschluss einer nachfolgenden Stufe anschließbar ist, so dass die ganze Zahl M programmierbar ist.
• Obwohl zwei "Paare" von Transistoren erwähnt werden, müssen Transistoren nicht angepasst oder anderweitig bezüglich ihrer Betriebsparameter voneinander abhängig sein.
• Bei der beschriebenen Ausführungsform sind die ersten Transistoren direkt an den jeweiligen ersten und zweiten Spannungspegel angeschlossen, und die zweiten Transistoren sind direkt zwischen den ersten Transistoren und dem Ausgangsanschluss verschaltet. Dies ergibt eine einfache Transistorkonfiguration, die nicht zuviel Silizium in einer integrierten Schaltung benötigt und dennoch eine Hochfrequenz-Transistorstufe mit niedriger Stromaufnahme liefert. In einer Umgebung, in der der erste Spannungspegel eine Versorgungsspannung für die Stufe und der zweite Spannungspegel Masse ist, sind das erste Paar Transistoren PMOS-Transistoren und das zweite Paar Transistoren NMOS-Transistoren.
• Bei der beschriebenen Ausführungsform ist der Ausgang der Schaltschaltung mit dem Eingangsanschluss der Tri- State-Inverterschaltung verbunden.
• Die hier beschriebene Teilerschaltung kann mit geringer Stromversorgung arbeiten, und entnimmt zum Beispiel einen Strom von weniger als 10 uA bei einer Versorgungsspannung von 3,3 V und kann bis hin zu hohen Frequenzen arbeiten. Es wird in Betracht gezogen, dass ein Betrieb bis zu einer Frequenz von 1 GHz möglich ist, der nur durch die Eigenschaften eines einzigen CMOS-Transistors beschränkt wird. Außerdem weist das Signal am Ausgang des Tri-State-Inverters ungeachtet des Tastverhältnisses des Eingangssignals ein Tastverhältnis von 50% auf.
• Die Erfindung liefert außerdem einen Phasenregelkreis, der die hier definierte Teilerschaltung enthält.
• Für ein besseres Verständnis der vorliegenden Erfindung, und um zu zeigen, wie diese realisiert werden kann, wird nun beispielhaft auf die beigefügten Zeichnungen Bezug genommen.
• Fig. 1 ist ein Schaltbild einer Schaltung für eine Division durch 4 Schaltung, zur Verwendung mit der programmierbaren Schaltung von Fig. 9;
• Fig. 2 ist eine Wahrheitstabelle für jede Transistorstufe in der Schaltung;
• Fig. 3 ist eine Wahrheitstabelle für die Tri-State- Inverterstufe;
• Fig. 4 stellt die Eingangs- und Ausgangssignale für die Schaltung von Fig. 1 dar;
• Fig. 5 zeigt die Sequenz logischer Zustände für die Schaltung von Fig. 1 während des Betriebs;
• Fig. 6a bis 6f stellen die Eingangs- und Ausgangssignalformen für die Schaltung von FG. 1 dar;
• Fig. 7 ist ein Schaltbild einer Schaltung für eine Division durch 8 zur Verwendung mit der programmierbaren Schaltung von. Fig. 9;
• Fig. 8a bis 8j sind Signalformen für die Schaltung von Fig. 7;
• Fig. 9 ist ein Diagramm einer programmierbaren Schaltung für eine Division durch 4/Division durch 6; und
• Fig. 10 ist ein Blockschaltbild eines Phasenregelkreises.
• Die bevorzugte Ausführungsform der Erfindung ist in Fig. 9 gezeigt. Für ein besseres Verständnis der grundlegenden Prinzipien des in Fig. 9 dargestellten Divisionsschaltkreise werden jedoch zuerst die Fig. 1 bis 8j ausführlich beschrieben.
• Fig. 1 zeigt eine Schaltung für eine Division durch 4, die vier Stufen S1, S2, S3, S4 und eine Tri-State- Inverterstufe S5 umfasst, die ringartig verschaltet sind, wobei ein Eingangsanschluss jeder Stufe mit einem Ausgangsanschluss einer vorausgehenden Stufe verbunden ist. Jede Stufe umfasst ein erstes Paar von p-Kanal- MOS-Transistoren T1, T2 und ein zweites Paar n-Kanal- MOS-Transistoren T3, T4. Nur die erste Stufe S1 wird hier ausführlich beschrieben, die übrigen Transistorstufen (ausschließlich der Tri-State- Inverterstufe S5) sind identisch. Die Transistoren T1, T2 des ersten Paars sind zwischen eine Versorgungsspannung Vdd und einen Ausgangsanschluss O1 in Reihe geschaltet. Die Transistoren T3, T4 des zweiten Paars sind zwischen den Ausgangsanschluss O1 und Masse in Reihe geschaltet. Das Gate des äußersten Transistors jedes Paars T1, T4 ist mit einem Eingangsanschluss I1 für die Stufe S1 verbunden. Die Gates der beiden inneren Transistoren T2, T3 sind so geschaltet, dass sie ein Eingangstaktsignal CLK IN erhalten.
• S2, S3 und S4 stellen ähnliche Stufen dar, die jeweils eine äußere Gruppe von Transistoren, die an einen Eingangsanschluss für die Stufe angeschlossen sind, und eine innere Gruppe Transistoren, die an das Eingangstaktsignal CLK IN angeschlossen sind, aufweisen. Das Ausgangssignal wird dem Ausgangsanschluss der Tri-State-Inverterstufe S5 entnommen, wobei das Ausgangssignal als CLK OUT bezeichnet wird. In der folgenden Beschreibung wird der Anschluss jeder Stufe, der das Eingangssignal CLK IN erhält und mit den Gates der innersten Transistoren T2, T3 verbunden ist, als der Taktanschluss der Stufe bezeichnet.
• Fig. 2 zeigt die Wahrheitstabelle für jede der Stufen S1 bis S4. Bezüglich der Stufe S1 ist, wenn die Spannung an dem Eingangsanschluss I1 den logischen Zustand Null aufweist, der Transistor T4 ausgeschaltet, und der Transistor T1 ist eingeschaltet. Wenn das Eingangssignal CLK IN einen logischen Zustand von Null aufweist, wird in dieser Situation der Transistor T2 genauso eingeschaltet, wodurch ein Strompfad entsteht, der es ermöglicht, dass der Ausgangsanschluss O1 auf Vdd heraufgezogen wird, wie in der ersten Zeile der Wahrheitstabelle von Fig. 2 gezeigt. Wenn das Eingangssignal CLK IN jedoch einen logischen Zustand von Eins aufweist, ist der Transistor T2 ausgeschaltet, so dass der Ausgangsanschluss O1 auf dem logischen Zustand, den er zuvor gehalten hat, "schwebt" (engl.: floats). Das heißt, der Ausgangsanschluss stellt für die nachfolgende Stufe einen Zustand hoher Impedanz dar und treibt keinen Ausgangsstrom.
• Wenn sich die Spannung an dem Eingangsanschluss 11 bei einem logischen Zustand von Eins befindet, wird der Transistor T1 ausgeschaltet und der Transistor T4 eingeschaltet. Da sich nun das Eingangstaktsignal CLK IN bei einem logischen Zustand von Null befindet, bleibt der Transistor T3 ausgeschaltet, so dass der Ausgangsanschluss O1 schwebt. Wenn der logische Zustand des Eingangssignals CLK IN zu einer Eins wechselt, wird der Transistor T3 eingeschaltet, um einen Strompfad zu erzeugen, so dass die Transistoren T3 und T4 den Ausgangsanschluss O1 auf Masse herunterziehen.
• Die Tri-State-Inverterstufe S5 weist einen an den Ausgangsanschluss der vorherigen Stufe S4 angeschlossenen Eingangsanschluss 2, einen an den Eingangsanschluss der Transistorstufe S1 angeschlossenen Ausgangsanschluss S4 und einen an die Taktanschlüsse der Transistorstufen S1 bis S4 angeschlossenen Freigabeeingang 6 auf. Tri-State- Inverter sind in der Technik bekannt und weisen die in Fig. 3 gezeigte Wahrheitstabelle auf, wobei der als "schwebt" bezeichnete Zustand dieselbe Bedeutung hat wie bei der Transistorstufe S1 bis S4. Eine beispielhafte Schaltungskonfiguration eines Tri-State- Inverters ist in Stufe S5 von Fig. 1 dargestellt. Es versteht sich jedoch, dass andere Tri-State-Inverter im Zusammenhang mit der vorliegenden Erfindung verwendet werden können. Bei dem Beispiel von Fig. 1 weist der Tri-State-Inverter ein Paar p-Kanal-Transistoren 10, 12 auf, die zwischen der Versorgungsspannung Vdd und dem Ausgangsanschluss 4 verschaltet sind, und ein Paar n- Kanal-Transistoren 14, 16, die zwischen dem Ausgangsanschluss 4 und Masse in Reihe geschaltet sind. Die Gates der äußersten Transistoren 10, 16 sind miteinander verbunden, um den Eingangsanschluss 2 für den Tri-State-Inverter bereitzustellen. Das Gate des innersten p-Kanal-Transistors 12 ist über einen Inverter 18 mit dem Freigabeeingang 6 verbunden. Das Gate des innersten n-Kanal-Transistors 14 ist direkt mit dem Freigabeeingang 6 verbunden. In der Schaltung von Fig. 1 erhält der Freigabeeingang 6 das Taktsignal CLK IN, das der Division-durch-4-Schaltung zugeführt wird, und wirkt somit als der Taktanschluss für die Stufe.
• Die in Fig. 4 dargestellte Schaltung repräsentiert einen Division-durch-4-Zählers, d. h. ein Zyklus des Ausgangssignals CLK OUT stellt vier Zyklen des Eingangssignals CLK IN dar. Um dies zu erreichen, bewirkt die Schaltung eine Zustandsänderung des Ausgangssignals nur bei bestimmten steigenden Flanken des Eingangssignals. Dass dies der Fall ist, wird durch Verfolgen des Effekts der Wahrheitstabellen von Fig. 2 und 3, wie in der folgenden Beschreibung von Fig. 5 deutlich. Man betrachte den Anfangszustand der Schaltung (siehe Fig. 5), in dem der logische Zustand des Eingangssignals CLK IN einem hohen Pegel bzw. einer logischen Eins entspricht. Das Ausgangssignal CLK OUT weist denselben logischen Zustand wie die Eingangsstufe I1 für die erste Stufe S1 auf und ist in Fig. 5 als V1 markiert. V2 bis V5 repräsentieren die Ausgangssignale jeweils der Stufen S1 bis S4. In dem Anfangszustand von Fig. 5 weist V2 den logischen Wert Eins auf, V3 und V4 den logischen Wert Null und V5 den logischen Wert Eins. Wenn das ankommende Signal CLK IN den Zustand zu dem logischen Pegel Null wechselt, liegt der Taktanschluss der Stufe S1 auf Null und ihr Eingang auf Null, so dass ihr Ausgang V2 auf einem logischen Pegel Eins bleibt. Die Stufe S2 weist weiterhin ein Eingangssignal (V2) mit dem logischen Zustand Eins auf, da jedoch der Zustand des ankommenden Signals CLK IN nun Null ist, schwebt der Ausgangsanschluss V3 nun jedoch auf dem logischen Zustand Null. Die Stufe S3 weist nun einen Eingangszustand von Null auf, während das Eingangssignal CLK IN Null ist, so dass der Zustand ihres Ausgangs zu einem logischen Zustand Eins wechselt. Die Stufe S4 weist nun einen logischen Zustand von Eins an ihrem Eingang auf, während das Taktsignal einen niedrigen Pegel (low) annimmt, so dass ihr Ausgang V5 auf dem vorherigen logischen Zustand Eins schwebt. Die Tri-State-Inverterstufe S5 weist ein Eingangssignal mit dem logischen Zustand Eins auf, während der Zustand des Taktsignals CLK IN low ist, so dass der Ausgang V1 auf dem vorherigen logischen Zustand schwebt, d. h. auf dem logischen Zustand Null. Diese Analyse kann für die nachfolgenden Zustandsänderungen des ankommenden Taktsignals CLK IN unter Bezugnahme auf die Wahrheitstabellen von Fig. 2 und 3 verfolgt werden. Das Ergebnis sind die in Fig. 5 gezeigten Tabellendaten, aus denen entnommen werden kann, dass die Sequenz zu einem sich wiederholenden Zyklus mit der Markierung R führt, der durch die Ausgangssignalform in Fig. 4 repräsentiert wird.
• Zum Starten der Teilerschaltung ist keine Initialisierung erforderlich. Sie startet von selbst innerhalb einiger weniger Zyklen des Eingangssignals als Folge kleiner Asymmetrien in dem Layout. Es können jedoch gegebenenfalls Initialisierungsschaltkreise hinzugefügt werden, um einen bestimmten Anfangszustand zu erzwingen. Es versteht sich ohne Weiteres, dass logische Schaltkreise, wie zum Beispiel die in Fig. 1 als L markierten, zwischen zwei beliebigen sequentiellen Stufen des Rings eingefügt werden können, solange die logischen Schaltkreise nicht invertierend sind.
• Die Stromaufnahme der Schaltung ist im Vergleich zu bestehenden Bauelementeschaltungen sehr niedrig. Ein Grund dafür besteht darin, dass bei jeder Taktflanke nur ein interner Anschluss den Zustand wechselt, so dass die Stromaufnahme von den Ladungs-/Entladungsströmen der Kapazität eines einzigen Anschlusses dominiert wird. Außerdem kann die maximale Betriebsfrequenz der Schaltung sehr hoch sein, da die durch jede Stufe eingeführte Verzögerung nur die durch einen einzigen Transistor eingeführte ist. Anders ausgedrückt, umfasst jede Stufe nur eine "Schicht" mit Transistorlogik, die einen Zustandswechsel zwischen Eingang und Ausgang erfordert.
• Die Schaltung von Fig. 1 hat die nützliche Eigenschaft, ein Tastverhältnis von 50% in dem Ausgangssignal aufrechtzuerhalten, unabhängig davon, ob das Eingangssignal ein Tastverhältnis von 50% aufweist oder nicht.
• Fig. 6a repräsentiert eine Eingangsignalform CLK IN mit einem Tastverhältnis von 50%. Fig. 6b zeigt das Ausgangssignal am Ausgangsanschluss 4 des Tri-State- Inverters (mit der Markierung V(1) in Fig. 6b). Das Ausgangssignal ist eine Division-durch-4-Version des Eingangstaktsignals und weist ein Tastverhältnis von 50% auf. Die Ausgangssignale der anderen Transistorstufen mit den Kennzeichnungen V(2) bis V(5) sind in Fig. 6c bis 6f gezeigt. Diese repräsentieren weiterhin eine Division-durch-4-Version des Eingangssignals, weisen jedoch kein Tastverhältnis von 50% auf. Für Anwendungen, bei denen ein Tastverhältnis von 50% wichtig ist, sollte also das Ausgangssignal aus der Division-durch-4-Schaltung aus dem Ausgang des Tri- State-Inverters entnommen werden. Für Anwendungen, bei denen es nicht notwendig ist, ein Signal mit einem Tastverhältnis von 50% zuzuführen, kann jedoch das Ausgangssignal einer beliebigen der Transistorstufen S1 bis S4 entnommen werden.
• Die Funktionsweise der Division-durch-4-Schaltung von Fig. 1 kann ohne Weiteres auf andere gerade Zahlen erweitert werden, um eine Division-durch-M-Schaltung bereitzustellen, wobei M eine geradzahlige ganze Zahl ist. Fig. 7 ist ein Schaltbild einer Division-durch-8- Schaltung mit acht Transistorstufen S1 bis S8 jeweils des in Fig. 1 als S1 bis S4 gekennzeichneten Typs und einer Tri-State-Inverterstufe mit der Kennzeichnung S9, die der Stufe S5 von Fig. 1 gleicht.
• Die Fig. 8a bis 8j repräsentieren die Signalformen für die Schaltung von Fig. 7. Fig. 8a zeigt ein Eingangssignal mit einem Tastverhältnis von 50%, das an die Division-durch-8-Schaltung von Fig. 7 angelegt wird. Fig. 8b zeigt die Ausgangssignalform für das Ausgangssignal CLK OUT am Ausgangsanschluss der Tri- State-Inverterstufe S9. Es ist zu sehen, dass dies ein Tastverhältnis von 50% aufweist. Die Fig. 8c bis 8j zeigen die Ausgangssignale der anderen Ausgangsanschlüsse der Stufen in dem Ring mit den Kennzeichnungen V2 bis V9. Die Signale an diesen Anschlüssen repräsentieren jeweils eine Division-durch- 4-Version des Eingangssignals, die aber nicht ein Tastverhältnis von 50% aufweist.
• Fig. 9 zeigt, wie eine programmierbare Teilerschaltung konstruiert werden kann, um durch eine gewählte geradzahlige ganze Zahl M zu teilen. Fig. 9 zeigt eine programmierbare Teilerschaltung, die selektiv durch vier oder sechs teilen kann. Die Schaltung umfaßt sechs Transistorstufen S'1 bis S'6 und eine Tri-State- Inverterstufe S'7, die ringartig verschaltet sind. Die Transistorkonfiguration jeder der Stufen S'1 bis S'6 ist in Fig. 9 nicht gezeigt, ist aber dieselbe wie für Fig. 1. Die Tri-State-Inverterstufe S'7 kann die in Fig. 1 dargestellte Form oder die Form einer beliebigen geeigneten alternativen Tri-State-Inverterschaltung, die in der Technik bekannt ist, annehmen. Ein Multiplexer 20 weist einen mit dem Ausgang der Transistorstufe S'6 verbundenen Eingang und einen weiteren mit dem Ausgang der vierten Stufe S'4 verbundenen Eingang auf. Der Ausgang des Multiplexers 20 bildet den Eingang für die Tri-State-Inverterstufe S'7. Der Multiplexer 20 weist einen Auswahleingang 22 auf, der ein Auswahlsignal SEL erhält, das steuert, ob ein Ausgangssignal der sechsten Transistorstufe oder der vierten Transistorstufe als Eingangssignal der Tri- State-Inverterstufe S'7 zugeführt wird. Es versteht sich, dass jeder beliebige geeignete Multiplexer verwendet werden könnte, um selektiv das Ausgangssignal der vierten oder der sechsten Stufe als Eingangssignal der Tri-State-Inverterstufe S'7 zuzuführen. Es versteht sich somit, dass die Schaltung programmiert werden kann, um abhängig von dem Zustand des Auswahlsignals SEL durch vier oder durch sechs zu teilen. Wenn das Auswahlsignal SEL einen niedrigen Pegel annimmt, wird das Ausgangssignal der vierten Stufe S'4 als Eingangssignal der Tri-State-Inverterstufe S'7 zugeführt, so dass der Ring als Division-durch-4-Ring arbeitet, wie oben mit Bezug auf Fig. 1 beschrieben. Wenn die Auswahlsignalzelle zu einem hohen Pegel (high) übergeht, wird das Ausgangssignal der sechsten Stufe S'6 als Eingangssignal der Tri-State-Inverterstufe S'7 zugeführt, so dass der Ring als ein Division-durch-6- Ring arbeitet. Es ist möglich, die dividierende ganze Zahl M "fliegend" zu ändern, indem der Zeitpunkt, zu dem der Zustand des Auswahleingangs relativ zu dem Taktsignal CLK IN verändert wird, entsprechend gewählt wird.
• Es versteht sich ohne Weiteres, dass das oben mit Bezug auf eine programmierbare Division-durch-4-/Division- durch-6-Schaltung dargestellte Prinzip auf beliebig gewählte gerade Zahlen angewandt werden kann, indem die Transistorstufen, deren Ausgaben dem Multiplexer zugeführt werden, entsprechend gewählt werden. Darüber hinaus ist es möglich, eine Schaltung zu konstruieren, die selektiv durch drei oder mehr geradzahlige ganze Zahlen teilen kann, indem man einen Multiplexer mit drei oder mehr Eingängen verwendet, denen die Ausgangssignale der entsprechenden Transistorstufen zugeführt werden.
• Fig. 11 ist ein Diagramm einer grundlegenden Phasenregelkreisschaltung, in der die hier beschriebenen Teilerschaltungen besonders nützlich sind. Der Phasenregelkreis erhält ein Referenz- Takteingangssignal REF CLK IN und erzeugt ein PLL- Taktausgangssignal PLL CLK OUT. Ein Eingangsteiler 50 erzeugt aus dem Referenz-Takteingangssignal REF CLK IN eine Referenz-Eingangsfrequenz für einen Phasendetektor 52. Der Phasendetektor 52 erhält außerdem als Eingangssignal ein Rückkopplungssignal Φ, das auf die im Folgenden beschriebene Weise erzeugt wird. Wenn die beiden Eingangssignale des Phasendetektors eine unterschiedliche Phase aufweisen, wird ein Fehlerausgangssignal e erzeugt und einer Ladungspumpe 54 zugeführt. Ein Schleifenfilter 56 formt das Ausgangssignal der Ladungspumpe 54 und erzeugt ein Korrektursignal für einen spannungsgesteuerten Oszillator 58. Das Ausgangssignal des spannungsgesteuerten Oszillators wird durch einen Rückkopplungsteiler 60 geleitet, um das zweite Eingangssignal Φ des Phasendetektors zu erzeugen. Das Ausgangssignal des spannungsgesteuerten Oszillators wird außerdem durch einen Ausgangsteiler 62 geleitet, um das Taktausgangssignal PLL CLK OUT zu erzeugen.
• Eine Teilerschaltung gemäß der vorliegenden Erfindung kann nützlicherweise zur Implementierung entweder des Eingangsteilers 50, des Rückkopplungsteilers 60 oder des Ausgangsteilers 62 verwendet werden, um einen Phasenregelkreis bereitzustellen, der Einschränkungen der erforderlichen Technologie, Frequenz und Stromaufnahme erfüllt.

Claims (11)

1. Teilerschaltung, die folgende ringartig verschaltete Merkmale aufweist:

eine Vielzahl M Transistorstufen (Sn), wobei M eine geradzahlige ganze Zahl ist und jede Transistorstufe (Sn) einen Eingangsanschluss (In), einen Taktanschluss und einen Ausgangsanschluss (On) aufweist; und

eine Tri-State Invertiererstufe (S5, S9, S'7) mit einem Eingangsanschluss (2), der an den Ausgangsanschluss der vorherigen Transistorstufe in dem Ring angeschlossen ist, einen Freigabeanschluss (6), der an den Taktanschluss der Transistorstufen (Sn) angeschlossen ist, und einen Ausgangsanschluss (4), der an den Eingangsanschluss der nachfolgenden Transistorstufe in dem Ring angeschlossen ist,

wobei jede Transistorstufe aufweist: ein erstes Paar Transistoren (T1, T2) eines ersten Leitfähigkeitstyps, die in Reihe zwischen einen ersten Spannungspegel und einen Ausgangsanschluss (On) geschaltet sind;

ein zweites Paar Transistoren (T3, T4) eines zweiten Leitfähigkeitstyps, die in Reihe zwischen einen zweiten Spannungspegel und den Ausgangsanschluss (On) geschaltet sind, wobei Steueranschlüsse eines ersten Transistors jedes Transistorpaars miteinander verbunden sind, um den Eingangsanschluss (In) der Stufe zu bilden, und Steueranschlüsse der zweiten Transistoren jedes Transistorpaares miteinander verbunden sind, um den Taktanschluss der Stufe zu bilden, wobei dann, wenn ein Eingangstaktsignal (CLK IN) an die Taktanschlüsse der Transistorstufen angelegt wird, ein Ausgangssignal an dem Ausgangsanschluss (4) des Tri-State Invertierers erzeugt wird, bei dem jeder Zyklus M Zyklen des Eingangstaktsignals (CLK IN) repräsentiert;

dadurch gekennzeichnet, dass die Tellerschaltung (20) weiterhin eine Schaltanordnung zum selektiven Verbinden eines der wenigstens zwei Eingänge (V7, V5) an einen Ausgang aufweist, wobei die Ausgangsanschlüsse von wenigstens zwei alternierend angeordneten Transistorstufen der Teilerschaltung jeweils an wenigstens zwei Eingängen angeschlossen sind, wobei einer der Ausgangsanschlüsse selektiv an den Eingangsanschluss einer nachfolgenden Stufe anschließbar ist, so dass die ganze Zahl M programmierbar ist.

2. Teilerschaltung nach Anspruch 1, bei der M 10 oder kleiner ist.

3. Teilerschaltung nach Anspruch 1 oder 2, bei der eine nicht-invertierende Logik (L) in dem Ring zwischen zwei beliebigen aufeinanderfolgenden Stufen verschaltet ist.

4. Teilerschaltung nach einem der vorangehenden Ansprüche, bei der die ersten Transistoren jeder Transistorstufe direkt mit den jeweiligen ersten und zweiten Spannungspegeln verbunden sind und bei der die zweiten Transistoren jeder Transistorstufe direkt zwischen den ersten Transistoren und dem Ausgangsanschluss (On) der Stufe verschaltet sind.

5. Teilerschaltung nach Anspruch 1, bei der erste Spannungspegel eine Spannungsversorgung für die Schaltung und der zweite Spannungspegel Masse ist.

6. Teilerschaltung nach Anspruch 5, bei der das erste Paar von Transistoren (T1, T2) PMOS-Transistoren sind und bei der das zweite Paar von Transistoren (T3, T4) NMOS-Transistoren sind.

7. Teilerschaltung nach einem der vorangehenden Ansprüche, bei der die Schaltanordnung (20) einen Auswahleingang (22) zum Empfangen eines Auswahlsignals (SEL) aufweist, um die ganze Zahl M durch selektives Verbinden eines der wenigstens zwei Eingänge (V7, V5) der Schaltanordnung an den Ausgang der Schaltanordnung zu programmieren.

8. Teilerschaltung nach einem der vorangehenden Ansprüche, bei der der Ausgang der Schaltanordnung an den Eingangsanschluss der Tri-State Invertiererstufe (S'7) angeschlossen ist.

9. Phasenregelkreis, der aufweist:

einen Phasendetektor (52) mit einem ersten Eingang zum Empfangen eines Referenzsignals und einem zweiten Eingang zum Empfangen eines rückgekoppelten Signals (Q), wobei der Phasendetektor (52) dazu ausgebildet ist, ein Fehlersignal (e) entsprechend der relativen Phase zwischen dem Referenzsignal und dem rückgekoppelten Signal zu erzeugen;

einen spannungsgesteuerten Oszillator (58), der derart verschaltet ist, dass er ein Signal empfängt, das von dem durch den Phasendetektor (52) erzeugten Fehler abhängig ist; und

eine Teilerschaltung (60) die derart verschaltet ist, dass sie eine Ausgabe des spannungsgesteuerten Oszillators (58) erhält und dass sie die Ausgabe durch eine vorgegebene ganze Zahl teilt, um das rückgekoppelte Signal (Q) zu Erzeugen, wobei die Teilerschaltung (60) eine Teilerschaltung gemäß einem der Ansprüche 1 bis 8 ist.

10. Phasenregelkreis, der aufweist:

einen Phasendetektor (52) mit einem ersten Eingang zum Empfangen eines Referenzsignals und einem zweiten Eingang zum Empfangen eines rückgekoppelten Signals (φ), wobei der Phasendetektor dazu ausgebildet ist, ein Fehlersignal (e) entsprechend der relativen Phase zwischen dem Referenzsignal und dem rückgekoppelten Signal (φ) zu erzeugen;

einen spannungsgesteuerten Oszillator (58), der derart verschaltet ist, dass er ein Signal empfängt, das dem durch den Phasendetektor (52) erzeugten Fehler entspricht; und

einer Tellerschaltung (60) die derart verschaltet ist, dass sie eine Ausgabe des spannungsgesteuerten Oszillators (58) empfängt und diese Ausgabe durch eine vorgegebene ganze Zahl teilt, um das rückgekoppelte Signal (φ) zu erzeugen; und

einen Ausgangsteiler (62), der derart verschaltet ist, dass er die Ausgabe des spannungsgesteuerten Oszillators (58) empfängt, um ein geteiltes Ausgangssignal (PLLCLK OUT) zu erzeugen, wobei der Ausgangsteiler (62) eine Tellerschaltung gemäß einem der Ansprüche 1 bis 8 ist.

11. Phasenregelkreis, der aufweist:

einen Phasendetektor (52) mit einem ersten Eingang zum Empfangen eines Referenzsignals (REFCLK IN) und einem zweiten Eingang zum Empfangen eines rückgekoppelten Signals (φ), wobei der Phasendetektor (52) dazu ausgebildet ist, ein Fehlersignal (e) zu erzeugen, das der relativen Phase zwischen dem Referenzsignal und dem rückgekoppelten Signal (φ) entspricht;

einen spannungsgesteuerten Oszillator (58), der derart verschaltet ist, dass er ein Signal empfängt, das von dem durch den Phasendetektor (52) erzeugten Fehler abhängig ist; und

eine Teilerschaltung (60), die derart verschaltet ist, dass sie eine Ausgabe des spannungsgesteuerten Oszillators (58) erhält und die Ausgabe durch eine vorgegebene ganze Zahl teilt, um das rückgekoppelte Signal (φ) zu erzeugen; und

einen Eingangsteiler (50) zum Teilen des Referenzsignals (REFCLK IN) vor dem Phasendetektor (52), wobei der Eingangsteiler (50) eine Teilerschaltung gemäß einem der Ansprüche 1 bis 8 ist.