DE69838844T2

DE69838844T2 - Digitaler phasendiskriminator basiert auf frequenzabtastung

Info

Publication number: DE69838844T2
Application number: DE69838844T
Authority: DE
Inventors: Wendell Los Gatos SANDER
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp
Priority date: 1997-10-08
Filing date: 1998-10-08
Publication date: 2008-12-11
Anticipated expiration: 2018-10-09
Also published as: EP1021885A4; KR20010024469A; JP3919066B2; AU9692698A; ATE381167T1; EP1021885A1; WO1999018691A1; TW448669B; JP2003523095A; CN1286854A; DE69838844D1; EP1021885B1; EP1890417A1

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf digitale Phasendiskriminierung.
Stand der Technik
Phasendiskriminierung ist wichtig für digitalen Funkverkehr, insbesondere für jeden winkelmodulierenden digitalen Funkempfänger. Phasendiskriminierung und Frequenzdiskriminierung sind nahe verwandt. Frequenzdiskriminierung wird typischerweise unter Verwenden analoger Schaltungstechnik ausgeführt, zum Beispiel ein IQ-Frequenzdiskriminator. Analoge Frequenzdiskriminatoren haben wesentliche Nachteile. Im Falle eines IQ-Frequenzdiskriminators erfordert der Diskriminator eine Anzahl von analogen Komponenten, zwei A/D-Umwandlungen und eine nummerische Arctangens-Operation, was die Schaltung ziemlich komplex macht.
Es existieren bekannte Verfahren zum Herstellen eines die momentane Phase eines Signals repräsentierenden Werts, die nur digitale Logikelemente verwenden. Verschiedene solcher Verfahren sind im U.S. Patent 5,084,669 beschrieben. Das vorangegangene Patent beschreibt insbesondere eine digitale Schaltung zum Bestimmen der momentanen Phase eines Signals, aus der, falls gewünscht, die momentane Frequenz erhalten werden kann. Obwohl die gesamte Implementierung der Schaltung digital ist, ist sie ziemlich aufwändig. Ein verbessertes Verfahren und eine Vorrichtung zum Bestimmen der momentanen Phase eines Signals in einer einfachen, voll digitalen Weise würde daher von den Fachkreisen voraussichtlich gut aufgenommen werden.
Das U.S. Patent Nr. 5,664,165 offenbart ein System, das ein synthetisches Taktsignal in Gleichzeitigkeit mit sowohl einem Hochfrequenztaktsignal als auch einem Niederfrequenztaktsignal generiert, indem die steigenden und fallenden Flanken des Niederfrequenztaktsignals einer erheblichen Asymmetrie unterliegen. Das Frequenzverhältnis zwischen dem Hoch- und Niederfrequenztaktsignal wird durch Abtasten des Niederfrequenztaktsignals bei der Frequenz des Hochfrequenztaktsignals abgeleitet. Das synthetisierte Niederfrequenztaktsignal wird unter Verwenden des bestimmten relativen Frequenzverhältnisses direkt aus dem Hochfrequenztaktsignal generiert. Das synthetische Taktsignal ist auch in Gleichzeitigkeit mit dem Niederfrequenztaktsignal. Da das synthetische Taktsignal direkt aus dem Hochfrequenztaktsignal abgeleitet wird, unterliegt es nicht den Asymmetrieproblemen des Niederfrequenztaktsignals.
Das U.S. Patent Nr. 5,557,647 offenbart einen Demodulator. In dem Demodulator reproduziert ein Empfängertakt-Reproduzierer einen Empfängertakt auf Grundlage eines empfangenen Basisbandsignals und Phasenfehlerdaten generieren Phasenfehlerdaten zum Anzeigen eines Phasenfehlers zwischen dem reproduzierten Empfängertakt und einem Systemtakt zur Steuerung eines gesamten Empfängers. Ferner ändert ein Abtasttaktgenerator eine Phase des Systemtakts auf Grundlage der Phasenfehlerdaten, um einen optimalen Abtasttakt zu dem Basisbandsignal zu generieren, und ein Empfängerdatengenerator generiert Empfängerdaten korrespondierend zu dem Basisbandsignal, welches an seinen optimalen Positionen auf Grundlage des optimalen Abtasttakts abgetastet worden ist. Danach stellt ein Datenzeiteinsteller die Synchronität der Empfängerdaten mit dem Systemtakt auf Grundlage der Phasenfehlerdaten ein. Alterna tiv steuert ein Filterkoeffizient des Filters, der dem Phasenfehler zwischen dem Systemtakt und dem reproduzierten Empfängertakt zugeordnet ist, die Phase des empfangenen Basisbandsignals, wobei das Basisbandsignal für eine Vielzahl von Zeitschlitzen mit dem einzelnen Systemtakt synchronisiert ist. Daher kann eine Demodulation des unterschiedliche Phasenfehler für die Vielzahl der Zeitschlitze aufweisenden Basisbandsignals durch Verwenden eines einzelnen Systemtakts ausgeführt werden.
ZUSAMMENFASSUNG DER ERFINDUNG
Die vorliegende Erfindung stellt, allgemein gesagt, ein einfaches, voll digitales Verfahren und eine Vorrichtung zum Bestimmen der Phase eines ersten Taktsignals relativ zu einem zweiten Taktsignal bereit. Das erste Taktsignal kann eine digitale Näherung eines periodischen analogen Signals, wie ein HF-Signal, sein. Eine Abtasttechnik wird eingesetzt, welche einen Strom digitaler Bits erzeugt, die relative Phaseninformationen beinhalten. Aus dem Strom der digitalen Bits wird ein digitales Wort zum Anzeigen der relativen Phase gebildet. Das digitale Wort kann durch Verwenden eines digitalen Filters gebildet werden. Vorteilhafterweise kann direkt auf den digitalen Strom ein auf Sigma-Delta (manchmal als Delta-Sigma bezeichnet) A/D-Wandler anwendbarer umfassender Körper digitaler Filtertechniken angewendet werden. Durch Verwenden einer geeignet ausgewählten Wichtsfunktion kann hohe Genauigkeit erhalten werden.
In Übereinstimmung mit einem Aspekt der Erfindung wird ein Verfahren zum Bestimmen eines Verhältnisses von Frequenzen eines ersten Taktsignals und eines zweiten Taktsignals bereitgestellt. Das erste Taktsignal wird in Übereinstimmung mit dem zweiten Taktsignal abgetastet, um einen Strom digitaler Bits oder Symbole zu erzeugen, und von dem Strom digita ler Bits oder Symbole wird ein digitales Wort zum Anzeigen des Frequenzverhältnisses gebildet. Das digitale Wort kann durch Filtern des Stroms digitaler Bits oder Symbole gebildet werden. Eine Vorrichtung zum Ausführen des vorangegangenen Verfahrens kann eine Schaltung zum Abtasten des ersten Taktsignals in Übereinstimmung mit dem zweiten Taktsignal enthalten, um einen Strom digitaler Bits oder Symbole zu erzeugen und eine Schaltung, wie ein digitales Filter, zum Bilden eines digitalen Worts oder von Symbolen zum Anzeigen des Frequenzverhältnisses aus dem Strom digitaler Bits. Vorzugsweise setzt das digitale Filter eine Wichtungsfunktion ein, welche unterschiedliche Wichtungen auf unterschiedliche digitale Bits oder Symbole anwendet.
In Übereinstimmung mit einem verwandten Aspekt der Erfindung wird ein Verfahren zum Erzeugen eines Datenstroms zum Anzeigen eines Frequenzverhältnisses von zwei Taktsignalen bereitgestellt, das durch Abtasten eines der Taktsignale in Übereinstimmung mit dem anderen Taktsignal ausgeführt wird, um einen Strom digitaler Bits oder Symbole zu bilden, wobei jedes digitale Bit oder Symbol eine Anzahl von Übergängen einer vorbestimmten Polarität von einem der Taktsignale repräsentiert, das während eines bestimmten Intervalls des anderen Taktsignals aufgetreten ist, so dass der Strom digitaler Bits oder Symbole weiter ausgeführt werden kann, um das Verhältnis der Frequenzen zu bestimmen. Eine Schaltung zum Erzeugen eines solchen Datenstroms zum Anzeigen eines Frequenzverhältnisses von zwei Taktsignalen kann eine erste Eingabeendstelle, auf das ein erstes Taktsignal angewandt wird, eine zweite Eingabeendstelle, auf welches ein zweites Taktsignal angewandt wird, enthalten, wobei die Schaltung als ein Ausgangssignal einen Strom digitaler Bits oder Symbole erzeugt, wobei jedes digitale Bit oder Symbol eine Anzahl von Übergängen einer vorbestimmten Polarität von einem der Taktsignale repräsentiert, das während eines bestimmten Intervalls des anderen Taktsignals aufgetreten ist, so dass der Strom digitaler Bits oder Symbole weiter ausgeführt werden kann, um das Frequenzverhältnis zu bestimmen.
In Übereinstimmung mit noch einem weiteren Aspekt der Erfindung wird eine Vorrichtung zum Generieren einer Delta/Sigma-Modulation des Verhältnisses der zwei Frequenzen Fx und Fs bereitgestellt, die eine Zählerschaltung zum Zählen der Anzahl von Taktflanken von Fs enthält, die in dem Zeitintervall zwischen Taktflanken von Fx auftreten und eine Registerschaltung zum Speichern des Werts des Zählers an jeder Taktflanke von Fs. Die Sequenz der Werte der Registervorrichtung bildet die quantisierten Delta/Sigma-Modulationsdaten.
KURZE BESCHREIBUNG DER ZEICHNUNG
Die vorliegende Erfindung kann aus der folgenden Beschreibung in Verbindung mit der beigefügten Zeichnung weiter verstanden werden. In der Zeichnung:
1 ist ein Blockdiagramm, das ein Abtastdatenmodell eines Sigma/Delta-Modulators und einer auf Frequenzabtasten angewandten Abtastschaltung, in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung darstellt;
2 ist eine zum Erklären des Betriebs des Schaltungsmodells von 1 hilfreiche Tabelle, in dem Fall einer Eingabefrequenz, die das 0,6875-fache einer Referenzfrequenz ist;
3 ist ein Zeitdiagramm, das das Prinzip des Betriebs des Schaltungsmodells von 1 auf Frequenzabtastung angewendet, darstellt;
4 ist ein schematisches Diagramm eines Beispiels einer durch das Schaltungsmodell von 1 beschriebenen Frequenzabtastschaltung;
5 ist ein erstes Zeitdiagramm, das den Betrieb der Frequenzabtastschaltung von 4 darstellt;
6 ist ein zweites Zeitdiagramm, das den Betrieb der Frequenzabtastschaltung von 4 darstellt;
7 ist eine Zeichnung zweier alternativer Wichtungsfunktionen, die zum Ausführen von digitalem Filtern eines digitalen Bitstroms verwendet werden können, der durch eine Schaltung, wie die von 4, erzeugt wurde;
8 ist eine Zeichnung, die die von einem eine konstante Wichtungsfunktion verwendenden Digitalfrequenzdiskriminator erhaltene Genauigkeit darstellt;
9 ist eine Zeichnung, die die von einem eine Dreieckswichtungsfunktion verwendenden Digitalfrequenzdiskriminator erhaltene Genauigkeit darstellt; und
10 ist ein Blockdiagramm eines Beispiels eines Digitalfilters, der in Verbindung mit einer Frequenzabtastschaltung, wie der aus 4, verwendet werden kann.
11A ist eine Tabellierung, die ein Verfahren digitaler Phasendiskriminierung darstellt;
11B ist ein Plot, der Ergebnisse des Verfahrens von 11A zeigt;
11C ist ein Plot einer in Verbindung mit den 11A und 11B verwendeten Wichtungsfunktion;
12A ist ein Tabellierung, die ein anderes Verfahren digitaler Phasendiskriminierung darstellt;
12B ist ein Plot, der Ergebnisse des Verfahrens von 12A zeigt;
12C ist in Plot einer in Verbindung mit den 12A und 12B verwendeten Wichtungsfunktion;
13 ist ein Blockdiagramm von digitaler Phasendiskriminierungshardware in Übereinstimmung mit der Technik von 12;
14A ist eine Tabellierung, die noch ein anderes Verfahren digitaler Phasendiskriminierung darstellt;
14B ist ein Plot, der die Ergebnisse des Verfahrens von 14A zeigt;
14C ist ein Plot einer in Verbindung mit den 14A und 14B verwendeten Wichtungsfunktion;
15 ist ein Blockdiagramm digitaler Phasendiskriminierungshardware in Übereinstimmung mit der Technik von 14;
16A ist eine Tabellierung, die noch ein anderes Verfahren digitaler Phasendiskriminierung darstellt;
16B ist ein Plot, der die Ergebnisse des Verfahrens von 16A zeigt;
16C ist ein Plot einer in Verbindung mit den 16A und 16B verwendeten Wichtungsfunktion;
17 ist ein Blockdiagramm digitaler Phasendiskriminierungshardware in Übereinstimmung mit der Technik von 16.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Der von dem digitalen Frequenzdiskriminator der vorliegenden Erfindung verfolgte Ansatz kann in Analogie zur Sigma-Delta A/D-Umwandlung verstanden werden, die im Stand der Technik durch Entgegenhaltungen wie "Oversampling Delta-Sigma Data Converters", Candy, et al., IEEE Press, Seiten 1–6, Piscataway, NJ (1992) gut dokumentiert ist. Ein Sigma-Delta-Umwandler moduliert ein analoges Eingangssignal mit variierender Amplitude in einen einfachen Digitalcode bei einer viel höheren Frequenz als die Nyquistrate. Die Ausführung des Modulators erlaubt es, Zeitauflösung gegen Amplitudenauflösung einzutauschen. Ein Abtastdatenschaltungsmodell eines Sigma-Delta-Modulators, gezeigt in 1, kann direkt auf Frequenzabtasten angewandt werden, wie hierin beschrieben.
Mit Bezug auf 1 hat ein zur Abtastzeit i auftretendes Eingangssignal x_i von sich das Ausgangssignal y_i zur Abtastzeit i subtrahiert. Das Ergebnis wird auf einen Akkumulator mit einem Ausgangssignal w_i angewandt. Ein "neues" Eingangssignal des Akkumulators zur Abtastzeit i wird mit dem "alten" Ausgangssignals des Akkumulators kombiniert, um ein neues Ausgangssignal des Akkumulators zu bilden. Das Ausgangssignal des Akkumulators wird quantisiert, wobei die Quantelung durch die Addition eines Fehlers e_i dargestellt wird. Das Ausgangssignal des Quantisierers ist das endgültige Ausgangssignal y_i.
Es wird nun angenommen, dass x_i das Verhältnis von zwei Frequenzen, und dass der Quantisierer ein zweistufiger Quantisierer ist. Ferner wird angenommen, dass das Verhältnis der zwei Frequenzen für das in Rede stehende Zeitintervall 0,6875 ist. Wie in 2 gezeigt, ist der letzte Wert eine akkumulierte erste Zeit, die einen akkumulierten Wert von 0,6875 ergibt. Wenn diese Bewertung kleiner als 1 ist, wird der Wert 0,6875 wieder zu dem akkumulierten Wert addiert, um einen neuen akkumulierten Wert von 1,375 zu ergeben. Da dieser Wert jetzt größer als 1 ist, wird ein 1 von 0,6875 subtrahiert und das Ergebnis (0,6875 – 1 = –0,3125) wird zu dem Akkumulator addiert, um einen Wert von 1,0625 zu ergeben. Der Betrieb läuft in dieser Art und Weise ab. Während der vorangegangenen Betriebssequenz wird ein Datenfluss durch Annehmen des ganzzahligen Teils, 1 oder 0, jedes akkumulierten Werts erzeugt.
Mit Bezug auf 3 kann die Interpretation der in 2 gezeigten Zahlensequenz verstanden werden. Es sind zwei Taktsignale gezeigt. Es wird erneut angenommen, dass das Verhältnis der Frequenz des oberen Taktsignals zu der des unteren Taktsignals, während des Intervalls von Interesse, 0,6875 ist. Zur Zeit t = 0 stimmen die steigenden Flanken von beiden Taktsignalen überein. Bei der ersten nachfolgenden steigenden Flanke des unteren Taktsignals sind 0,6875 Intervalle des oberen Taktsignals vergangen. Bei der nächsten steigenden Flanke des unteren Taktsignals sind 1,375 Intervalle des oberen Taktsignals vergangen. Bei der nächsten steigenden Flanke des unteren Taktsignals sind 1,0625 Intervalle des oberen Taktsignals vergangen, seit dem Ablauf des ersten Intervalls des oberen Taktsignals usw..
Ein schematisches Diagramm einer Fangschaltung oder Frequenzabtastschaltung, die für Abtastdaten korrespondierend zu dem im vorangegangenen Beispiel beschriebenen Datenstrom verwendet werden kann, wird in 4 gezeigt. In der dargestellten Ausführungsform wird angenommen, dass das Verhältnis der Taktsignale so ist, dass nicht mehr als eine steigende Flanke des schnelleren Takts während eines einzelnen Intervalls des langsameren Takts auftreten wird. In anderen Ausführungsformen braucht diese Annahme nicht angewandt werden.
Die Fangschaltung enthält einen Eingangsteil 401 und einen Ausgangsteil 403. Der Eingangsteil enthält zwei Abschnitte Ch1 und Ch2, die sorgfältig abgestimmt sein müssen, um Fehler zu minimieren. Jeder Abschnitt umfasst eine Kette von zwei oder mehr in Reihe verbundenen D-Flip-Flops. In der folgenden Beschreibung werden dieselben Bezugszeichen verwendet, um auf die entsprechenden Flip-Flops selbst und ihre entsprechenden Ausgangssignale hinzuweisen.
In jedem Abschnitt wird das erste Flip-Flop in der Kette durch ein abgetastetes Taktsignal Fx getaktet. Die nachfolgenden Flip-Flops in der Kette werden von einem Abtasttaktsignal Fs getaktet. Der D-Eingang des ersten Flip-Flops Q1 in dem oberen Abschnitt ist mit dem Q-Ausgang desselben verbunden. Der D-Eingang des ersten Flip-Flops in dem unteren Abschnitt ist mit dem Q-Ausgang des ersten Flip-Flops in dem unteren Abschnitt verbunden. Die verbleibenden Flip-Flops in beiden Abschnitten sind in Reihe verbunden- z. B. Q zu D, Q zu D.
Die Funktion des Eingangsteils ist es, 1) zwei Signale zu erzeugen, logische Inverse voneinander, die ansteigenden Flanken des Taktsignals Fx übergehen; 2) die Werte der zwei Signale an der steigenden Flanke des Taktsignals Fs zu verriegeln; und 3) Übergänge von einem Takt zu dem nächsten zu erfassen. Zusätzliche Zwischenstufen in Reihe mit Q3 und Q4 können erforderlich sein, um aus der Asynchronität der zwei Taktsignale resultierende Metastabilität zu minimieren, und solche Stufen können in einer bestimmten Ausführung tatsächlich erwünscht sein.
In einem Ausführungsbeispiel enthalten die Ausgangsteile drei NAND-Gatter mit zwei Eingängen. Entsprechende NAND-Gatter N1 und N2 sind mit dem D- und Q-Signal der endgültigen Flip-Flop-Stufen des Eingangsabschnitts verbunden. Ausgangssignale der NAND-Gatter N1 und N2 sind in dem weiteren NAND-Gatter N3 kombiniert, um den endgültigen Ausgang der Fangschaltung zu bilden.
Die Funktion des Ausgangsteils ist es, einen Wechsel im Eingangstaktsignalniveau von einem Abtasttakt zum nächsten in einem von zwei durch zwei Eingangsabschnitte gebildeten Kanälen zu erfassen. Die beiden Eingangsabschnitte funktionieren in einer Ping-Pong Art und Weise, die abwechselnd Veränderungen in dem Eingangstaktsignalniveau erfassen.
Der Betrieb der Fangschaltung von 4 kann mit Bezug auf das Zeitdiagramm von 5 vollständiger verstanden werden. Die ersten Stufen der beiden Kanäle bilden inverse Signale Q1 und Q2, die ungefähr übereinstimmen mit (aber leicht zeitversetzt sind von) steigenden Flanken des Eingangstaktsignals. Die Signale Q3 und Q4 werden durch Abtasten der Signale Q1 und Q2 in Übereinstimmung mit dem Abtasttakt gebildet. Die Signale Q5 und Q6 sind zeitversetzte Repliken der Signale Q3 und Q4. Die NAND-Gatter realisieren zusammen die logische Funktion X = Q3·Q5 ν Q4·Q6.
In dem Beispiel von 5 sind die dargestellten Signale alle idealisierte Rechtecksignale. In Wirklichkeit werden die Signale finite Anstiegs- und Fallzeiten haben. Der mögliche Effekt der finiten Anstiegs- und Fallzeiten der Signale Q1 und Q2 und der Asynchronität der Schaltung ist Metastabilität, wie in 6 dargestellt. Hier sind die Signale Q3 und Q5 und die Signale Q4 und Q6 alle in einem Zwischenstatus für einen Zyklus. Der resultierende Ausgang der Schaltung kann oder kann nicht korrekt sein. Weil die Entscheidung jedoch war, mit einem "geschlossenem Aufruf" zu beginnen, ist der Effekt einer gelegentlich fehlerhaften Entscheidung auf den Gesamtbetrieb der Schaltung unbedeutend. Das Zeitfenster der Instabilität ist durch Vergrößern der Gesamtverstärkung in dem Pfad reduziert. Wenn die Gesamtverstärkung in Q3 und Q9 ausreichend ist, die Wahrscheinlichkeit eines Fehlers auf ein akzeptables Niveau zu reduzieren, dann ist keine zusätzliche Schaltungstechnik erforderlich. Wenn nicht, dann wird zusätzliche Schaltungstechnik erforderlich werden, um die Verstärkung zu vergrößern.
Um das Verhältnis der Frequenzen der beiden Taktsignale von dem durch eine Fangschaltung, wie die aus 4, erzeugten Datenstrom einzuholen, wird digitales Filtern angewandt. Vorteilhaft kann ein umfangreicher auf Sigma-Delta (oder Delta-Sigma) A/D-Umwandler anwendbarer Aufbau digitaler Filtertechniken direkt auf den digitalen Strom angewandt werden. Darüber hinaus kann durch Verwenden einer geeignet gewählten Wichtungsfunktion hohe Genauigkeit erhalten werden.
Die gewichtete disjunktive Normalform ist ein Beispiel eines FIR-Filters. Die zuvor beschriebene Wichtungsfunktion ist daher die eines FIR-Filters in digitaler Filtertheorie. Es sollte jedoch anerkannt werden, dass auch IIR-Filter verwendet werden können. Im Ablauf des FIR-Digitalfilterns wird die Wichtungsfunktion auf ein "Fenster" von Datenmuster angewandt, um eine Schätzung des Verhältnisses von Frequenzen im Zentrum des Fensters zu erhalten. Das Fenster wird dann "aufgehoben" und zu der nächsten Mustersequenz bewegt. Die Fenstervorgänge werden typischerweise überlappen. Ein Fenster kann zum Beispiel 256 Muster enthalten.
In Bezug auf 7 sind zwei alternative Wichtungsfunktionen für ein Fenster von 256 Mustern gezeigt. Die Wichtungsfunktionen sind normalisiert, das bedeutet, dass der Bereich un ter der Wichtungsfunktion einheitlich ist. Eine Wichtungsfunktion, angezeigt in gestrichelten Linien, ist eine lineare, konstante Wichtungsfunktion. Eine andere Wichtungsfunktion, angezeigt in durchgezogener Linie, ist eine Dreieckswichtungsfunktion. Die Wichtungsfunktion ist die Impulsantwortfunktion in digitalen Filtern.
Ergebnisse digitalen Filterns unter Verwenden der linearen Wichtungsfunktion und der Dreieckswichtungsfunktion sind in 8 und 9 gezeigt. Im Falle von beiden, 8 und 9, wurde das Frequenzverhältnis von knapp unter 0,687 auf knapp über 0,693 erhöht. Wie in 8 zu sehen ist, oszilliert das quantisierte Signal unter Verwenden einer linearen Wichtungsfunktion zwischen zwei Niveaus, die zum Eingang derart benachbart sind, dass ihr lokaler Durchschnitt dem Durchschnittseingang gleicht. Der Durchschnittsfehler wurde auf 1772 ppm berechnet. Wie in 9 zu sehen, verfolgt das quantisierte Signal unter Verwenden einer Dreieckswichtungsfunktion den Eingang mit einem Durchschnittsfehler von 83 ppm.
Ein schematisches Diagramm eines beispielhaften Frequenzakkumulators, der eine Dreieckswichtungsfunktion anwendet und der verwendet werden kann, um das gewünschte Digitalfiltern zu erreichen, ist in 10 gezeigt. In dem gezeigten Beispiel verwendet der Frequenzakkumulator einen 7-Bit Zähler 101, einen 14-Bit Addierer 103 und ein 14-Bit Register 105. Der 7-Bit Zähler wird durch die Abtastfrequenz Fs getaktet. Der Ausgang des 7-Bit Zählers wird einem Eingang des Addierers bereitgestellt. Die Funktion des 7-Bit Zählers ist es, von 0 auf 127 herauf und dann von 127 auf 0 herunter zu zählen. Der Zählerstand 127 tritt im Ablauf zweimal auf. Dieses Verhalten wird durch Verwenden eines Flip-Flops 107 erreicht. Das Flip-Flop wird durch die Abtastfrequenz Fs getaktet. Ein Endstellenzählersignal des 7-Bit Addierers ist ein Eingang zum Flip- Flop. Der Ausgang des Flip-Flops ist zu einem Rückwärtszähleingang des 7-Bit Zählers verbunden.
Der "überabgetastete" Datenstrom ist zu einem Steuerungseingang des Addierers verbunden. Wenn das derzeitige Bit des Datenstroms eine 1 ist, wird eine Addition ausgeführt. Wenn das derzeitige Bit eine 0 ist, wird keine Addition ausgeführt. Ein Übertragseingang des Addierers ist hoch angebunden, um effektiv einen Wichtungsbereich von 1 bis 128 zu bewirken.
Das 14-Bit Register wird durch die Abtastfrequenz Fs getaktet. Sein Ausgang wird auf den anderen Eingang des Addierers angewandt. Sein Eingang empfängt das durch den Addierer erzeugte Ausgangswort. Die Funktion des 14-Bit Addierers ist es, einen Akkumulationsbetrieb für 256 Takte auszuführen. Beim Abschluss der 256 Takte wird der Ausgang des 14-Bit Addierers als ein Schätzer für das Frequenzverhältnis verwendet. Insbesondere ist im gezeigten Beispiel der Ausgang des Akkumulators gleich R × 128 × 129, wobei R der Frequenzverhältnisschätzer ist.
Die vorangegangene Technik kann leicht auf Phasendiskriminierung ausgeweitet werden. Verschiedene unterschiedliche Verfahren und Vorrichtungen für digitale Phasendiskriminierung, die verschiedene Ausführungskompromisse zur Folge haben, werden beschrieben werden.
Das erste Verfahren ist konzeptionell überschaubar aber rechenseitig teuer. Mit Bezug auf 11A werden derselbe beobachtete Frequenzdatenstrom und derselbe Wichtungssatz korrespondierend zu einer Dreieckswichtungsfunktion (11B) verwendet. Das Verhältnis der Referenzfrequenz zu der abgetasteten Frequenz über ein relativ langes Zeitintervall wird zuerst unter Verwenden der vorher beschriebenen Technik bestimmt. Nach Erhalten dieses Frequenzverhältnisschätzers wer den Kurzzeitfrequenzabweichungen durch Berechnen derselben Frequenzschätzung wie zuvor aber bei einer relativ hohen Rate, so oft geschätzt, wie ehemals pro Abtastintervall. Daher werden aufeinanderfolgende Abtastungen alle unter Verwenden der Schaltung von 10 genommen, so oft wie jedes Abtastintervall. Die Differenz (ΔF) jeder Frequenzschätzung (F) des vorher bestimmten Frequenzverhältnisses (Fr) wird berechnet, mit einem geeigneten Skalierungsfaktor k multipliziert und akkumuliert, um eine korrespondierende Phasenschätzung Pf zu erhalten. (Der erste Wert von Pf ist eine frei gewählte Anfangsbedingung, die zum Vergleich mit einer idealen Schätzung gewählt wurde. In der Praxis kann die Phase auf einen Wert auf Grundlage von Vorkenntnissen von Signaleigenschaften initialisiert werden, oder kann bei Abwesenheit solcher Vorkenntnisse auf Erfassen eines Phaseninflexionspunkts auf 0 gesetzt werden.)
Eine Phasenplotsimulation, welche die tatsächliche Phase einer spezifizierten Wellenform (durchgezogene Linie) mit einer geschätzten Phase unter Verwenden des vorangegangenen Phasenschätzungsverfahrens (gestrichelte Linie) vergleicht, ist in 11C gezeigt.
Das vorangegangene "Frequenzdifferenz"-Phasenschätzungsverfahren ist wegen des Bedarfs der Berechnung von Frequenzschätzungen bei einer relativ hohen Rate rechenseitig teuer. Ein "Vor-Summierungsdifferenz"-Phasenschätzungsverfahren beugt diesem Erfordernis vor. Mit Bezug auf 12A wird, anstatt das Frequenzverhältnis von einer Frequenzschätzung zu subtrahieren, das Frequenzverhältnis Fr von dem abgetasteten Datenstrom selbst subtrahiert. Unter der Annahme, dass der Datenstrom ein Bitstrom nur aus Einsen und Nullen ist, und unter der Annahme eines Frequenzverhältnisses Fr = 0,6875 wird die Vor-Summierungsdifferenz Y einen von nur zwei Werten haben, Y = 1 – 0,6875 = 0,3125 oder Y = 0 – 0,6875 = –0,6875.
Die Y-Werte werden akkumuliert, um korrespondierende Werte PX zu erhalten. Durch Filtern der PX-Werte in im Wesentlich derselben Art und Weise wie vorher beschrieben, werden Phasenschätzungen PP_n erhalten, bezüglich der Bildung von Frequenzschätzungen (unter Verwenden der identischen Wichtungsfunktion, 12B, zum Beispiel), mit der Ausnahme, dass die gefilterten Werte durch den Skalierungsfaktor k skaliert werden.
Die Vor-Summierungsdifferenzphasenberechnung kann mathematisch äquivalent zu der Frequenzdifferenzphasenberechnung gezeigt werden. Simulationsergebnisse, gezeigt in 12C, sind daher dieselben wie in 11C. Die Hardwarerealisierung kann jedoch durch Verwenden der Vor-Summierungsdifferenzphasenberechnung vergleichbar einfacher sein, da nur eine Berechnung pro Phasenpunkt erforderlich ist. Eine derartige Hardwarerealisierung ist in 13 gezeigt.
Der Vor-Summierungsdifferenzphasenschätzer von 13 enthält allgemein einen ersten Akkumulator ACC1, einen Wichtungsgenerator WG, ähnlich oder identisch zu dem vorher beschriebenen Wichtungsgenerator in Bezug auf 10 und einen zweiten Akkumulator ACC2.
Der Akkumulator ACC1 funktioniert, um Phasennummern PX_i zu erzeugen in Korrespondenz zu Bits (oder in anderen Ausführungsformen Symbolen) des beobachteten Frequenzdatenstroms und enthält einen Multiplexer 1301, einen Addierer 1303 und ein Register (zum Beispiel ein 16-Bit Register) 1305. Der Multiplexer 1301 wählt einen von zwei möglichen Werten von Y_i in Übereinstimmung mit dem Wert von X aus und wendet Y_i auf den Addierer 1303 an. Der Registerwert wird zu Y_i addiert, um PX_i zu bilden, der dann in das Register abgetastet wird. Der Addierer 1303 und Register 1305 akkumulieren daher die PX_i-Werte.
Die PX_i-Werte werden dann in dem Akkumulator ACC2 gefiltert, der einen Multiplizierer 1307, einen Addierer 1309 und ein Register 1311 enthält. Der Multiplizierer empfängt Wichtungen von dem Wichtungsgenerator WG und PX_i-Werte von dem Akkumulator ACC1. Entsprechende Wichtungen und PX_i-Werte werden multipliziert und die Produkte akkumuliert, z. B. für 128 Taktzyklen, um einen Phasenschätzer PP zu erzeugen. Der Multiplizierer kann so konstruiert sein, dass er den Skalierungsfaktor k auf jedes Produkt während des Akkumulationsprozesses anwendet.
Eine noch einfachere Realisierung kann durch Verwenden einer ganzzahligen Differenzphasenberechnung erreicht werden. Die ganzzahlige Differenzphasenberechnung ist mathematisch nicht äquivalent zu den voranstehenden Verfahren, aber ist sehr nahe. Mit Bezug auf 14A verwendet dieses Verfahren, zusätzlich zu dem beobachteten Frequenzdatenstrom einen Referenzdatenstrom, der sich ergeben würde, wenn die Referenzfrequenz auf die Fangschaltung von 4 (mit demselben Takt) angewandt würde. Eine laufende Summe D_i wird dann aus der ganzzahligen Differenz X_i – R_i gebildet. In vielen praktischen Anwendungen, wie der einen in den 14 und 15 dargestellten, wird D_i ausschließlich die Werte 1, 0 und –1 haben. Der allgemeine Fall, in welchem D_i andere Werte annimmt, kann jedoch aus dem vorliegenden Beispiel wahrgenommen und verstanden werden, und wird von der vorliegenden Beschreibung eingeschlossen.
Phasenschätzungen werden durch Filtern der D_i-Werte in derselben oder ähnlichen Art und Weise, wie vorher beschrieben, gebildet. Dieselbe Dreieckswichtungsfunktion kann verwendet werden, 14B. Das ganzzahlige Differenzphasenberechnungsverfahren erzeugt identische Simulationsergebnisse, 14C, wie die vorhergehenden Verfahren.
Mit Bezug auf 15, in dem Fall, wenn D ausschließlich die Werte 1, 0 und –1 annimmt, kann die korrespondierende Hardwarerealisierung wesentlich vereinfacht werden (zum Beispiel verglichen mit der von 13).
Der ganzzahlige Differenzphasenschätzer von 15, wie der von 13, enthält allgemein einen ersten Akkumulator ACC1, einen Wichtungsgenerator WG und einen zweiten Akkumulator ACC2. Der Akkumulator ACC1 ist von vergleichbar unterschiedlicher Konstruktion als die korrespondierende Struktur von 13. Der Akkumulator ACC1 von 15 enthält einen Referenzmustergenerator 1501, einen 1-Bit Subtrahierer 1503, einen 2-Bit Addierer 1505 und ein 2-Bit Register 1507. Der 1-Bit Subtrahierer subtrahiert entsprechende R-Werte von entsprechenden X-Werten. Der 2-Bit Addierer und das Register akkumulieren die resultierenden D_i-Werte, die, wie vorher beschrieben, auf nur 1, 0 und –1 begrenzt sein können.
Der Wichtungsgenerator WG und der Akkumulator ACC2 sind im Wesentlichen dieselben wie in der vorher beschriebenen 13. Jedoch ist, weil D_i ausschließlich die Werte 1, 0 und –1 annimmt, kein Multiplizierer erforderlich. Stattdessen wird der Wichtungswert zu dem akkumulierten Wert addiert, wenn D_i = 1 und, wenn D_i = –1 wird der Wichtungswert subtrahiert. (Wenn D_i = 0, verbleibt der akkumulierte Wert unverändert.) Die Ersparnis eines Hardwaremultiplizierers ist ein besonderer Vorteil der Implementierung von 15.
Ein weiteres Phasenschätzungsverfahren wird als das Taktmessungsphasenberechnungsverfahren bezeichnet. Mit Bezug auf 16A ist dieses Verfahren ähnlich zu dem vorherigen ganzzahligen Differenzphasenberechnungsverfahren, insofern als R, X und D betroffen sind. Dieses Verfahren verwendet jedoch zusätzlich zu dem Referenzfrequenzdatenstrom R "Taktmessungs"- Nummern RG, welche die gleichen wie die in 2 erscheinenden Nummern sind. Darüber hinaus ist die verwendete Wichtungsfunktion merklich verschieden, wie in 16B gezeigt.
Taktmessungsphasenschätzungswerte PC werden durch Verwenden der folgenden Formel erhalten: PCn = k·(Dn – frac(RGn) + 0,5 + Σi(Wi·Xi-n-64))Simulationsergebnisse durch Verwenden des Taktmessungsphasenberechnungsverfahrens sind in 16C gezeigt.
Mit Bezug auf 17 enthält der Taktmessungsphasenschätzer allgemein einen ersten Akkumulator ACC1, einen Wichtungsgenerator WG und einen zweiten Akkumulator ACC2. Der Schätzer enthält zusätzlich einen Summierungsblock 1701.
Der Akkumulatorblock ACC1 ist im Wesentlichen der gleiche wie der Akkumulatorblock ACC1 von 15. Zu beachten ist jedoch, dass der Referenzmustergenerator sowohl den im Akkumulator ACC1 verwendeten Referenzfrequenzdatenstrom R und den Taktmessungsdatenstrom RG generiert, welcher ein Eingang des Summierungsblocks 1701 ist.
Der Wichtungsgenerator enthält einen Zähler 1703 und Wichtungsgeneratorlogik 1705. Der Akkumulator ACC2 enthält einen Addierer 1707 und ein Register 1709. Wenn X = 1 ist, wird der Wichtungswert des Wichtungsgenerators zu dem Inhalt des Registers 1709 addiert. Der Ausgang des Addierers wird neuer Eingang des Registers, welches einen Akkumulatorbetrieb für, z. B. 128 Taktzyklen ausführt.
Zum Abschluss des Akkumulationsbetriebs von ACC2 werden die Ausgänge von ACC1 und ACC2 zusammen mit dem korrespondierenden RG Wert in dem Summierungsblock 1701 summiert.
Die vorliegend offenbarten Ausführungsformen der Erfindung werden in jeglicher Hinsicht als illustrativ und nicht beschränkend betrachtet. Der Umfang der Erfindung wird anstelle der vorangegangenen Beschreibung durch die beigefügten Ansprüche angezeigt, und alle Veränderungen, die innerhalb des Wortlauts und dem Bereich von Äquivalenten davon liegen, sind beabsichtigt davon eingeschlossen zu sein.

Claims

Schaltung zur Bestimmung eines Signals zum Anzeigen eines Verhältnisses von Frequenzen eines ersten Taktsignals (Fx) zu einem Referenztaktsignal (Fs), wobei das Referenztaktsignal (Fs) eine höhere Frequenz aufweist als die Frequenz des ersten Taktsignals (Fx), dadurch gekennzeichnet, dass die Schaltung umfasst: eine Anfangsspeicherschaltung (Q1) zum Halten des Taktsignals (Fx); zumindest zwei Zweige von Speicherschaltungen (Q2, Q3, Q4, Q5, Q6) in Reihe mit der Anfangsspeicherschaltung (Q1) und betriebsfähig, um zeitverzögerte Versionen des ersten Taktsignals (Fx) und zeitverzögerte Versionen der Umkehrung des ersten Taktsignals (Fx) zu halten, wobei die zumindest zwei Zweige parallel zueinander sind; eine Mehrzahl von mit den Speicherschaltungen gekoppelten logischen Schaltungen (N1, N2, N3), die als Eingangssignal die verzögerten Versionen des ersten Taktsignals (Fx) und die verzögerten umgekehrten Versionen des ersten Taktsignals (Fx) verwenden; ein mit zumindest einer der Mehrzahl von logischen Schaltungen (N1, N2, N3) gekoppeltes Digitalfilter, welches das Ausgangssignal der zumindest einen der Mehrzahl von logischen Schaltungen (N1, N2, N3) filtert und betriebsfähig ist, um das Signal zum Anzeigen des Verhältnisses der Frequenzen des Referenztaktsignals (Fs) zu dem ersten Taktsignal (Fx) auszugeben; wobei zumindest eine erste Speicherschaltung unter den Speicherschaltungen in jedem der beiden Zweige durch das Referenztaktsignal (Fs) getaktet wird; wobei zumindest eine zweite Speicherschaltung unter den Speicherschaltungen durch das erste Taktsignal (Fx) getaktet wird.
Die Schaltung nach Anspruch 1, wobei das Digitalfilter eine Gewichtungsfunktion nutzt, bei der auf unterschiedliche Ausgangssignale zu unterschiedlichen Zeiten der Mehrzahl von logischen Schaltungen (N1, N2, N3) unterschiedliche Wichtungen angewendet werden.
Die Schaltung nach Anspruch 1, weiterhin umfassend: einen Wichtungsgenerator (WG); einen ersten Akkumulator (ACC1); und einen zweiten Akkumulator (ACC2); wobei der erste Akkumulator (ACC1) als Eingangssignal einen Strom digitaler Bits oder Symbole empfängt, der mit dem Akkumulations- und Quantisierungsausgang einer ersten Schaltung unter der Mehrzahl von logischen Schaltungen (N1, N2, N3) assoziiert ist, und einen Ausgangsstrom von Daten oder Symbolen produziert, wobei der Wichtungsgenerator (WG) eine Reihe von Wichtungen produziert und der zweite Akkumulator (ACC2) die Reihe von Wichtungen und den Ausgangsstrom von Bits oder Symbolen von dem ersten Akkumulator (ACC1) empfängt und eine Phasenschätzung produziert.
Die Schaltung nach Anspruch 3, wobei der zweite Akkumulator (ACC2) einen Hardware-Multiplizierer umfasst.
Die Schaltung nach Anspruch 3, wobei der erste Akkumulator (ACC1) einen Referenzmustergenerator umfasst und der Ausgangsstrom aus den Symbolen 1, 0 und –1 besteht, und wobei der zweite Akkumulator (ACC2) einen Addierer/Subtrahierer umfasst.
Die Schaltung nach Anspruch 1, weiterhin umfassend: einen Wichtungsgenerator (WG); einen ersten Akkumulator (ACC1); einen zweiten Akkumulator (ACC2); und einen Summierungsblock; wobei der Wichtungsgenerator (WG) eine Reihe von Wichtungen generiert, der erste Akkumulator (ACC1) als Eingangssignale den Strom digitaler Bits oder Symbole von einer Mehrzahl von logischen Schaltungen und die Reihe von Wichtungen von dem Wichtungsgenerator (WG) empfängt und einen ersten Ausgangsstrom von Symbolen produziert, wobei der zweite Akkumulator (ACC2) als Eingangssignale den Strom digitaler Bits oder Symbole von dem ersten Akkumulator (ACC1) empfängt und einen zweiten Ausgangsstrom von Symbolen produziert und der Summierungsblock die Ausgangssignale des ersten Akkumulators (ACC1) und des zweiten Akkumulators (ACC2) summiert, um eine Phasenschätzung zu produzieren.
Verfahren zur Bestimmung eines Signals zum Anzeigen eines Verhältnisses von Frequenzen eines ersten Taktsignals (Fx) zu einem Referenztaktsignal (Fs), wobei das Referenztaktsignal (Fs) eine höhere Frequenz aufweist als die Frequenz des ersten Taktsignals (Fx), dadurch gekennzeichnet, dass das Verfahren die folgenden Schritte umfasst: Halten des ersten Taktsignals (Fx) in einer Anfangsspeicherschaltung (Q1); Halten zeitverzögerter Versionen des ersten Taktsignals (Fx) und zeitverzögerter Versionen der Umkehrung des ersten Taktsignals (Fx) in zumindest zwei Zweigen von Speicherschaltungen (Q2, Q3, Q4, Q5, Q6), die in Reihe mit der Anfangsspeicherschaltung (Q1) geschaltet sind, wobei die zumindest zwei Zweige parallel zueinander sind; Bereitstellen einer Mehrzahl von mit den Speicherschaltungen (Q1, Q2, Q3, Q4, Q5, Q6) gekoppelten logischen Schaltungen (N1, N2, N3), die als Eingangssignal die verzögerten Versionen des ersten Taktsignals (Fx) und die verzögerten umgekehrten Versionen des ersten Taktsignals (Fx) verwenden; Bereitstellen von mit zumindest einer der Mehrzahl von logischen Schaltungen (N1, N2, N3) gekoppeltem Digitalfilter, welches das Ausgangssignal der zumindest einen der Mehrzahl von logischen Schaltungen (N1, N2, N3) filtert und das Signal zum Anzeigen des Verhältnisses der Frequenzen des Referenztaktsignals (Fs) zu dem ersten Taktsignal (Fx) ausgibt; Takten zumindest einer ersten Speicherschaltung unter den Speicherschaltungen (Q2, Q3, Q4, Q5, Q6) in jedem der beiden Zweige durch das Referenztaktsignal (Fs); und Takten zumindest einer zweiten Speicherschaltung unter den Speicherschaltungen (Q2, Q3, Q4, Q5, Q6) durch das erste Taktsignal (Fx).
Das Verfahren nach Anspruch 7, wobei das Generieren digitaler Daten das Filtern eines ersten Stroms digitaler Bits einer ersten logischen Schaltung (N1) unter der Mehrzahl logischer Schaltungen (N1, N2, N3) umfasst.
Das Verfahren nach Anspruch 8, weiterhin umfassend Berechnen einer Frequenzdifferenzphase, wobei der Schritt des Berechnens weiterhin die folgenden Schritte umfasst: Filtern des ersten Stroms, um ein mittleres Verhältnis von Frequenzen des ersten Taktsignals zu erhalten; Filtern des ersten Stroms, um eine Reihe von Kurzzeitschätzungen des Verhältnisses von Frequenzen des ersten Taktsignals (Fx) zu erhalten; für jede Schätzung Berechnen einer Differenz zwischen der Schätzung und dem mittleren Verhältnis von Frequenzen und Umwandeln der Differenz in eine Phasenzunahme; und Akkumulieren der Phasenzunahmen, um eine laufende Phasenschätzung zu produzieren.
Das Verfahren nach Anspruch 8 oder 9, weiterhin umfassend die folgenden Schritte: Produzieren eines zweiten Stroms digitaler Daten oder Symbole, die sich ergeben, wenn das Referenztaktsignal (Fs) in Übereinstimmung mit dem ersten Taktsignal (Fx) abgetastet wird; Subtrahieren von Bits oder Symbolen des zweiten Datenstroms von Bits oder Symbolen des ersten Datenstroms, um einen dritten Strom digitaler Bits oder Symbole zu produzieren; und Akkumulieren des dritten Stroms digitaler Bits oder Symbole, um einen vierten Strom digitaler Bits oder Symbole zu bilden, die jeweils einen der Werte 1, 0 und –1 aufweisen.