JP2003523095A - 周波数サンプリングに基づくデジタル位相弁別 - Google Patents

Abstract

(57)【要約】 本発明は、第２クロック信号（Fs）に対する第１クロック信号（Fs）の位相を決定するための簡単な全デジタル方法および装置（図４）を提供する。第１クロック信号（Fs）は、RF信号のような周期的アナログ信号のデジタル近似とすることができる。相対位相情報を含むデジタルビット（X）の流れを作るサンプリング技術が使用される。デジタルデータビットの流れから、相対位相を表すデジタル語が形成される（図１１Ａ）。デジタル語は、デジタルフィルタを用いて形成できる（図１３）。好ましくは、シグマ−デルタ（時には、デルタ−シグマとも呼ばれる）Ａ／Ｄ変換器（図１）に適用できるデジタル濾過技術の広範囲の部分を、直接デジタル流（X）に適用できる。適当に選択された重み関数を使用することにより、高精度を得ることができる。

Description

【発明の詳細な説明】

（技術分野） 本発明は、デジタル位相弁別（digital phase discrimination）に関する。 （背景技術） 位相弁別は、デジタル無線通信、特に、あらゆる角度変調デジタル無線受信機
において重要である。位相弁別と周波数弁別とは緊密な関係を有している。一般
に、周波数弁別は、アナログ回路、例えばIQ周波数弁別器を用いて行われる。ア
ナログ周波数弁別器は大きな欠点を有している。IQ周波数弁別器では、弁別器は
多数のアナログ部品、２つのA/D変換器および数値逆正接演算（numerical arcta
ngent operation）を必要とし、これが、回路を非常に複雑にしている。 デジタル論理エレメントのみを用いて信号の瞬間位相を表す値を作る既知の方
法が存在する。このような種々の方法が、本願に援用する米国特許第5,084,669
号に開示されている。より詳しくは、この米国特許には、信号の瞬間位相を決定
し、必要な場合にはこれから瞬間周波数を求めるデジタル回路が開示されている
。回路は全デジタルで実施されているが、それは必然的なことである。従って、
簡単な全デジタル態様で信号の瞬間位相を決定する改良された方法および装置は
、当業者により、好都合に受け入れられるであろう。 （発明の開示） 概していえば、本発明は、第２クロック信号に対する第１クロック信号の位相
を決定するための簡単な全デジタル方法および装置を提供する。第１クロック信
号はRF信号のような周期的アナログ信号のデジタル近似とすることができる。相
対位相情報を含むデジタルビットの流れをつくるのに、サンプリング技術を使用
する。デジタルビットの流れから、相対位相を表すデジタル語を形成する。この
デジタル語は、デジタルフィルタを用いて形成される。好ましくは、シグマ−デ
ルタ（時には、デルタ−シグマと呼ばれることもある）A/D変換器に適用できる
デジタルフィルタリング技術の広範囲の部分を、デジタル流に直接適用できる。
適当に選択される重み関数を用いることにより、高精度が得られる。 本発明の他の態様によれば、第１クロック信号の周波数と、第２クロック信号
の周波数の比を決定する方法が提供される。第１クロック信号は、第２クロック
信号に従ってサンプリングされて、デジタルビットまたは記号の流れを作り、デ
ジタルビットまたは記号の流れから、周波数の比を表すデジタル語が形成される
。デジタル語は、デジタルビットまたは記号の流れをフィルタリングすることに
より形成できる。上記方法を実施する装置は、第２クロック信号に従って第１ク
ロック信号をサンプリングしてデジタルビットまたは記号の流れを作る回路と、
このデジタルビットの流れから、周波数の比を表示するデジタル語を形成するデ
ジタルフィルタのような回路とで構成できる。好ましくは、デジタルフィルタは
、異なるデジタルビットまたは記号に異なる重みを適用する重み関数を使用する
。 本発明の関連態様によれば、他方のクロック信号に従って一方のクロック信号
をサンプリングしてデジタルビットまたは記号の流れを作る段階を有し、各デジ
タルビットまたは記号は、他方のクロック信号の特定時限中に生じる一方のクロ
ック信号の所定の極性の多数の遷移を表し、デジタルビットまたは記号の流れは
更に処理されて周波数の比を決定することを特徴とする２つのクロック信号の周
波数の比を表すデータ流を作る方法が提供される。２つのクロック信号の周波数
の比を表すこのようなデータ流を作る回路は、第１クロック信号が供給される第
１入力ターミナルと、第２クロック信号が供給される第２入力ターミナルとで構
成でき、この回路は、出力信号としてデジタルビットまたは記号の流れを作り、
各デジタルビットまたは記号は、他方のクロック信号の特定時限中に生じる一方
のクロック信号の所定の極性の多数の遷移を表し、デジタルビットまたは記号の
流れは更に処理されて周波数の比を決定する。 本発明の更に別の態様によれば、２つの周波数Fx、Fsの比のデルタ／シグマ変
調を発生する装置であって、Fxのクロックエッジの間の時限内に生じるFsのクロ
ックエッジの数をカウントするカウンタ回路と、カウンタの値をFsの各クロック
エッジに記憶させるレジスタ回路とを有する装置が提供される。レジスタ手段か
らの値のシーケンスは、デルタ／シグマ変調量子化データ（Delta/Sigma modula
tion quantized data）を構成する。 （発明を実施するための最良の形態） 本発明は、添付図面に関連して述べる以下の説明から一層良く理解されるであ
ろう。 本発明のデジタル周波数サンプリング弁別により行われるアプローチは、Cand
y等の著書「オーバサンプリングデルタ−シグマデータ変換器（Oversampling De
lta-Sigma Data Converters）」（IEEE出版、Pisscataway、ニュージャージ州、
１９９２年、第１頁〜第６頁）等の参考文献に記載の従来技術において良く知ら
れたシグマ−デルタA/D変換に似ていることが理解されよう。シグマ−デルタ変
換器は、ナイキスト速度(rate)より非常に高い周波数で、変動振幅アナログ入力
信号を簡単なデジタルコードに変調する。この変調器の設計は、時間導出を振幅
導出に変換できるようにする。図１に示すシグマ−デルタ変調器のサンプリング
されたデータ回路は、本願に開示する周波数サンプリングに直接適用される。 図１に示すように、サンプル時間iで発生する入力信号x_iは、ここから、サン
プル時間iで出力信号y_iを減算する。この結果は、出力信号w_iをもつアキュムレ
ータに適用される。サンプル時間iでのアキュムレータの「新」入力信号は、ア
キュムレータの「旧」出力信号と結合されて、アキュムレータの新出力信号を形
成する。アキュムレータの出力信号は量子化され、量子化は、誤差e_iを加えたも
のとして表される。量子化器の出力信号は、最終出力信号y_iである。 ここで、入力信号X_iは２つの周波数の比であり、かつ量子化器は２レベル量化
器であると仮定する。また、対象とする時限での２つの周波数の比は、例えば0.
6875である。図２に示すように、この値は最初に累算（アキュムレート）され、
0.6875の累算値が得られる。この累算値は１より小さく、値0.6875は累算値に再
び加算され、1.375の新しい累算値が得られる。今やこの値は１より大きいので
、0.6875から１を減じ、得た値（0.6875−１＝−0.3125）をアキュムレータに加
えれば、1.0625の値が得られる。演算はこの態様で続けられる。上記演算シーケ
ンス中、各累算値から整数部すなわち１または０を取り出すことによりデータ流
が作られる。 図３を参照すれば、図２に示した数値のシーケンスの解釈が理解されよう。２
つのクロック信号が示されている。再び、対象とする時限中の下方のクロック信
号に対する上方のクロック信号の周波数の比は0.6875であると仮定する。時間t
＝０で、両クロック信号の立上りエッジ（rising edge）は一致する。下方のク
ロック信号の最初の連続立上りエッジでは、上方のクロック信号の0.6875時限が
遅延される。下方のクロック信号の次の立上りエッジでは、上方のクロック信号
の1.375時限が遅延される。下方のクロック信号の次の立上りエッジでは、上方
のクロック信号の最初の時限の遅延のため、上方のクロック信号の1.0625時限が
遅延され、以後、同様に反復される。 図４には、上記例で説明したデータ流に対応するデータサンプルに使用できる
捕獲回路すなわち周波数サンプリング回路の概略図が示されている。例示の実施
形態では、クロック信号の比は、より速いクロックのたった１つの立上りエッジ
が、より遅いクロックの単一時限中に生じるような比であると仮定する。他の実
施形態では、この仮定を適用する必要はない。 捕獲回路は、入力部４０１および出力部４０３を有している。入力部は２つの
セクションCH1およびCH2を有し、これらの両セクションは、誤差を最小にするた
め入念に一致されなくてはならない。各セクションは、直列に接続されたDフリ
ップ−フロップの連鎖からなる。以下の記載において、それぞれのフリップ−フ
ロップ自体およびこれらのそれぞれの出力信号を示すのに同じ参照番号が使用さ
れる。 各セクション内で、連鎖の第１フリップ−フロップは、サンプリングされたク
ロック信号Fxによりクロックされる。連鎖の次のフリップ−フロップは、サンプ
リングクロック信号Fsによりクロックされる。上方セクションの第１フリップ−
フロップQ1のD入力は、該フリップ−フロップの~Q（~Q：Qの反転）出力に接続さ
れる。両セクションの残りのフリップ−フロップは、直列に、すなわちQからD、
QからDへと接続される。 入力部の機能は、１）クロック信号Fxの立上りエッジで遷移する互いに論理的
に逆の２つの信号を発生すること、２）クロック信号Fsの立上りエッジに２つの
信号の値をラッチすること、および３）１つのクロックから他のクロックへの遷
移を検出することにある。２つのクロック信号の非同期から生じる不安定性を最
小にするには、直列の付加中間段Q3、Q4が必要になり、実際に、特定の設計では
このような多段が望まれる。 例示の実施形態では、出力部は、３つの２入力NANDゲートを有している。それ
ぞれのNANDゲートN1、N2は、入力部の最終フリップ−フロップ段のDおよび~Q信
号に接続される。NANDゲートN1、N2の出力信号は別のNANDゲートN3に接続 され
、捕獲回路の最終出力を形成する。 出力部の機能は、２つの入力セクションにより形成される２つのチャンネルの
いずれにおいても、１つのサンプルクロックから次のサンプルクロックへの入力
部クロック信号レベルの変化を検出することにある。２つの入力セクションはピ
ンポン態様で機能し、入力信号レベルの変化を交互に検出する。 図４の捕獲回路の作動は、図５のタイミング図を参照することにより、一層完
全に理解されよう。２つのチャンネルの第１段は、入力クロック信号の立上りエ
ッジとほぼ一致（但し、僅かに遅延）する逆信号Q1、Q2を形成する。信号Q3、Q4
は、サンプルクロックに従って、それぞれ信号Q1、Q2をサンプリングすることに
より形成される。信号Q5、Q6は、それぞれ、信号Q3、Q4の遅延レプリカである。
NANDゲートは、協働して、論理関数X＝Q3・~Q5νQ4・~Q6を実現する。 図５の例では、例示の信号は、全て、理想化された方形波信号である。実際に
は、信号は、有限の立上り時間および立下り時間を有する。図６に示すように、
信号Q1、Q2の有限立上り時間および立下り時間および回路の非同期の可能な効果
は、不安定性にある。ここで、信号Q3、Q5および信号Q4、Q6は、１サイクルにつ
いて各々不確定状態にある。この結果得られる回路の出力は、必ずしも正確では
ない。しかしながら、決定は「危機一髪」に開始するので、回路の全作動につい
ての時折の誤った決定の効果は無視できるものである。不安定性の時間窓は、路
の全利得を増大させることにより減少される。Q3、Q9での利得が、誤差の確率を
許容できるレベルに低下させるのに充分な大きさであれば、付加回路は全く不要
である。そうでない場合には、利得を増大させる付加回路が必要になる。 図４に示すような捕獲回路により作られるデータ流から２つのクロック信号の
周波数の比を回復させるため、デジタルフィルタリングが適用される。好ましく
は、シグマ−デルタ（またはデルタ−シグマ）A/D変換器に適用できるデジタル
フィルタリング技術の広範囲な部分がデジタル流に直接適用される。また、適当
に選択される重み関数を使用することにより、高精度を得ることができる。 重み付き積和（weighted sum of products）は、FIRフィルタの一例である。
従って、これまでに説明された重み関数は、デジタルフィルタリング理論でのFI
Rフィルタの重み関数である。しかしながら、FIRフィルタを使用できることも認
識すべきである。FIRデジタルフィルタリングのプロセスでは、データサンプル
の「窓」の中央での周波数の比の評価を得るには、窓に重み関数が適用される。
次に、窓は、次のサンプルのシーケンスに「ピックアップされかつ移動」される
。窓化（windowing）は、一般にオーバーラップする。例えば、窓は２５６個の
サンプルをもつことができる。 図７を参照すると、２５６個のサンプルの窓についての２つの別の重み関数が
示されている。重み関数は正規化され、重み関数より下の領域は１つであること
を意味する。破線で示す１つの重み関数は直線からなる一定の重み関数である。
実線で示す他の重み関数は、三角形の重み関数である。重み関数は、デジタルFI
Rフィルタにおけるインパルス応答関数である。 図８および図９には、それぞれ直線重み関数および三角形重み関数を用いた場
合のデジタルフィルタリングの結果が示されている．図８および図９の両場合に
おいて、周波数比は、0.687の直ぐ下から0.693の直ぐ上まで増大している。図８
から明らかなように、直線重み関数を用いると、量子化信号（quantitized sign
al）は、局部平均が平均入力に等しくなるような態様で、入力に隣接する２つの
レベル間で振動する。平均誤差は、１７７２ppmであると計算された。図９に示
すように、三角形の重み関数を使用して、量子化信号は８３ppmの平均誤差で入
力を追跡する。 図１０には、三角形重み関数を適用しかつ所望のデジタルフィルタリングを達
成するのに使用される例示のアキュムレータの概略図が示されている。図示の例
では、周波数アキュムレータは、７ビットカウンタ１０１と、１４ビット加算器
１０３と、１４ビットレジスタ１０５とを使用している。７ビットカウンタの出
力は、加算器の１つの入力に供給される。７ビットカウンタの機能は、０から１
２７までカウントアップし、次に１２７から０までカウントダウンすることであ
る。１２７のカウントは、連続して２回行われる。この動作は、フリップ−フロ
ップ１０７を用いて達成される。フリップ−フロップは、同じ周波数Fsでクロッ
クされる。７ビット加算器のターミナルカウント信号は、フリップ−フロップへ
の入力である。フリップ−フロップの出力は、７ビットカウンタのカウントダウ
ン入力である。 「オーバサンプリングされた」データ流は、加算器の制御入力に接続される。
データ流の電流ビットが１であるとき、加算が行われる。電流ビットが０である
ときには、いかなる加算も行われない。加算器のキャリーイン入力（Carry In i
nput）は高に設定され、重み範囲が有効に１から１２８になるようにする。 １４ビットレジスタはサンプル周波数Fsによりクロックされる。その出力は加
算器の他の入力に供給される。その入力は、加算器により作られた出力語を受け
入れる。１４ビット加算器の機能は、２５６クロックの累算を行うことである。
２５６クロックの終時に、１４ビット加算器の出力が、周波数比の推定量（esti
mator）として使用される。より詳しくは、図示の例では、アキュムレータの出
力は、R×１２８×１２９に等しくなり、ここで、Rは周波数比の推定量である。 上記技術は、位相弁別に容易に拡大できる。異なる設計の機能分担を必要とす
る、デジタル位相弁別についての種々の異なる方法および装置を以下に説明する
。 第１の方法は概念的には単純なものであるが、コンピュータとしては費用が嵩
むものである。図１１Ａに示すように、同じ観察周波数データ流および三角形重
み関数（図１１Ｂ）に対応する同じ重みの組が使用される。比較的長時間に亘っ
てサンプリングされた周波数に対する基準周波数の比は、上記技術を用いて最初
に決定される。この周波数比推定量を求めて、前と同じであるが、サンプル時限
につき１回という頻度の比較的高速で周波数評価を計算することにより、短時間
周波数偏差が評価される。すなわち、各サンプル時限と同じ頻度で、図１０の回
路を使用して、全ての連続サンプルが採取される。前に決定された周波数比（Fr
）からの各周波数評価（F）の差（ΔF）が計算され、適当な換算係数kが掛けら
れ、かつ対応する位相評価Pfを得るべく累算される（Pfの第１値は、理想評価と
比較すべく選択される、任意に選択された初期条件である。実際には、位相は、
信号特性の従来知識に基く値に初期化されるか、このような従来知識がない場合
には、位相変曲点の検出時にゼロに設定される）。 図１１Ｃには、特定波形（実線）の実位相と、前述の位相評価法（破線）を用
いて評価された位相とを比較的する位相−プロットシミュレーションが示されて
いる。 上記「周波数差（frequency difference）」位相評価法は、比較的高速で周波
数評価を計算する必要があるため、コンピュータとして費用が嵩む。「予合計差
（pre-summation difference）」位相評価法は、この条件を不要にする。図１２
に示すように、周波数評価から周波数比を減じる代わりに、周波数比Frがサンプ
リングされたデータ流自体から減じられる。データ流が１および０のみのビット
流でありかつ周波数比Fr=0.6875であると仮定すれば、予合計差Yは、２つのみの
値すなわち、Y=１−0.6875=0.3125またはY=０−0.6875=−0.6875のうちの１つと
なるであろう。Yの値は、対応する値PXを得るべく累算される。位相評価PPnは、
フィルタリング値が換算係数kで換算される点を除き、周波数評価の形成に関し
て前述したのと実質的に同じ方法で（例えば、同じ重み関数（図１２Ｂ）を使用
して）PX値をフィルタリングすることにより求められる。 予合計差位相計算は、周波数差位相計算と数学的に同じであることを証明でき
る。従って、図１２Ｃに示すシミュレーション結果は、図１１Ｃと同じである。
しかしながら、予合計差位相計算を使用すれば位相点につき一回の計算だけで済
むため、ハードウェアの実現がかなり簡単になる。このようなハードウェアの実
現が図１３に示されている。 図１３の予合計差位相推定器（pre-summation difference phase estimator）
は、概略的に、第１アキュムレータACC1と、図１０に関連して前述した重み発生
器と類似または同一の重み発生器WGと、第２アキュムレータACC2とを有している
。 アキュムレータACC1は、観察された周波数データ流のビット（または他の実施
形態では記号）に一致する位相数Pxiを作るべく機能し、かつマルチプレクサ１
３０１と、加算器１３０３と、レジスタ（例えば１６ビットレジスタ）１３０５
とを有している。マルチプレクサ１３０１は、Xの値に従って可能性のある２つ
のYiの値のうちの１つの値選択し、かつYiを加算器１３０３に入力する。レジス
タの値がYiに加算され、Pxiを形成し、Pxiは次にレジスタにストローブされる。
従って、加算器１３０３およびレジスタ１３０５は、Pxi値を累算する。 Pxi値は、次に、乗算器１３０７と、加算器１３０９と、レジスタ１３１１と
を有するアキュムレータACC2においてフィルタリングされる。乗算器１３０７は
、重み発生器WGからの重みおよびアキュムレータACC1からのPxi値を受ける。そ
れぞれの重みとPxi値とは掛け合わされ、その積は例えば１２８クロックサイク
ルで累算されて、位相推定量PPが求められる。乗算器は、累算プロセス中に各席
に換算係数kを適用するように構成できる。 整数差位相計算（integer difference phase calculation）を用いれば、更に
簡単な実現を達成できるであろう。整数差位相計算は、数学的に前記方法と等価
ではないが、非常に緊密な関係を有している。図１４に示すように、この方法は
、観察された周波数データ流に加えて、基準周波数が図４の捕獲回路（同じクロ
ックをもつ）に適用される場合に得られる基準周波数データ流を使用する。この
場合、整数差Xi−Riから連続合計（running sum）Diが形成される。例えば図１
４および図１５に示したような多くの実用例では、Diは、専ら、１、０および−
１の値を有する。Diが他の値をとる一般的な場合が考えられかつ理解されるが、
本発明の例から、これも本発明の説明に包含されるものである。 位相評価は、前に説明したのと同じまたは同様な態様でDi値をフィルタリング
することにより形成される。図１４Ｂと同じ三角形重み関数を使用できる。整数
差位相計算法は、前述の方法と同様に、同一のシミュレーション結果を作る（図
１４Ｃ）。 図１５に示すように、Dが専ら１、０および−１の値をとる場合には、対応す
るハードウェアの実現は大幅に簡単化される（例えば、図１３のハードウェアと
比較して）。 図１５の整数差位相推定器は、図１３の整数差位相推定器と同様に、概略的に
、第１アキュムレータACC1と、重み発生器WGと、第２アキュムレータACC2とを有
している。このアキュムレータACC1の構成は、図１３の対応構成とはかなり異な
っている。図１５のアキュムレータACC1は、基準パターン発生器１５０１と、１
ビット減算器１５０３と、２ビット加算器１５０５と、２ビットレジスタ１５０
７とを有している。１ビット減算器１５０３は、それぞれのX値からそれぞれのR
値を減じる。２ビット加算器およびレジスタは、得られるDi値（この値は、前述
のように、１、０、−１のみに強制できる）を累算する。 重み発生器WGおよびアキュムレータACC2は、前述のように、図１３におけるも
のと実質的に同じである。しかしながら、Diは専ら１、０および−１をとるので
、いかなる乗算器も不要である。それどころか、Di=１の場合には重み値が累算
値に加えられ、Di=−１の場合には重み値が減じられる（Di=０の場合には、累算
値は不変に維持される）。ハードウェアの乗算器を省略できることは、図１５の
実施形態の特別な長所である。 位相評価の他の方法は、クロック測定位相計算法（clock measure phase calc
ulation method）と呼ばれるものである。図１６Ａに示すように、この方法は、
R、XおよびDに関する限り、前述の整数差位相計算法に類似している。しかしな
がら、この方法は、基準周波数データ流Rに加え、「クロック測定（clock measu
re）」数RG（これらの数は、図２に示された数と同じである）を使用する。また
、図１６Ｂに示すように、使用される重み関数は、非常に異なっている。クロッ
ク測定位相評価PCは、次の公式を用いて得ることができる。 PC_ｎ=k（D_ｎ−frac（RG_ｎ）+0.5+Σ_i（W_i ・X_i+n−64）） 図１６Ｃには、クロック測定位相計算法を用いたシミュレーション結果が示さ
れている。 図１７に示すように、クロック測定位相推定器は、概略的に、第１アキュムレ
ータACC1と、重み発生器WGと、第２アキュムレータACC2とを有する。推定器はま
た、合計ブロック１７０１を有する。 アキュムレータブロックACC1は、図１５のアキュムレータブロックACC1と実質
的に同じものである。しかしながら、基準パターン発生器は、アキュムレータAC
C1内で使用される基準周波数データ流Rおよび合計ブロック１７０１に入力され
るクロック測定データ流RGの両者を発生することに留意されたい。 重み発生器は、カウンタ１７０３と、重み発生器論理１７０５とを有している
。 アキュムレータACC2は、加算器１７０７と、レジスタ１７０９とを有している
。X=１のとき、重み発生器からの重み値がレジスタ１７０９のコンテンツに加算
される。加算器の出力は、例えば１２８クロックサイクルでアキュムレータ演算
を行うレジスタの新しい入力となる。 ACC2の累算の終時に、ACC1およびACC2の出力は、対応するRG値と一緒に、合計
ブロック１７０１で合計される。 当業者ならば、本発明は、その本質的特徴から逸脱することなく他の特定形態
に具現できることが理解されよう。従って、本願に開示された実施形態は、全て
の点で例示であり、制限的なものではない。本発明の範囲は、上記説明によって
ではなく、特許請求の範囲の記載によって定められるものであり、本発明の意味
および均等物の範囲内のあらゆる変更は、特許請求の範囲に包含されるものであ
る。

【図面の簡単な説明】

【図１】 本発明の一実施形態による周波数サンプリングに適用されるシグマ−デルタ変
調器およびサンプリング回路のサンプリングされたデータモデルを示すブロック
図である。

【図２】 入力周波数が基準周波数の0.6875倍である場合の図１の回路モデルの演算を説
明するための表である。

【図３】 周波数サンプリングに適用される図１の回路モデルの演算原理を示すタイミン
グ図である。

【図４】 図１の回路モデルで説明した周波数サンプリングの一例を示す概略図である。

【図５】 図４の周波数サンプリング回路の作動を示す第１タイミング図である。

【図６】 図４の周波数サンプリング回路の作動を示す第２タイミング図である。

【図７】 図４周波数サンプリング回路のような回路により作られるデジタルビット流の
デジタルフィルタリングの遂行に使用される２つの異なる重み関数を示すグラフ
である。

【図８】 一定の重み関数を用いてデジタル周波数弁別器から得た精度を示すグラフであ
る。

【図９】 三角形重み関数を用いてデジタル周波数弁別器から得た精度を示すグラフであ
る。

【図１０】 図４の周波数サンプリング回路のような周波数サンプリング回路に関連して使
用されるデジタルフィルタの一例を示すブロック図である。

【図１１Ａ】 デジタル位相弁別の一方法を示す表である。

【図１１Ｂ】 図１１Ａの方法の結果を示すプロットである。

【図１１Ｃ】 図１１Ａおよび図１１Ｂに関連して使用される重み関数を示すプロットである
。

【図１２Ａ】 デジタル位相弁別の他の方法を示す表である。

【図１２Ｂ】 図１２Ａの方法の結果を示すプロットである。

【図１２Ｃ】 図１２Ａおよび図１２Ｂに関連して使用される重み関数を示すプロットである
。

【図１３】 図１２の技術によるデジタル位相弁別ハードウェアを示すブロック図である。

【図１４Ａ】 デジタル位相弁別の更に別の方法を示す表である。

【図１４Ｂ】 図１４Ａの方法の結果を示すプロットである。

【図１４Ｃ】 図１４Ａおよび図１４Ｂに関連して使用される重み関数を示すプロットである
。

【図１５】 図１４の技術によるデジタル位相弁別ハードウェアを示すブロック図である。

【図１６Ａ】 デジタル位相弁別の更に別の方法を示す表である。

【図１６Ｂ】 図１６Ａの方法の結果を示すプロットである。

【図１６Ｃ】 図１６Ａおよび図１６Ｂに関連して使用される重み関数を示すプロットである
。

【図１７】 図１６の技術によるデジタル位相弁別ハードウェアを示すブロック図である。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ， ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，Ｄ Ｋ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ， ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，Ｌ Ｕ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ， ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，Ｕ Ｇ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＷ

Claims (22)

【特許請求の範囲】
1. 【請求項１】 第２クロック信号に従って第１クロック信号をサンプリングし
   てデジタルビットの流れを作る段階と、 このデジタルビットの流れから位相を表示するデジタル語を形成する段階とを
   有することを特徴とする第２クロック信号を用いて第１クロック信号の位相を決
   定する方法。
2. 【請求項２】 前記デジタル語を形成する段階が、デジタルビットの流れをフ
   ィルタリングすることからなることを特徴とする請求項１に記載の方法。
3. 【請求項３】 第２クロック信号に従って第１クロック信号をサンプリングし
   てデジタルビットの流れを作る手段と、 このデジタルビットの流れから位相を表示するデジタル語を形成する手段とを
   有することを特徴とする第２クロック信号を用いて第１クロック信号の位相を決
   定する装置。
4. 【請求項４】 前記デジタル語を形成する手段がデジタルフィルタを有してい
   ることを特徴とする請求項３に記載の装置。
5. 【請求項５】 前記デジタルフィルタは、異なるデジタルビットに異なる重み
   が適用される重み関数を用いていることを特徴とする請求項４に記載の装置。
6. 【請求項６】 第２クロック信号に従って第１クロック信号をサンプリングし
   てデジタル記号の流れを作る段階と、 このデジタル記号の流れから位相を表示するデジタル値を形成する段階とを有
   することを特徴とする第２クロック信号を用いて第１クロック信号の位相を決定
   する方法。
7. 【請求項７】 前記デジタル値を形成する段階が、デジタルビットの流れをフ
   ィルタリングすることからなることを特徴とする請求項６に記載の方法。
8. 【請求項８】 第２クロック信号に従って第１クロック信号をサンプリングし
   てデジタル記号の流れを作る手段と、 デジタルビットの流れから位相を表示するデジタル値を形成する手段とを有す
   ることを特徴とする第２クロック信号を用いて第１クロック信号の位相を決定す
   る装置。
9. 【請求項９】 前記デジタル値を形成する手段がデジタルフィルタを有してい
   ることを特徴とする請求項８に記載の装置。
10. 【請求項１０】 前記デジタルフィルタは、異なるデジタルビットに異なる重
    みが適用される重み関数を用いていることを特徴とする請求項９に記載の装置。
11. 【請求項１１】 他方のクロック信号に従って一方のクロック信号をサンプリ
    ングしてデジタルビットまたは記号の第１流れを作る段階を有し、各デジタルビ
    ットまたは記号は、他方のクロック信号の特定時限中に生じる一方のクロック信
    号の所定の極性の多数の遷移を表し、デジタルビットまたは記号の流れは更に処
    理されて相対位相を決定することを特徴とする他方のクロック信号を用いて一方
    のクロック信号の位相を表すデータ流を作る方法。
12. 【請求項１２】 周波数差位相計算を使用し、 前記流れをフィルタリングして、クロック信号の周波数の平均比を得る段階と
    、 前記流れをフィルタリングして、クロック信号の周波数の比の一連の短時間評
    価を得る段階と、 各評価について、評価と周波数の平均比との差を計算しかつ該差を位相増分に
    変換する段階と、 位相増分を累算して連続位相評価を作る段階とを更に有することを特徴とする
    請求項１１に記載の方法。
13. 【請求項１３】 予合計差位相計算を使用し、 前記各デジタルビットまたは記号からクロック信号の周波数の比を減じること
    によりデジタル値の第１流れを作る段階と、 デジタル値の第２流れを累算することによりデジタル値の第２流れを作る段階
    と、 このデジタル値の第２流れをフィルタリングする段階とを更に有することを特
    徴とする請求項１１に記載の方法。
14. 【請求項１４】 前記他方のクロック信号が前記一方のクロック信号に従って
    サンプリングされるときに生じるデジタルビットまたは記号の第２流れを作る段
    階と、 第１流れのビットまたは記号から第２データ流のビットまたは記号を減じて、
    デジタルビットまたは記号の第３流れを作る段階と、 デジタルビットまたは記号の第３流れを累算して、各々が１、０、−１のうち
    の１つの値をもつデジタルビットまたは記号の第４流れを形成する段階とを更に
    有することを特徴とする請求項１１に記載の方法。
15. 【請求項１５】 整数差位相計算法を使用し、 デジタルビットまたは記号の第４流れをフィルタリングする段階を更に有する
    ことを特徴とする請求項１４に記載の方法。
16. 【請求項１６】 クロック測定位相計算を使用し、 前記デジタルビットまたは記号の第１流れをフィルタリングしてフィルタリン
    グ値を作る段階と、 前記一方のクロック信号が前記他方のクロック信号に従ってシグマ−デルタ変
    調されるときに生じるデジタル値の第５流れを作る段階と、 前記第４データ流から得た値と、前記第５データ流から得た値の小数部分との
    差を形成する段階と、 前記差と前記フィルタリング値とを結合する段階とを更に有することを特徴と
    する請求項１４に記載の方法。
17. 【請求項１７】 双曲型重み関数を用いてフィルタリングを行うことを特徴と
    する請求項１６に記載の方法。
18. 【請求項１８】 第１クロック信号が供給される第１入力ターミナルと、第２
    クロック信号が供給される第２入力ターミナルとを有し、出力信号としてデジタ
    ルビットまたは記号の流れを作り、各デジタルビットまたは記号は、他方のクロ
    ック信号の特定時限中に生じる一方のクロック信号の所定の極性の多数の遷移を
    表し、デジタルビットまたは記号の流れは更に処理されて相対位相を決定するこ
    とを特徴とする他方のクロック信号を用いて一方のクロック信号の位相を表すデ
    ータ流を作る回路。
19. 【請求項１９】 重み発生器と、 第１アキュムレータと、 第２アキュムレータとを有し、第１アキュムレータが、入力としてデジタルビ
    ットまたは記号の流れを受けかつビットまたは記号の出力流を作り、重み発生器
    が一連の重みを作り、第２アキュムレータが一連の重みおよびビットまたは記号
    の出力流を受けかつ位相評価を作ることを特徴とする請求項１８に記載の装置。
20. 【請求項２０】 前記第２アキュムレータがハードウェア乗算器を有している
    ことを特徴とする請求項１９に記載の装置。
21. 【請求項２１】 前記第１アキュムレータが基準パターン発生器を有し、前記
    出力流が記号１、０、−１からなり、前記第２アキュムレータが加算器／減算器
    を有することを特徴とする請求項１９に記載の装置。
22. 【請求項２２】 重み発生器と、 第１アキュムレータと、 第２アキュムレータと、 合計ブロックとを有し、第１アキュムレータが、入力としてデジタルビットま
    たは記号および一連の重みの流れを受けかつ記号の第１出力流を作り、第２アキ
    ュムレータが入力としてデジタルビットまたは記号の流れを受けかつ記号の第２
    出力流を作り、合計ブロックが、第１アキュムレータおよび第２アキュムレータ
    からの出力を合計して位相評価を作ることを特徴とする請求項１８に記載の装置。