JP2001119380A - クロック生成装置、及びクロック生成方法 - Google Patents
クロック生成装置、及びクロック生成方法Info
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- 238000010586 diagram Methods 0.000 description 10
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- 238000003708 edge detection Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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- Synchronisation In Digital Transmission Systems (AREA)
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Abstract
(57)【要約】
【課題】 入力されるアナログ信号に基づいて、同期化
クロックを生成するクロック生成装置、及びクロック生
成方法を提供する。 【解決手段】 所定の期間内におけるデジタル信号の最
大値及び最小値の平均値を閾値とし、デジタル信号を用
いて立ち上がり時刻、及び立ち下がり時刻を検出し、隣
接する立ち上がり時刻と立ち下がり時刻との時間間隔を
所定の期間求め、該時間間隔の最小値を入力レートと
し、入力レートに基づいて、同期化クロックを出力す
る。
クロックを生成するクロック生成装置、及びクロック生
成方法を提供する。 【解決手段】 所定の期間内におけるデジタル信号の最
大値及び最小値の平均値を閾値とし、デジタル信号を用
いて立ち上がり時刻、及び立ち下がり時刻を検出し、隣
接する立ち上がり時刻と立ち下がり時刻との時間間隔を
所定の期間求め、該時間間隔の最小値を入力レートと
し、入力レートに基づいて、同期化クロックを出力す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック生成装
置、及びクロック生成方法に関し、特に入力されるアナ
ログ信号に対する同期化クロックを生成するものに関す
る。
置、及びクロック生成方法に関し、特に入力されるアナ
ログ信号に対する同期化クロックを生成するものに関す
る。
【０００２】
【従来の技術】図１３は、従来のクロック生成装置のブ
ロック図である。図に示すように、従来のクロック生成
装置１３００は、アナログ入力端子１３０１、閾値入力
端子１３０２、同期化信号出力端子１３０３、同期化ク
ロック出力端子１３０４、比較回路１３０５、クロック
供給回路１３０６、カウンタ回路１３０７、デコーダ回
路１３０８、エッジ検出回路１３０９、及びＤ型フリッ
プフロップ１３１０から構成される。
ロック図である。図に示すように、従来のクロック生成
装置１３００は、アナログ入力端子１３０１、閾値入力
端子１３０２、同期化信号出力端子１３０３、同期化ク
ロック出力端子１３０４、比較回路１３０５、クロック
供給回路１３０６、カウンタ回路１３０７、デコーダ回
路１３０８、エッジ検出回路１３０９、及びＤ型フリッ
プフロップ１３１０から構成される。
【０００３】比較回路１３０５は、アナログ信号Ｓ１３
０１のレベルが閾値Ｓ１３０２より大きいか小さいかを
比較して、その比較結果を出力する回路であり、クロッ
ク供給回路１３０６の発振回路から供給されるクロック
を基準クロックとして動作する。
０１のレベルが閾値Ｓ１３０２より大きいか小さいかを
比較して、その比較結果を出力する回路であり、クロッ
ク供給回路１３０６の発振回路から供給されるクロック
を基準クロックとして動作する。
【０００４】クロック供給回路１３０６は、クリスタル
を用いた水晶発振回路等であり、そのクロック周波数
は、入力されるアナログ信号Ｓ１３０１の入力レートに
対して整数倍の周波数である。
を用いた水晶発振回路等であり、そのクロック周波数
は、入力されるアナログ信号Ｓ１３０１の入力レートに
対して整数倍の周波数である。
【０００５】カウンタ回路１３０７は、クロック供給回
路１３０６からのクロック信号Ｓ１３０６を基準クロッ
クとして動作し、そのカウント値はデコーダ回路１３０
８に供給される。このカウンタ回路１３０７は、エッジ
検出回路１３０９からの出力と、デコーダ回路１３０８
からの出力とをクリア信号として動作する。
路１３０６からのクロック信号Ｓ１３０６を基準クロッ
クとして動作し、そのカウント値はデコーダ回路１３０
８に供給される。このカウンタ回路１３０７は、エッジ
検出回路１３０９からの出力と、デコーダ回路１３０８
からの出力とをクリア信号として動作する。
【０００６】以下に、動作について説明する。まず、ア
ナログ信号Ｓ１３０１、及び閾値Ｓ１３０２が、それぞ
れアナログ入力端子１３０１、及び閾値入力端子１３０
２を介し、比較回路１３０５に入力される。比較回路１
３０５では、アナログ信号Ｓ１３０１のレベルが閾値Ｓ
１３０２より大きいか小さいかを比較して、その比較結
果を出力する。比較回路１３０５から出力される２値化
された比較信号Ｓ１３０５は、エッジ検出回路１３０９
に入力され、ここで比較信号Ｓ１３０５のエッジが検出
される。このエッジが検出された信号は、カウンタ回路
１３０７に供給され、カウンタをクリアする。この一連
のエッジ検出、及びカウンタクリアの動作により、カウ
ンタ回路１３０７のカウント値と、比較信号Ｓ１３０５
のエッジ、すなわち位相とが一致する。
ナログ信号Ｓ１３０１、及び閾値Ｓ１３０２が、それぞ
れアナログ入力端子１３０１、及び閾値入力端子１３０
２を介し、比較回路１３０５に入力される。比較回路１
３０５では、アナログ信号Ｓ１３０１のレベルが閾値Ｓ
１３０２より大きいか小さいかを比較して、その比較結
果を出力する。比較回路１３０５から出力される２値化
された比較信号Ｓ１３０５は、エッジ検出回路１３０９
に入力され、ここで比較信号Ｓ１３０５のエッジが検出
される。このエッジが検出された信号は、カウンタ回路
１３０７に供給され、カウンタをクリアする。この一連
のエッジ検出、及びカウンタクリアの動作により、カウ
ンタ回路１３０７のカウント値と、比較信号Ｓ１３０５
のエッジ、すなわち位相とが一致する。
【０００７】カウンタのカウント値は通常、複数のビッ
トから構成されているので、デコーダ回路１３０８は、
サンプルクロック信号Ｓ１３０４を供給クロックとし
て、適切な位相でアナログ入力信号Ｓ１３０１をとり込
めるようにデコードを行なう。そして、Ｄ型フリップフ
ロップ１３１０は、比較信号Ｓ１３０５をラッチする。
デコーダ回路１３０８が出力する，カウンタのクリア信
号Ｓ１３０８は、カウンタ１３０７の分周比を決定す
る。
トから構成されているので、デコーダ回路１３０８は、
サンプルクロック信号Ｓ１３０４を供給クロックとし
て、適切な位相でアナログ入力信号Ｓ１３０１をとり込
めるようにデコードを行なう。そして、Ｄ型フリップフ
ロップ１３１０は、比較信号Ｓ１３０５をラッチする。
デコーダ回路１３０８が出力する，カウンタのクリア信
号Ｓ１３０８は、カウンタ１３０７の分周比を決定す
る。
【０００８】
【発明が解決しようとする課題】しかし、上述のよう
に、従来のクロック生成装置は、クロック供給回路のク
ロック周波数が入力されるアナログ信号のレートの整数
倍でなければ、アナログ信号がクロック供給回路のクロ
ックの周期に比べて長い期間、同じ状態を保持した場合
（例えばハイレベルが続くような場合）等に、位相誤差
が許容範囲を超えてしまい、誤ってアナログ信号を認識
してしまうことがあるという問題があった。また、アナ
ログ信号のレートが複数の種類を持つ場合には、そのそ
れぞれに対応する複数種類の発振回路が必要になるとい
う問題があった。
に、従来のクロック生成装置は、クロック供給回路のク
ロック周波数が入力されるアナログ信号のレートの整数
倍でなければ、アナログ信号がクロック供給回路のクロ
ックの周期に比べて長い期間、同じ状態を保持した場合
（例えばハイレベルが続くような場合）等に、位相誤差
が許容範囲を超えてしまい、誤ってアナログ信号を認識
してしまうことがあるという問題があった。また、アナ
ログ信号のレートが複数の種類を持つ場合には、そのそ
れぞれに対応する複数種類の発振回路が必要になるとい
う問題があった。
【０００９】また、従来のクロック生成装置を半導体集
積回路で実現した場合には、その特性を向上させるため
にクロック供給回路のクロック周波数を高くすると、半
導体集積回路から不要輻射が発生するという問題や、消
費電力が増大するという問題があった。
積回路で実現した場合には、その特性を向上させるため
にクロック供給回路のクロック周波数を高くすると、半
導体集積回路から不要輻射が発生するという問題や、消
費電力が増大するという問題があった。
【００１０】本発明は、上記のような問題を解決するた
めになされたもので、入力されるアナログ信号に基づい
て、同期化クロックを生成するクロック生成装置、及び
クロック生成方法を提供することを目的とする。
めになされたもので、入力されるアナログ信号に基づい
て、同期化クロックを生成するクロック生成装置、及び
クロック生成方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の請求項１に係る
クロック生成装置は、入力したアナログ信号をデジタル
信号に変換するＡ／Ｄ変換手段と、上記デジタル信号に
基づいて、同期化クロック、及び閾値を生成する演算手
段と、上記デジタル信号が上記閾値よりも大きいか小さ
いかを比較し、二値化信号を出力する二値化手段と、上
記同期化クロックで上記二値化信号をラッチするラッチ
手段とを備えたものである。
クロック生成装置は、入力したアナログ信号をデジタル
信号に変換するＡ／Ｄ変換手段と、上記デジタル信号に
基づいて、同期化クロック、及び閾値を生成する演算手
段と、上記デジタル信号が上記閾値よりも大きいか小さ
いかを比較し、二値化信号を出力する二値化手段と、上
記同期化クロックで上記二値化信号をラッチするラッチ
手段とを備えたものである。
【００１２】本発明の請求項２に係るクロック生成装置
は、請求項１に記載のクロック生成装置において、上記
演算手段が、所定の期間内における上記デジタル信号の
最大値及び最小値を検出し、該最大値及び該最小値の平
均値を上記閾値として出力する閾値検出手段と、上記ア
ナログ信号が上記閾値よりも高くなる時刻である立ち上
がり時刻を、上記デジタル信号を用いて検出する立ち上
がり時刻検出手段と、上記アナログ信号が上記閾値より
も低くなる時刻である立ち下がり時刻を、上記デジタル
信号を用いて検出する立ち下がり時刻検出手段と、隣接
する上記立ち上がり時刻と上記立ち下がり時刻との時間
間隔を所定の期間求め、該時間間隔の最小値を入力レー
トとして出力する入力レート検出手段と、上記入力レー
トに基づいて、上記同期化クロックを出力する同期化ク
ロック出力手段とを備えたものとしたものである。
は、請求項１に記載のクロック生成装置において、上記
演算手段が、所定の期間内における上記デジタル信号の
最大値及び最小値を検出し、該最大値及び該最小値の平
均値を上記閾値として出力する閾値検出手段と、上記ア
ナログ信号が上記閾値よりも高くなる時刻である立ち上
がり時刻を、上記デジタル信号を用いて検出する立ち上
がり時刻検出手段と、上記アナログ信号が上記閾値より
も低くなる時刻である立ち下がり時刻を、上記デジタル
信号を用いて検出する立ち下がり時刻検出手段と、隣接
する上記立ち上がり時刻と上記立ち下がり時刻との時間
間隔を所定の期間求め、該時間間隔の最小値を入力レー
トとして出力する入力レート検出手段と、上記入力レー
トに基づいて、上記同期化クロックを出力する同期化ク
ロック出力手段とを備えたものとしたものである。
【００１３】本発明の請求項３に係るクロック生成装置
は、請求項１に記載のクロック生成装置において、上記
演算手段が、所定の期間内における上記デジタル信号の
積分値を検出し、該積分値の平均値を上記閾値として出
力する閾値検出手段と、上記アナログ信号が上記閾値よ
りも高くなる時刻である立ち上がり時刻を、上記デジタ
ル信号を用いて検出する立ち上がり時刻検出手段と、上
記アナログ信号が上記閾値よりも低くなる時刻である立
ち下がり時刻を、上記デジタル信号を用いて検出する立
ち下がり時刻検出手段と、隣接する上記立ち上がり時刻
と上記立ち下がり時刻との時間間隔を所定の期間求め、
該時間間隔の最小値を入力レートとして出力する入力レ
ート検出手段と、上記入力レートに基づいて、上記同期
化クロックを出力する同期化クロック出力手段とを備え
たものとしたものである。
は、請求項１に記載のクロック生成装置において、上記
演算手段が、所定の期間内における上記デジタル信号の
積分値を検出し、該積分値の平均値を上記閾値として出
力する閾値検出手段と、上記アナログ信号が上記閾値よ
りも高くなる時刻である立ち上がり時刻を、上記デジタ
ル信号を用いて検出する立ち上がり時刻検出手段と、上
記アナログ信号が上記閾値よりも低くなる時刻である立
ち下がり時刻を、上記デジタル信号を用いて検出する立
ち下がり時刻検出手段と、隣接する上記立ち上がり時刻
と上記立ち下がり時刻との時間間隔を所定の期間求め、
該時間間隔の最小値を入力レートとして出力する入力レ
ート検出手段と、上記入力レートに基づいて、上記同期
化クロックを出力する同期化クロック出力手段とを備え
たものとしたものである。
【００１４】本発明の請求項４に係るクロック生成装置
は、請求請１ないし３のいずれかに記載のクロック生成
装置において、隣接する上記デジタル信号を補間するオ
ーバーサンプリングデジタルフィルタを備えたものであ
る。
は、請求請１ないし３のいずれかに記載のクロック生成
装置において、隣接する上記デジタル信号を補間するオ
ーバーサンプリングデジタルフィルタを備えたものであ
る。
【００１５】本発明の請求項５に係るクロック生成方法
は、入力したアナログ信号をデジタル信号に変換するＡ
／Ｄ変換ステップと、上記デジタル信号に基づいて、同
期化クロック、及び閾値を生成する演算ステップと、上
記デジタル信号が上記閾値よりも大きいか小さいかを比
較し、二値化信号を出力する二値化ステップと、上記同
期化クロックで上記二値化信号をラッチするラッチステ
ップとを備えたものである。
は、入力したアナログ信号をデジタル信号に変換するＡ
／Ｄ変換ステップと、上記デジタル信号に基づいて、同
期化クロック、及び閾値を生成する演算ステップと、上
記デジタル信号が上記閾値よりも大きいか小さいかを比
較し、二値化信号を出力する二値化ステップと、上記同
期化クロックで上記二値化信号をラッチするラッチステ
ップとを備えたものである。
【００１６】本発明の請求項６に係るクロック生成方法
は、請求項５に記載のクロック生成方法において、上記
演算ステップが、所定の期間内における上記デジタル信
号の最大値及び最小値を検出し、該最大値及び該最小値
の平均値を上記閾値として出力する閾値検出ステップ
と、上記アナログ信号が上記閾値よりも高くなる時刻で
ある立ち上がり時刻を、上記デジタル信号を用いて検出
する立ち上がり時刻検出ステップと、上記アナログ信号
が上記閾値よりも低くなる時刻である立ち下がり時刻
を、上記デジタル信号を用いて検出する立ち下がり時刻
検出ステップと、隣接する上記立ち上がり時刻と上記立
ち下がり時刻との時間間隔を所定の期間求め、該時間間
隔の最小値を入力レートとして出力する入力レート検出
ステップと、上記入力レートに基づいて、上記同期化ク
ロックを出力する同期化クロック出力ステップとを備え
たものとしたものである。
は、請求項５に記載のクロック生成方法において、上記
演算ステップが、所定の期間内における上記デジタル信
号の最大値及び最小値を検出し、該最大値及び該最小値
の平均値を上記閾値として出力する閾値検出ステップ
と、上記アナログ信号が上記閾値よりも高くなる時刻で
ある立ち上がり時刻を、上記デジタル信号を用いて検出
する立ち上がり時刻検出ステップと、上記アナログ信号
が上記閾値よりも低くなる時刻である立ち下がり時刻
を、上記デジタル信号を用いて検出する立ち下がり時刻
検出ステップと、隣接する上記立ち上がり時刻と上記立
ち下がり時刻との時間間隔を所定の期間求め、該時間間
隔の最小値を入力レートとして出力する入力レート検出
ステップと、上記入力レートに基づいて、上記同期化ク
ロックを出力する同期化クロック出力ステップとを備え
たものとしたものである。
【００１７】本発明の請求項７に係るクロック生成方法
は、請求項５に記載のクロック生成方法において、上記
演算ステップが、所定の期間内における上記デジタル信
号の積分値を検出し、該積分値の平均値を上記閾値とし
て出力する閾値検出ステップと、上記アナログ信号が上
記閾値よりも高くなる時刻である立ち上がり時刻を、上
記デジタル信号を用いて検出する立ち上がり時刻検出ス
テップと、上記アナログ信号が上記閾値よりも低くなる
時刻である立ち下がり時刻を、上記デジタル信号を用い
て検出する立ち下がり時刻検出ステップと、隣接する上
記立ち上がり時刻と上記立ち下がり時刻との時間間隔を
所定の期間求め、該時間間隔の最小値を入力レートとし
て出力する入力レート検出ステップと、上記入力レート
に基づいて、上記同期化クロックを出力する同期化クロ
ック出力ステップとを備えたものとしたである。
は、請求項５に記載のクロック生成方法において、上記
演算ステップが、所定の期間内における上記デジタル信
号の積分値を検出し、該積分値の平均値を上記閾値とし
て出力する閾値検出ステップと、上記アナログ信号が上
記閾値よりも高くなる時刻である立ち上がり時刻を、上
記デジタル信号を用いて検出する立ち上がり時刻検出ス
テップと、上記アナログ信号が上記閾値よりも低くなる
時刻である立ち下がり時刻を、上記デジタル信号を用い
て検出する立ち下がり時刻検出ステップと、隣接する上
記立ち上がり時刻と上記立ち下がり時刻との時間間隔を
所定の期間求め、該時間間隔の最小値を入力レートとし
て出力する入力レート検出ステップと、上記入力レート
に基づいて、上記同期化クロックを出力する同期化クロ
ック出力ステップとを備えたものとしたである。
【００１８】本発明の請求項８に係るクロック生成方法
は、請求請５ないし７のいずれかに記載のクロック生成
方法において、隣接する上記デジタル信号を補間するオ
ーバーサンプリングステップを備えたものである。
は、請求請５ないし７のいずれかに記載のクロック生成
方法において、隣接する上記デジタル信号を補間するオ
ーバーサンプリングステップを備えたものである。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。 （実施の形態１）図１は、本発明の実施の形態１による
クロック生成装置のブロック図である。本実施の形態１
によるクロック生成装置１００は、アナログ信号入力端
子１０１、クロック信号入力端子１０２、同期化信号出
力端子１０３、同期化クロック出力端子１０４、Ａ／Ｄ
コンバータ１０５、演算回路１０６、比較回路１０７、
及びラッチ回路１０８から構成され、帰線期間にＶＢＩ
データが重畳されているアナログ信号Ｓ１０１と、クロ
ック信号Ｓ１０２とを入力し、同期化信号Ｓ１０３と、
同期化クロックＳ１０４とを出力するものである。
て説明する。 （実施の形態１）図１は、本発明の実施の形態１による
クロック生成装置のブロック図である。本実施の形態１
によるクロック生成装置１００は、アナログ信号入力端
子１０１、クロック信号入力端子１０２、同期化信号出
力端子１０３、同期化クロック出力端子１０４、Ａ／Ｄ
コンバータ１０５、演算回路１０６、比較回路１０７、
及びラッチ回路１０８から構成され、帰線期間にＶＢＩ
データが重畳されているアナログ信号Ｓ１０１と、クロ
ック信号Ｓ１０２とを入力し、同期化信号Ｓ１０３と、
同期化クロックＳ１０４とを出力するものである。
【００２０】Ａ／Ｄコンバータ１０５は、アナログ信号
Ｓ１０１をクロック信号Ｓ１０２のタイミングにしたが
ってサンプリングすることにより、デジタルの離散値で
あるデジタル信号Ｓ１０９を出力するものである。演算
回路１０６は、デジタル信号Ｓ１０９とクロック信号Ｓ
１０２とを入力して、デジタル信号Ｓ１０９を二値化す
るための基準値である閾値Ｓ１０６ａと、二値化信号Ｓ
１１０をラッチするための同期化クロックＳ１０６ｂと
を出力するものであり、その詳細については後述する。
Ｓ１０１をクロック信号Ｓ１０２のタイミングにしたが
ってサンプリングすることにより、デジタルの離散値で
あるデジタル信号Ｓ１０９を出力するものである。演算
回路１０６は、デジタル信号Ｓ１０９とクロック信号Ｓ
１０２とを入力して、デジタル信号Ｓ１０９を二値化す
るための基準値である閾値Ｓ１０６ａと、二値化信号Ｓ
１１０をラッチするための同期化クロックＳ１０６ｂと
を出力するものであり、その詳細については後述する。
【００２１】比較回路１０７は、デジタル変換信号Ｓ１
０９と閾値Ｓ１０６ａとを入力し、クロック信号Ｓ１０
２に同期して動作し、閾値Ｓ１０６ａを基準としてデジ
タル信号Ｓ１０９に対して大小比較を行ない、たとえば
閾値Ｓ１０６ａの値よりもデジタル信号Ｓ１０９の方が
大きければ “１”を、逆に小さければ“０”を二値化
信号Ｓ１１０として出力するものである。ラッチ回路１
０８は、比較回路１０７の出力である二値化信号Ｓ１１
０をＤ入力とし、同期化クロックＳ１０６ｂをクロック
入力として、同期化信号Ｓ１０３を出力するものであ
る。
０９と閾値Ｓ１０６ａとを入力し、クロック信号Ｓ１０
２に同期して動作し、閾値Ｓ１０６ａを基準としてデジ
タル信号Ｓ１０９に対して大小比較を行ない、たとえば
閾値Ｓ１０６ａの値よりもデジタル信号Ｓ１０９の方が
大きければ “１”を、逆に小さければ“０”を二値化
信号Ｓ１１０として出力するものである。ラッチ回路１
０８は、比較回路１０７の出力である二値化信号Ｓ１１
０をＤ入力とし、同期化クロックＳ１０６ｂをクロック
入力として、同期化信号Ｓ１０３を出力するものであ
る。
【００２２】図２は、本発明の実施の形態１によるクロ
ック生成装置の演算回路のブロック図である。本実施の
形態１による演算回路１０６は、閾値Ｓ１０６ａを検出
する閾値検出ブロック２００、アナログ信号Ｓ１０１が
閾値Ｓ１０６ａよりも高くなる時刻である立ち上がり時
刻を検出する立ち上がり検出ブロック２０１、アナログ
信号Ｓ１０１が閾値Ｓ１０６ａよりも低くなる時刻であ
る立ち下がり時刻を検出する立ち下がり検出ブロック２
０２、立ち上がり時刻と立ち下がり時刻とを用いてデジ
タル信号Ｓ１０９のレートを検出する入力レート検出ブ
ロック２０３、及び同期化クロックＳ１０６ｂを出力す
る同期化クロック出力ブロック２０４から構成される。
ック生成装置の演算回路のブロック図である。本実施の
形態１による演算回路１０６は、閾値Ｓ１０６ａを検出
する閾値検出ブロック２００、アナログ信号Ｓ１０１が
閾値Ｓ１０６ａよりも高くなる時刻である立ち上がり時
刻を検出する立ち上がり検出ブロック２０１、アナログ
信号Ｓ１０１が閾値Ｓ１０６ａよりも低くなる時刻であ
る立ち下がり時刻を検出する立ち下がり検出ブロック２
０２、立ち上がり時刻と立ち下がり時刻とを用いてデジ
タル信号Ｓ１０９のレートを検出する入力レート検出ブ
ロック２０３、及び同期化クロックＳ１０６ｂを出力す
る同期化クロック出力ブロック２０４から構成される。
【００２３】以下に、クロック生成装置の動作について
説明する。アナログ信号Ｓ１０１は、アナログ信号入力
端子１０１を介して、Ａ／Ｄコンバータ１０５に入力さ
れ、また、クロック信号Ｓ１０２は、クロック信号入力
端子１０２を介して、Ａ／Ｄコンバータ１０５、演算回
路１０６、及び比較回路１０７に入力される。
説明する。アナログ信号Ｓ１０１は、アナログ信号入力
端子１０１を介して、Ａ／Ｄコンバータ１０５に入力さ
れ、また、クロック信号Ｓ１０２は、クロック信号入力
端子１０２を介して、Ａ／Ｄコンバータ１０５、演算回
路１０６、及び比較回路１０７に入力される。
【００２４】Ａ／Ｄコンバータ１０５は、アナログ信号
Ｓ１０１をクロック信号Ｓ１０２のタイミングにしたが
ってサンプリングすることにより、デジタルの離散値で
あるデジタル信号Ｓ１０９を、演算回路１０６、及び比
較回路１０７に出力する。
Ｓ１０１をクロック信号Ｓ１０２のタイミングにしたが
ってサンプリングすることにより、デジタルの離散値で
あるデジタル信号Ｓ１０９を、演算回路１０６、及び比
較回路１０７に出力する。
【００２５】演算回路１０６は、デジタル信号Ｓ１０９
とクロック信号Ｓ１０２とを入力して、デジタル信号Ｓ
１０９を二値化するための基準値である閾値Ｓ１０６ａ
と、ラッチ回路１０８で二値化信号Ｓ１１０をラッチす
るための同期化クロックＳ１０６ｂとを出力する。な
お、その詳細については後述する。
とクロック信号Ｓ１０２とを入力して、デジタル信号Ｓ
１０９を二値化するための基準値である閾値Ｓ１０６ａ
と、ラッチ回路１０８で二値化信号Ｓ１１０をラッチす
るための同期化クロックＳ１０６ｂとを出力する。な
お、その詳細については後述する。
【００２６】比較回路１０７は、デジタル信号Ｓ１０９
と閾値Ｓ１０６ａとを入力し、クロック信号Ｓ１０２に
同期して、閾値Ｓ１０６ａに対してデジタル信号Ｓ１０
９が大きいか小さいかの比較を行なう。たとえば閾値Ｓ
１０６ａよりもデジタル信号Ｓ１０９の方が大きければ
“１”を、逆に小さければ“０”を二値化信号Ｓ１１
０として出力する。ラッチ回路１０８は、二値化信号Ｓ
１１０をＤ入力とし、同期化クロックＳ１０６ｂをクロ
ック入力として、同期化信号出力である同期化信号Ｓ１
０３を出力する。
と閾値Ｓ１０６ａとを入力し、クロック信号Ｓ１０２に
同期して、閾値Ｓ１０６ａに対してデジタル信号Ｓ１０
９が大きいか小さいかの比較を行なう。たとえば閾値Ｓ
１０６ａよりもデジタル信号Ｓ１０９の方が大きければ
“１”を、逆に小さければ“０”を二値化信号Ｓ１１
０として出力する。ラッチ回路１０８は、二値化信号Ｓ
１１０をＤ入力とし、同期化クロックＳ１０６ｂをクロ
ック入力として、同期化信号出力である同期化信号Ｓ１
０３を出力する。
【００２７】以下に、演算回路１０６が閾値Ｓ１０６
ａ、及び同期化クロックＳ１０６ｂを出力する動作につ
いて、図３ないし図１０のフローチャートを用いて説明
する。図３は、本発明の実施の形態１による演算回路の
動作を示すフローチャートである。まず、閾値検出ブロ
ック２００は、閾値Ｓ１０６ａを検出し（ステップ３０
０）、立ち上がり検出ブロック２０１、立ち下がり検出
ブロック２０２、及び比較回路１０７に出力する（ステ
ップ３０１）。なお、閾値検出方法については後述す
る。
ａ、及び同期化クロックＳ１０６ｂを出力する動作につ
いて、図３ないし図１０のフローチャートを用いて説明
する。図３は、本発明の実施の形態１による演算回路の
動作を示すフローチャートである。まず、閾値検出ブロ
ック２００は、閾値Ｓ１０６ａを検出し（ステップ３０
０）、立ち上がり検出ブロック２０１、立ち下がり検出
ブロック２０２、及び比較回路１０７に出力する（ステ
ップ３０１）。なお、閾値検出方法については後述す
る。
【００２８】次に、立ち上がり検出ブロック２０１は、
アナログ信号Ｓ１０１が閾値Ｓ１０６ａよりも高くなる
時刻である立ち上がり時刻Ｒｉｓｅ（ｊ）を検出し（ス
テップ３０２）、入力レート検出ブロック２０３、及び
同期化クロック出力ブロック２０４に出力する（ステッ
プ３０３）。同様に、立ち下がり検出ブロック２０２
は、アナログ信号Ｓ１０１が閾値Ｓ１０６ａよりも低く
なる時刻である立ち下がり時刻Ｆａｌｌ（ｊ）を検出
し、入力レート検出ブロック２０３、及び同期化クロッ
ク出力ブロック２０４に出力する。なお、“ｊ”は引数
でありそれぞれの時刻を検出した順序を示す。また、立
ち上がり時刻検出方法、及び立ち下がり時刻検出方法に
ついては後述する。
アナログ信号Ｓ１０１が閾値Ｓ１０６ａよりも高くなる
時刻である立ち上がり時刻Ｒｉｓｅ（ｊ）を検出し（ス
テップ３０２）、入力レート検出ブロック２０３、及び
同期化クロック出力ブロック２０４に出力する（ステッ
プ３０３）。同様に、立ち下がり検出ブロック２０２
は、アナログ信号Ｓ１０１が閾値Ｓ１０６ａよりも低く
なる時刻である立ち下がり時刻Ｆａｌｌ（ｊ）を検出
し、入力レート検出ブロック２０３、及び同期化クロッ
ク出力ブロック２０４に出力する。なお、“ｊ”は引数
でありそれぞれの時刻を検出した順序を示す。また、立
ち上がり時刻検出方法、及び立ち下がり時刻検出方法に
ついては後述する。
【００２９】次に、入力レート検出ブロック２０３は、
立ち上がり時刻Ｒｉｓｅ（ｊ）、及び立ち下がり時刻Ｆ
ａｌｌ（ｊ）に基づいて、デジタル信号Ｓ１０９のレー
トＲａｔｅを検出し（ステップ３０４）、同期化クロッ
ク出力ブロック２０４に出力する（ステップ３０５）。
なお、入力レート検出方法については後述する。そし
て、同期化クロック出力ブロック２０４は、同期化クロ
ックｓ１０６ｂを出力する（ステップ３０６）。なお、
同期化クロック出力方法については後述する。
立ち上がり時刻Ｒｉｓｅ（ｊ）、及び立ち下がり時刻Ｆ
ａｌｌ（ｊ）に基づいて、デジタル信号Ｓ１０９のレー
トＲａｔｅを検出し（ステップ３０４）、同期化クロッ
ク出力ブロック２０４に出力する（ステップ３０５）。
なお、入力レート検出方法については後述する。そし
て、同期化クロック出力ブロック２０４は、同期化クロ
ックｓ１０６ｂを出力する（ステップ３０６）。なお、
同期化クロック出力方法については後述する。
【００３０】図４は、本発明の実施の形態１による閾値
検出方法を示すフローチャートである。まず、任意の時
点でＡ／Ｄコンバータ出力であるデジタル信号Ｓ１０９
を０番目のデータＡ0として受け付け、これを初期値と
し（ステップ４００）、このデータＡ0を演算回路１０
６の内部レジスタであるＡｍａｘとＡｍｉｎとにそれぞ
れ入力し、内部ポインタｉに “１”を入力するととも
に、繰り返し数Ｎを与える（ステップ４０１）。なお、
繰り返し数Ｎはデジタル信号Ｓ１０９の個数を示し、そ
の数が大きいほど閾値Ｓ１０６ａの精度が向上する。
検出方法を示すフローチャートである。まず、任意の時
点でＡ／Ｄコンバータ出力であるデジタル信号Ｓ１０９
を０番目のデータＡ0として受け付け、これを初期値と
し（ステップ４００）、このデータＡ0を演算回路１０
６の内部レジスタであるＡｍａｘとＡｍｉｎとにそれぞ
れ入力し、内部ポインタｉに “１”を入力するととも
に、繰り返し数Ｎを与える（ステップ４０１）。なお、
繰り返し数Ｎはデジタル信号Ｓ１０９の個数を示し、そ
の数が大きいほど閾値Ｓ１０６ａの精度が向上する。
【００３１】次に、内部ポインタｉが指している順にデ
ジタル信号Ｓ１０９の受け付けを行ない、受け付けたデ
ータＡiが内部レジスタＡｍａｘのデータよりも大きい
か小さいかの比較を行なう（ステップ４０２）。このと
きデータＡiが内部レジスタＡｍａｘのデータよりも大
きければ、内部レジスタＡｍａｘのデータをデータＡ i
に置き換える（ステップ４０３）。逆に、データＡiが
内部レジスタＡｍａｘのデータよりも小さければ、デー
タＡiが内部レジスタＡｍｉｎのデータよりも大きいか
小さいかの比較を行なう（ステップ４０４）。このとき
データＡiが内部レジスタＡｍｉｎのデータよりも小さ
ければ、内部レジスタＡｍｉｎのデータをデータＡiに
置き換える（ステップ４０５）。
ジタル信号Ｓ１０９の受け付けを行ない、受け付けたデ
ータＡiが内部レジスタＡｍａｘのデータよりも大きい
か小さいかの比較を行なう（ステップ４０２）。このと
きデータＡiが内部レジスタＡｍａｘのデータよりも大
きければ、内部レジスタＡｍａｘのデータをデータＡ i
に置き換える（ステップ４０３）。逆に、データＡiが
内部レジスタＡｍａｘのデータよりも小さければ、デー
タＡiが内部レジスタＡｍｉｎのデータよりも大きいか
小さいかの比較を行なう（ステップ４０４）。このとき
データＡiが内部レジスタＡｍｉｎのデータよりも小さ
ければ、内部レジスタＡｍｉｎのデータをデータＡiに
置き換える（ステップ４０５）。
【００３２】その後、内部ポインタｉをインクリメント
し（ステップ４０６）、内部ポインタｉの値が繰り返し
数Ｎと等しいか否かのチェックを行なう（ステップ４０
７）。このとき内部ポインタｉの値と繰り返し数Ｎとが
等しくなければ、すなわち内部ポインタｉの値が繰り返
し数Ｎより小さければ、次のデジタル信号Ｓ１０９を受
け付けるべくステップ４０２に移行し、等しければ内部
レジスタＡｍａｘのデータと内部レジスタＡｍｉｎのデ
ータとの平均値を閾値Ｓ１０６ａとして出力する（ステ
ップ４０８）。
し（ステップ４０６）、内部ポインタｉの値が繰り返し
数Ｎと等しいか否かのチェックを行なう（ステップ４０
７）。このとき内部ポインタｉの値と繰り返し数Ｎとが
等しくなければ、すなわち内部ポインタｉの値が繰り返
し数Ｎより小さければ、次のデジタル信号Ｓ１０９を受
け付けるべくステップ４０２に移行し、等しければ内部
レジスタＡｍａｘのデータと内部レジスタＡｍｉｎのデ
ータとの平均値を閾値Ｓ１０６ａとして出力する（ステ
ップ４０８）。
【００３３】図５は、本発明の実施の形態１による立ち
上がり時刻検出方法を示すフローチャートである。ま
ず、内部ポインタｉに“２”を入力し、さらに内部ポイ
ンタｊをクリアする。そして、任意の時点で受け付けた
デジタル信号Ｓ１０９をデータＡ0とし、データＡ0の次
に受け付けたデジタル信号Ｓ１０９をデータＡ1とし、
さらに繰り返し数Ｍの入力を受け付ける（ステップ５０
０）。
上がり時刻検出方法を示すフローチャートである。ま
ず、内部ポインタｉに“２”を入力し、さらに内部ポイ
ンタｊをクリアする。そして、任意の時点で受け付けた
デジタル信号Ｓ１０９をデータＡ0とし、データＡ0の次
に受け付けたデジタル信号Ｓ１０９をデータＡ1とし、
さらに繰り返し数Ｍの入力を受け付ける（ステップ５０
０）。
【００３４】さらに、デジタル信号Ｓ１０９を受け付け
る（ステップ５０１）。ここでステップ５０１が初めて
実行される場合には、内部ポインタｉはすでに“２”が
設定されているから、このとき受け付けたデジタル信号
Ｓ１０９はデータＡ2となる。
る（ステップ５０１）。ここでステップ５０１が初めて
実行される場合には、内部ポインタｉはすでに“２”が
設定されているから、このとき受け付けたデジタル信号
Ｓ１０９はデータＡ2となる。
【００３５】次に、データＡi-1の値が閾値Ｓ１０６ａ
よりも小さく、かつデータＡiの値が閾値Ｓ１０６ａよ
りも大きいかどうかを判別する（ステップ５０２）。こ
のときデータＡi-1の値が閾値Ｓ１０６ａよりも大きい
か、データＡiの値が閾値Ｓ１０６ａよりも小さけれ
ば、内部ポインタｉをインクリメントして、ステップ５
０１を実行する（ステップ５０３）。また、データＡ
i-1の値が閾値Ｓ１０６ａよりも小さく、かつデータＡi
の値が閾値Ｓ１０６ａよりも大きければ、アナログ信号
Ｓ１０１は閾値Ｓ１０６ａと交差して立ち上がり時刻を
発生させているので、ｊ番目の立ち上がり時刻Ｒｉｓｅ
（ｊ）を出力する（ステップ５０４）。なお、この演算
の詳細については後述する。
よりも小さく、かつデータＡiの値が閾値Ｓ１０６ａよ
りも大きいかどうかを判別する（ステップ５０２）。こ
のときデータＡi-1の値が閾値Ｓ１０６ａよりも大きい
か、データＡiの値が閾値Ｓ１０６ａよりも小さけれ
ば、内部ポインタｉをインクリメントして、ステップ５
０１を実行する（ステップ５０３）。また、データＡ
i-1の値が閾値Ｓ１０６ａよりも小さく、かつデータＡi
の値が閾値Ｓ１０６ａよりも大きければ、アナログ信号
Ｓ１０１は閾値Ｓ１０６ａと交差して立ち上がり時刻を
発生させているので、ｊ番目の立ち上がり時刻Ｒｉｓｅ
（ｊ）を出力する（ステップ５０４）。なお、この演算
の詳細については後述する。
【００３６】次に、内部ポインタｊをインクリメントし
（ステップ５０５）、立ち上がり時刻Ｒｉｓｅ（ｊ）を
Ｍ個検出したかどうかを監視する（ステップ５０６）。
このとき、Ｍ個検出している場合には完了となるが、そ
うでなければステップ５０１に戻り、立ち上がり時刻を
Ｍ個検出するまで上述の処理を繰り返す。
（ステップ５０５）、立ち上がり時刻Ｒｉｓｅ（ｊ）を
Ｍ個検出したかどうかを監視する（ステップ５０６）。
このとき、Ｍ個検出している場合には完了となるが、そ
うでなければステップ５０１に戻り、立ち上がり時刻を
Ｍ個検出するまで上述の処理を繰り返す。
【００３７】図６は、本発明の実施の形態１による立ち
上がり時刻検出方法を説明するためのタイミング図であ
る。時刻Ｔi-1において、Ａ／Ｄコンバータ１０５の出
力であるデジタル信号Ｓ１０９のデータＡi-1を受付け
ており、この値は閾値Ｓ１０６ａを下回っている。ま
た、時刻Ｔiにおいては、デジタル信号Ｓ１０９のデー
タＡiを受付けている。このデータＡiは、閾値Ｓ１０６
ａを上回っている。したがって時刻Ｔi-1と時刻Ｔiとの
間において、アナログ信号Ｓ１０１は閾値Ｓ１０６ａと
交差している。
上がり時刻検出方法を説明するためのタイミング図であ
る。時刻Ｔi-1において、Ａ／Ｄコンバータ１０５の出
力であるデジタル信号Ｓ１０９のデータＡi-1を受付け
ており、この値は閾値Ｓ１０６ａを下回っている。ま
た、時刻Ｔiにおいては、デジタル信号Ｓ１０９のデー
タＡiを受付けている。このデータＡiは、閾値Ｓ１０６
ａを上回っている。したがって時刻Ｔi-1と時刻Ｔiとの
間において、アナログ信号Ｓ１０１は閾値Ｓ１０６ａと
交差している。
【００３８】一点鎖線６００はその２点のデータにより
直線近似された直線を示している。アナログ信号Ｓ１０
１が閾値Ｓ１０６ａと交差した時刻は、一点鎖線６００
と閾値Ｓ１０６ａとが交差した時刻であると近似すれ
ば、時刻Ｔi-1から時間ｘi-1が経過した時刻ということ
になる。つまり、一点鎖線６００は交差時刻近似直線で
あり、ｘ1-1は立ち上がり交差時刻補正時間である。
直線近似された直線を示している。アナログ信号Ｓ１０
１が閾値Ｓ１０６ａと交差した時刻は、一点鎖線６００
と閾値Ｓ１０６ａとが交差した時刻であると近似すれ
ば、時刻Ｔi-1から時間ｘi-1が経過した時刻ということ
になる。つまり、一点鎖線６００は交差時刻近似直線で
あり、ｘ1-1は立ち上がり交差時刻補正時間である。
【００３９】ここで、一点鎖線６００の時間軸の原点を
データＡi-1が入力された時点とし、時間軸のパラメー
タをｘ、入力信号の振幅軸をｙとすれば、 ｙ＝Ａi-1＋（Ａi−Ａi-1）ｘ となり、一点鎖線６００が閾値Ｓ１０６ａと交差する時
刻ｘi-1は、閾値をＴＨＲとすると、 ＴＨＲ＝Ａi-1＋（Ａi−Ａi-1）ｘi-1 で与えられる。
データＡi-1が入力された時点とし、時間軸のパラメー
タをｘ、入力信号の振幅軸をｙとすれば、 ｙ＝Ａi-1＋（Ａi−Ａi-1）ｘ となり、一点鎖線６００が閾値Ｓ１０６ａと交差する時
刻ｘi-1は、閾値をＴＨＲとすると、 ＴＨＲ＝Ａi-1＋（Ａi−Ａi-1）ｘi-1 で与えられる。
【００４０】したがって、この一次方程式を計算してｘ
i-1を求めれば、 ｘi-1＝（ＴＨＲ−Ａi-1）／（Ａi−Ａi-1） となる。このｘi-1は立ち上がり時刻Ｒｉｓｅ（ｊ）の
小数部に該当するものとなるから、ステップ５０４で求
める立ち上がり時刻Ｒｉｓｅ（ｊ）は、 Ｒｉｓｅ（ｊ）=ｉ−１＋ｘi-1 となる。
i-1を求めれば、 ｘi-1＝（ＴＨＲ−Ａi-1）／（Ａi−Ａi-1） となる。このｘi-1は立ち上がり時刻Ｒｉｓｅ（ｊ）の
小数部に該当するものとなるから、ステップ５０４で求
める立ち上がり時刻Ｒｉｓｅ（ｊ）は、 Ｒｉｓｅ（ｊ）=ｉ−１＋ｘi-1 となる。
【００４１】図７は、本発明の実施の形態１による立ち
下がり時刻検出方法を示すフローチャートである。図７
において、図５と同符号のものは、図５のものに対応す
る。図７のフローチャートで示される立ち下がり時刻検
出方法は、ステップ７０２が立ち下がったかどうかを検
出するものであるので、ステップ５０２とは判別条件が
逆になり、データＡi-1の値が閾値Ｓ１０６ａよりも大
きく、かつデータＡiの値が閾値Ｓ１０６ａよりも小さ
いかどうかを判別する点、及びステップ７０４での演算
結果がＦａｌｌ（ｊ）として出力される点が、それぞれ
上述の立ち上がり時刻検出方法の、ステップ５０２、及
びステップ５０４とは異なる。
下がり時刻検出方法を示すフローチャートである。図７
において、図５と同符号のものは、図５のものに対応す
る。図７のフローチャートで示される立ち下がり時刻検
出方法は、ステップ７０２が立ち下がったかどうかを検
出するものであるので、ステップ５０２とは判別条件が
逆になり、データＡi-1の値が閾値Ｓ１０６ａよりも大
きく、かつデータＡiの値が閾値Ｓ１０６ａよりも小さ
いかどうかを判別する点、及びステップ７０４での演算
結果がＦａｌｌ（ｊ）として出力される点が、それぞれ
上述の立ち上がり時刻検出方法の、ステップ５０２、及
びステップ５０４とは異なる。
【００４２】以上に説明した処理により検出される立ち
上がり時刻、及び立ち下がり時刻に基づいて、アナログ
信号の入力レートを検出することができる。つまり、あ
る立ち上がり時刻Ｒｉｓｅ（ｊ）からその次に発生する
立ち下がり時刻Ｆａｌｌ（ｊ）までの時間を求めれば、
その時間は必ず入力レートの倍数になるので、複数個の
立ち上がり時刻と立ち下がり時刻との差分値を求め、そ
の最小値を入力レートとすればよい。
上がり時刻、及び立ち下がり時刻に基づいて、アナログ
信号の入力レートを検出することができる。つまり、あ
る立ち上がり時刻Ｒｉｓｅ（ｊ）からその次に発生する
立ち下がり時刻Ｆａｌｌ（ｊ）までの時間を求めれば、
その時間は必ず入力レートの倍数になるので、複数個の
立ち上がり時刻と立ち下がり時刻との差分値を求め、そ
の最小値を入力レートとすればよい。
【００４３】図８は、本発明の実施の形態１による入力
レート検出方法を示すフローチャートである。まず、内
部レジスタＲａｔｅに初期値を入力し、内部ポインタｊ
に初期値“１”を入力し、繰り返し数Ｍを設定する（ス
テップ８００）。ここでＭは、ステップ３０２で得られ
た複数個の立ち上がり時刻Ｒｉｓｅ、及び立ち下がり時
刻Ｆａｌｌのデータの個数を意味する。
レート検出方法を示すフローチャートである。まず、内
部レジスタＲａｔｅに初期値を入力し、内部ポインタｊ
に初期値“１”を入力し、繰り返し数Ｍを設定する（ス
テップ８００）。ここでＭは、ステップ３０２で得られ
た複数個の立ち上がり時刻Ｒｉｓｅ、及び立ち下がり時
刻Ｆａｌｌのデータの個数を意味する。
【００４４】次に、立ち上がり時刻Ｒｉｓｅ（ｊ）と立
ち下がり時刻Ｆａｌｌ（ｊ）との時間間隔を演算し、そ
の結果を内部レジスタＴｅｍｐに保持させる（ステップ
８０１）。内部レジスタＴｅｍｐは、演算の便宜のため
に用意される引数に対応する立ち上がり時刻Ｒｉｓｅ
（ｊ）、及び立ち下がり時刻Ｆａｌｌ（ｊ）の差分値を
待避させる待避レジスタである。
ち下がり時刻Ｆａｌｌ（ｊ）との時間間隔を演算し、そ
の結果を内部レジスタＴｅｍｐに保持させる（ステップ
８０１）。内部レジスタＴｅｍｐは、演算の便宜のため
に用意される引数に対応する立ち上がり時刻Ｒｉｓｅ
（ｊ）、及び立ち下がり時刻Ｆａｌｌ（ｊ）の差分値を
待避させる待避レジスタである。
【００４５】次に、内部レジスタＲａｔｅの値と、内部
レジスタＴｅｍｐの値との大小比較を行なう（ステップ
８０２）。このとき内部レジスタＴｅｍｐの値の方が内
部レジスタＲａｔｅの値より小さければ、内部レジスタ
Ｔｅｍｐの値を内部レジスタＲａｔｅに入力して値の入
れ替えを行なう（ステップ８０３）。また、内部レジス
タＴｅｍｐの値の方が内部レジスタＲａｔｅの値より大
きければ、内部ポインタｊをインクリメントし、再びス
テップ８０１を実行する。
レジスタＴｅｍｐの値との大小比較を行なう（ステップ
８０２）。このとき内部レジスタＴｅｍｐの値の方が内
部レジスタＲａｔｅの値より小さければ、内部レジスタ
Ｔｅｍｐの値を内部レジスタＲａｔｅに入力して値の入
れ替えを行なう（ステップ８０３）。また、内部レジス
タＴｅｍｐの値の方が内部レジスタＲａｔｅの値より大
きければ、内部ポインタｊをインクリメントし、再びス
テップ８０１を実行する。
【００４６】そして、内部ポインタｊの値が繰り返し数
Ｍの値と等しいとき、すなわち規定回数の処理が完了し
た場合には完了となり、このときの内部レジスタＲａｔ
ｅの値を入力レートとし、規定回数の処理が完了してい
ない場合にはステップ８０４を実行する（ステップ８０
５）。
Ｍの値と等しいとき、すなわち規定回数の処理が完了し
た場合には完了となり、このときの内部レジスタＲａｔ
ｅの値を入力レートとし、規定回数の処理が完了してい
ない場合にはステップ８０４を実行する（ステップ８０
５）。
【００４７】図９は、本発明の実施の形態１による同期
化クロック出力方法を示すフローチャートである。ま
ず、ステップ３００で検出された閾値Ｓ１０６ａと、ス
テップ３０５で検出された入力レートＲａｔｅとを受け
付け、さらに内部ポインタｉをクリアする（ステップ９
００）。
化クロック出力方法を示すフローチャートである。ま
ず、ステップ３００で検出された閾値Ｓ１０６ａと、ス
テップ３０５で検出された入力レートＲａｔｅとを受け
付け、さらに内部ポインタｉをクリアする（ステップ９
００）。
【００４８】次に、内部ポインタｉが指している順にデ
ジタル信号Ｓ１０９の受け付けを行ない、受け付けたデ
ータＡiと閾値Ｓ１０６ａとの差と、前回受け付けたデ
ータＡi-1と閾値Ｓ１０６ａとの差、との積をとり（ス
テップ９０２）、その値が０以上であれば、内部ポイン
タｉをインクリメントし（ステップ９０３）、逆にその
値が０未満であれば、ステップ５０４、及びステップ７
０４と同様の原理により、Ｘｉ、及び閾値Ｓ１０６ａと
交差する時刻であるエッジ時刻Ｅｄｇｅ（ｊ）を演算す
る（ステップ９０４）。これにより得られたＥｄｇｅ
（ｉ）は整数部ｉと、小数部Ｘｉとに分かれ、Ｒａｔｅ
／２も整数部ｒと、小数部ｒｉとに分かれる。そして、
Ｅｄｇｅ(ｉ)とＲａｔｅ／２とを加算し、その結果、整
数部Ｓａｍと小数部Ｘｓとを得る（ステップ９０５）。
このステップでの演算により、信号のエッジがきてか
ら、第１番目の同期化クロックＳ１０６ｂは入力レート
Ｒａｔｅの半分のタイミング、すなわち入力信号の１レ
ートに対して真中のタイミングとなる。
ジタル信号Ｓ１０９の受け付けを行ない、受け付けたデ
ータＡiと閾値Ｓ１０６ａとの差と、前回受け付けたデ
ータＡi-1と閾値Ｓ１０６ａとの差、との積をとり（ス
テップ９０２）、その値が０以上であれば、内部ポイン
タｉをインクリメントし（ステップ９０３）、逆にその
値が０未満であれば、ステップ５０４、及びステップ７
０４と同様の原理により、Ｘｉ、及び閾値Ｓ１０６ａと
交差する時刻であるエッジ時刻Ｅｄｇｅ（ｊ）を演算す
る（ステップ９０４）。これにより得られたＥｄｇｅ
（ｉ）は整数部ｉと、小数部Ｘｉとに分かれ、Ｒａｔｅ
／２も整数部ｒと、小数部ｒｉとに分かれる。そして、
Ｅｄｇｅ(ｉ)とＲａｔｅ／２とを加算し、その結果、整
数部Ｓａｍと小数部Ｘｓとを得る（ステップ９０５）。
このステップでの演算により、信号のエッジがきてか
ら、第１番目の同期化クロックＳ１０６ｂは入力レート
Ｒａｔｅの半分のタイミング、すなわち入力信号の１レ
ートに対して真中のタイミングとなる。
【００４９】次に、同期化クロックＳ１０６ｂを発生さ
せるべきＳａｍ番目のデータＡｓａｍが入力されるのを
監視し（ステップ９０６）、データＡｓａｍが入力され
たのが検出された場合に、同期化クロックＳ１０６ｂを
一回発生させる（ステップ９０７）。そして、第２番目
以降の同期化クロックタイミング値の演算を行う（ステ
ップ９０８）。このステップにおいては、すでにステッ
プ９０５において第１の同期化クロックを発生する際
に、入力レートの真中で同期化クロックを発生させるタ
イミングであるＳａｍ＋Ｘｓを演算しているから、単に
内部レジスタＲａｔｅの値を加算すれば第２番目以降の
クロックは、入力レートの真中で発生させることができ
る。
せるべきＳａｍ番目のデータＡｓａｍが入力されるのを
監視し（ステップ９０６）、データＡｓａｍが入力され
たのが検出された場合に、同期化クロックＳ１０６ｂを
一回発生させる（ステップ９０７）。そして、第２番目
以降の同期化クロックタイミング値の演算を行う（ステ
ップ９０８）。このステップにおいては、すでにステッ
プ９０５において第１の同期化クロックを発生する際
に、入力レートの真中で同期化クロックを発生させるタ
イミングであるＳａｍ＋Ｘｓを演算しているから、単に
内部レジスタＲａｔｅの値を加算すれば第２番目以降の
クロックは、入力レートの真中で発生させることができ
る。
【００５０】以降、上記の処理を繰り返し、同期化クロ
ックを出力していく。このような本実施の形態１による
クロック生成装置、及びクロック生成方法では、入力さ
れるアナログ信号をＡ／Ｄ変換したデジタル信号から入
力レートを検出し、これに基づいて同期化クロックを生
成するようにしているので、二値化信号をラッチする際
に、同期化クロックと二値化信号との位相誤差を同期化
クロックの１クロック分以内に収めることができる。ま
た、入力されるアナログ信号が複数種類の入力レートを
持つ場合でも、供給するクロックは１種類のみで回路を
動作させることができる。
ックを出力していく。このような本実施の形態１による
クロック生成装置、及びクロック生成方法では、入力さ
れるアナログ信号をＡ／Ｄ変換したデジタル信号から入
力レートを検出し、これに基づいて同期化クロックを生
成するようにしているので、二値化信号をラッチする際
に、同期化クロックと二値化信号との位相誤差を同期化
クロックの１クロック分以内に収めることができる。ま
た、入力されるアナログ信号が複数種類の入力レートを
持つ場合でも、供給するクロックは１種類のみで回路を
動作させることができる。
【００５１】さらに、本実施の形態１によるクロック生
成装置は、通常半導体集積回路で実現されるが、この場
合、その特性を向上させるために、供給されるクロック
の周波数を高くする必要がないことにより、半導体集積
回路から発生する不要輻射が増大するという問題や、消
費電力が増大するという問題が生じることはない。
成装置は、通常半導体集積回路で実現されるが、この場
合、その特性を向上させるために、供給されるクロック
の周波数を高くする必要がないことにより、半導体集積
回路から発生する不要輻射が増大するという問題や、消
費電力が増大するという問題が生じることはない。
【００５２】（実施の形態２）図１０は、本実施の形態
２によるクロック生成装置の演算回路のブロック図であ
る。本実施の形態２によるクロック生成装置は、図１に
示される上記実施の形態１によるクロック生成装置の演
算回路１０６が、図１０に示されるものとしたものであ
り、その他の構成は上記実施の形態１によるクロック生
成装置におけるものと同様である。
２によるクロック生成装置の演算回路のブロック図であ
る。本実施の形態２によるクロック生成装置は、図１に
示される上記実施の形態１によるクロック生成装置の演
算回路１０６が、図１０に示されるものとしたものであ
り、その他の構成は上記実施の形態１によるクロック生
成装置におけるものと同様である。
【００５３】図１０に示されるように、演算回路１０６
は、閾値Ｓ１０６ａを検出する閾値検出ブロック１００
０、アナログ信号Ｓ１０１が閾値Ｓ１０６ａよりも高く
なる時刻である立ち上がり時刻を検出する立ち上がり検
出ブロック２０１、アナログ信号Ｓ１０１が閾値Ｓ１０
６ａよりも低くなる時刻である立ち下がり時刻を検出す
る立ち下がり検出ブロック２０２、立ち上がり時刻と立
ち下がり時刻とを用いてデジタル信号Ｓ１０９のレート
を検出する入力レート検出ブロック２０３、及び同期化
クロックＳ１０６ｂを出力する同期化クロック出力ブロ
ック２０４から構成される。
は、閾値Ｓ１０６ａを検出する閾値検出ブロック１００
０、アナログ信号Ｓ１０１が閾値Ｓ１０６ａよりも高く
なる時刻である立ち上がり時刻を検出する立ち上がり検
出ブロック２０１、アナログ信号Ｓ１０１が閾値Ｓ１０
６ａよりも低くなる時刻である立ち下がり時刻を検出す
る立ち下がり検出ブロック２０２、立ち上がり時刻と立
ち下がり時刻とを用いてデジタル信号Ｓ１０９のレート
を検出する入力レート検出ブロック２０３、及び同期化
クロックＳ１０６ｂを出力する同期化クロック出力ブロ
ック２０４から構成される。
【００５４】以下に、動作について説明する。なお、立
ち上がり検出ブロック２０１、立ち下がり検出ブロック
２０２、入力レート検出ブロック２０３、及び同期化ク
ロック出力ブロック２０４の動作については、上記実施
の形態１と同様であり、ここではその説明を省略し、以
下に、閾値検出ブロック１０００が閾値Ｓ１０６ａを検
出する動作について、図１１を用いて説明する。
ち上がり検出ブロック２０１、立ち下がり検出ブロック
２０２、入力レート検出ブロック２０３、及び同期化ク
ロック出力ブロック２０４の動作については、上記実施
の形態１と同様であり、ここではその説明を省略し、以
下に、閾値検出ブロック１０００が閾値Ｓ１０６ａを検
出する動作について、図１１を用いて説明する。
【００５５】図１１は、本実施の形態２による閾値検出
方法を示すフローチャートである。まず、演算回路１０
６の内部レジスタＡｃｃ、及び内部ポインタｉを各々ク
リアし、繰り返し数Ｎを受け付ける（ステップ１１０
０）。なお、繰り返し数Ｎはデジタル信号Ｓ１０９の個
数を示し、その数が大きいほど閾値Ｓ１０６ａの精度が
向上する。
方法を示すフローチャートである。まず、演算回路１０
６の内部レジスタＡｃｃ、及び内部ポインタｉを各々ク
リアし、繰り返し数Ｎを受け付ける（ステップ１１０
０）。なお、繰り返し数Ｎはデジタル信号Ｓ１０９の個
数を示し、その数が大きいほど閾値Ｓ１０６ａの精度が
向上する。
【００５６】次に、デジタル信号Ｓ１０９を受け付ける
とともに、内部ポインタｉの値が繰り返し数Ｎより大き
いか否かを監視する（ステップ１１０１）。このとき内
部ポインタｉの値が繰り返し数Ｎよりも小さければ、ス
テップ１１０１で受付けたデータＡiを次々と内部レジ
スタＡｃｃに加算し、さらに内部ポインタｉをインクリ
メントする（ステップ１１０２）。これにより、内部レ
ジスタＡｃｃには、デジタル信号Ｓ１０９のデータＡi
のｉ＝０、すなわち０番目のデータから、ｉ＝Ｎ、すな
わちＮ番目までのＮ＋１個のデジタル信号Ｓ１０９のデ
ータＡiの積分値が内部レジスタＡｃｃに蓄積されるこ
とになる。また、内部ポインタｉの値が繰り返し数Ｎよ
りも大きければ、内部レジスタＡｃｃの値を、積分した
データ数、すなわちＮ＋１で割り算を行ない、その値を
閾値Ｓ１０６ａとして出力する（ステップ１１０３）。
とともに、内部ポインタｉの値が繰り返し数Ｎより大き
いか否かを監視する（ステップ１１０１）。このとき内
部ポインタｉの値が繰り返し数Ｎよりも小さければ、ス
テップ１１０１で受付けたデータＡiを次々と内部レジ
スタＡｃｃに加算し、さらに内部ポインタｉをインクリ
メントする（ステップ１１０２）。これにより、内部レ
ジスタＡｃｃには、デジタル信号Ｓ１０９のデータＡi
のｉ＝０、すなわち０番目のデータから、ｉ＝Ｎ、すな
わちＮ番目までのＮ＋１個のデジタル信号Ｓ１０９のデ
ータＡiの積分値が内部レジスタＡｃｃに蓄積されるこ
とになる。また、内部ポインタｉの値が繰り返し数Ｎよ
りも大きければ、内部レジスタＡｃｃの値を、積分した
データ数、すなわちＮ＋１で割り算を行ない、その値を
閾値Ｓ１０６ａとして出力する（ステップ１１０３）。
【００５７】このような本実施の形態２によるクロック
生成装置、及びクロック生成方法では、デジタル信号の
積分値の平均値を閾値としたことにより、上記実施の形
態１によるクロック生成装置、及びクロック生成方法に
おける効果に加えて、閾値を検出する際にノイズ等の影
響を受けにくくなり、より正確な閾値を検出することが
できる効果が得られる。
生成装置、及びクロック生成方法では、デジタル信号の
積分値の平均値を閾値としたことにより、上記実施の形
態１によるクロック生成装置、及びクロック生成方法に
おける効果に加えて、閾値を検出する際にノイズ等の影
響を受けにくくなり、より正確な閾値を検出することが
できる効果が得られる。
【００５８】（実施の形態３）図１２は、本発明の実施
の形態３によるクロック生成装置のブロック図であり、
図において、図１と同様の構成には同じ参照符号を付与
し、ここではその説明を省略する。本実施の形態３によ
るクロック生成装置は、上記実施の形態１によるクロッ
ク生成装置のＡ／Ｄコンバータ１０５の後段に、オーバ
ーサンプリングデジタルフィルタ１２０１を備えたもの
である。オーバーサンプリングデジタルフィルタ１２０
１は、入力される信号に対して任意の周波数特性を与
え、かつオーバーサンプリングを行ない、比較回路１０
７に出力する。
の形態３によるクロック生成装置のブロック図であり、
図において、図１と同様の構成には同じ参照符号を付与
し、ここではその説明を省略する。本実施の形態３によ
るクロック生成装置は、上記実施の形態１によるクロッ
ク生成装置のＡ／Ｄコンバータ１０５の後段に、オーバ
ーサンプリングデジタルフィルタ１２０１を備えたもの
である。オーバーサンプリングデジタルフィルタ１２０
１は、入力される信号に対して任意の周波数特性を与
え、かつオーバーサンプリングを行ない、比較回路１０
７に出力する。
【００５９】このような本実施の形態３によるクロック
生成装置、及びクロック生成方法では、オーバーサンプ
リングデジタルフィルタがデジタル信号に対して任意の
周波数特性を与えることにより、ノイズなどの不要な信
号を除去することができ、さらにオーバーサンプリング
を行なうことによってサンプルデータの数も増えること
となり、デジタル信号の時間分解能を高くすることがで
きる。
生成装置、及びクロック生成方法では、オーバーサンプ
リングデジタルフィルタがデジタル信号に対して任意の
周波数特性を与えることにより、ノイズなどの不要な信
号を除去することができ、さらにオーバーサンプリング
を行なうことによってサンプルデータの数も増えること
となり、デジタル信号の時間分解能を高くすることがで
きる。
【００６０】なお、本実施の形態３によるクロック生成
装置は、上記実施の形態１によるクロック生成装置のＡ
／Ｄコンバータの後段にオーバーサンプリングデジタル
フィルタを備えるものとしたが、これは、上記実施の形
態２によるクロック生成装置のＡ／Ｄコンバータの後段
に備えるものとしてもよい。
装置は、上記実施の形態１によるクロック生成装置のＡ
／Ｄコンバータの後段にオーバーサンプリングデジタル
フィルタを備えるものとしたが、これは、上記実施の形
態２によるクロック生成装置のＡ／Ｄコンバータの後段
に備えるものとしてもよい。
【００６１】また、上記実施の形態１ないし３では、本
発明によるクロック生成装置、及びクロック生成方法
を、帰線期間にＶＢＩデータが重畳されているテレビ信
号を入力する場合を例に示したが、これに限られるもの
ではなく、ＣＤ（Compact Disk）やＭＤ（Mini Disk）
等の再生信号を入力するようにしてもよい。
発明によるクロック生成装置、及びクロック生成方法
を、帰線期間にＶＢＩデータが重畳されているテレビ信
号を入力する場合を例に示したが、これに限られるもの
ではなく、ＣＤ（Compact Disk）やＭＤ（Mini Disk）
等の再生信号を入力するようにしてもよい。
【００６２】
【発明の効果】以上のように、本発明の請求項１に係る
クロック生成装置によれば、入力したアナログ信号をデ
ジタル信号に変換するＡ／Ｄ変換手段と、デジタル信号
に基づいて、同期化クロック、及び閾値を生成する演算
手段と、デジタル信号が閾値よりも大きいか小さいかを
比較し、二値化信号を出力する二値化手段と、同期化ク
ロックで二値化信号をラッチするラッチ手段とを備えた
ものとしたので、入力されるアナログ信号をＡ／Ｄ変換
したデジタル信号に基づいて同期化クロックを生成する
ことにより、二値化信号をラッチする際に、同期化クロ
ックと二値化信号との位相誤差を同期化クロックの１ク
ロック分以内に収めることができ、さらに、入力される
アナログ信号が複数種類の入力レートを持つ場合でも、
供給するクロックは１種類のみで回路を動作させること
ができるという効果がある。
クロック生成装置によれば、入力したアナログ信号をデ
ジタル信号に変換するＡ／Ｄ変換手段と、デジタル信号
に基づいて、同期化クロック、及び閾値を生成する演算
手段と、デジタル信号が閾値よりも大きいか小さいかを
比較し、二値化信号を出力する二値化手段と、同期化ク
ロックで二値化信号をラッチするラッチ手段とを備えた
ものとしたので、入力されるアナログ信号をＡ／Ｄ変換
したデジタル信号に基づいて同期化クロックを生成する
ことにより、二値化信号をラッチする際に、同期化クロ
ックと二値化信号との位相誤差を同期化クロックの１ク
ロック分以内に収めることができ、さらに、入力される
アナログ信号が複数種類の入力レートを持つ場合でも、
供給するクロックは１種類のみで回路を動作させること
ができるという効果がある。
【００６３】本発明の請求項２に係るクロック生成装置
によれば、請求項１に記載のクロック生成装置におい
て、演算手段が、所定の期間内におけるデジタル信号の
最大値及び最小値を検出し、該最大値及び該最小値の平
均値を閾値として出力する閾値検出手段と、アナログ信
号が閾値よりも高くなる時刻である立ち上がり時刻を、
デジタル信号を用いて検出する立ち上がり時刻検出手段
と、アナログ信号が閾値よりも低くなる時刻である立ち
下がり時刻を、デジタル信号を用いて検出する立ち下が
り時刻検出手段と、隣接する立ち上がり時刻と立ち下が
り時刻との時間間隔を所定の期間求め、該時間間隔の最
小値を入力レートとして出力する入力レート検出手段
と、入力レートに基づいて、同期化クロックを出力する
同期化クロック出力手段とを備えたものとしたので、入
力されるアナログ信号をＡ／Ｄ変換したデジタル信号か
ら入力レートを検出し、これに基づいて同期化クロック
を生成することにより、二値化信号をラッチする際に、
同期化クロックと二値化信号との位相誤差を同期化クロ
ックの１クロック分以内に収めることができ、さらに、
入力されるアナログ信号が複数種類の入力レートを持つ
場合でも、供給するクロックは１種類のみで回路を動作
させることができるという効果がある。
によれば、請求項１に記載のクロック生成装置におい
て、演算手段が、所定の期間内におけるデジタル信号の
最大値及び最小値を検出し、該最大値及び該最小値の平
均値を閾値として出力する閾値検出手段と、アナログ信
号が閾値よりも高くなる時刻である立ち上がり時刻を、
デジタル信号を用いて検出する立ち上がり時刻検出手段
と、アナログ信号が閾値よりも低くなる時刻である立ち
下がり時刻を、デジタル信号を用いて検出する立ち下が
り時刻検出手段と、隣接する立ち上がり時刻と立ち下が
り時刻との時間間隔を所定の期間求め、該時間間隔の最
小値を入力レートとして出力する入力レート検出手段
と、入力レートに基づいて、同期化クロックを出力する
同期化クロック出力手段とを備えたものとしたので、入
力されるアナログ信号をＡ／Ｄ変換したデジタル信号か
ら入力レートを検出し、これに基づいて同期化クロック
を生成することにより、二値化信号をラッチする際に、
同期化クロックと二値化信号との位相誤差を同期化クロ
ックの１クロック分以内に収めることができ、さらに、
入力されるアナログ信号が複数種類の入力レートを持つ
場合でも、供給するクロックは１種類のみで回路を動作
させることができるという効果がある。
【００６４】本発明の請求項３に係るクロック生成装置
によれば、請求項１に記載のクロック生成装置におい
て、演算手段が、所定の期間内におけるデジタル信号の
積分値を検出し、該積分値の平均値を閾値として出力す
る閾値検出手段と、アナログ信号が閾値よりも高くなる
時刻である立ち上がり時刻を、デジタル信号を用いて検
出する立ち上がり時刻検出手段と、アナログ信号が閾値
よりも低くなる時刻である立ち下がり時刻を、デジタル
信号を用いて検出する立ち下がり時刻検出手段と、隣接
する立ち上がり時刻と立ち下がり時刻との時間間隔を所
定の期間求め、該時間間隔の最小値を入力レートとして
出力する入力レート検出手段と、入力レートに基づい
て、同期化クロックを出力する同期化クロック出力手段
とを備えたものとしたので、請求項２に記載のクロック
生成装置における効果に加えて、閾値を検出する際にノ
イズ等の影響を受けにくくなり、より正確な閾値を検出
することができるという効果がある。
によれば、請求項１に記載のクロック生成装置におい
て、演算手段が、所定の期間内におけるデジタル信号の
積分値を検出し、該積分値の平均値を閾値として出力す
る閾値検出手段と、アナログ信号が閾値よりも高くなる
時刻である立ち上がり時刻を、デジタル信号を用いて検
出する立ち上がり時刻検出手段と、アナログ信号が閾値
よりも低くなる時刻である立ち下がり時刻を、デジタル
信号を用いて検出する立ち下がり時刻検出手段と、隣接
する立ち上がり時刻と立ち下がり時刻との時間間隔を所
定の期間求め、該時間間隔の最小値を入力レートとして
出力する入力レート検出手段と、入力レートに基づい
て、同期化クロックを出力する同期化クロック出力手段
とを備えたものとしたので、請求項２に記載のクロック
生成装置における効果に加えて、閾値を検出する際にノ
イズ等の影響を受けにくくなり、より正確な閾値を検出
することができるという効果がある。
【００６５】本発明の請求項４に係るクロック生成装置
によれば、請求請１ないし３のいずれかに記載のクロッ
ク生成装置において、隣接するデジタル信号を補間する
オーバーサンプリングデジタルフィルタを備えたものと
したので、デジタル信号に対して任意の周波数特性を与
えることにより、ノイズなどの不要な信号を除去するこ
とができ、さらにオーバーサンプリングを行なうことに
よってサンプルデータの数も増えることとなり、デジタ
ル信号の時間分解能を高くすることができるという効果
がある。
によれば、請求請１ないし３のいずれかに記載のクロッ
ク生成装置において、隣接するデジタル信号を補間する
オーバーサンプリングデジタルフィルタを備えたものと
したので、デジタル信号に対して任意の周波数特性を与
えることにより、ノイズなどの不要な信号を除去するこ
とができ、さらにオーバーサンプリングを行なうことに
よってサンプルデータの数も増えることとなり、デジタ
ル信号の時間分解能を高くすることができるという効果
がある。
【００６６】本発明の請求項５に係るクロック生成方法
によれば、入力したアナログ信号をデジタル信号に変換
するＡ／Ｄ変換ステップと、デジタル信号に基づいて、
同期化クロック、及び閾値を生成する演算ステップと、
デジタル信号が閾値よりも大きいか小さいかを比較し、
二値化信号を出力する二値化ステップと、同期化クロッ
クで二値化信号をラッチするラッチステップとを備えた
ものとしたので、入力されるアナログ信号をＡ／Ｄ変換
したデジタル信号に基づいて同期化クロックを生成する
ことにより、二値化信号をラッチする際に、同期化クロ
ックと二値化信号との位相誤差を同期化クロックの１ク
ロック分以内に収めることができ、さらに、入力される
アナログ信号が複数種類の入力レートを持つ場合でも、
供給するクロックは１種類のみで回路を動作させること
ができるという効果がある。
によれば、入力したアナログ信号をデジタル信号に変換
するＡ／Ｄ変換ステップと、デジタル信号に基づいて、
同期化クロック、及び閾値を生成する演算ステップと、
デジタル信号が閾値よりも大きいか小さいかを比較し、
二値化信号を出力する二値化ステップと、同期化クロッ
クで二値化信号をラッチするラッチステップとを備えた
ものとしたので、入力されるアナログ信号をＡ／Ｄ変換
したデジタル信号に基づいて同期化クロックを生成する
ことにより、二値化信号をラッチする際に、同期化クロ
ックと二値化信号との位相誤差を同期化クロックの１ク
ロック分以内に収めることができ、さらに、入力される
アナログ信号が複数種類の入力レートを持つ場合でも、
供給するクロックは１種類のみで回路を動作させること
ができるという効果がある。
【００６７】本発明の請求項６に係るクロック生成方法
によれば、請求項５に記載のクロック生成方法におい
て、演算ステップが、所定の期間内におけるデジタル信
号の最大値及び最小値を検出し、該最大値及び該最小値
の平均値を閾値として出力する閾値検出ステップと、ア
ナログ信号が閾値よりも高くなる時刻である立ち上がり
時刻を、デジタル信号を用いて検出する立ち上がり時刻
検出ステップと、アナログ信号が閾値よりも低くなる時
刻である立ち下がり時刻を、デジタル信号を用いて検出
する立ち下がり時刻検出ステップと、隣接する立ち上が
り時刻と立ち下がり時刻との時間間隔を所定の期間求
め、該時間間隔の最小値を入力レートとして出力する入
力レート検出ステップと、入力レートに基づいて、同期
化クロックを出力する同期化クロック出力ステップとを
備えたものとしたので、入力されるアナログ信号をＡ／
Ｄ変換したデジタル信号から入力レートを検出し、これ
に基づいて同期化クロックを生成することにより、二値
化信号をラッチする際に、同期化クロックと二値化信号
との位相誤差を同期化クロックの１クロック分以内に収
めることができ、さらに、入力されるアナログ信号が複
数種類の入力レートを持つ場合でも、供給するクロック
は１種類のみで回路を動作させることができるという効
果がある。
によれば、請求項５に記載のクロック生成方法におい
て、演算ステップが、所定の期間内におけるデジタル信
号の最大値及び最小値を検出し、該最大値及び該最小値
の平均値を閾値として出力する閾値検出ステップと、ア
ナログ信号が閾値よりも高くなる時刻である立ち上がり
時刻を、デジタル信号を用いて検出する立ち上がり時刻
検出ステップと、アナログ信号が閾値よりも低くなる時
刻である立ち下がり時刻を、デジタル信号を用いて検出
する立ち下がり時刻検出ステップと、隣接する立ち上が
り時刻と立ち下がり時刻との時間間隔を所定の期間求
め、該時間間隔の最小値を入力レートとして出力する入
力レート検出ステップと、入力レートに基づいて、同期
化クロックを出力する同期化クロック出力ステップとを
備えたものとしたので、入力されるアナログ信号をＡ／
Ｄ変換したデジタル信号から入力レートを検出し、これ
に基づいて同期化クロックを生成することにより、二値
化信号をラッチする際に、同期化クロックと二値化信号
との位相誤差を同期化クロックの１クロック分以内に収
めることができ、さらに、入力されるアナログ信号が複
数種類の入力レートを持つ場合でも、供給するクロック
は１種類のみで回路を動作させることができるという効
果がある。
【００６８】本発明の請求項７に係るクロック生成方法
によれば、請求項５に記載のクロック生成方法におい
て、演算ステップが、所定の期間内におけるデジタル信
号の積分値を検出し、該積分値の平均値を閾値として出
力する閾値検出ステップと、アナログ信号が閾値よりも
高くなる時刻である立ち上がり時刻を、デジタル信号を
用いて検出する立ち上がり時刻検出ステップと、アナロ
グ信号が閾値よりも低くなる時刻である立ち下がり時刻
を、デジタル信号を用いて検出する立ち下がり時刻検出
ステップと、隣接する立ち上がり時刻と立ち下がり時刻
との時間間隔を所定の期間求め、該時間間隔の最小値を
入力レートとして出力する入力レート検出ステップと、
入力レートに基づいて、同期化クロックを出力する同期
化クロック出力ステップとを備えたものとしたので、請
求項６に記載のクロック生成装置における効果に加え、
閾値を検出する際にノイズ等の影響を受けにくくなり、
より正確な閾値を検出することができるという効果があ
る。
によれば、請求項５に記載のクロック生成方法におい
て、演算ステップが、所定の期間内におけるデジタル信
号の積分値を検出し、該積分値の平均値を閾値として出
力する閾値検出ステップと、アナログ信号が閾値よりも
高くなる時刻である立ち上がり時刻を、デジタル信号を
用いて検出する立ち上がり時刻検出ステップと、アナロ
グ信号が閾値よりも低くなる時刻である立ち下がり時刻
を、デジタル信号を用いて検出する立ち下がり時刻検出
ステップと、隣接する立ち上がり時刻と立ち下がり時刻
との時間間隔を所定の期間求め、該時間間隔の最小値を
入力レートとして出力する入力レート検出ステップと、
入力レートに基づいて、同期化クロックを出力する同期
化クロック出力ステップとを備えたものとしたので、請
求項６に記載のクロック生成装置における効果に加え、
閾値を検出する際にノイズ等の影響を受けにくくなり、
より正確な閾値を検出することができるという効果があ
る。
【００６９】本発明の請求項８に係るクロック生成方法
によれば、請求請５ないし７のいずれかに記載のクロッ
ク生成方法において、隣接するデジタル信号を補間する
オーバーサンプリングステップを備えたものとしたの
で、デジタル信号に対して任意の周波数特性を与えるこ
とにより、ノイズなどの不要な信号を除去することがで
き、さらにオーバーサンプリングを行なうことによって
サンプルデータの数も増えることとなり、デジタル信号
の時間分解能を高くすることができるという効果があ
る。
によれば、請求請５ないし７のいずれかに記載のクロッ
ク生成方法において、隣接するデジタル信号を補間する
オーバーサンプリングステップを備えたものとしたの
で、デジタル信号に対して任意の周波数特性を与えるこ
とにより、ノイズなどの不要な信号を除去することがで
き、さらにオーバーサンプリングを行なうことによって
サンプルデータの数も増えることとなり、デジタル信号
の時間分解能を高くすることができるという効果があ
る。
【図１】本発明の実施の形態１によるクロック生成装置
のブロック図である。
のブロック図である。
【図２】本発明の実施の形態１によるクロック生成装置
の演算回路のブロック図である。
の演算回路のブロック図である。
【図３】本発明の実施の形態１による演算回路の動作を
示すフローチャートである。
示すフローチャートである。
【図４】本発明の実施の形態１による閾値検出方法を示
すフローチャートである。
すフローチャートである。
【図５】本発明の実施の形態１による立ち上がり時刻検
出方法を示すフローチャートである。
出方法を示すフローチャートである。
【図６】本発明の実施の形態１による立ち上がり時刻検
出方法を説明するためのタイミング図である。
出方法を説明するためのタイミング図である。
【図７】本発明の実施の形態１による立ち下がり時刻検
出方法を示すフローチャートである。
出方法を示すフローチャートである。
【図８】本発明の実施の形態１による入力レート検出方
法を示すフローチャートである。
法を示すフローチャートである。
【図９】本発明の実施の形態１による同期化クロック出
力方法を示すフローチャートである。
力方法を示すフローチャートである。
【図１０】本実施の形態２によるクロック生成装置の演
算回路のブロック図である。
算回路のブロック図である。
【図１１】本発明の実施の形態２による閾値検出方法を
示すフローチャートである。
示すフローチャートである。
【図１２】本発明の実施の形態３によるクロック生成装
置のブロック図である。
置のブロック図である。
【図１３】従来のクロック生成装置のブロック図であ
る。
る。
１００ クロック生成装置 １０１ アナログ信号入力端子 １０２ クロック入力端子 １０３ 同期化信号出力端子 １０４ 同期化クロック出力端子 １０５ Ａ／Ｄコンバータ １０６ 演算回路 １０７ 比較回路 １０８ ラッチ回路 １２０１ オーバーサンプリングデジタルフィルタ
Claims (8)
- 【請求項１】 入力したアナログ信号をデジタル信号に
変換するＡ／Ｄ変換手段と、 上記デジタル信号に基づいて、同期化クロック、及び閾
値を生成する演算手段と、 上記デジタル信号が上記閾値よりも大きいか小さいかを
比較し、二値化信号を出力する二値化手段と、 上記同期化クロックで上記二値化信号をラッチするラッ
チ手段とを備えた、 ことを特徴とするクロック生成装置。 - 【請求項２】 請求項１に記載のクロック生成装置にお
いて、 上記演算手段は、 所定の期間内における上記デジタル信号の最大値及び最
小値を検出し、該最大値及び該最小値の平均値を上記閾
値として出力する閾値検出手段と、 上記アナログ信号が上記閾値よりも高くなる時刻である
立ち上がり時刻を、上記デジタル信号を用いて検出する
立ち上がり時刻検出手段と、 上記アナログ信号が上記閾値よりも低くなる時刻である
立ち下がり時刻を、上記デジタル信号を用いて検出する
立ち下がり時刻検出手段と、 隣接する上記立ち上がり時刻と上記立ち下がり時刻との
時間間隔を所定の期間求め、該時間間隔の最小値を入力
レートとして出力する入力レート検出手段と、 上記入力レートに基づいて、上記同期化クロックを出力
する同期化クロック出力手段とを備えたものである、 ことを特徴とするクロック生成装置。 - 【請求項３】 請求項１に記載のクロック生成装置にお
いて、 上記演算手段は、 所定の期間内における上記デジタル信号の積分値を検出
し、該積分値の平均値を上記閾値として出力する閾値検
出手段と、 上記アナログ信号が上記閾値よりも高くなる時刻である
立ち上がり時刻を、上記デジタル信号を用いて検出する
立ち上がり時刻検出手段と、 上記アナログ信号が上記閾値よりも低くなる時刻である
立ち下がり時刻を、上記デジタル信号を用いて検出する
立ち下がり時刻検出手段と、 隣接する上記立ち上がり時刻と上記立ち下がり時刻との
時間間隔を所定の期間求め、該時間間隔の最小値を入力
レートとして出力する入力レート検出手段と、 上記入力レートに基づいて、上記同期化クロックを出力
する同期化クロック出力手段とを備えたものである、 ことを特徴とするクロック生成装置。 - 【請求項４】 請求請１ないし３のいずれかに記載のク
ロック生成装置において、 隣接する上記デジタル信号を補間するオーバーサンプリ
ングデジタルフィルタを備えた、 ことを特徴とするクロック生成装置。 - 【請求項５】 入力したアナログ信号をデジタル信号に
変換するＡ／Ｄ変換ステップと、 上記デジタル信号に基づいて、同期化クロック、及び閾
値を生成する演算ステップと、 上記デジタル信号が上記閾値よりも大きいか小さいかを
比較し、二値化信号を出力する二値化ステップと、 上記同期化クロックで上記二値化信号をラッチするラッ
チステップとを備えた、 ことを特徴とするクロック生成方法。 - 【請求項６】 請求項５に記載のクロック生成方法にお
いて、 上記演算ステップは、 所定の期間内における上記デジタル信号の最大値及び最
小値を検出し、該最大値及び該最小値の平均値を上記閾
値として出力する閾値検出ステップと、 上記アナログ信号が上記閾値よりも高くなる時刻である
立ち上がり時刻を、上記デジタル信号を用いて検出する
立ち上がり時刻検出ステップと、 上記アナログ信号が上記閾値よりも低くなる時刻である
立ち下がり時刻を、上記デジタル信号を用いて検出する
立ち下がり時刻検出ステップと、 隣接する上記立ち上がり時刻と上記立ち下がり時刻との
時間間隔を所定の期間求め、該時間間隔の最小値を入力
レートとして出力する入力レート検出ステップと、 上記入力レートに基づいて、上記同期化クロックを出力
する同期化クロック出力ステップとを備えたものであ
る、 ことを特徴とするクロック生成方法。 - 【請求項７】 請求項５に記載のクロック生成方法にお
いて、 上記演算ステップは、 所定の期間内における上記デジタル信号の積分値を検出
し、該積分値の平均値を上記閾値として出力する閾値検
出ステップと、 上記アナログ信号が上記閾値よりも高くなる時刻である
立ち上がり時刻を、上記デジタル信号を用いて検出する
立ち上がり時刻検出ステップと、 上記アナログ信号が上記閾値よりも低くなる時刻である
立ち下がり時刻を、上記デジタル信号を用いて検出する
立ち下がり時刻検出ステップと、 隣接する上記立ち上がり時刻と上記立ち下がり時刻との
時間間隔を所定の期間求め、該時間間隔の最小値を入力
レートとして出力する入力レート検出ステップと、 上記入力レートに基づいて、上記同期化クロックを出力
する同期化クロック出力ステップとを備えたものであ
る、 ことを特徴とするクロック生成方法。 - 【請求項８】 請求請５ないし７のいずれかに記載のク
ロック生成方法において、 隣接する上記デジタル信号を補間するオーバーサンプリ
ングステップを備えた、 ことを特徴とするクロック生成方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29515899A JP4335381B2 (ja) | 1999-10-18 | 1999-10-18 | クロック生成装置、及びクロック生成方法 |
| US09/690,476 US6850583B1 (en) | 1999-10-18 | 2000-10-18 | Clock generation apparatus |
| EP00122685A EP1094632A3 (en) | 1999-10-18 | 2000-10-18 | Digital PLL device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29515899A JP4335381B2 (ja) | 1999-10-18 | 1999-10-18 | クロック生成装置、及びクロック生成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001119380A true JP2001119380A (ja) | 2001-04-27 |
| JP4335381B2 JP4335381B2 (ja) | 2009-09-30 |
Family
ID=17817013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29515899A Expired - Fee Related JP4335381B2 (ja) | 1999-10-18 | 1999-10-18 | クロック生成装置、及びクロック生成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6850583B1 (ja) |
| EP (1) | EP1094632A3 (ja) |
| JP (1) | JP4335381B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2009503458A (ja) * | 2005-07-28 | 2009-01-29 | ローデ ウント シュワルツ ゲーエムベーハー ウント コー カーゲー | 時間インターバルにより分離された２つのトリガーイベントに基づく信号のデジタルトリガー方法及びシステム |
| JP2016127362A (ja) * | 2014-12-26 | 2016-07-11 | 旭化成エレクトロニクス株式会社 | クロックデータ再生回路およびクロックデータ再生方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3751251B2 (ja) * | 2002-01-11 | 2006-03-01 | Ｎｅｃディスプレイソリューションズ株式会社 | 映像信号処理装置及び方法 |
| JP2012023565A (ja) * | 2010-07-14 | 2012-02-02 | Sony Corp | 通信システム並びに通信装置 |
| JP6769317B2 (ja) * | 2017-01-31 | 2020-10-14 | 富士通株式会社 | 判定帰還型等化器及びインターコネクト回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5811998A (en) * | 1993-01-28 | 1998-09-22 | Digital Equipment Corporation | State machine phase lock loop |
| JP3453006B2 (ja) * | 1995-07-07 | 2003-10-06 | パイオニア株式会社 | 位相同期回路及びディジタル信号再生装置 |
| GB2306066B (en) * | 1995-10-02 | 2000-02-16 | Northern Telecom Ltd | Method of processing multi-level signals for simple clock recovery |
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-
1999
- 1999-10-18 JP JP29515899A patent/JP4335381B2/ja not_active Expired - Fee Related
-
2000
- 2000-10-18 EP EP00122685A patent/EP1094632A3/en not_active Withdrawn
- 2000-10-18 US US09/690,476 patent/US6850583B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP4335381B2 (ja) | 2009-09-30 |
| US6850583B1 (en) | 2005-02-01 |
| EP1094632A3 (en) | 2004-02-11 |
| EP1094632A2 (en) | 2001-04-25 |
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Legal Events
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|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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|
| TRDD | Decision of grant or rejection written | ||
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |