JP2016127362A - クロックデータ再生回路およびクロックデータ再生方法 - Google Patents

Abstract

【課題】データの受信と同時にクロックを再生することができるクロックデータ再生装置等を提供すること等。【解決手段】クロックデータ再生回路は、入力データの値によりカウントアップ又はカウントダウンするアップ・ダウンカウンタと、入力データに対するデータレート期待値から第１及び第２の判定閾値を計算する判定閾値計算回路と、アップ・ダウンカウンタのカウント値と前記第１及び第２の判定閾値を比較するデータ判定回路と、データ判定回路の比較結果よりクロックを生成するクロック再生回路と、とを備え、判定閾値計算回路は、データ判定回路の比較結果が変化するタイミングで第１及び第２の判定閾値の其々に対しデータレート期待値を加算又は減算する。【選択図】図１

Description

本発明は、入力データに同期するクロックを再生するクロックデータ再生回路に関する。

従来のクロックデータ再生装置は、データとクロックとの位相差を検出する位相比較器と、その位相差によりカウントアップまたはカウントダウンされた制御信号に基づいて位相差に応じた誤差信号を生成するチャージポンプ回路と、誤差信号に応じた電圧レベルを生成するループフィルタと、電圧レベルに応じてクロックの発振周波数を変更するＶＣＯと、遷移のないデータ状態を検出してチャージポンプ回路の動作を停止させるデータ遷移検出回路とを備え、ＶＣＯの発振周波数及び位相を調整して再生クロック及びデータを再生する（特許文献１）。

特開２００４−２２２１１５号公報

従来のクロックデータ再生装置は、ＰＬＬ(phase locked loop)を用いることにより入力データに同期するクロックを再生するようになっている。しかしながら、ＰＬＬの引き込み動作が必要になるため、従来のクロックデータ再生装置では、データの受信開始と同時にデータとクロックの再生を開始することができないという問題があった。

本発明は、このような状況下においてなされたものであり、データの受信開始と同時にデータとクロックの再生を開始することができるクロックデータ再生装置および再生方法を提供することを目的とする。

上記の課題を解決するためのクロックデータ再生装置は、入力データの値によりカウントアップ又はカウントダウンするアップ・ダウンカウンタと、前記入力データに対するデータレート期待値から第１及び第２の判定閾値を計算する判定閾値計算回路と、前記アップ・ダウンカウンタのカウント値と前記第１及び第２の判定閾値を比較するデータ判定回路と、前記データ判定回路の比較結果よりクロックを生成するクロック再生回路と、を備え、前記判定閾値計算回路は、前記データ判定回路の比較結果が変化するタイミングで前記第１及び第２の判定閾値の其々に対し前記データレート期待値を加算又は減算する。

ここで、前記判定閾値計算回路は、前記第１及び第２の判定閾値の中点の値が前記アップ・ダウンカウンタのカウンタ値の折り返し点の値となるように、前記第１及び第２の判定閾値を補正するようにしてもよい。

前記クロックデータ再生装置は、前記比較結果が変化するタイミングから前記カウント値が折り返すタイミングまでのカウント値と前記カウント値が折り返すタイミングのカウント値から前記比較結果が次に変化するタイミングまでのカウント値との差が同じになるような閾値補正値を生成する判定閾値補正回路を備えるようにしてもよい。

上記の課題を解決するためのクロックデータ再生方法は、入力データに対するデータレート期待値から第１及び第２の判定閾値を算出するステップと、前記入力データの値によりカウントアップまたはカウントダウンするステップと、カウント値の折り返し点を検出するステップと、前記カウント値と前記第１及び第２の判定閾値を比較するステップと、 前記カウント値が前記第１の判定閾値を上回った場合前記第１及び第２の判定閾値に前記データレート期待値を加算し、前記カウント値が前記第２の判定閾値を下回った場合前記第１及び第２の判定閾値から前記データレート期待値を減算するステップと、前記カウント値と前記第１及び第２の判定閾値を比較結果からクロックを再生するステップと、を備える。

前記クロックデータ再生方法は、前記折り返し点の値を前記第１及び第２の判定閾値の中点の値とするステップを備えるようにしてもよい。

前記クロックデータ再生方法は、前記比較結果が変化するタイミングから前記カウント値が折り返すタイミングまでのカウント値と前記カウント値が折り返すタイミングのカウント値から前記比較結果が次に変化するタイミングまでのカウント値との差を同じにするステップを備えるようにしてもよい。

本発明によれば、データの受信開始と同時にデータとクロックの再生を開始することができる。

本発明の実施形態に係るクロックデータ再生装置の構成例を示すブロック図である。 クロックデータ再生装置の基本的な動作原理を説明するためのタイミングチャートである。 アップ・ダウンカウンタにおいて、カウンタ値にオフセットが発生する例を説明するためのタイミングチャートである。 カウンタ値にオフセットが発生する場合において、オフセットをキャンセルする処理の一例を示すタイミングチャートである。 入力データとデータレート期待値とが一致しない場合のクロック再生装置の動作例を示すタイミングチャートである。 カウンタ折り返しフラグに伴う、1/0判定閾値計算回路における判定閾値の補正例を示すタイミングチャートである。 クロックデータ再生装置の動作例を示すフローチャートである。

［クロックデータ再生装置の構成］
先ず、本実施形態のクロックデータ再生装置１の構成について図１を参照して説明する。図１は、本実施形態のクロックデータ再生装置１の構成例を示す図である。

このクロックデータ再生装置１は、入力データｄ１に同期するサンプルクロックＣに応じて、データおよびクロックを再生するものである。

図１に示すように、クロックデータ再生装置１は、入力部１０と、アップ・ダウンカウンタ１１と、1/0判定閾値計算回路１２と、1/0判定閾値補正回路１３と、データ判定回路１４と、クロック再生回路１５とを備える。なお、これらの構成要素での処理は、後述する図２〜７において詳細に説明する。

アップ・ダウンカウンタ１１は、入力部１０から受信した入力データｄ１の値に応じてサンプルクロックＣのタイミングでアップ又はダウンに応じてカウントしたカウント値ｄ３を生成する。

1/0判定閾値計算回路１２は、データ判定回路１４においてデータの判定を行うために、入力データｄ１に対するデータレート期待値ｄ２から第１又は第２の判定閾値（ｄ６又はｄ７）を計算する。本実施形態において、第１の判定閾値は「1判定閾値ｄ６」に、第２の判定閾値は「0判定閾値ｄ７」に、それぞれ相当する。

データ判定回路１４は、上記カウント値ｄ３と判定閾値ｄ６，ｄ７とを比較するとともにこの比較により再生データｄ９を生成する。この場合、２つの閾値が同時に変化してカウント値ｄ３と同じ値となる時のカウント値ｄ３の変化方向に応じて再生データｄ９が決定される。

クロック再生回路１５は、データ判定回路１４において判定を実施したタイミングに応じて、再生クロックｄ１０を生成する。本実施形態において、データ判定回路１４における判定実施のタイミングは、判定実施フラグｄ８として示される。

このクロックデータ再生装置１では、1/0判定閾値計算回路１２は、第１及び第２の判定閾値の中点の値がアップ・ダウンカウンタ１１のカウンタ値ｄ３の折り返し点の値となるように、第１及び第２の判定閾値を補正する。本実施形態において、カウンタ値ｄ３の折り返し点の値は、カウンタ折り返しフラグｄ４として示される。

第１又は第２の判定閾値の補正は、判定閾値補正回路１３によって生成される閾値補正値ｄ５を用いて行われる。

閾値補正値ｄ５は、アップ・ダウンカウンタ１１における比較結果が変化するタイミングからカウント値ｄ３が折り返すタイミングまでのカウント値ｄ３と、カウント値ｄ３が折り返すタイミングのカウント値から上記比較結果が次に変化するタイミングまでのカウント値ｄ３との差が同じになるような値である。

［クロックデータ再生装置の動作原理］
次に、クロックデータ再生装置１の基本的な動作原理について図１および図２を参照して説明する。図２は、クロックデータ再生装置１の基本的な動作原理を説明するためのタイミングチャートである。

このクロックデータ再生装置１では、入力部１０から与えられる入力データｄ１およびサンプルクロックＣによって、アップ・ダウンカウンタ１１はカウント値ｄ３をカウントする。

例えば、入力部１０から、ｄ１＝「１」（Ｈレベル）となる入力データが与えられた場合、アップ・ダウンカウンタ１１では、サンプルクロックＣに同期してカウント値ｄ３のカウントアップを行う。一方、ｄ１＝「０」（Ｌレベル）となる入力データが与えられた場合、アップ・ダウンカウンタ１１では、サンプルクロックＣに同期してカウント値ｄ３のカウントダウンを行う。

1/0判定閾値計算回路１２は、図示しないレジスタを備えており、1/0判定閾値計算回路１２では、このレジスタに設定されたデータレート期待値ｄ２＝「DRATE_N」によって、1判定閾値ｄ５＝「+DRATE_N/2」、0判定閾値ｄ６＝「-DRATE_N/2」となる初期値が指定される。

1/0判定閾値計算回路１２およびデータ判定回路１４の構成によって、各判定閾値ｄ６，ｄ７は、再生データｄ９の値に応じて、図２に示すような値をとる。すなわち、データ判定回路１４において、再生データｄ９が「１」と判定された場合には、1/0判定閾値計算回路１２では、図２のｍ１に示すように、各判定閾値ｄ６，ｄ７に、それぞれ、データレート期待値ｄ２（＝「DRATE_N」）で指定された値を加算する。一方、データ判定回路１４において、再生データｄ９が「０」と判定された場合には、1/0判定閾値計算回路１２では、図２のｍ２に示すように、各判定閾値ｄ６，ｄ７から、それぞれ、データレート期待値ｄ２（＝「DRATE_N」）で指定された値を減算する。

ここで、アップ・ダウンカウンタ１１において、カウント値ｄ３が1判定閾値ｄ６と一致した場合（跨ぐ場合）には、データ判定回路１４では、再生データｄ９は「１」と判定する。一方、アップ・ダウンカウンタ１１において、カウント値ｄ３が0判定閾値ｄ７と一致した場合には、データ判定回路１４では、再生データｄ９は「０」と判定する。

なお、上記判定が行われると、データ判定回路１４では、判定が実施されたことを示すための判定実施フラグｄ８を立ててクロック再生回路１５に出力する。

クロック再生回路１５では、判定実施フラグｄ８が立てられた場合に、再生クロックｄ１０を「１」に遷移し、その時点から「DRATE_N/2」分をカウントした後、再生クロックｄ１０を「０」に遷移する。

［オフセット発生時の動作例］
以上では、入力データｄ１が「１」となるタイミングと再生開始のタイミングが一致する場合について説明したが、両者のずれによってアップ・ダウンカウンタ１１のカウント値ｄ３にオフセット誤差が生じ、これがエラーの要因になり得る場合がある。なお、アップ・ダウンカウンタ１１のカウント値ｄ３にオフセットが生じる場合のタイミングチャートは、後述する図３に示してある。

一般に、再生開始は、例えばキャリアが検出されたときに行われることになるが、例えばＦＭ（Frequency modulation）やＦＳＫ（Frequency Shift Keying）などの振幅変調がかからない変調方式では、入力データに対してどのタイミングでキャリアが検出されるか決まらないため、キャリアを検出するために、受信した信号の包絡線信号をモニターし、包絡線信号が特定の閾値を超えたときにキャリアを検出したと判断するようにしている。

図３は、アップ・ダウンカウンタ１１において、カウンタ値ｄ３にオフセットＳが発生する例を説明するためのタイミングチャートである。

このクロックデータ再生装置１では、入力部１０から与えられる入力データｄ１にオフセットＳ（Ｌレベルの途中）が生じる。この場合、アップ・ダウンカウンタ１１では、図３のｍ３に示すように、カウント値ｄ３にオフセット誤差が生じ、カウント値ｄ３が判定閾値ｄ６，ｄ７と一致するのは、カウント値ｄ３のエッジ部分にずれている。

この場合、図３のｍ４に示すように、再生データｄ９のデューティ比（Ｈレベル期間とＬレベル期間との比）が、図２に示したものよりも悪くなる。これにより、再生クロックｄ１０が正確に再生されない（図４のｍ５を参照）。

この観点から、本実施形態のクロックデータ再生装置１では、上述したオフセットＳをキャンセルし、再生クロックｄ１０を正確に生成するようになっている。

クロックデータ再生装置１におけるオフセットのキャンセル動作について、図１、図３および図４を参照して説明する。図４は、カウンタ値ｄ３にオフセットが発生する場合において、オフセットＳをキャンセルする処理の一例を示すタイミングチャートである。

図４に示す例において、入力データｄ１には、図３に示したものと同様に、オフセットＳが存在する。すなわち、アップ・ダウンカウンタ１１では、図３のｍ６に示すように、カウント値ｄ３にオフセット誤差が生じている。

この場合、アップ・ダウンカウンタ１１では、カウント値ｄ３のカウントアップとカウントダウンが入れ替わるときに、カウンタ折り返しフラグｄ４を立てる。このカウンタ折り返しフラグｄ４が立つと、1/0判定閾値補正回路１３では、カウント値ｄ３の折り返し点（頂点）が、1判定閾値ｄ６と0判定閾値ｄ７との中点になるよう、1判定閾値ｄ６と0判定閾値ｄ７との位相をそれぞれずらして（平行移動して）補正する（図４のｍ６）。

判定閾値ｄ６，ｄ７の補正後、再生データｄ９および再生クロックｄ１０が正常に再生される。

［入力データのデータレートとデータレート期待値とが一致しない場合の動作例］
次に、入力データｄ１のデータレートとデータレータ期待値ｄ２とが一致しない場合の動作例について、図１および図５を参照して説明する。

図５は、入力データｄ１のデータレートとデータレート期待値ｄ２とが一致しない場合のクロックデータ再生装置１の動作例を示すタイミングチャートである。

このクロックデータ再生装置１では、例えば、データレータ期待値ｄ２（＝「DRATE_N」）よりも２０％低いレートを有する入力データｄ１が与えられる（図５のＴを参照）。この場合、1判定閾値ｄ５＝「+DRATE_N/2」、0判定閾値ｄ６＝「-DRATE_N/2」となる初期値が指定されており、２つの判定閾値の差は、「DRATE_N」となっている。

1/0判定閾値補正回路１３では、カウンタ折り返しフラグｄ４が立つたびに、ｍ７〜ｍ１４に示すように、判定閾値ｄ６，ｄ７の各位相をずらすので、カウント値ｄ３の折り返し点（頂点）が、1判定閾値ｄ６と0判定閾値ｄ７との中点になる（上記キャンセル動作時と同様）。

これにより、上記キャンセル動作時と同様に、再生データｄ９および再生クロックｄ１０が正常に再生される。なお、この場合、再生クロックｄ１０のデューティ比（Ｈレベル期間とＬレベル期間との比）は乱れることになるが、性能上の影響は小さいものとなる。

本実施形態のクロックデータ再生装置１では、入力データｄ１のデータレートとデータレート期待値ｄ２との間に、ある範囲内のデータレート差があっても、判定閾値ｄ６，ｄ７を補正するため、データとクロックとを再生することができる。この場合、再生可能な誤差範囲は、「０」または「１」を示す判定閾値が連続して出現する回数に依存する。再生可能な誤差範囲は、５０/{「０」または「１」が連続して出現する回数の最大値}（％）で表される。

例えば、（０１１１ １０００）という識別パターンを有し、それ以外はManchester符号化された信号を受信する場合には、「０」または「１」が連続して出現する回数は４となるので、上記式から、再生可能誤差範囲は１２.５%以内となる。

以上では、図５を参照して、「０」または「１」を示す判定閾値が連続して出現する回数に応じて再生可能誤差範囲が変わる場合について説明した。しかし、「０」または「１」を示す判定閾値が連続して出現する回数次第では、再生が実行できない場合もあり得る。このことから、「０」または「１」を示す判定閾値が連続して出現する回数の影響を打ち消すようにできることが好ましい。

図６は、カウンタ折り返しフラグｄ４に伴う、1/0判定閾値計算回路１２における判定閾値ｄ６，ｄ７の補正例を示すタイミングチャートである。以下の説明において、カウンタ折り返しフラグｄ４が立ったとき、前回の判定実施フラグｄ８からカウンタ折り返しフラグｄ８までのカウント数をＮ１、当該カウンタ折り返しフラグｄ８から次の判定実施フラグｄ８までのカウント数をＮ２とする。

この場合、入力データｄ１のデータレートとデータレート期待値ｄ２とが一致していなければ、Ｎ１とＮ２の各値は一致しない（ｍ１５を参照）。このため、1/0判定閾値補正回路１３では、Ｎ１とＮ２との値の差分を算出し、後述する閾値補正値に基づき、各判定閾値ｄ６，ｄ７に対してそれぞれ補正を行う。この補正で各判定閾値ｄ６，ｄ７は下記式で示す値をとる。

補正後の判定閾値ｄ６＝補正前の判定閾値ｄ６＋閾値補正値 （１）
補正後の判定閾値ｄ７＝補正前の判定閾値ｄ７−閾値補正値 （２）
閾値補正値＝ (Ｎ１-Ｎ２)／４ （３）

これにより、図６に示したカウンタ折り返しフラグｄ４が立つタイミングで、各判定閾値ｄ６，ｄ７が補正されていくことになる。この結果、Ｎ１とＮ２の各値の差は徐々に解消されていき、最終的に両者の値が一致することになる（ｍ１６を参照）。

さらには、再生データｄ９は正常に再生され、再生クロックｄ１０も、初期状態ではデューティ比に乱れがあるものの、入力データｄ１のエッジを４回程度検出すれば乱れは解消する。

なお、Ｎ１とＮ２の差分を補正するための閾値補正値として、（Ｎ１-Ｎ２)／２を用いるのは通常である。つまり、閾値補正値として、２つの判定閾値ｄ６，ｄ７の両方に補正を行うので、両者の差分／２から（Ｎ１-Ｎ２)／２が用いられることが考えられる。しかし、ノイズの影響によりＮ１とＮ２は常に揺らぐことになるので、（Ｎ１-Ｎ２)／２で各判定閾値ｄ６，ｄ７の補正を行うと、不安定な動作になってしまう。この観点から、本実施形態のクロックデータ再生装置１では、式（３）で示すような{（Ｎ１-Ｎ２)／２}／２とすることで、即ちフィードバックゲインを下げることにより、動作の安定性が確保される。

［クロックデータ再生装置の動作］
次に、クロックデータ再生装置１の動作について図１〜図７を参照して説明する。図７は、クロックデータ再生装置１の動作例を示すフローチャートである。

図７において、1/0判定閾値計算回路１２は、0/1判定閾値ｄ６，ｄ７を、データレート期待値ｄ２から算出する（ステップＳ１０１）。この算出処理（ステップＳ１０１）は、図２で示したものと同一である。すなわち、再生データｄ９の値に応じて、各判定閾値ｄ６，ｄ７に、それぞれ、データレート期待値ｄ２（＝「DRATE_N」）で指定された値が加算または減算される。

アップ・ダウンカウンタ１１は、入力データｄ１の値に応じて、カウント値ｄ３をカウントする（ステップＳ１０２）。例えば、ｄ１＝「１」（Ｈレベル）となる入力データが与えられた場合、アップ・ダウンカウンタ１１では、サンプルクロックＣに同期してカウント値ｄ３のカウントアップを行う。一方、ｄ１＝「０」（Ｌレベル）となる入力データが与えられた場合、アップ・ダウンカウンタ１１では、サンプルクロックＣに同期してカウント値ｄ３のカウントダウンを行う。

アップ・ダウンカウンタ１１は、カウント値ｄ３の折り返し点を検出しない場合（ステップＳ１０３のＮＯ）はステップＳ１０５に進み、検出した場合は（ＹＥＳ）、ステップＳ１０４に進む。

ステップＳ１０４において、アップ・ダウンカウンタ１１は、カウント値ｄ３が0/1判定閾値と一致する（跨ぐ）か判断し（図２のｍ１、ｍ２を参照）、一致しない場合（ＮＯ）はステップＳ１０２に戻り、一致する場合（ＹＥＳ）はステップＳ１０６に進む。

ステップＳ１０５において、1/0判定閾値補正回路１３では、カウント値ｄ３の折り返し点（頂点）が、0/1判定閾値ｄ６，ｄ７の中点（すなわち、ＨレベルとＬレベルとの順序が入れ替わるエッジ）になるよう、判定閾値ｄ６，ｄ７の位相をそれぞれずらして（平行移動して）補正する（図４のｍ６を参照）。

ステップＳ１０６において、データ判定回路１４は、カウント値ｄ３が1判定閾値ｄ６を上回ったかどうかを判定し、上回っていない場合（ＮＯ）は、「０」を示す再生データｄ９を再生し、さらに1/0判定閾値計算回路１２は、各判定閾値ｄ６，ｄ７から、それぞれ、データレート期待値ｄ２（＝「DRATE_N」）で指定された値を減算する（図２のｍ２を参照）。

一方、カウント値ｄ３が1判定閾値ｄ６を上回った場合（Ｓ１０６のＹＥＳ）は、「１」を示す再生データｄ９を再生し、さらに1/0判定閾値計算回路１２は、各判定閾値ｄ６，ｄ７から、それぞれ、データレート期待値ｄ２（＝「DRATE_N」）で指定された値を加算する（図２のｍ２を参照）。

クロック再生回路１５はクロックを再生し（ステップＳ１０８）、1/0判定閾値補正回路１３は、カウント値ｄ３の折り返し点がデータ再生の中点にくるように各判定閾値ｄ６，ｄ７に対してそれぞれ補正を行う（ステップＳ１０９）。この補正処理（ステップＳ１０９）は、上述した式（１）〜（３）によって行われる。

以上説明したように、本実施形態のクロックデータ再生回路１によれば、入力データｄ１の値によりカウントアップ又はカウントダウンするアップ・ダウンカウンタ１１と、入力データに対するデータレート期待値ｄ２から第１及び第２の判定閾値を計算する1/0判定閾値計算回路１２と、アップ・ダウンカウンタのカウント値ｄ３と第１及び第２の判定閾値を比較するデータ判定回路１４と、データ判定回路１４の比較結果よりクロックを生成するクロック再生回路１５とを備える。1/0判定閾値計算回路１２では、データ判定回路１４の比較結果が変化するタイミングで第１及び第２の判定閾値の其々に対しデータレート期待値ｄ２を加算又は減算する。ここで、再生処理は、ＰＰＬの引き込み動作が不要となるので、データ受信と同時に再生を行うことができる。

また、クロックデータ再生回路１は、論理回路で実現可能なため、プロセス変動の影響を受けず、低消費電力が実現できる。

以上、実施形態について詳述してきたが、変更するようにしてもよい。例えば、クロックデータ再生回路１は、1/0判定閾値補正回路１３を備える構成として説明したが、1/0判定閾値補正回路１３を備えない構成とすることもできる。

１ クロックデータ再生回路
１０ 入力部
１１ アップ・ダウンカウンタ
１２ 1/0判定閾値計算回路
１３ 1/0判定閾値補正回路
１４ データ判定回路
１５ クロック再生回路

Claims (6)

1. 入力データの値によりカウントアップ又はカウントダウンするアップ・ダウンカウンタと、
   前記入力データに対するデータレート期待値から第１及び第２の判定閾値を計算する判定閾値計算回路と、
   前記アップ・ダウンカウンタのカウント値と前記第１及び第２の判定閾値を比較するデータ判定回路と、
   前記データ判定回路の比較結果よりクロックを生成するクロック再生回路と、
   を備え、
   前記判定閾値計算回路は、前記データ判定回路の比較結果が変化するタイミングで前記第１及び第２の判定閾値の其々に対し前記データレート期待値を加算又は減算する
   クロックデータ再生回路。
2. 前記判定閾値計算回路は、前記第１及び第２の判定閾値の中点の値が前記アップ・ダウンカウンタのカウンタ値の折り返し点の値となるように、前記第１及び第２の判定閾値を補正する
   請求項１に記載のクロックデータ再生回路。
3. 前記比較結果が変化するタイミングから前記カウント値が折り返すタイミングまでのカウント値と前記カウント値が折り返すタイミングのカウント値から前記比較結果が次に変化するタイミングまでのカウント値との差が同じになるような閾値補正値を生成する判定閾値補正回路と、
   を備える
   請求項２に記載のクロックデータ再生回路。
4. 入力データに対するデータレート期待値から第１及び第２の判定閾値を算出するステップと、
   前記入力データの値によりカウントアップまたはカウントダウンするステップと、
   カウント値の折り返し点を検出するステップと、
   前記カウント値と前記第１及び第２の判定閾値を比較するステップと、
   前記カウント値が前記第１の判定閾値を上回った場合前記第１及び第２の判定閾値に前記データレート期待値を加算し、前記カウント値が前記第２の判定閾値を下回った場合前記第１及び第２の判定閾値から前記データレート期待値を減算するステップと、
   前記カウント値と前記第１及び第２の判定閾値を比較結果からクロックを再生するステップと、
   を備えるクロックデータ再生方法。
5. 前記折り返し点の値を前記第１及び第２の判定閾値の中点の値とするステップ
   を備える請求項４に記載のクロックデータ再生方法。
6. 前記比較結果が変化するタイミングから前記カウント値が折り返すタイミングまでのカウント値と前記カウント値が折り返すタイミングのカウント値から前記比較結果が次に変化するタイミングまでのカウント値との差を同じにするステップと、
   を備える請求項５に記載のクロックデータ再生方法。

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