JP2005533434A - シグマデルタ変調器 - Google Patents

Abstract

アナログ信号に結合する第１入力および基準電圧に結合する第２入力を有する積分器を有するシグマデルタ変調器。比較器は、積分器の出力に結合する第１入力および基準電圧に結合する第２入力を有する。比較器は、比較器の第１および第２入力における信号の相対的な大きさに応じた論理状態を有する信号を生成する。論理状態は、ラッチ用パルスのラッチング遷移の間に比較器の出力でラッチされる。１ビット量子化器は、量子化器に送られるクロックパルスのサンプリング遷移で比較器の出力の論理状態を記憶する。クロックパルスおよびラッチ用パルスは互いに同期化される。ラッチング遷移のうちのそれぞれの変化は、サンプリング遷移のうちの対応するものの前に起こる。

Description

本発明は、シグマデルタ変調器に関し、より詳細には、高速で、低電力のシグマデルタ変調器に関する。
背景
当技術分野で知られているように、シグマデルタ変調器は、アナログ−デジタル変換器（ＡＤＣ）においてなど、いろいろな用途を有する。変調器は、アナログ入力信号を典型的には１ビットのデジタル信号のストリームに変換する時に、ナイキストレートに比べて比較的高いレートで動作する。ＡＤＣ用途において、変換器サンプリングレートｆ_ｓの一連のマルチビットデジタルワードを生成するために、ビットの流れはデシメーション（間引き）フィルタに送られる。より詳細には、ＡＤＣは変調器およびデシメータを含む。変調器は、サンプリング周波数Ｋｆ_ｓによって決まるレートで入力電圧を１ビットデータストリームに変換する。変調器は、入力電圧に対してオーバーサンプリングおよびノイズシェーピングを行う。１ビットデータストリームは、データストリームをローパスフィルタリングして、データストリームの量子化ノイズ成分を低減するデシメータに供給され、フィルタリングされたＮビット出力サンプルをレートｆ_ｓで供給する。簡潔に言えば、デシメータは、１ビットデータストリームをＫ分の１にデシメートする。

多くの用途において、非常に低電力（すなわち、電池によって供給可能なように、５ミリワット未満）で、高分解能（すなわち、１６ビットデジタルワード）のＡＤＣに対する要求が存在する。
概要
アナログ信号に結合する第１入力および基準電圧に結合する第２入力を有する積分器を有するシグマデルタ変調器が提供される。積分器の出力に結合する第１入力および基準電圧に結合する第２入力を有する比較器が提供される。比較器は、比較器の第１および第２入力における信号の相対的な大きさに応じた論理状態を有する信号を生成する。論理状態は、比較器に送られる一連のラッチ用パルスのラッチング遷移の間に比較器の出力でラッチされる。１ビット量子化器に送られる一連のクロックパルスのサンプリング遷移で比較器の出力の論理状態を記憶する１ビット量子化器が提供される。一連のクロックパルスおよび一連のラッチ用パルスは、互いに同期される。ラッチング遷移のうちのそれぞれ１つの変化は、サンプリング遷移のうちの対応するものの前に起こる。

一実施形態において、量子化器の出力と積分器の第１入力の間にバッファが結合される。
一実施形態において、変調器は電圧レギュレータ（調整器）を含む。調整器は、バッファを駆動する電圧を生成する。基準電圧は、調整器によって生成されるバッファ用の電圧である。

一実施形態において、変調器は、第１積分器の出力に結合された第１入力、基準電圧に結合された第２入力、および、比較器の第１入力に結合された出力を有する第２積分器を含む。量子化器の出力と第２積分器の第１入力の間に結合された第２バッファが含まれる。

一実施形態において、第１および第２バッファは、第１および第２積分器をそれぞれ充電するのに用いられるＣＭＯＳインバータである。
本発明の１つまたは複数の実施形態の詳細は、以下の添付図面および説明で述べられる。本発明の他の特徴、目的、および利点は、その説明および図面から、ならびに、特許請求の範囲から明らかになるであろう。

種々の図の中の同じ参照記号は同じ要素を示す。
詳細な説明
ここで図１を参照すると、一対の積分器１２、１４、１ビット量子化セクション１６、電圧調整器１８、およびタイミングユニット２０を有する２次シグマデルタ変調器１０が示される。１ビット量子化セクションは、出力ＱおよびＱバー（−）においてビット列の対を生成する。その列の対の一方は、その列の対の他方の補数である。ビット列の一方（すなわち、本明細書では、Ｑ出力の列）は、反転バッファ２４および抵抗器２６を介して積分器１２の非反転入力（＋）にフィードバックされて、入力端子２２のアナログ入力信号と加算される。ビット列の他方（すなわち、ここでは、Ｑ（−）出力の列）は、反転バッファ２８および抵抗器３０を介して積分器１４の非反転入力（＋）にフィードバックされて、積分器１２の出力と加算される。入力信号および１ビット量子化器３４からのキャンセル（相殺）電流は、積分器１２、１４上に電荷を駆動する。

電圧調整器１８は、電源（ここでは、＋Ｖ＝３．５ボルト電源）によって給電され、基準電圧Ｖ_ＲＥＦ（ここでは、＋３．０ボルト）を生成する。基準電圧Ｖ_ＲＥＦは、図示するように、一対の直列接続された抵抗器Ｒ１およびＲ２を通ってグラウンドに結合される。ここでは、第２基準電圧Ｖ_ＲＥＦ／２＝１．５ボルトが、抵抗器Ｒ１とＲ２の接続部１９で生成されるように、Ｒ１はＲ２に等しい。この第２基準電圧Ｖ_ＲＥＦ／２は、図示するように、積分器１２および１４の反転（−）入力に送られる。

量子化ユニット１６は、コンパレータ（比較器）３２および１ビット量子化器３４を含む。比較器３２は、図示するように、第２積分器１４の出力に結合する第１入力（非反転入力（＋））および第２基準電圧Ｖ_ＲＥＦ／２に結合する第２入力（反転（−））を有する。比較器３２は、図２に関連して述べる方法で、タイミングユニット２０によって生成されるラインＮＯＴ＿ＬＡＴＣＨ上の信号によって給電される。しかし、ここでは、比較器３２は、比較器の非反転（＋）と反転（−）入力における信号の相対的な大きさに応じた論理状態を有する２値信号を生成するとだけ言えば十分であろう。すなわち、比較器３２は、積分器１２、１４が、基準ゼロ（ここでは、Ｖ_ＲＥＦ／２）を超えるか、または、基準ゼロ未満であるかで、論理１または論理０として定量化する。さらに、生成された論理状態は、図２に関連してより詳細に述べられる方法で、タイミングユニット２０によって、ラインＮＯＴ＿ＬＡＴＣＨ上で比較器に送られる一連のラッチ用パルスのラッチング遷移の間に、比較器３２の出力でラッチされる。

１ビット量子化器３４（ここでは、Ｄ−フリップ／フロップ）は、図２に関連して述べる方法で、タイミングユニット２０によって、１ビット量子化器に送られる一連のクロックパルスのサンプリング遷移で、比較器３２の出力の論理状態を記憶する。図２に関連して示すように、一連のクロックパルスおよび一連のラッチ用パルスは互いに同期される。さらに、ラッチング遷移のそれぞれは、サンプリング遷移のうちの対応するものの前に起こる。そのため、１ビット量子化器３４は、ＰＬＬ４２からの１９２ｆ_ｓでクロック駆動され、入力信号によって積分器１２、１４に注入される電荷をバランス（平衡）させるために、負のフィードバック電流を供給する。

図１を参照すると、Ｄ−フリップ／フロップ３４のＱ出力は、図示するように、反転バッファ２４および抵抗器２６を介して第１積分器１２の非反転入力（＋）にフィードバックされる。Ｄ−フリップ／フロップ３４のＱ（−）出力は、図示するように、反転バッファ２８および抵抗器３０を介して第２積分器１４の非反転入力（＋）にフィードバックされる。バッファ２４および２８のレール電圧はＶ_ＲＥＦおよびグラウンドである。

タイミングユニット２０は、位相ロックループ（ＰＬＬ）４２のためにパルスを生成する発振器４０に結合される。位相ロックループ（ＰＬＬ）４２は、周波数３８４ｆ_ｓのパルス列を生成する。ここで、ｆ_ｓは、ＡＤＣ用途において、マルチビットデジタルワードが、１ビット量子化器３４の出力Ｑか、出力Ｑ（−）のいずれかのビット列によって給電されるデシメーションフィルタによって生成される周波数である。ＰＬＬ４２によって生成される出力パルス列は、Ｄ−フリップ／フロップ４４にクロックパルスとして送られる。Ｄ−フリップ／フロップ４４のＱ（−）出力は、図示するように、Ｄ−フリップ／フロップ４４のＤ入力に送られる。そのため、Ｄ−フリップ／フロップ４４のＱ出力は、ＰＬＬ４２によって生成される、周波数１９２ｆ_ｓ、すなわち、２分の１のパルス周波数を有するパルス列を生成する。ＰＬＬ４２によって生成される周波数３８４ｆｓのパルス列およびＤ−フリップ／フロップ４４のＱ出力において生成されるパルス列は、ＮＡＮＤゲート４６への入力として送られる。ＮＡＮＤゲート４６の出力は、ＮＡＮＤゲート４８の両方の入力に送られる（したがってここでは、インバータとして機能する）。ＮＡＮＤゲート４８の出力は、ラインＮＯＴ＿ＬＡＴＣＨ上に信号を供給し、Ｄ−フリップ／フロップ４４のＱ出力におけるパルスは、図１に示すように、１ビット量子化器３４用のクロックパルスを供給する。

ここで図２を参照すると、最も上のタイミング図は、ＰＬＬ４２の出力において生成される周波数３８４ｆ_ｓのパルス列を示す。パルス列が４位相、Ｔ１、Ｔ２、Ｔ３、およびＴ４を有することに留意されたい。上から２番目のタイミング図は、Ｄ−フリップ／フロップ４４のＱ出力において生成される周波数１９２ｆ_ｓのパルスを示す。その次の図は、ＮＯＴ＿ＬＡＴＣＨライン上の信号を示す。ＰＬＬ４２の出力において生成される周波数３８４ｆ_ｓのパルスの４位相に対して１つのパルスのみが存在することに留意されたい。より詳細には、位相Ｔ４中に、ラインＮＯＴ＿ＬＡＴＣＨ上に１つのパルスが存在する。ラインＮＯＴ＿ＬＡＴＣＨ上のパルスのそれぞれのパルスの間で、比較器３２がイネーブルされる。しかし、ラインＮＯＴ＿ＬＡＴＣＨ上のパルスの立下がりエッジで、比較器３２（図１）の決定のみが、比較器３２の出力でラッチされる。そのため、ラインＮＯＴ＿ＬＡＴＣＨ上のパルスの立下がりエッジすなわち後縁（すなわち、ラインＮＯＴ＿ＬＡＴＣＨ上のパルスのラッチング遷移）は、ここでは、ラッチング遷移時間ＴＡ、ＴＢ、ＴＣ、ＴＤ、…である。比較器の決定は、位相Ｔ４中（すなわち、比較器３２がイネーブルである時）に、論理１（すなわち、「ハイ」）と論理０（「ロー」）の間で切り換わるが、比較器３２の論理レベルは、比較器３２の出力でラッチされることに留意されたい。そのため、ラッチング遷移時間ＴＡ、ＴＢ、ＴＣ、ＴＤなどは、比較器３２の出力でラッチされる時間である。そのため、比較器３２は、比較器３２の非反転（＋）および反転（−）入力における信号の相対的な大きさに応じた論理状態を有する２値信号を生成するが、生成された論理状態は、タイミングユニット２０によってラインＮＯＴ＿ＬＡＴＣＨ上で比較器に送られる一連のラッチ用パルスのラッチング遷移ＴＡ、ＴＢ、ＴＣ、ＴＤ等の間に、比較器３２の出力でラッチされる。

このように、図２に示す例において、論理１は、ラッチング遷移時間ＴＡで、比較器３２の出力でラッチされる（図２の上から４番目のタイミング図に示される）。このラッチされた論理１は、ラッチング遷移時間ＴＢの前の、次の決定位相Ｔ４まで、比較器３２の出力に留まる。ここで、ラッチング遷移時間ＴＢにおいて、比較器３２の決定は論理１を示す。このラッチされた論理１は、ラッチング遷移時間ＴＣの前の、次の決定位相Ｔ４まで、比較器３２の出力に留まる。ここで、ラッチング遷移時間ＴＣで、比較器３２の決定は論理０を示す。そのため、時間ＴＣで、比較器３２の出力は論理０にラッチされる。このラッチされた論理０は、ラッチング遷移時間ＴＤの前の、次の決定位相Ｔ４まで、比較器３２の出力に留まる。ここで、ラッチング遷移時間ＴＤで、比較器３２の決定は論理０を示す。このラッチされた論理０は、プロセスが続くにつれて、ラッチング遷移時間の前の、次の決定位相Ｔ４まで、比較器３２の出力に留まる。

図２と関連して先に述べたように、Ｄ−フリップ／フロップ４４のＱ出力で生成される周波数１９２ｆ_ｓのパルスは、１ビット量子化器（ここでは、Ｄ−フリップ／フロップ３４）へのクロックパルスとして送られる。Ｄ−フリップ／フロップ３４は、Ｄ−フリップ／フロップ４４のＱ出力で生成される周波数１９２ｆ_ｓのパルスの前縁すなわち立上がりエッジに応答する（図２の上から２番目のタイミング履歴に示す）。そのため、Ｄ−フリップ／フロップ３４は、図２に示す、時間ＴＱ１、ＴＱ２、ＴＱ３、…における、クロックパルス、すなわち、サンプリング遷移に応答する。Ｄ−フリップ／フロップ３４のＱ出力は、図２に示すサンプリング遷移時間ＴＱ１、ＴＱ２、ＴＱ３、…で、比較器３２のラッチされた出力の論理状態になる。このように、この例において、論理１は、時間ＴＱ１で、Ｄ−フリップ／フロップ３４のＱ出力で生成され、論理１は、時間ＴＱ２で、Ｄ−フリップ／フロップ３４のＱ出力で生成され、論理０は、時間ＴＱ３で、Ｄ−フリップ／フロップ３４のＱ出力で生成され、そしてこのプロセスが続く。

従って、一連のクロックパルスおよび一連のラッチ用パルスは互いに同期化される。さらに、ラッチング遷移のうちのそれぞれは、サンプリング遷移のうちの対応するものの前に起こる。このような構成は、比較器３２の状態がラッチされ、量子化器が作動される、すなわちラッチされる、パイプライン手法である。

以上の構成によって、バッファ２４および２８によるフィードバック信号の生成により、それぞれ、積分器１２および１４への基準信号が提供される。この基準信号は、変調器１０への入力経路と同じ、信号またはノイズに対する感度を有する。同様に、形状（この信号の立上がりおよび立下がり時間）は、積分器１２、１４に送出される電荷量に影響を与える。積分器１２、１４へ電荷を送出するために、市販のＣＭＯＳインバータ２４、２８（マイクロゲート）がここでは用いられる。バッファ２４、２８は、基準信号から電力を受け、バッファ２４、２８は、積分器にとってはクリーンな電圧源である。バッファ２４、２８は、ノイジーな（雑音のある）制御ロジックを分離し、フィードバックについて対称なオン／オフ基準電圧を供給する。

前述の構成によって、入力信号が電源レールに近づくため、変調器１０のダイナミックレンジが最大になることに留意されたい。このため、フィードバック信号電流は、バッファ２４、２８のレール・ツー・レール出力から抵抗器２６、３０によって生成される。調整器１８およびバッファ２４、２８は電圧基準を備える。この電圧上に存在する任意のアナログまたはデジタルノイズは、インバンドノイズに変わる。調整器およびバッファはアナログおよびデジタルノイズの分離を可能にする。１ビット量子化器３４から積分器１２、１４に送出される電荷量は基準値である。この電荷は、バッファ出力電圧の関数であるばかりでなく、ループタイミングの関数でもある。ループタイミングの変動を防ぐために、比較器３２もまたクロック駆動される。比較器３２は、制御された期間の間イネーブルされ、その後、比較結果が、比較器出力においてラッチされる。４位相クロックは、１ビット量子化器３４および比較器３２の両方を制御するためにタイミングユニット２０によって生成される。比較器３２は、位相４（すなわち、Ｔ４）中にイネーブルされ、そのとき、ラッチ信号は１である。比較結果は、位相４の終わりで保持され、位相３（すなわち、Ｔ３）の開始で１ビット量子化器３４にクロック入力される。ここでは、このロジックの全てが、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）で実施される。１ビット量子化器３４の出力における１９２ｆ_ｓビットストリームの密度は入力信号を近似する。この信号は通常、ＡＤＣ用途において、デジタルフィルタ（すなわち、デシメーションフィルタ）に送出される。

本発明のいくつかの実施形態について説明した。たとえば、比較器３２は、内部ラッチを有し、比較器は、比較器の出力と量子化器３４への入力の間に配置される個別のラッチでラッチングされることができる。それでも、本発明の精神および範囲から逸脱することなく、種々の変更を行ってもよいことが理解されるであろう。したがって、他の実施形態は、特許請求の範囲内にある。

本発明によるシグマデルタ変調器のブロック図である。 図１の変調器の動作を理解するのに役立つタイミング図である。

Claims (7)

1. シグマデルタ変調器であって、
   アナログ信号に結合する第１入力および基準電圧に結合する第２入力を有する積分器と、
   前記積分器の出力に結合される第１入力および前記基準電圧に結合される第２入力を有する比較器であって、比較器の前記第１および第２入力における信号の相対的な大きさに応じた論理状態を有する信号を生成し、前記論理状態は、比較器に送られる一連のラッチ用パルスのラッチング遷移の間に比較器の出力でラッチされる、比較器と、
   １ビット量子化器であって、１ビット量子化器に送られる一連のクロックパルスのサンプリング遷移で前記比較器の出力の前記論理状態を記憶する、１ビット量子化器とを備え、
   前記一連のクロックパルスおよび前記一連のラッチ用パルスは互いに同期され、
   前記ラッチング遷移の各々は、前記サンプリング遷移の対応するものの前に起こる、
   シグマデルタ変調器。
2. 前記量子化器の出力と前記積分器の前記第１入力の間に結合されるバッファを含む請求項１に記載のシグマデルタ変調器。
3. 前記バッファに電力を供給する電圧を生成する電圧調整器を含み、前記基準電圧は、前記調整器によって生成される前記バッファ用の前記電圧の一部分である請求項２に記載のシグマデルタ変調器。
4. 前記第１積分器の出力に結合される第１入力、前記基準電圧に結合される第２入力、および、前記比較器の前記第１入力に結合される出力を有する第２積分器を含む請求項１に記載のシグマデルタ変調器。
5. 前記量子化器の出力と前記第２積分器の前記第１入力の間に結合される第２バッファを含む請求項４に記載のシグマデルタ変調器。
6. 前記第２バッファに電力を供給する電圧を生成する前記電圧調整器を含み、前記基準電圧は、前記調整器によって生成される前記第２バッファ用の前記電圧の一部分である請求項２に記載のシグマデルタ変調器。
7. 前記第１および第２バッファは、前記第１および第２積分器をそれぞれ充電するのに用いられるＣＭＯＳインバータである請求項６に記載のシグマデルタ変調器。

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