JPH0750582A - 粗密領域アーキテクチャと内挿された残留値符号を有するサンプリング・アナログ・デジタル変換器 - Google Patents
粗密領域アーキテクチャと内挿された残留値符号を有するサンプリング・アナログ・デジタル変換器Info
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- JPH0750582A JPH0750582A JP6103009A JP10300994A JPH0750582A JP H0750582 A JPH0750582 A JP H0750582A JP 6103009 A JP6103009 A JP 6103009A JP 10300994 A JP10300994 A JP 10300994A JP H0750582 A JPH0750582 A JP H0750582A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 10
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Measurement Of Radiation (AREA)
Abstract
(57)【要約】
【目的】 早いサンプリング速度や、回路に使用してい
る並列変換器に比べて高い分解能と精度、広いダイナミ
ックレンジと少ない非線形特性を有する、静的に発生す
る半導体検出器信号をサンプリングする回路装置を提供
する。 【構成】 サンプリング周波数Ｒで動作する入力信号９
用の微分アナログ・デジタル変換器１が出力するサンプ
リング値を積分器４中でデジタル的に積分し、積分器の
出力端に入力信号９のデジタル再生値が得られ、前記入
力信号をデジタル・アナログ変換器５で再びアナログ信
号１０に逆変換し、次いでアナログ残留値信号を形成す
るため、アナログ減算器６で入力信号９から引き算し、
この残留値信号をアナログ・デジタル変換器２を用いて
同じサンプリグ速度Ｒで再びデジタル化し、次いで加算
器３を介して積分器４に加算し、内部で使用しているア
ナログ・デジタル変換器１と２に比べて、サンプリグ速
度Ｒが等しい場合、高い分解能と広いダイナミックレン
ジを有する入力信号９のデジタル値を積分器４の出力端
で得る。
る並列変換器に比べて高い分解能と精度、広いダイナミ
ックレンジと少ない非線形特性を有する、静的に発生す
る半導体検出器信号をサンプリングする回路装置を提供
する。 【構成】 サンプリング周波数Ｒで動作する入力信号９
用の微分アナログ・デジタル変換器１が出力するサンプ
リング値を積分器４中でデジタル的に積分し、積分器の
出力端に入力信号９のデジタル再生値が得られ、前記入
力信号をデジタル・アナログ変換器５で再びアナログ信
号１０に逆変換し、次いでアナログ残留値信号を形成す
るため、アナログ減算器６で入力信号９から引き算し、
この残留値信号をアナログ・デジタル変換器２を用いて
同じサンプリグ速度Ｒで再びデジタル化し、次いで加算
器３を介して積分器４に加算し、内部で使用しているア
ナログ・デジタル変換器１と２に比べて、サンプリグ速
度Ｒが等しい場合、高い分解能と広いダイナミックレン
ジを有する入力信号９のデジタル値を積分器４の出力端
で得る。
Description
【０００１】
【産業上の利用分野】この発明は、静的に生じる信号、
特に半導体検出器を使用する核分光でしばしば生じる立
ち上がりが急激でゆっくりと降下する信号をサンプリン
グする回路装置に関する。
特に半導体検出器を使用する核分光でしばしば生じる立
ち上がりが急激でゆっくりと降下する信号をサンプリン
グする回路装置に関する。
【０００２】
【従来の技術】この種の回路装置では、サンプリグ・ア
ナログ・デジタル変換が粗密領域アーキテクチャ（サブ
レンジング原理 "subranging priniciple") と内挿され
た残留値符号を有する二段法で行われ、このサンプリグ
・アナログ・デジタル変換を以下ではＳＡＤＣと称す
る。この回路装置には、分解能が低くサンプリング速度
が早い二つのサンプリグ・アナログ・デジタル変換器、
デジタル加算器、積分器およびデジタル・アナログ変換
器が使用される。その結果、通常の並列変換器（フラッ
シュＡＤＣ，つまりフラッシュ・アナログ・デジタル変
換器）に比べて、同じサンプリング速度の場合、より高
い分解能とより広いダイナミックレンジが保証される。
ナログ・デジタル変換が粗密領域アーキテクチャ（サブ
レンジング原理 "subranging priniciple") と内挿され
た残留値符号を有する二段法で行われ、このサンプリグ
・アナログ・デジタル変換を以下ではＳＡＤＣと称す
る。この回路装置には、分解能が低くサンプリング速度
が早い二つのサンプリグ・アナログ・デジタル変換器、
デジタル加算器、積分器およびデジタル・アナログ変換
器が使用される。その結果、通常の並列変換器（フラッ
シュＡＤＣ，つまりフラッシュ・アナログ・デジタル変
換器）に比べて、同じサンプリング速度の場合、より高
い分解能とより広いダイナミックレンジが保証される。
【０００３】半導体検出器で発生する信号をサンプリン
グすることは、個々の輻射量子のエネルギを測定するた
めに使用される分光システムで行われる。このサンプリ
ングによって、以後のデジタル処理を可能にする目的を
持って、信号がデジタル表示に変換される。
グすることは、個々の輻射量子のエネルギを測定するた
めに使用される分光システムで行われる。このサンプリ
ングによって、以後のデジタル処理を可能にする目的を
持って、信号がデジタル表示に変換される。
【０００４】半導体分光計のシステムの応用分野は非常
に広く、環境保護、医療および核物理や宇宙学の基本研
究の実験的な巨大プロゼクトまでの材料研究用の測定シ
ステムに及ぶ。
に広く、環境保護、医療および核物理や宇宙学の基本研
究の実験的な巨大プロゼクトまでの材料研究用の測定シ
ステムに及ぶ。
【０００５】半導体検出器の信号をサンプリングするに
は並列している変換器（フラッシュＡＤＣ）で行われ
る。これ等の並列変換器は達成可能なサンプリング速度
に関して充分早いが、分解能に制限があり、精度が低
く、しかも微分非線形性が大きい。
は並列している変換器（フラッシュＡＤＣ）で行われ
る。これ等の並列変換器は達成可能なサンプリング速度
に関して充分早いが、分解能に制限があり、精度が低
く、しかも微分非線形性が大きい。
【０００６】サンプリングは、二進重み付け法（逐次近
似 "Successive approximation")に従って動作する複数
の変換器を用いても行われる。これ等の変換器は高い精
度を有するが、達成可能なサンプリング速度に関しては
遅い。何故なら、変換を行うには多くの二進重み付け過
程を必要とするからである。
似 "Successive approximation")に従って動作する複数
の変換器を用いても行われる。これ等の変換器は高い精
度を有するが、達成可能なサンプリング速度に関しては
遅い。何故なら、変換を行うには多くの二進重み付け過
程を必要とするからである。
【０００７】変換時間を改善するため、粗密領域アーキ
テクチャー（サブレンジング原理）を有する二段法に従
って動作する変換器を使用できる。この変換器では、ア
ナログ・デジタル変換が粗領域と密領域に分割されてい
る。入力信号は先ず早い並列変換器でデジタル化され、
入力信号の粗値を出力する。この粗値はデジタル最終値
の最上位成分（ＭＳＢ：最上位の数）として記憶され、
同時にデジタル・アナログ変換器でアナログ信号に逆変
換される。第二段階では、アナログ残留値信号（残留
値）が入力信号とそのアナログ粗値との間の差として形
成される。この残留値信号を増幅し、第二並列変換器で
再びデジタル化する。こうして、密値、つまり最終結果
の最下位成分（ＬＳＢ：最下位の数）が得られる。この
方法は二進重み付け法より速度が早い。もっとも、これ
でも分解能は制限され、残留値信号の形成や変換時に生
じる誤差のため、半導体検出器の信号を充分正確にサン
プリングするには、精度が通常充分でない。両方の領域
をバランスさせる場合の難点は望ましくない微分非線形
特性を与える。
テクチャー（サブレンジング原理）を有する二段法に従
って動作する変換器を使用できる。この変換器では、ア
ナログ・デジタル変換が粗領域と密領域に分割されてい
る。入力信号は先ず早い並列変換器でデジタル化され、
入力信号の粗値を出力する。この粗値はデジタル最終値
の最上位成分（ＭＳＢ：最上位の数）として記憶され、
同時にデジタル・アナログ変換器でアナログ信号に逆変
換される。第二段階では、アナログ残留値信号（残留
値）が入力信号とそのアナログ粗値との間の差として形
成される。この残留値信号を増幅し、第二並列変換器で
再びデジタル化する。こうして、密値、つまり最終結果
の最下位成分（ＬＳＢ：最下位の数）が得られる。この
方法は二進重み付け法より速度が早い。もっとも、これ
でも分解能は制限され、残留値信号の形成や変換時に生
じる誤差のため、半導体検出器の信号を充分正確にサン
プリングするには、精度が通常充分でない。両方の領域
をバランスさせる場合の難点は望ましくない微分非線形
特性を与える。
【０００８】
【発明が解決しようとする課題】これ等の問題に鑑み、
この発明の課題は、早いサンプリング速度、つまり短い
変換時間、回路に使用している並列変換器に比べてより
高い分解能やより高い精度、およびより広い動的範囲
（ダイナミックレンジ）やより少ない非線形特性を有す
る、静的に発生する半導体検出器信号をサンプリングす
る回路装置を提供することにある。
この発明の課題は、早いサンプリング速度、つまり短い
変換時間、回路に使用している並列変換器に比べてより
高い分解能やより高い精度、およびより広い動的範囲
（ダイナミックレンジ）やより少ない非線形特性を有す
る、静的に発生する半導体検出器信号をサンプリングす
る回路装置を提供することにある。
【０００９】
【課題を解決するための手段】上記の課題は、この発明
により、サンプリング・アナログ・デジタル変換を粗密
領域アーキテクチャと内挿された残留値符号を有する二
段法により行い、通常の並列変換器（フラッシュＡＤ
Ｃ）に比べて同じサンプリング速度でより高い分解能と
より広いダイナミックレンジを保証するため、分解が低
くサンプリング速度が早い二つのサンプリング・アナロ
グ・デジタル変換器、デジタル加算器、積分器およびデ
ジタル・アナログ変換器を使用し、半導体検出器を用い
た核分光でしばしば生じるような、特に立ち上がりが急
激でゆっくりと降下する静的に発生する信号をサンプリ
ングする回路装置であって、サンプリング周波数Ｒで動
作する入力信号９用の微分アナログ・デジタル変換器１
が出力するサンプリング値を積分器４の中でデジタル的
に積分し、この積分器４の出力端に入力信号９のデジタ
ル再生値が得られ、前記入力信号をデジタル・アナログ
変換器５で再びアナログ信号１０に逆変換し、次いでア
ナログ残留値信号（残留値）を形成するため、アナログ
減算器６で入力信号９から引算を行い、この残留値信号
をアナログ・デジタル変換器２を用いて同じサンプリグ
速度Ｒで再びデジタル化し、次いで加算器３を介して積
分器４に加算し、内部で使用しているアナログ・デジタ
ル変換器１と２に比べて、サンプリグ速度Ｒが等しい場
合、より高い分解能とより広いダイナミックレンジを有
する入力信号９のデジタル値を前記積分器４の出力端で
得る、回路装置によって解決されている。
により、サンプリング・アナログ・デジタル変換を粗密
領域アーキテクチャと内挿された残留値符号を有する二
段法により行い、通常の並列変換器（フラッシュＡＤ
Ｃ）に比べて同じサンプリング速度でより高い分解能と
より広いダイナミックレンジを保証するため、分解が低
くサンプリング速度が早い二つのサンプリング・アナロ
グ・デジタル変換器、デジタル加算器、積分器およびデ
ジタル・アナログ変換器を使用し、半導体検出器を用い
た核分光でしばしば生じるような、特に立ち上がりが急
激でゆっくりと降下する静的に発生する信号をサンプリ
ングする回路装置であって、サンプリング周波数Ｒで動
作する入力信号９用の微分アナログ・デジタル変換器１
が出力するサンプリング値を積分器４の中でデジタル的
に積分し、この積分器４の出力端に入力信号９のデジタ
ル再生値が得られ、前記入力信号をデジタル・アナログ
変換器５で再びアナログ信号１０に逆変換し、次いでア
ナログ残留値信号（残留値）を形成するため、アナログ
減算器６で入力信号９から引算を行い、この残留値信号
をアナログ・デジタル変換器２を用いて同じサンプリグ
速度Ｒで再びデジタル化し、次いで加算器３を介して積
分器４に加算し、内部で使用しているアナログ・デジタ
ル変換器１と２に比べて、サンプリグ速度Ｒが等しい場
合、より高い分解能とより広いダイナミックレンジを有
する入力信号９のデジタル値を前記積分器４の出力端で
得る、回路装置によって解決されている。
【００１０】この発明による他の有利な構成は、特許請
求の範囲の従属請求項に記載されている。
求の範囲の従属請求項に記載されている。
【００１１】
【作用】この発明による回路装置は短い変換時間を有
し、この回路に採用されている並列変換器より高い分解
能と精度を有している。しかも、ダイナミックレンジが
広く、微分非線形性が少ない。
し、この回路に採用されている並列変換器より高い分解
能と精度を有している。しかも、ダイナミックレンジが
広く、微分非線形性が少ない。
【００１２】この目的を達成するため、サンプリング・
アナログ・デジタル変換に対して内挿された残留符号を
有する粗密領域アーキテクチャが使用されている。微分
アナログ・デジタル変換器によりサンプリングされた入
力信号をデジタル積分して粗値が得られる。こうして、
微分されていない最初の入力信号のデジタル再生粗値が
得られる。次いで、この粗値はデジタル・アナログ変換
器によってアナログ信号に逆変換され、アナログ減算器
で入力信号より引き算される。こうして、残留値信号
（残留値）が求まる。この信号は再びアナログ・デジタ
ル変換器によりデジタル化され、結果が加算器によって
積分器の粗値に換算される。
アナログ・デジタル変換に対して内挿された残留符号を
有する粗密領域アーキテクチャが使用されている。微分
アナログ・デジタル変換器によりサンプリングされた入
力信号をデジタル積分して粗値が得られる。こうして、
微分されていない最初の入力信号のデジタル再生粗値が
得られる。次いで、この粗値はデジタル・アナログ変換
器によってアナログ信号に逆変換され、アナログ減算器
で入力信号より引き算される。こうして、残留値信号
（残留値）が求まる。この信号は再びアナログ・デジタ
ル変換器によりデジタル化され、結果が加算器によって
積分器の粗値に換算される。
【００１３】請求項１と２の微分アナログ・デジタル変
換器を構成するため、通常の電子部品を使用すると効果
的である。これ等はアナログ微分器とアナログ・デジタ
ル変換器である。アナログ微分器の入力端は同時に微分
アナログ・デジタル変換器の入力端である。ＡＤＣの出
力端は同時に微分アナログ・デジタル変換器の出力端で
ある。アナログ微分器の出力端はＡＤＣの入力端に接続
している。
換器を構成するため、通常の電子部品を使用すると効果
的である。これ等はアナログ微分器とアナログ・デジタ
ル変換器である。アナログ微分器の入力端は同時に微分
アナログ・デジタル変換器の入力端である。ＡＤＣの出
力端は同時に微分アナログ・デジタル変換器の出力端で
ある。アナログ微分器の出力端はＡＤＣの入力端に接続
している。
【００１４】この発明の請求項３によれば、微分アナロ
グ・デジタル変換器のＡＤＣとしてフラッシュＡＤＣを
使用できる。この発明の請求項４によれば、入力信号と
デジタル再構成され、アナログ信号に逆変換された入力
信号との間の差として生じるアナログ残留値信号をデジ
タル化するＡＤＣとして、フラッシュＡＤＣを使用す
る。
グ・デジタル変換器のＡＤＣとしてフラッシュＡＤＣを
使用できる。この発明の請求項４によれば、入力信号と
デジタル再構成され、アナログ信号に逆変換された入力
信号との間の差として生じるアナログ残留値信号をデジ
タル化するＡＤＣとして、フラッシュＡＤＣを使用す
る。
【００１５】請求項５によれば、アナログ減算器として
差動増幅器を利用する。請求項６によれば、デジタル積
分器としてデジタル積算器を使用する。請求項６と７に
よれば、通常の電子部品を使用して積算器を形成する。
これ等の電子部品は加算器とレジスタである。加算器の
第一入力端は積算器の入力端である。加算器の第二入力
端はレジスタの出力端に接続している。この場合、レジ
スタは同時に積算器の出力端でもある。レジスタの入力
端は加算器の出力端に結線されている。
差動増幅器を利用する。請求項６によれば、デジタル積
分器としてデジタル積算器を使用する。請求項６と７に
よれば、通常の電子部品を使用して積算器を形成する。
これ等の電子部品は加算器とレジスタである。加算器の
第一入力端は積算器の入力端である。加算器の第二入力
端はレジスタの出力端に接続している。この場合、レジ
スタは同時に積算器の出力端でもある。レジスタの入力
端は加算器の出力端に結線されている。
【００１６】請求項１と９によれば、アナログ・デジタ
ル変換器、加算器、積分器およびデジタル・アナログ変
換器で形成される帰還ループの遅延を補償するため、遅
延ユニットを使用する。このユニットは微分アナログ・
デジタル変換器の入力端と減算器の正の入力端との間に
接続される。
ル変換器、加算器、積分器およびデジタル・アナログ変
換器で形成される帰還ループの遅延を補償するため、遅
延ユニットを使用する。このユニットは微分アナログ・
デジタル変換器の入力端と減算器の正の入力端との間に
接続される。
【００１７】請求項１と１０によれば、高周波信号成分
あるいは雑音成分によるエイリアス（Aliasing) 効果を
防止するため、回路装置の入力端と微分アナログ・デジ
タル変換器の間に低域濾波器を接続する。
あるいは雑音成分によるエイリアス（Aliasing) 効果を
防止するため、回路装置の入力端と微分アナログ・デジ
タル変換器の間に低域濾波器を接続する。
【００１８】請求項１と１１によれば、微分されたサン
プリング入力信号のデジタル積分の代わりに、この入力
信号のデジタル低域濾波を行う。そのため、デジタル積
分器の代わりに、デジタル低域濾波器を使用する。
プリング入力信号のデジタル積分の代わりに、この入力
信号のデジタル低域濾波を行う。そのため、デジタル積
分器の代わりに、デジタル低域濾波器を使用する。
【００１９】請求項１，２と１２によれば、入力信号を
微分する代わりに、この入力信号の高域濾波が行われる
ので、アナログ微分の代わりに、高域濾波器を使用す
る。
微分する代わりに、この入力信号の高域濾波が行われる
ので、アナログ微分の代わりに、高域濾波器を使用す
る。
【００２０】
【実施例】以下、模式図面に基づき例示的にこの発明を
より詳しく説明する。入力信号９は先ず微分アナログ・
デジタル変換器１によりデジタル化され、得られたデジ
タル値は加算器３を介して積分器４に導入される。高周
波信号成分あるいは雑音成分によるエイリアス効果を避
けるため、必要であれば、低域濾波器７を使用する。こ
の低域濾波器は回路装置の入力端９と微分アナログ・デ
ジタル変換器の間に接続できる。積分器の出力値はデジ
タル・アナログ変換器５でアナログ信号１０に逆変換さ
れる。この信号はアナログ減算器６によって入力信号か
ら引き算される。並列変換器２，加算器３，積分器４，
デジタル・アナログ変換器５およびアナログ減算器６に
よって形成される帰還ループの遅延は遅延ユニット８に
よって補償される。この遅延ユニット８は微分アナログ
・デジタル変換器１の入力端とアナログ減算器６の正の
入力端との間に接続できる。アナログ減算器６の出力信
号は残留値信号（残留値）である。この残留値信号は次
いで第二アナログ・デジタル変換器２によってデジタル
化される。デジタル結果は加算器３を介して積分器４に
導入される。こうして、粗値と残留値が加算器３によっ
て加算され、積分器４中で積算される。積分器の出力は
同時にこの回路装置の出力である。得られた出力値は、
内部に使用されている変換器１と２に比べて、分解能と
精度が高い、微分非線形性が少ない、およびダイナミッ
クレンジが広い点で優れている。残りの誤差はそれぞれ
入力信号とアナログ信号に逆変換された出力値との間の
差を与える。この誤差は並列変換器２によって再びデジ
タル化され、加算器３を経由して積分器４に加算され
る。こうして、内部部品（変換器とアナログ減算器）の
不十分による誤差が補償される。
より詳しく説明する。入力信号９は先ず微分アナログ・
デジタル変換器１によりデジタル化され、得られたデジ
タル値は加算器３を介して積分器４に導入される。高周
波信号成分あるいは雑音成分によるエイリアス効果を避
けるため、必要であれば、低域濾波器７を使用する。こ
の低域濾波器は回路装置の入力端９と微分アナログ・デ
ジタル変換器の間に接続できる。積分器の出力値はデジ
タル・アナログ変換器５でアナログ信号１０に逆変換さ
れる。この信号はアナログ減算器６によって入力信号か
ら引き算される。並列変換器２，加算器３，積分器４，
デジタル・アナログ変換器５およびアナログ減算器６に
よって形成される帰還ループの遅延は遅延ユニット８に
よって補償される。この遅延ユニット８は微分アナログ
・デジタル変換器１の入力端とアナログ減算器６の正の
入力端との間に接続できる。アナログ減算器６の出力信
号は残留値信号（残留値）である。この残留値信号は次
いで第二アナログ・デジタル変換器２によってデジタル
化される。デジタル結果は加算器３を介して積分器４に
導入される。こうして、粗値と残留値が加算器３によっ
て加算され、積分器４中で積算される。積分器の出力は
同時にこの回路装置の出力である。得られた出力値は、
内部に使用されている変換器１と２に比べて、分解能と
精度が高い、微分非線形性が少ない、およびダイナミッ
クレンジが広い点で優れている。残りの誤差はそれぞれ
入力信号とアナログ信号に逆変換された出力値との間の
差を与える。この誤差は並列変換器２によって再びデジ
タル化され、加算器３を経由して積分器４に加算され
る。こうして、内部部品（変換器とアナログ減算器）の
不十分による誤差が補償される。
【００２１】
【発明の効果】以上、説明したように、この発明の回路
装置を用いると、早いサンプリング速度、つまり短い変
換時間、回路に使用している並列変換器に比べてより高
い分解能やより高い精度、およびより広いダイナミック
レンジやより少ない非線形特性を有する、静的に発生す
る半導体検出器信号をサンプリングできる。
装置を用いると、早いサンプリング速度、つまり短い変
換時間、回路に使用している並列変換器に比べてより高
い分解能やより高い精度、およびより広いダイナミック
レンジやより少ない非線形特性を有する、静的に発生す
る半導体検出器信号をサンプリングできる。
【図１】この発明による可能な回路装置のブロック図で
ある。
ある。
１ 微分アナログ・デジタル変換器 ２ 並列アナログ・デジタル変換器 ３ 加算器 ４ 積分器 ５ デジタル・アナログ変換器 ６ 減算器 ７ 低域濾波器 ８ 遅延ユニット ９ 入力端 １０ アナログ信号 Ｒ サンプリング速度
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ライナー・エム・リーダー ドイツ連邦共和国、52428 ユーリッヒ、 フランツイスクスストラーセ、16
Claims (12)
- 【請求項１】 サンプリング・アナログ・デジタル変換
を粗密領域アーキテクチャ（「サブレンジング原理」）
と内挿された残留値符号を有する二段法により行い、こ
のサンプリング・アナログ・デジタル変換を以下でＳＡ
ＤＣと称し、通常の並列変換器（フラッシュＡＤＣ）に
比べて同じサンプリング速度でより高い分解能とより広
いダイナミックレンジを保証するため、分解が低くサン
プリング速度が早い二つのサンプリング・アナログ・デ
ジタル変換器、デジタル加算器、積分器およびデジタル
・アナログ変換器を使用し、半導体検出器を用いて核分
光でしばしば生じるような、特に立ち上がりが急激でゆ
っくりと降下する静的に発生する信号をサンプリングす
る回路装置において、サンプリング周波数（Ｒ）で動作
する入力信号（９）用の微分アナログ・デジタル変換器
（１）が出力するサンプリング値を積分器（４）の中で
デジタル的に積分し、この積分器（４）の出力端で入力
信号（９）のデジタル再生値が得られ、前記入力信号を
デジタル・アナログ変換器（５）で再びアナログ信号
（１０）に逆変換し、次いでアナログ残留値信号（残留
値）を形成するため、アナログ減算器（６）で入力信号
（９）から引算を行い、この残留値信号をアナログ・デ
ジタル変換器（２）を用いて同じサンプリグ速度（Ｒ）
で再びデジタル化し、次いで加算器（３）を介して積分
器（４）に加算し、内部で使用しているアナログ・デジ
タル変換器（１）と（２）に比べて、サンプリグ速度
（Ｒ）が等しい場合、より高い分解能とより広いダイナ
ミックレンジを有する入力信号（９）のデジタル値を前
記積分器（４）の出力端で得ることを特徴とする回路装
置。 - 【請求項２】 アナログ微分器とアナログ・デジタル変
換器で構成され、アナログ微分器の出力端はアナログ・
デジタル変換器の入力端に接続し、アナログ微分器の入
力端は同時に微分アナログ・デジタル変換器（１）の入
力端であり、アナログ・デジタル変換器の出力端が同時
に微分アナログ・デジタル変換器（１）の出力端である
ことを特徴とする請求項１に記載の回路装置。 - 【請求項３】 アナログ・デジタル変換器としての微分
アナログ・デジタル変換器（１）では、アナログ微分器
の出力信号をデジタル化するためフラッシュＡＤＣを使
用することを特徴とする請求項２に記載の回路装置。 - 【請求項４】 入力信号（９）と再構成された入力信号
（１０）の間の差をデジルタ化するアナログ・デジタル
変換器（２）としては、少なくとも１ビットの分解能を
有するフラッシュＡＤＣを使用することを特徴とする請
求項１〜３のいずれか１項に記載の回路装置。 - 【請求項５】 入力信号（９）を再構成した入力信号
（１０）から引き算するアナログ減算器（６）として
は、差動増幅器が使用されることを特徴とする請求項１
〜４のいずれか１項に記載の回路装置。 - 【請求項６】 デジタル積分用の積分器（４）として
は、積算器が使用されることを特徴とする請求項１〜５
のいずれか１項に記載の回路装置。 - 【請求項７】 直列に接続されたデジタル加算器とレジ
スタで構成される請求項６の積算器において、加算器の
第一入力端が積算器の入力端であり、積算器の第二入力
端がレジスタの出力端に接続し、この出力端が同時に積
算器の出力であることを特徴とする積算器。 - 【請求項８】 デジタル・アナログ変換のため、微分ア
ナログ・デジタル変換器（１）の分解能に比べてより高
い分解能を有するデジタル・アナログ変換器（ＤＡＣ）
を使用することを特徴とする請求項１〜７のいずれか１
項に記載の回路装置。 - 【請求項９】 アナログ・デジタル変換器（２），加算
器（３），積分器（４），デジタル・アナログ変換器
（５）およびアナログ減算器（６）で構成される負帰還
ループの遅延を補償するため、微分アナログ・デジタル
変換器（１）の入力端とアナログ減算器（６）の正の入
力端との間に接続されている遅延ユニット（８）が使用
されていることを特徴とする請求項１〜８のいずれか１
項に記載の回路装置。 - 【請求項１０】 高周波信号成分や雑音成分によるＳＡ
ＤＣ中のエイリアス効果を排除するため、ＳＡＤＣの入
力端と微分アナログ・デジタル変換器（１）の入力端の
間に低域濾波器（７）が接続されていることを特徴とす
る請求項１〜９のいずれか１項に記載の回路装置。 - 【請求項１１】 微分され、サンプリングされた入力信
号（９）をデジタル積分する代わりに、高域濾波器で濾
波されサンプリングされた入力信号（９）のデジタル低
域濾波が行われ、次いで、デジタル積分器（４）の代わ
りに、デジタル低域濾波器が使用されることを特徴とす
る請求項１〜１０のいずれか１項に記載の回路装置。 - 【請求項１２】 微分アナログ・デジタル変換器（１）
中では、入力信号（９）を微分する代わりに、この入力
信号の高域濾波が行われ、次いで、アナログ微分器の代
わりに、アナログ高域濾波器が使用されることを特徴と
する請求項１〜１１のいずれか１項に記載の回路装置。
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