JPS60223328A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPS60223328A JPS60223328A JP7950484A JP7950484A JPS60223328A JP S60223328 A JPS60223328 A JP S60223328A JP 7950484 A JP7950484 A JP 7950484A JP 7950484 A JP7950484 A JP 7950484A JP S60223328 A JPS60223328 A JP S60223328A
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- voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はアナログ信号をディジタル符号に変換する装置
に関し、特に高速に変換する手段を集積回路化するのに
適した構造に関する。
に関し、特に高速に変換する手段を集積回路化するのに
適した構造に関する。
（従来技術とその問題点）
従来高速にアナログ信号をディジタル符号に変換（Ａ／
Ｄ変換）する方法として分解能をＮビットとしたとき２
個の電圧比較器を用いて行う全並列型Ａ／Ｄ変換器が
用いられてきた。しかし分解能を増加しようとすると、
必要となる電圧比較器の数が大きくなり過ぎて実用的で
ない。
Ｄ変換）する方法として分解能をＮビットとしたとき２
個の電圧比較器を用いて行う全並列型Ａ／Ｄ変換器が
用いられてきた。しかし分解能を増加しようとすると、
必要となる電圧比較器の数が大きくなり過ぎて実用的で
ない。
そこで、第１図に示すような縦続接続型Ａ／Ｄ変換器が
用いられる。この方式に関してはＨ，８ｃｈｍｉｄ著“
Ｅｌｅｃｔｒｏｎｉｃ Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ
Ｃｏｎｖｅｒｔｅｒｓ”（ＶＡＮ Ｎ０８ＴＲＡＮＤ
部■階りＬＤ社刊）の３１８頁に詳しく書かれているの
で詳細は省略するが、第１図では３ビツトの並列型Ａ／
Ｄ変換器をＡＤｌ 、ＡＤ２ 。
用いられる。この方式に関してはＨ，８ｃｈｍｉｄ著“
Ｅｌｅｃｔｒｏｎｉｃ Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ
Ｃｏｎｖｅｒｔｅｒｓ”（ＶＡＮ Ｎ０８ＴＲＡＮＤ
部■階りＬＤ社刊）の３１８頁に詳しく書かれているの
で詳細は省略するが、第１図では３ビツトの並列型Ａ／
Ｄ変換器をＡＤｌ 、ＡＤ２ 。
ＡＤ３の３個、３ビツトのＤ／Ａ変換器をＤＡＩ、ＤＡ
２の２個用い、入力端子１かり入力される入力信号をま
ず第１のＡ／Ｄ変換器ＡＤＩで符号化して上位３ビツト
の出力コードを４．５．６より得ると共にこの出力カー
ドを第１のＤ／Ａ変換器Ｑｈ１により再生して入力信号
から減じこれを増幅器Ａ１により２３すなわち８倍増幅
して第２のＡ／Ｄ変換器ＡＤ２に入力して次の３ビツト
の出力コードを得る。このコードを更にＤ／Ａ変換して
ＡＤ２の入力電圧から減じて更にＡ２により８倍増幅し
、第３のＡ／Ｄ変換器ＡＤ３に印加して３ビツトの符号
を得ることにより合計９ビツトの符号を得ている。この
場合、３ビツトのＡ／Ｄ変換器に必要な比較器は８個で
あるから合計２８個の比較器ですむ。並列型では５１２
個であり、縦続型はこれに比べて大幅なハードウェアの
減少が見込めることがわかる。
２の２個用い、入力端子１かり入力される入力信号をま
ず第１のＡ／Ｄ変換器ＡＤＩで符号化して上位３ビツト
の出力コードを４．５．６より得ると共にこの出力カー
ドを第１のＤ／Ａ変換器Ｑｈ１により再生して入力信号
から減じこれを増幅器Ａ１により２３すなわち８倍増幅
して第２のＡ／Ｄ変換器ＡＤ２に入力して次の３ビツト
の出力コードを得る。このコードを更にＤ／Ａ変換して
ＡＤ２の入力電圧から減じて更にＡ２により８倍増幅し
、第３のＡ／Ｄ変換器ＡＤ３に印加して３ビツトの符号
を得ることにより合計９ビツトの符号を得ている。この
場合、３ビツトのＡ／Ｄ変換器に必要な比較器は８個で
あるから合計２８個の比較器ですむ。並列型では５１２
個であり、縦続型はこれに比べて大幅なハードウェアの
減少が見込めることがわかる。
しかしながら縦続型では特に第１のＡ／Ｄ変換器、Ｄ／
Ａ変換器共に最終分解能と等しいかそれ以上の精度、こ
の例の場合９ビツトの精度が必要である。さもないと第
２以降の変換器の出力コードの誤差が非常に大きくなっ
てしまうからである。
Ａ変換器共に最終分解能と等しいかそれ以上の精度、こ
の例の場合９ビツトの精度が必要である。さもないと第
２以降の変換器の出力コードの誤差が非常に大きくなっ
てしまうからである。
このような制約条件はプリント基板上に組み立てる場合
部品の選択を行うことにより解決できるが、全体を集積
回路とする場合には大幅な都留りの低下を伴ってしまう
ため集積回路には向かなかった。
部品の選択を行うことにより解決できるが、全体を集積
回路とする場合には大幅な都留りの低下を伴ってしまう
ため集積回路には向かなかった。
同一の比較器をくり返して用いる方法として第２図に示
される例がある。本発明は１９７７年ＩＳＳＣＣＤｉｇ
ｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ ｐａｐｅｒの９６
頁にＲ，、Ｈ。
される例がある。本発明は１９７７年ＩＳＳＣＣＤｉｇ
ｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ ｐａｐｅｒの９６
頁にＲ，、Ｈ。
Ｍｃｃｈａｒｌｅｓらにより発表されており、ここでは
詳細な説明は省略する。本発明は、入力端子２１に入力
電圧Ｖｉｍを印加し、端子２２にＡ／Ｄ変換を行う際の
最大電圧であるリファレンス電圧■ＲＥＦを印加し、端
子２３にＡ／Ｄ変換を行う中心電圧である接地電圧を印
加する。これらの電圧をスイッチ８２１を介して蓄電器
Ｃ２１の片方の電極に接続され、Ｃ２１のもう一方の電
析は第１の演算増幅器Ａ２１と蓄電器Ｃ２１およびＣ２
５スイツチ８２２により構成される加ａ器を用いて、第
２の演算増幅器Ａ２２と蓄電器Ｃ２４およびＣ２３、ス
イッチ８２３による保持回路により保持される電圧と加
算が行われその結果を第３の演算増幅器と蓄電器Ｃ２６
およびスイッチ８２４により構成される比較器を用いて
比較が行われる。この構造でＣ２Ｆ、Ｃ２２，Ｃ２３，
Ｃ２４を等しくし、Ｃ２５をその２倍に選びスイッチの
タイミングを選んでいる。スイッチのタイミングを選択
することによりまず入力電圧が比較器に伝達され接地電
位と比較されＭ２Ｒ１ビツトの符号を得る。次にこの電
圧が保持回路により保持される。次に前記の比較結果が
正であれば８２１を端子２３の接地側から端子２２のリ
ファレンス電圧へ、負であればリファレンス電圧から接
地側ヘスイッチすることにより前記の加算器の出力とし
て２ＸＶｉ、、±■ＲＥＦの演算が行われる。この電圧
を比較器により比較して第２ビツトを得る。この操作を
Ｎ回くり返せばＮビットのＡ／Ｄ変換が行える。
詳細な説明は省略する。本発明は、入力端子２１に入力
電圧Ｖｉｍを印加し、端子２２にＡ／Ｄ変換を行う際の
最大電圧であるリファレンス電圧■ＲＥＦを印加し、端
子２３にＡ／Ｄ変換を行う中心電圧である接地電圧を印
加する。これらの電圧をスイッチ８２１を介して蓄電器
Ｃ２１の片方の電極に接続され、Ｃ２１のもう一方の電
析は第１の演算増幅器Ａ２１と蓄電器Ｃ２１およびＣ２
５スイツチ８２２により構成される加ａ器を用いて、第
２の演算増幅器Ａ２２と蓄電器Ｃ２４およびＣ２３、ス
イッチ８２３による保持回路により保持される電圧と加
算が行われその結果を第３の演算増幅器と蓄電器Ｃ２６
およびスイッチ８２４により構成される比較器を用いて
比較が行われる。この構造でＣ２Ｆ、Ｃ２２，Ｃ２３，
Ｃ２４を等しくし、Ｃ２５をその２倍に選びスイッチの
タイミングを選んでいる。スイッチのタイミングを選択
することによりまず入力電圧が比較器に伝達され接地電
位と比較されＭ２Ｒ１ビツトの符号を得る。次にこの電
圧が保持回路により保持される。次に前記の比較結果が
正であれば８２１を端子２３の接地側から端子２２のリ
ファレンス電圧へ、負であればリファレンス電圧から接
地側ヘスイッチすることにより前記の加算器の出力とし
て２ＸＶｉ、、±■ＲＥＦの演算が行われる。この電圧
を比較器により比較して第２ビツトを得る。この操作を
Ｎ回くり返せばＮビットのＡ／Ｄ変換が行える。
この方法はハードウェアが簡単でＡ／Ｄ変換器を構成で
きるが例えば１０ビツトなら１０回くり返す必要がある
。アナログ加算をくり返すわけであるがアナログ加算の
精度は用いる演算増幅器の利得、帯域幅により大きく制
限される。最初の加算結果の誤差は演算をくり返すこと
によりどんどん大きくなるため最初の加算精度により分
解能は決ってしまう。また１回の演算に必要な演算時間
は精度を上げようとするに従い長くなる。また演算回数
も比例して増大するため高速高精度のんΦ変換を行うと
さは不可能である。
きるが例えば１０ビツトなら１０回くり返す必要がある
。アナログ加算をくり返すわけであるがアナログ加算の
精度は用いる演算増幅器の利得、帯域幅により大きく制
限される。最初の加算結果の誤差は演算をくり返すこと
によりどんどん大きくなるため最初の加算精度により分
解能は決ってしまう。また１回の演算に必要な演算時間
は精度を上げようとするに従い長くなる。また演算回数
も比例して増大するため高速高精度のんΦ変換を行うと
さは不可能である。
（発明の目的）
本発明は上記各種のＡ／Ｄ変換器の欠点を除去し、高速
かつ高精度のＡ／Ｄ変換器を比較的少ないハードウェア
量で実現する手段を提供するものである。
かつ高精度のＡ／Ｄ変換器を比較的少ないハードウェア
量で実現する手段を提供するものである。
（発明の構成）
本発明は、信号入力端子を二個備えた並列型Ａ／Ｄ変換
器と、このＡ／Ｄ変換器の出力符号に対して最小分解能
の分だけ少ない第１の符号に相当する電圧を入力電圧か
ら減する手段と、この減じた電圧を前記Ａ／Ｄ変換器の
分解能をＮビットしたとき２ 倍に増幅してこの増幅さ
れた電圧を前記Ａ／Ｄ変換器のもう１つの入力端子に供
給する手段と、前記第１の符号に対して２ 倍した符号
と前記増幅された電圧を前記Ａ／Ｄ変換器に作用させて
得られる第２の符号とを加算する手段とを有することを
特徴とするＡ／Ｄ変換器にある。
器と、このＡ／Ｄ変換器の出力符号に対して最小分解能
の分だけ少ない第１の符号に相当する電圧を入力電圧か
ら減する手段と、この減じた電圧を前記Ａ／Ｄ変換器の
分解能をＮビットしたとき２ 倍に増幅してこの増幅さ
れた電圧を前記Ａ／Ｄ変換器のもう１つの入力端子に供
給する手段と、前記第１の符号に対して２ 倍した符号
と前記増幅された電圧を前記Ａ／Ｄ変換器に作用させて
得られる第２の符号とを加算する手段とを有することを
特徴とするＡ／Ｄ変換器にある。
（実施例）
次に本発明の実施例１こついて５ビット精度のＡ／Ｄ変
換器の実現例を第３図を参照して説明する。
換器の実現例を第３図を参照して説明する。
本実施例では、信号入力端子１０１に接続されたスイッ
チ５１０１と演算増幅器の出力端１０４に接続されたス
イッチ５１０２により切り換えられる２つの入力端子を
持ち、Ａ／Ｄ変換を行う際の最大電圧を与えるファレン
ス電圧ｖＧＮＤを加える端子１０２と最小電圧−ＶＲを
加える端子１０３とこの２つの端子の間に直列に接続さ
れた抵抗Ｒ１〜Ｒ９とこれらの抵抗の接続点と入力電圧
を比較する８個の比較器ＣＰＩ〜ＣＰ８により構成され
るビット並列型Ａ／Ｄ変換器と、このＡ／Ｄ変換器を構
成するコンパレータの状態および外部のタイミングによ
りスイッチ点が前記入力電圧を加える端子１０１および
前記■ＧＮＤを与える端子１０３および前記−■□を与
える端子１０３の３つのどれかに接続される接点をもつ
８つのスイッチ５１１１〜５１１８およびこれらスイッ
チの出力点と演算増幅器Ａ１０１の負入力点の間に接続
された等しい容量をもつ蓄電器０１０１〜ＣｌＯ３およ
び前記演算増幅器Ａｌ０Ｉの入力点および出力点の間に
並列に接続された前記蓄電器Ｃ１０１〜１０８の１つに
対し２倍の容量を持つＣ１０９とスイッチ５１０３によ
り構成される前記Ａ／Ｄ変換器の出力符号に対して最小
分解能の分だけ少ない第１の符号に相描する電圧を入力
電圧から減じてこの電圧を前記Ａ／Ｄ変換器の分解能３
ビツトに対し２すなわち４倍に増幅してこの増幅された
電圧を前記Ａ／Ｄ変換器への入力となる前記スイッチ５
１０２に与える手段と、前記Ａ／Ｄ変換器の第１の符号
に対して２Ｎ−１倍した符号と前記演算増幅器の出力に
対して再び前記Ａ／Ｄ変換器を動作させて得られる第２
の符号とを加算して出力する手段１０５により構成され
る。前記Ａ／Ｄ変換器の抵抗値Ｒ１〜Ｒ９においてＲ２
から几８は等しい値とし、Ｒ１およびＲ９はＲ２７５１
ら馬の１／２の抵抗値に選ばれる。
チ５１０１と演算増幅器の出力端１０４に接続されたス
イッチ５１０２により切り換えられる２つの入力端子を
持ち、Ａ／Ｄ変換を行う際の最大電圧を与えるファレン
ス電圧ｖＧＮＤを加える端子１０２と最小電圧−ＶＲを
加える端子１０３とこの２つの端子の間に直列に接続さ
れた抵抗Ｒ１〜Ｒ９とこれらの抵抗の接続点と入力電圧
を比較する８個の比較器ＣＰＩ〜ＣＰ８により構成され
るビット並列型Ａ／Ｄ変換器と、このＡ／Ｄ変換器を構
成するコンパレータの状態および外部のタイミングによ
りスイッチ点が前記入力電圧を加える端子１０１および
前記■ＧＮＤを与える端子１０３および前記−■□を与
える端子１０３の３つのどれかに接続される接点をもつ
８つのスイッチ５１１１〜５１１８およびこれらスイッ
チの出力点と演算増幅器Ａ１０１の負入力点の間に接続
された等しい容量をもつ蓄電器０１０１〜ＣｌＯ３およ
び前記演算増幅器Ａｌ０Ｉの入力点および出力点の間に
並列に接続された前記蓄電器Ｃ１０１〜１０８の１つに
対し２倍の容量を持つＣ１０９とスイッチ５１０３によ
り構成される前記Ａ／Ｄ変換器の出力符号に対して最小
分解能の分だけ少ない第１の符号に相描する電圧を入力
電圧から減じてこの電圧を前記Ａ／Ｄ変換器の分解能３
ビツトに対し２すなわち４倍に増幅してこの増幅された
電圧を前記Ａ／Ｄ変換器への入力となる前記スイッチ５
１０２に与える手段と、前記Ａ／Ｄ変換器の第１の符号
に対して２Ｎ−１倍した符号と前記演算増幅器の出力に
対して再び前記Ａ／Ｄ変換器を動作させて得られる第２
の符号とを加算して出力する手段１０５により構成され
る。前記Ａ／Ｄ変換器の抵抗値Ｒ１〜Ｒ９においてＲ２
から几８は等しい値とし、Ｒ１およびＲ９はＲ２７５１
ら馬の１／２の抵抗値に選ばれる。
次に本回路の動作を説明する。まずＳ１０．１，８１０
３ ｊはオン、５１１１−８１１８は信号入力端子と接
続される。このとき５１０２はオフにする。ここで電圧
比較器ＣＰ１〜ＣＰ８を動作させる。いま入力電圧Ｖｉ
を負とし、ｖｏＮＤ−Ｏの場合、例えばもしコンパレー
クにオフセット電圧が全くなければＣＰｉ−ＣＦ２ は
論理零となり、ＣＰ５〜ＣＰ８は論ではＣＰ５〜ＣＰ８
が論理１をとる場合がある。また論理零をとる場合が生
ずる。従来の方式ではこの２つの場合、正常な出力が得
られない。いま前記の条件式を満たす入力電圧で、ＣＰ
１〜ＣＰ６が論理零であったとしよう。すると並列型Ａ
／Ｄ変換器の出力は負の方向にフルスケールをとると”
１１０”となる。このとき加算を作う第Ｉ６号としては
＠１０１”を加算を行う手段１０５に貯える。１この変
換はＰＬＡ 、ｗＪＭ論理回路等の手段とフリップフロ
ップにより容易に行える。前記の各コンパレータの結果
は加算を行う手段１０５に送られると共８１０３を開い
てから各末尾の番号に一致するスイッチ８１１２−８１
１８ ヲ駆動シＴ：論理１ （７）ｔｊ％合ｉｃ＆ｉ
ＶＧＮＤに、論理零の場合−ＶＲＥＦに、切り換える制
御を行う。このとき５１１１だけは常にＶＧＮＤに切り
換えられる。ＣＰＩ〜ＣＰ６が論理零の場合Ｓ２〜Ｓ６
はｖｉｔｅ ｆに接続され８７ 、 ａｓはＶＧＮＤに
接続される。
３ ｊはオン、５１１１−８１１８は信号入力端子と接
続される。このとき５１０２はオフにする。ここで電圧
比較器ＣＰ１〜ＣＰ８を動作させる。いま入力電圧Ｖｉ
を負とし、ｖｏＮＤ−Ｏの場合、例えばもしコンパレー
クにオフセット電圧が全くなければＣＰｉ−ＣＦ２ は
論理零となり、ＣＰ５〜ＣＰ８は論ではＣＰ５〜ＣＰ８
が論理１をとる場合がある。また論理零をとる場合が生
ずる。従来の方式ではこの２つの場合、正常な出力が得
られない。いま前記の条件式を満たす入力電圧で、ＣＰ
１〜ＣＰ６が論理零であったとしよう。すると並列型Ａ
／Ｄ変換器の出力は負の方向にフルスケールをとると”
１１０”となる。このとき加算を作う第Ｉ６号としては
＠１０１”を加算を行う手段１０５に貯える。１この変
換はＰＬＡ 、ｗＪＭ論理回路等の手段とフリップフロ
ップにより容易に行える。前記の各コンパレータの結果
は加算を行う手段１０５に送られると共８１０３を開い
てから各末尾の番号に一致するスイッチ８１１２−８１
１８ ヲ駆動シＴ：論理１ （７）ｔｊ％合ｉｃ＆ｉ
ＶＧＮＤに、論理零の場合−ＶＲＥＦに、切り換える制
御を行う。このとき５１１１だけは常にＶＧＮＤに切り
換えられる。ＣＰＩ〜ＣＰ６が論理零の場合Ｓ２〜Ｓ６
はｖｉｔｅ ｆに接続され８７ 、 ａｓはＶＧＮＤに
接続される。
するとＡ１０１の出力電圧は電荷保存則を用いて計れる
。すなわち本例の場合入力電圧は負にとってけ入力電圧
より高い電圧を４倍した電圧が出力さ１０２を閉じて再
びＡ／Ｄ変換器に作用させて第２の符号３ビツトを得、
第１の符号を４倍した２進符号″’１０１００″ と加
え合わせることにより５ビツトの渭Φ変換が３ビット精
度のＡ／Ｄ変換器を２回動作させることで得られる。第
１の符号を４倍することは５ビツトの加算器の上位３ビ
ツトに加算入力を与えることにより達成できる。
。すなわち本例の場合入力電圧は負にとってけ入力電圧
より高い電圧を４倍した電圧が出力さ１０２を閉じて再
びＡ／Ｄ変換器に作用させて第２の符号３ビツトを得、
第１の符号を４倍した２進符号″’１０１００″ と加
え合わせることにより５ビツトの渭Φ変換が３ビット精
度のＡ／Ｄ変換器を２回動作させることで得られる。第
１の符号を４倍することは５ビツトの加算器の上位３ビ
ツトに加算入力を与えることにより達成できる。
（発明の効果）
本発明を用いれば、３ビット精度のＡ／Ｄ変換器に限ら
ず、一般にｎビット精度の並列型Ａ／Ｄ変換器を用いて
２ｎ−１ビット精度のＡ／Ｄ変換器が２回の変換のくり
返しで構成できる。
ず、一般にｎビット精度の並列型Ａ／Ｄ変換器を用いて
２ｎ−１ビット精度のＡ／Ｄ変換器が２回の変換のくり
返しで構成できる。
したがって通常精度を向上させることは困難であるが高
速である特徴を有する並列型Ａ／Ｄ変換器を２倍近く精
度を向上させることができると共にくり返し回数も２回
であるため、誤差の入り込む可能性も少なくかつ高速性
も保たれる。
速である特徴を有する並列型Ａ／Ｄ変換器を２倍近く精
度を向上させることができると共にくり返し回数も２回
であるため、誤差の入り込む可能性も少なくかつ高速性
も保たれる。
第１図は並列型Ａ／Ｄ変換器を継続接続して分解能を向
上させる従来例のブロック図。ＡＤＩ〜ＡＤ３は３ビッ
ト並列型Ａ／Ｄ変換器ＤＡＩ〜ＤＡ３は３ピツ）Ｄ／Ａ
変換器ＡＩ、Ａ２は演算増幅器。第２図は同一比較回路
をくり返し使用して分解能を向上させる従来例の回路図
。Ａ２１．Ａ２２ は演算増幅器Ａ２３ は比較器。第
３図は本発明で５ビット精度のＡ／Ｄ変換を行う実施例
の回路図。ＣＰＩ〜ＣＰ８は比較器、Ａ１０１は演算増
幅器、１０５は比較器の結果を２進符号化し、加算を行
う手段。 悴 ３ 口 手続補正書 （自発） ６０．７．−３ 昭和 年 月 日 ２、発明の名称 Ａ／Ｄ変換器 ３、補正をする者 事件との関係 出願人 東京都港区芝五丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 （連絡先 日本電気株へ勾社特許部） ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書第２頁第６行目に「２Ｎ」とあるのをｒ２
Ｎ−ＩＪと補正する。 （２）明細書第２頁第１７行目に「１かり」とあるのを
「イから」と補正する。 （３）明細書第２頁第２０行目に「出力カード」とある
のを「出力コード」と補正する。 （４）明細書第３頁第９行目に「８個」とあるのを「７
個」と補正する。 （５）明細書第３頁第９行目に［２８個］とあるのを「
２１個」と補正する。 （６）明細書第３頁第１０行目に「５１２個」とあるの
を「５１１個」と補正する。 （７）明細書第９頁５行目に［論理零Ｊとあるのを「論
理１」と補正する。 （８）明細書第９頁５行目から６行目にかけて「論理１
」とあるのを「論理零」と補正する。 （９）明細書第９頁６行目にｒ １／２ＬＳＢ Ｊとあ
るのをｒ １／２Ｌ８Ｂよりすこし少い」と補正する。 （１０）明細書第９頁７行目に［１１１６ｖＲｅｆの」
とあるのをｒ １／１６Ｖｂｆよりすこし少い］と補正
する。 （１１）明細書第９頁９行目にｒ ＣＰ５〜ＣＰ８が論
理１」とあるのをｒ ＣＦ２も論理零」と補正する。 （１２）明細書箱９頁１０行目〜１１行目にｒｃｐｉ〜
ＣＰ６が論理零」とあるのをｒ ＣＦ２も論理１」と補
正する。 （１３）明細書第９頁１４行目に［零］とあるのを［１
］と補正する。 （１４）明細書第９頁１４行目の「あったとしよう。」
と「するト」ノ間に［すなわち−１０１１６ｖＲｅｆ＞
ｖｉ〉・−１１／１６ＶＲｅｒであったとする。」を挿
入する。 （１５）明細書第９頁１５行目の「スケールをとると」
と［’１１０”Ｊの間に「本来”１１０’”となるべき
ものが」を挿入する。 （１６）明細書第２頁第６行目に「とじては」の後に［
出力コードから１を減じたコード」を挿入する。 （１７）明細書第２頁第１７に［８２〜Ｓ６Ｊとあるの
をｒ ８１１２〜８１１６ Ｊと補正する。 （１８）明細書第２頁第１７にｒｓ７．Ｓ８Ｊとあるの
をｒｓ１１７，５１１８Ｊと補正する。
上させる従来例のブロック図。ＡＤＩ〜ＡＤ３は３ビッ
ト並列型Ａ／Ｄ変換器ＤＡＩ〜ＤＡ３は３ピツ）Ｄ／Ａ
変換器ＡＩ、Ａ２は演算増幅器。第２図は同一比較回路
をくり返し使用して分解能を向上させる従来例の回路図
。Ａ２１．Ａ２２ は演算増幅器Ａ２３ は比較器。第
３図は本発明で５ビット精度のＡ／Ｄ変換を行う実施例
の回路図。ＣＰＩ〜ＣＰ８は比較器、Ａ１０１は演算増
幅器、１０５は比較器の結果を２進符号化し、加算を行
う手段。 悴 ３ 口 手続補正書 （自発） ６０．７．−３ 昭和 年 月 日 ２、発明の名称 Ａ／Ｄ変換器 ３、補正をする者 事件との関係 出願人 東京都港区芝五丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 （連絡先 日本電気株へ勾社特許部） ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書第２頁第６行目に「２Ｎ」とあるのをｒ２
Ｎ−ＩＪと補正する。 （２）明細書第２頁第１７行目に「１かり」とあるのを
「イから」と補正する。 （３）明細書第２頁第２０行目に「出力カード」とある
のを「出力コード」と補正する。 （４）明細書第３頁第９行目に「８個」とあるのを「７
個」と補正する。 （５）明細書第３頁第９行目に［２８個］とあるのを「
２１個」と補正する。 （６）明細書第３頁第１０行目に「５１２個」とあるの
を「５１１個」と補正する。 （７）明細書第９頁５行目に［論理零Ｊとあるのを「論
理１」と補正する。 （８）明細書第９頁５行目から６行目にかけて「論理１
」とあるのを「論理零」と補正する。 （９）明細書第９頁６行目にｒ １／２ＬＳＢ Ｊとあ
るのをｒ １／２Ｌ８Ｂよりすこし少い」と補正する。 （１０）明細書第９頁７行目に［１１１６ｖＲｅｆの」
とあるのをｒ １／１６Ｖｂｆよりすこし少い］と補正
する。 （１１）明細書第９頁９行目にｒ ＣＰ５〜ＣＰ８が論
理１」とあるのをｒ ＣＦ２も論理零」と補正する。 （１２）明細書箱９頁１０行目〜１１行目にｒｃｐｉ〜
ＣＰ６が論理零」とあるのをｒ ＣＦ２も論理１」と補
正する。 （１３）明細書第９頁１４行目に［零］とあるのを［１
］と補正する。 （１４）明細書第９頁１４行目の「あったとしよう。」
と「するト」ノ間に［すなわち−１０１１６ｖＲｅｆ＞
ｖｉ〉・−１１／１６ＶＲｅｒであったとする。」を挿
入する。 （１５）明細書第９頁１５行目の「スケールをとると」
と［’１１０”Ｊの間に「本来”１１０’”となるべき
ものが」を挿入する。 （１６）明細書第２頁第６行目に「とじては」の後に［
出力コードから１を減じたコード」を挿入する。 （１７）明細書第２頁第１７に［８２〜Ｓ６Ｊとあるの
をｒ ８１１２〜８１１６ Ｊと補正する。 （１８）明細書第２頁第１７にｒｓ７．Ｓ８Ｊとあるの
をｒｓ１１７，５１１８Ｊと補正する。
Claims (1)
- 【特許請求の範囲】 信号入力端子を二個備えた並列型のＡ／Ｄ変換器と、こ
のＡ／Ｄ変換器の出力符号に対して最小分解能の分だけ
少ない第１の符号に相当する電圧を入力電圧から減する
手段と、この減じた電圧を前記Ａ／Ｄ変換器の分解能を
Ｎビットとしたとき−１ ２倍に増幅してこの増幅された電圧を前記Ａ／Ｄ変換器
のもう１つの入力端子に供給する手段と、前記第１の符
号に対して２ 倍した符号と前記増幅された電圧を前記
Ａ／Ｄ変換器に作用させて得られる第２の符号とを加算
する手段とを有することを特徴とするＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59079504A JPH0683071B2 (ja) | 1984-04-20 | 1984-04-20 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59079504A JPH0683071B2 (ja) | 1984-04-20 | 1984-04-20 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60223328A true JPS60223328A (ja) | 1985-11-07 |
| JPH0683071B2 JPH0683071B2 (ja) | 1994-10-19 |
Family
ID=13691762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59079504A Expired - Lifetime JPH0683071B2 (ja) | 1984-04-20 | 1984-04-20 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683071B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02134025A (ja) * | 1988-11-14 | 1990-05-23 | Teac Corp | アナログ・デイジタル変換装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4965767A (ja) * | 1972-10-27 | 1974-06-26 | ||
| JPS5056860A (ja) * | 1973-09-06 | 1975-05-17 | ||
| JPS5959053U (ja) * | 1982-10-12 | 1984-04-17 | 神田通信工業株式会社 | 携帯用受信機 |
-
1984
- 1984-04-20 JP JP59079504A patent/JPH0683071B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4965767A (ja) * | 1972-10-27 | 1974-06-26 | ||
| JPS5056860A (ja) * | 1973-09-06 | 1975-05-17 | ||
| JPS5959053U (ja) * | 1982-10-12 | 1984-04-17 | 神田通信工業株式会社 | 携帯用受信機 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02134025A (ja) * | 1988-11-14 | 1990-05-23 | Teac Corp | アナログ・デイジタル変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0683071B2 (ja) | 1994-10-19 |
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