JPH043623A - デイジタル／アナログ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はコンパクトディスク（ＣＤ）プレーヤ、ディジ
タルオーディオテープ（ＤＡＴ）レコーダ等のディジタ
ルオーディオ機器に用いて好適なディジタル／アナログ
変換装置に関し、特に複数のディジタル／アナログ変換
回路（以下、ＤＡＣと略称する）を用いることにより、
ローレベル出力時における出力誤差を改善したディジタ
ル／アナログ変換装置に関する。

［従来の技術］ 一般にＤＡＣは±１／２ＬＳＢ以下の非直線性出力誤差
を満足するよう製造されているが、ディジタルオーディ
オ機器に用いられるＤＡＣは高分解能が要求されるため
、この出力誤差が満足されていないことが多い。現時点
において、この出力誤差を満足しているＤＡＣは分解能
が１４〜１６ビット以下のものでしかない。

一方、ローレベル出力時における出力誤差を改善したデ
ィジタル／アナログ変換装置が特開昭６１−２４２４２
１号（ＵＳＰ　　４，７２７，３５５号）公報によって
提案されている。

［発明が解決しようとする問題点コ しかしながら、このディジタル／アナログ変換装置はそ
の構成が複雑であり、特に、指数ディジタル／アナログ
変換部が仮数ディジタル／アナログ変換部の出力信号を
更に変化させる構成を採るために、指数ディジタル／ア
ナログ変換部が動作した時、そのスイッチングノイズが
アナログ信号に含まれてしまう問題点があった。

［問題点を解決するための手段］ 本発明は上述の問題点を招くことなく、ローレベル出力
時における出力誤差を改善したディジタル／アナログ変
換装置を提供するものであり、本発明、第１のディジタ
ル／アナログ変換装置は、Ｎビットのディジタル入力デ
ータを入力し、Ａビット（Ａ＜Ｎ）のハイレベル出力デ
ータとＢビット（Ｂ＞Ｎ−Ａ）のローレベル出力データ
とを夫々出力するディジタルデータ変換手段と、少なく
ともハイレベル出力データを含む第１のディジタルデー
タを第１のアナログ信号にＤ／Ａ変換するハイレベル出
力用ディジタル／アナログ変換手段と、少なくともロー
レベル出力データを含む第２のディジタルデータを第２
のアナログ信号にＤ／Ａ変換するローレベル出力用ディ
ジタル／アナログ変換手段と、第１のアナログ信号と第
２のアナログ信号とを加算するアナログ加算手段とから
構成される。

また、本発明、第２のディジタル／アナログ変換装置は
、Ｎビットのディジタル入力データを入力し、Ａビット
（Ａ＜Ｎ）のハイレベル出力データとＢビット（Ｂ＞Ｎ
−Ａ）のローレベル出力データと１ビットの補助出力デ
ータを夫々出力するディジタルデータ変換手段と、少な
くともハイレベル出力データを含む第１のディジタルデ
ータを第１のアナログ信号にＤ／Ａ変換するハイレベル
出力用ディジタル／アナログ変換手段と、少なくともロ
ーレベル出力データを含む第２のディジタルデータを第
２のアナログ信号にＤ／Ａ変換するローレベル出力用デ
ィジタル／アナログ変換手段と、補助出力データの第１
の状態に基づき、ハイレベル出力データの＋ＩＬＳＨに
相当する第１のアナログ信号を補助し、また、補助出力
データの第１の状態とは反対の第２の状態に基づき、ハ
イレベル出力データの＋１ＬＳＢに相当する第１のアナ
ログ信号を補助しない補助信号を出力する補助出力手段
と、少なくともハイレベル出力データのＬＳＢの重みと
補助出力データの重みが一致すべく、第１のアナログ信
号と第２のアナログ信号と補助信号とを加算するアナロ
グ加算手段とから構成される。

また、本発明、第３のディジタル／アナログ変換装置は
、Ｎビットのディジタル入力データを入力し、Ａビット
（Ａ＜Ｎ）の第１のハイレベル出力データとＢビット（
Ｂ＞Ｎ−Ａ）の第１のローレベル出力データと１ビット
の第１の補助出力データとを夫々出力し、また、第１の
ハイレベル出力データに対して状態が反転した第２のハ
イレベル出力データと第１のローレベル出力データに対
して状態が反転した第２のローレベル出力データと第１
の補助出力データに対して状態が反転した第２の補助出
力データとを夫々出力するディジタルデータ変換手段と
、少なくとも第１のハイレベル出力データを含む第１の
ディジタルデータを第１のアナログ信号Ｓ１にＤ／Ａ変
換する第１のハイレベル出力用ディジタル／アナログ変
換手段と、少なくとも第１のローレベル出力データを含
む第２のディジタルデータを第２のアナログ信号Ｓ２に
Ｄ／Ａ変換する第１のローレベル出力用ディジタル／ア
ナログ変換手段と、第１の補助出力データの第１の状態
に基づき第１のハイレベル出力データの＋１ＬＳＢに相
当する第１のアナログ信号Ｓ１を補助し、第１の補助出
力データの第１の状態とは反対の第２の状態に基づき第
１のハイレベル出力データの＋！ＬＳＢに相当する第］
のアナログ信号Ｓ１を補助しない第１の補助信号Ｓ３を
出力する第１の補助出力手段と、第１のアナログ信号Ｓ
１に対して逆相の第３のアナログ信号Ｓ１’を出力すべ
く、少なくとも第２のハイレベル出力データを含む第３
のディジタルデータをＤ／Ａ変換する第２のハイレベル
出力用ディジタル／アナログ変換手段と、第２のアナロ
グ信号Ｓ２に対して逆相の第４のアナログ信号Ｓ２’を
出力すべく、少なくとも第２のローレベル出力データを
含む第４のディジタルデータをＤ／Ａ変換する第２のロ
ーレベル出力用ディジタル／アナログ変換手段と、第１
の補助信号Ｓ３に対して逆相の第２の補助信号Ｓ　１’
〜Ｓ３’を出力すべく、第２の補助出力データの第２の
状態に基づき第２のハイレベル出力データの＋１ＬＳＢ
に相当する第３のアナログ信号Ｓ　１１を補助し、第２
の補助出力データの第２の状態とは反対の第１の状態に
基づき第２のハイレベル出力データの＋ＩＬＳＨに相当
する第３のアナログ信号Ｓ１’を補助しない第２の補助
信号Ｓ　、　ｌを出力する第２の補助出力手段と、少な
くとも第１のハイレベル出力データのＬＳＢの重みと第
１の補助出力データの重みが一致し、また、第２のハイ
レベル出力データのＬＳＢの重みと第２の補助出力デー
タの重みが一致すべく各信号Ｓ□〜８つと各信号Ｓ、′
〜Ｓ３′とを下記の式 式　Ｇ１・Ｓ１＋Ｇ２・Ｓ２＋Ｇ、・Ｓ、−Ｇ工・Ｓ１
’−０２・Ｓ２’　　−Ｇ、・Ｓ　１’〜Ｓ３’（なお
、０１〜Ｇ３は定数である。） に基づき加減算するアナログ加減算手段とから構成され
る。

また、本発明、第４のディジタル／アナログ変換装置は
、Ｎビットのディジタル入力データを入力し、Ａビット
（Ａ＜Ｎ）の第１のハイレベル出力データとＢビット（
Ｂ＞Ｎ−Ａ）の第１のローレベル出力データと１ビット
の補助出力データとを夫々出力し、また、第１のハイレ
ベル出力データに対して状態が反転した第２のハイレベ
ル出力データと第１のローレベル出力データに対して状
態が反転した第２のローレベル出力データとを夫々出力
するディジタルデータ変換手段と、少なくとも第１のハ
イレベル出力データを含む第１のディジタルデータを第
１のアナログ信号Ｓ□にＤ／Ａ変換する第１のハイレベ
ル出力用ディジタル／アナログ変換手段と、少なくとも
第１のローレベル出力データを含む第２のディジタルデ
ータを第２のアナログ信号Ｓ、にＤ／Ａ変換する第１の
ローレベル出力用ディジタル／アナログ変換手段と、補
助出力データの第１の状態に基づき第１のハイレベル出
力データの＋２ＬＳＢに相当する第１のアナログ信号Ｓ
□を補助し、第１の補助出力データの第１の状態とは反
対の第２の状態に基づき第１のハイレベル出力データの
＋２ＬＳＢに相当する第１のアナログ信号Ｓ１を補助し
ない補助信号Ｓ３を出力する補助出力手段と、第１のア
ナログ信号Ｓ□に対して逆相の第３のアナログ信号Ｓ　
、１を出力すべく、少なくとも第２のハイレベル出力デ
ータを含む第３のディジタルデータをＤ／Ａ変換する第
２のハイレベル出力用ディジタル／アナログ変換手段と
、第２のアナログ信号Ｓ２に対して逆相の第４のアナロ
グ信号Ｓ２’を出力すべく、少なくとも第２のローレベ
ル出力データを含む第４のディジタルデータをＤ／Ａ変
換する第２のローレベル出力用ディジタル／アナログ変
換手段と、少なくとも第１のハイレベル出力データの（
Ａ−１）ＳＢの重みと第１の補助出力データの重みが一
致すべく、各信号８１〜Ｓ３と各信号Ｓ１．　Ｓ２とを
下記の式 式Ｇ１・Ｓ、＋Ｇ、・Ｓ２＋Ｇ３・Ｓ、−Ｇ、・Ｓ１’
−０２・Ｓ２＋ （なお、Ｇ工〜Ｇ、は定数である。） に基づき加減算するアナログ加減算手段とから構成され
る。

［作用］ 本発明、第１のディジタル／アナログ変換装置によれば
、ディジタル入力データがローレベル出力データによっ
て表わすことが可能な最大データ範囲以内の所定データ
範囲のとき、実質的にローレベル出力用ディジタル／ア
ナログ変換手段のみによってディジタル入力データのＤ
／Ａ変換が達成され、また、ディジタル入力データが所
定データ範囲以外のとき、ハイレベル出力用ディジタル
／アナログ変換手段とローレベル出力用ディジタル／ア
ナログ変換手段とによってＤ／Ａ変換が達成される。

本発明、第２のディジタル／アナログ変換装置によれば
、ディジタル入力データがローレベル出力データによっ
て表わすことが可能な最大データ範囲以内の所定データ
範囲のとき、実質的にローレベル出力用ディジタル／ア
ナログ変換手段のみによってディジタル入力データのＤ
／Ａ変換が達成され、また、ディジタル入力データが所
定データ範囲以外のとき、ハイレベル出力用ディジタル
／アナログ変換手段と補助出力手段との少なくとも一方
とローレベル出力用ディジタル／アナログ変換手段とに
よってＤ／Ａ変換が達成される。

本発明、第３のディジタル／アナログ変換装置によれば
、ディジタル入力データがローレベル出力データによっ
て表わすことが可能な最大データ範囲以内の所定データ
範囲のとき、実質的に第１及び第２のローレベル出力用
ディジタル／アナログ変換手段のみによってディジタル
入力データのＤ／Ａ変換が達成され、また、ディジタル
入力データが所定データ範囲以外のとき、第１及び第２
のハイレベル出力用ディジタル／アナログ変換手段と第
１及び第２の補助出力手段との少なくとも一方と第１及
び第２のローレベル出力用ディジタル／アナログ変換手
段とによってＤ／Ａ変換が達成される。

本発明、第４のディジタル／アナログ変換装置によれば
、ディジタル入力データがローレベル出力データによっ
て表わすことが可能な最大データ範囲以内の所定データ
範囲のとき、実質的に第１及び第２のローレベル出力用
ディジタル／アナログ変換手段のみによってディジタル
入力データのＤ／Ａ変換が達成され、また、ディジタル
入力データが所定データ範囲以外のとき、第１及び第２
のハイレベル出力用ディジタル／アナログ変換手段と補
助出力手段との少なくとも一方と第１及び第２のローレ
ベル出力用ディジタル／アナログ変換手段によってＤ／
Ａ変換が達成される。

［実施例コ （１）第１実施例 以下、本発明ディジタル／アナログ変換装置の第１実施
例を第１図〜第４図を参照しながら説明する。なお、説
明を簡略化するために分解能６ビットの場合を示す。

第１図は本実施例装置の回路構成を示したもので、ディ
ジタルデータ変換回路１は−３２から＋３１迄の１０進
値を２’Ｓコンブリメントコードで表わした６ビットの
ディジタル入力データを入力端子Ｄ１〜Ｄ６に入力し、
第２図に示されるコード表に基づいたデータ変換を行な
い、２’Ｓコンブリメントコードで表わした４ビットの
ハイレベル出力データ、ローレベル出力データを夫々出
力端子Ｈ１〜Ｈ４、出力端子Ｌ１〜Ｌ４から出力する。

ディジタルデータ変換回路１の出力端子Ｈ１〜Ｈ４、出
力端子Ｌ１〜Ｌ４は夫々同一回路構成、同一ビット数（
４ビット）のハイレベル出力用ＤＡＣ１８Ａ、Ｏ−Ｌ／
／＜／Ｌ／出力用ＤＡＣ１８Ｂが−体形成（ワンパーケ
ージ）されたＤＡＣ１８の入力端子Ａ１〜Ａ４、入力端
子Ｂ１〜Ｂ４に接続され、ＤＡＣ１８Ａは入力端子Ａ１
〜Ａ４に入力されるハイレベル出力データを出力電流■
１に、ＤＡＣ１８Ｂは入力端子Ｂ１〜Ｂ４に入力される
ローレベル出力データを出力電流■２にＤ／Ａ変換し、
夫々出力端子Ｑ１、Ｑ２から出力する。

なお、ＤＡＣ１８Ａ、１８Ｂは入力データがプラスの時
にＤＡＣ内部に引き込む方向に、マイナスの時にＤＡＣ
外部に出力する方向に夫々出力端子工１、工２を出力す
るよう構成されている。

ＤＡＣ１８Ａ、１８Ｂの出力電流工１、工２は夫々、○
ＰアンプＡ１と抵抗Ｒ□により構成された工／Ｖ変換回
路１９Ａ、ＯＰ７ンプＡ２と抵抗Ｒ２により構成された
Ｉ／Ｖ変換回路１９Ｂによって、出力信号■１、ｖ２に
同一ゲインでＩ／Ｖ変換される。そして１’／Ｖ変換回
路１９Ａ、１’９Ｂの出力信号Ｖ工、ｖ２は○Ｐアンプ
Ａ３．抵抗Ｒ３〜Ｒい可変抵抗ＶＲ□により構成された
アナログ加算回路２０によって、４：１の加算比でアナ
ログ加算され、アナログ出力端子２１から出力される。

なお、上記アナログ加算回路２０は可変抵抗ＶＲ□によ
って加算比が調整可能とされている。

上記実施例において、ディジタル入力データに対するハ
イレベル出力データ、ローレベル出力データの各ビット
の重み関係は第３図に示される如く、ディジタル入力デ
ータのＭＳＢ〜４８Ｂの重みとハイレベル出力データの
ＭＳＢ−ＬＳＢの重みが夫々一致し、また、ディジタル
入力データの３８Ｂ−ＬＳＨの重みとローレベル出力デ
ータのＭＳＢ−ＬＳＨの重みが夫々一致する。更に、ハ
イレベル出力データの３ＳＢ、ＬＳＢの重みと、ローレ
ベル出力データのＭＳＢ、２８Ｂの重みが夫々一致する
。

以下、この重み関係を示した第３図を参照しながら第２
図コード表を説明すると、ディジタル入力データがロー
レベル出力データで表わすことができる最大データ範囲
“１１１０００”〜″０００１１１”（示した１０進値
が一８以上＋７以下）の時、ローレベル出力データをデ
ィジタル入力データが示した１０進値を示す”１０００
”　−”０１１１　”に、ハイレベル出力データを常に
１′００００″にする。

そして、ディジタル入力データがローレベル出力データ
で表わすことができない“００１０００”〜”０１１１
１１”　（示した１０進値が＋８以上＋３１以下）の時
、ローレベル出力データの下位２ビットをディジタル入
力データの下位２ビットと同一状態にすると共に、上位
２ビットがプラス最大値を示すローレベル出力データ”
０１１１”の上位２ビットと同一状態“０１″にする。

一方、ハイレベル出力データをディジタル入力データの
上位４ビットのデータが示す１０進値がらローレベル出
力データの上位２ビットのデータが示す１０進値を減算
した値を示すデータにする。

例えば、ディジタル入力データが”００１０００”の時
、ローレベル出力データは’０１００”となり、ハイレ
ベル出力データはディジタル入力データの上位４ビット
のデータ゛’００１０”が示す１０進値＋２からローレ
ベル出力データの上位２ビットのデータ″０１”が示す
１０進値＋１を減算した値＋１を示す“ＯＯＯ１”とな
る。

また、ディジタル入力データがローレベル出力データで
表わすことができない“１０００００″〜“１１０１１
１”　（示した１０進値が一３２以上−９以下）の時、
ローレベル出力データの下位２ピッ１−をディジタル入
力データの下位２ビットと同一状態にすると共に、上位
２ビットがマイナス最大値を示すローレベル出力データ
″１０００″の上位２ビットと同一状態”１０’″にす
る。

一方、ハイレベル出力データをディジタル入力データの
上位４ビットのデータが示す１０進値からローレベル出
力データの上位２ビットのデータが示す１０進値を減算
した値を示すデータにする。

例えば、ディジタル入力データが”１１０１１１ｎの時
、ローレベル出力データは“’１０１１”となり、ハイ
レベル出力データはディジタル入力データの上位４ビッ
トのデータ”　１１０１　”が示す１０進値−３からロ
ーレベル出力データの上位２ビット“１０″のデータが
示す１０進値−２を減算した値−１を示す”　１１１　
］、　”となる。

次に、上述したディジタルデータ変換回路１の詳細な回
路例を第４図を参照しながら説明する。

先ず、ディジタル入力データが“１１１０００”〜“０
００１１１”、”００１０００”　〜“０１１１１１”
１０００００”−”１１０１１１”の何れの範囲にある
かを検出すべく、ディジタルデータ変換回路１の入力端
子Ｄ１はＩＮＶ２を介してＡＮＤ３の一方の入力に、入
力端子Ｄ２とＤ３はＩＮＶＥＲＴ−ＮＡＮＤ　（以下１
’−ＮＡＮＤと略称する）４の入力に接続され１’−Ｎ
ＡＮＤ４の出力がＡＮＤ３の他方の入力に接続される。

また、入力端子Ｄ１はＡＮＤ５の一方の入力に、入力端
子Ｄ２とＤ３はＮＡＮＤ６の入力に接続され、ＮＡＮＤ
６の出力がＡＮＤ５の他方の入力に接続され、ＡＮＤ３
．５の出力がＩＮＶＥＲＴ−ＡＮＤ　（以下１’−ＡＮ
Ｄと略称する）７の入力に接続される。なお、入力端子
Ｄ１〜Ｄ６は夫々ディジタル入力データのＭＳＢ−ＬＳ
Ｂが入力される。

以上の回路構成により、ディジタル入力データが“００
１０００”〜“０１１１１１”の範囲にある時、即ち、
ディジタル入力データのＭＳＢが“Ｏ”で、２ＳＢまた
は３ＳＢの少なくとも一方が“１″になっている時には
ＡＮＤ３の出力が“１″に、”１０００００”〜“１１
０１１１　”の範囲にある時、即ち、ディジタル入力デ
ータのＭＳＢが“１”で、２ＳＢまたは３ＳＢの少なく
とも一方が“０”になっている時にはＡＮＤ５の出力が
“１”になり、上記以外の“１１１０００″〜“０００
１１１”の範囲にある時にはＩ　−ＡＮＤ７の出力が“
１”になる。

また、ディジタルデータ変換回路１の入力端子Ｄ２〜Ｄ
４は夫々ディジタル加算回路８の入力端子Ａ１〜Ａ３に
接続され、ＡＮＤ３の出力が入力端子Ｂ１とＢ３に接続
される。なお、ディジタル加算回路８の入力端子Ｂ２は
常に“１”にされる。

よって、入力端子Ａ、Ｈの各ディジタルデータを加算す
るディジタル加算回路８はディジタル入力データが”０
０１０００”〜“０１１１１１”の時、ディジタル入力
データの２８Ｂ〜４３Ｂからなるデータと”　１１１　
”とのディジタル加算を行い、また、”　１０００００
　”〜“０００１１１”の時、ディジタル入力データの
２５Ｂ〜４３Ｂからなるデータと“０１０”とのディジ
タル加算を行い、その下位３ビットを出力端子Ｑ１〜Ｑ
３から出力する。

ディジタル加算回路８の出力端子Ｑ１〜Ｑ３は夫々ＡＮ
Ｄ９〜１１の一方の入力に接続され、■−ＡＮＤ７（７
）出力がＩＮＶ１２を介り、てＡＮＤ９〜１１の各他方
の入力に接続される。また、ＡＮＤ９〜１１の出力はラ
ッチ回路１３の入力端子Ｄ２〜Ｄ４に接続され、ＡＮＤ
５の出力がラッチ回路１３の入力端子Ｄ１に接続される
。

以上の回路構成により、ラッチ回路１３の入力端子Ｄ１
〜Ｄ４は後述する如くハイレベル出力データを示す。

また、ディジタルデータ変換回路１の入力端子Ｄ４はＡ
ＮＤ１４の一方の入力に接続され、ＡＮＤ５の出力がＩ
ＮＶ１５を介してＡＮＤ１４の他方に接続される。ＡＮ
Ｄ１４の出力は０Ｒ１６の一方の入力に、ＡＮＤ３の出
力が０Ｒ１６の他方の入力に接続される。そして、○Ｒ
１６の出力はラッチ回路１７の入力端子Ｄ２に接続され
、ディジタルデータ変換回路１の入力端子Ｄ１、Ｄ５、
Ｄ６が夫々ラッチ回路１７の入力端子Ｄ１、Ｄ３、Ｄ４
に接続される。

以上の回路構成により、ラッチ回路１３の入力端子Ｄ１
〜Ｄ４は後述する如くローレベル出力データを示す。

ラッチ回路１３．１７は各論理回路によって発生したハ
イレベル出力データ、ローレベル出力データの各ビット
間の時間ズレ、更にはデータ間の時間ズレを吸収すべく
、ディジタル入力データの畠カクロックに同期したラッ
チクロックＬＣＫの立上り基づき、ディジタル入力デー
タの入力タイミングから若干の遅れを伴って入力端子Ｄ
１〜Ｄ４の状態を取込むと共に出力端子Ｑ１〜Ｑ４から
出力する。

そして、ラッチ回路１３の出力端子Ｑ１〜Ｑ４が夫々デ
ィジタルデータ変換回路１の出力端子Ｈ１〜Ｈ４に、ラ
ッチ回路１４の出力端子Ｑ１〜Ｑ４が夫々出力端子Ｌ１
〜Ｌ４に接続され、ディジタルデータ変換回路１が構成
されている。

次に、上述した本実施例装置の動作を説明する。

先ず、ローレベル出力データで表わすことのできる“１
１１０００”〜“０００１１１”のディジタル入力デー
タ、例えば、”０００１０１”のディジタル入力データ
が入力された時の動作を説明する。

ディジタルデータ変換回路１は入力端子Ｄ１〜Ｄ６に“
０００１０１”が入力されると、ＡＮＤ３．５の出力が
共に＃／　Ｏｐｒになり１’　−ＡＮＤ　７の出力がｉ
ｔ　１　ｔ＋になる（第４図）。

よって、ディジタル加算回路８はディジタル入力データ
の２８Ｂ〜４８Ｂからなるデータ”００１″と“０１０
”のディジタル加算を行い、その加算結果の下位３ビッ
ト“０１１”を出力端子Ｑ１〜Ｑ３から出力する。

しかしながら、ラッチ回路１３の入力端子Ｄ２〜Ｄ４は
ＩＮＶ１２の出力が（１０″になるので全て“０”に、
また、入力端子Ｄ１もＡＮＤ５の出力によってＬＬ　Ｏ
１１になる。

一方、ラッチ回路１７の入力端子Ｄ２はＩＮＶ１５の出
力が“１”に、ＡＮＤ３の出力が“Ｏｒ＋になるのでデ
ィジタル入力データの４３Ｂと同一状態の“１”になり
、また、入力端子Ｄ１、Ｄ３、Ｄ４は夫々ディジタル入
力データのＭＳＢ、５ＳＢ、６ＳＢと同一状態、即ち、
夫々ＩＩ　ＯＩＩ、ｉｔ　ＯＩＩ“１”になる。

よって、ラッチクロックＬＣＫが立ち上がってラッチ１
３．１７が夫々入力状態を取り込むと、第２図に示され
るように、ディジタルデータ変換回路１の出力端子Ｈ１
〜Ｈ４から出力されるハイレベル出力データは”　ｏ　
ｏ　ｏ　ｏ　”に、出力端子Ｌ１〜Ｌ４から出力される
ローレベル出力データは”０１０１”になる。

出力されたハイレベル出力データ、ローレベル出力デー
タは夫々ＤＡＣ１８Ａ、１８ＢによってＤ／Ａ変換され
るが、ハイレベル出力データが“ｏ　ｏ　ｏ　ｏ　”な
のでＤＡＣ１８Ａの出力電流工。

は流れることなく、ＤＡＣ１８Ｂの出力電流工２のみ“
０１０１”に対応して流れる（第１図）６そして、ＤＡ
Ｃ１８Ｂの出力電流Ｉ２はＩ／Ｖ変換回路１９Ｂによっ
て出力信号ｖ２にＩ／Ｖ変換され、アナログ加算回路２
０を介して、ディジタル入力データ“０００１０１”を
Ｄ／Ａ変換したアナログ信号となり出力端子２１から出
力される。

このように、ディジタル入力データがローレベル出力デ
ータで表わすことができる”１１１０００”〜“０００
１１１”の時、実質的にＤＡＣ１８Ｂのみによってディ
ジタル入力データのＤ／Ａ変換が達成されるので、アナ
ログ信号の出力誤差はＤＡＣ１８Ｂの出力誤差のみによ
って決定される。

次に、ローレベル出力データで表わすことのできない“
００１０００”〜“０１１１１１”のディジタル入力デ
ータ、例えば、”０１０１００”のディジタル入力デー
タが入力された時の動作を説明する。

ディジタルデータ変換回路１は入力端子Ｄ１〜Ｄ６に“
０１０１００″′が入力されると、ＡＮＤ３．５の出力
が夫々“１″、′Ｏ”になり、■−ＡＮＤ７の出力が０
”になる。

よって、ディジタル加算回路８はディジタル入力データ
の２８Ｂ〜４５Ｂからなるデータ“１０１″と“１１１
”のディジタル加算を行い、その加算結果の下位３ビッ
ト“１００”を出力端子Ｑ１〜Ｑ３から出力する。

ラッチ回路１３の入力端子Ｄ２〜Ｄ４はＩＮＶ１２の出
力が“１”になるので夫々“１”、′Ｏ”ｈ′０”に、
また、入力端子Ｄ１はＡＮＤ５の出力によって“０″に
なる。

一方、ラッチ回路１７の入力端子Ｄ２はＡＮＤ３の出力
が“１″になるのでディジタル入力データの４８Ｂに拘
らず“１”になり、また、入力Ｄ１、Ｄ３、Ｄ４は夫々
ディジタル入力データのＭＳＢ、５ＳＢ、６ＳＢと同一
状態、即ち、全てＩＩ　ＯＰＩになる。

よって、ラッチクロックＬＣＫが立ち上がってラッチ１
３．１７が夫々入力状態を取り込むと、第２図に示され
るように、ディジタルデータ変換回路１の出力端子Ｈ１
〜Ｈ４から出力されるハイレベル出力データ、出力端子
Ｌ１〜Ｌ４から出力されるローレベル出力データは共に
“０１００”になる。

出力されたハイレベル出力データ、ローレベル出力デー
タは夫々ＤＡＣ１８Ａ、１８Ｂによって出力電流Ｉ工、
工２にＤ／Ａ変換され、更に、工／ｖｉ換＠Ｍ１９Ａ、
１９　Ｂ　ニよッテ出力信号Ｖｘ、ｖ２にＩ／Ｖ変換さ
れる。

そして、出力信号ｖ１、ｖ２はアナログ加算回路２ｏに
よって４：１の加算比でアナログ加算されることにより
、ディジタル入力データ“０１０１００”をＤ／Ａ変換
したアナログ信号となり出力端子２１から出力される。

また、ローレベル出力データで表わすことのできない“
１０００００”−”１１０１１１”ｃ７）ディジタル入
力データ、例えば、”１０１１００”のディジタル入力
データが入力された時の動作を説明する。

ディジタルデータ変換回路１は入力端子Ｄ１〜Ｄ６に”
　１０１１００”が入力されると、ＡＮＤ３．５の出力
が夫々“○”、′１”になり、ニーＡＮＤ７の出力が“
０”になる。

よって、ディジタル加算回路８はディジタル入力データ
の２８Ｂ〜４８Ｂからなるデータ“ｏｌｌ”と”０１０
”のディジタル加算を行い、その加算結果の下位３ビッ
ト”　１０１”を出力端子Ｑ１〜Ｑ３から出力する。

ランチ回路１３の入力端子Ｄ２〜Ｄ４はＩＮＶ１２の出
力が１１１”になるので夫々ｉｎ　１　ｕ、４１０１＋
“１”に、また、入力端子Ｄ１はＡＮＤ５の出力によっ
て１１１”になる。

一方、ラッチ回路１７の入力端子Ｄ２はＩＮＶ１５の出
力が“Ｏ”、ＡＮＤ３の出力が“Ｏ”になるのでディジ
タル入力データの４８Ｂに拘らず１１Ｑ”になり、また
、入力Ｄ１、Ｄ３、Ｄ４は夫々ディジタル入力データの
ＭＳＢ、５５Ｂ、６ＳＢと同一状態、即ち、“１”、′
Ｏ″、１１０　＋７になる。

よって、ラッチクロックＬＣＫが立ち上がってラッチ１
３．１７が夫々入力状態を取り込むと、第２図に示され
るように、ディジタルデータ変換回Ｎ１の出力端子Ｈ１
〜Ｈ４から出力されるハイレベル出力データは”　１１
０１　”に、出力端子Ｌ１〜Ｌ４から出力されるローレ
ベル出力データは“１０００”になる。

出力されたハイレベル出力データ、ローレベル出力デー
タは夫々ＤＡＣ１８Ａ、１８Ｂによって出力電流Ｉ、１
’、にＤ／Ａ変換され、更に、■／Ｖ変換回路１９Ａ、
１９Ｂによって出力信号Ｖ３、ｖ２にＩ／Ｖ変換される
。

そして、出力信号ｖ１、■２はアナログ加算回路２０に
よって４＝１の加算比でアナログ加算されることにより
、ディジタル入力データ”　１０１１００”をＤ／Ａ変
換したアナログ信号となり出力端子２１から出力される
。

このようにディジタル入力データがローレベル出力デー
タで表わすことができない”００１０００”〜“０１１
１１１”および”　１０００００　”〜”１１０１１１
”の時、ＤＡＣ１８ＡとＤＡＣ１８Ｂによってディジタ
ル入力データのＤ／Ａ変換が達成されるので、アナログ
信号に含まれる出力誤差はＤＡＣ１８Ｂの出力誤差にア
ナログ加算回路２０によって４倍されたＤＡＣ１８Ａの
出力誤差を加算した値になるが、分解能６ビットを達成
することができる。

また、ＤＡＣ１８Ａ、１８Ｂがワンパーケージされてい
るこによって、熱結合が高く、温度変化に対するゲイン
特性が一致する。よって、温度変化に対してＤＡＣ１８
Ａと１８Ｂの出力加算比に誤差を招くことなく、アナロ
グ信号の歪の悪化が起こらない。

更に、本実施例装置によれば、ディジタル入力データが
ローレベル出力データで表わすことができない“００１
０００　ＩＩ〜”０１１１１１”の時、ハイレベル出力
データとビット重みが重なるローレベル出力データの上
位２ビットをプラス最大デ−夕を示すローレベル出力デ
ータの上位２ビットと同一状態“０１　”　Ｌ、ニー、
′１０００００”−”１１０１１１″の時、ローレベル
出力データの上位２ビットをマイナス最大データを示す
ローレベル出力データの上位２ビットと同一状態Ｉｆ　
１０　ｕにするので、ディジタル入力データが如何に変
化しても、ＤＡＣ１８Ｂ（７）出カ電流工２はＤＡＣ１
８Ａの出力電流工、と逆方向に大きく変化することがな
くなる。特に、ハイレベル出力データとローレベル出力
データの重みが一致するビット数が多くなるように構成
されている場合、ＤＡＣ１８Ｂの出力電流工、はＤＡＣ
１８Ａの出力電流■、と逆方向に殆ど変化しなくなる。

よって、ＤＡＣ１８Ａ、１８Ｂ間の出力タイミングのズ
レやＩ／Ｖ変換回路１９Ａ、１９Ｂ間の位相特性のズレ
等があっても、アナログ加算回路２０の出力にグリッチ
を招くことがない。

（２）第２実施例 次に、本発明ディジタル／アナログ変換装置の第２実施
例を第５図〜第８図を参照しながら説明する。なお、第
１実施例と同一構成には同一番号を附しその詳細な説明
を省略する。

第５図は本実施例装置の回路構成を示したもので、ディ
ジタルデータ変換回路３Ｑは−３２から＋３１迄の１０
進値を２’Ｓコンブリメントコードで表わした６ビット
のディジタル入力データを入力端子Ｄ１〜Ｄ６に入力し
、第６図に示されるコード表に基づいたデータ変換を行
い、２’Ｓコンブリメントコードで表わした４ビットの
ハイレベル出力データ、５ビットのローレベル出力デー
タを夫々出力端子Ｈ１〜Ｈ４、出力端子Ｌ１〜Ｌ５から
出力する。

ディジタルデータ変換回路３０の出力端子Ｈ１〜Ｈ４、
出力端子Ｌ１〜Ｌ５は夫々分解能４ビットのハイレベル
出力用ＤＡＣ３１の入力端子Ａ１〜Ａ４、分解能５ビッ
トのローレベル出力用ＤＡＣ３２の入力端子Ｂ１〜Ｂ５
に接続され、ＤＡＣ３１は入力端子Ａ１〜Ａ４に入力さ
れるハイレベル出力データを電流■１に、ＤＡＣ３２は
入力端子Ｂ１〜Ｂ５に入力されるローレベル出力データ
を電流、工２にＤ／Ａ変換し、夫々出力端子Ｑ１、Ｑ２
から出力する。

なお、ＤＡＣ３１，３２は２″Ｓコンブリメントコード
の入力データをＤ／Ａ変換すべく構成されており、その
出力電流工□、工２は入力データがプラスの時にＤＡＣ
内部に引き込む方向に、マイナスの時にＤＡＣ外部に出
力する方向に流れる。

また、ＤＡＣ３２は入力端子Ｂ５の状態変化に対する出
力電流Ｉ２の変化幅が、ＤＡＣ３１の入力端子Ａ４の状
態変化に対する出力電流工、の変化幅と同一となるよう
に構成されている。

ＤＡＣ３１，３２の出力電流■３、■２は夫々■／Ｖ変
換回路１９Ａ、１９Ｂによって出力信号■０、Ｖ　２ニ
同−／ｙ’インでＩ／Ｖ変換され、アナログ加算回路２
０によって４：１の加算比でアナログ加算され、アナロ
グ出力端子２１がら出力される。

上記実施例において、ディジタル入力データに対する、
ハイレベル出力データ、ローレベル出力データの各ビッ
トの重み関係は第７図に示される如く、ディジタル入力
データのＭＳＢ〜４’ＳＨの重みとハイレベル出力デー
タのＭＳＢ−ＬＳＨの重みが夫々一致し、また、ディジ
タル入力データの２５Ｂ−ＬＳＢの重みとローレベル出
力デヘタのＭＳＢ〜ＬＳＢの重みが夫々一致する。更に
、ハイレベル出力データの２８Ｂ−ＬＳＢの重みとロー
レベル出力データのＭＳＢ〜３３Ｂの重みが夫々一致す
る。

以下、この重み関係を示した第７図を参照しながら第６
図コード表を説明すると、ディジタル入力データがロー
レベル出力データで表わすことができる最大データ範囲
”１１００００”−”００１１１”（示した１０進値が
一１６以上＋１５以下）以内の所定データ範囲”１１１
０００”　〜“００１０１１”　（示した１０進値が一
８以上十１１以下）の時、ローレベル出力データをディ
ジタル入力データが示した１０進値を示す’１１０００
”〜”０１０１１”に、ハイレベル出力データを常に“
ｏ　ｏ　ｏ　ｏ　”にする。

そして、ディジタル入力データが上記所定データ範囲以
外の“００１１００”〜”０１１１１１”（示した１０
進値が＋１２以上＋３１以下）の時、ローレベル出力デ
ータの下位２ビットをディジタル入力データの下位２ビ
ットと同一状態にすると共に、上位３ビットを上記所定
データ範囲におけるプラス最大値を示すローレベル出力
データ１′０１０１１”の上位３ビットと同一状態”０
１０”にする。

一方、ハイレベル出力データをディジタル入力データの
上位４ビットのデータが示す１０進値からローレベル出
力データの上位３ビットのデータが示す１０進値を減算
した値を示すデータにする。

例えば、ディジタル入力データが”００１１００”の時
、ローレベル出力データは“０１０００”となり、ハイ
レベル出力データはディジタル入力データの上位４ビッ
トのデータ“○０１１　”が示す１０進値＋３からロー
レベル出力データの上位３ビットのデータ“０１０”が
示す１０進値＋２を減算した値＋１を示す”ｏｏｏ１″
となる。

また、ディジタル入力データが上記所定データ範囲以外
の”　１０００００　”〜”１１０１１１”（示した１
０進値が一３２以上−９以下）の時。

ローレベル出力データの下位２ビットをディジタル入力
データの下位２ビットと同一状態にすると共に、上位３
ビットを上記所定データ範囲におけるマイナス最大値を
示すローレベル出力データ”　１１０１１　”の上位３
ビットと同一状態″１１０”にする。

一方、ハイレベル出力データをディジタル入力データの
上位４ビットのデータが示す１０進値からローレベル出
力データの上位３ビットのデータが示す１０進値を減算
した値を示すデータにする。

例えば、ディジタル入力データが”　１１０１１１　”
の時、ローレベル出力データは”　１１０１１　”とな
り、ハイレベル出力データはディジタル入力データの上
位４ビットのデータ”１１０１”が示す１０進値−３か
らローレベル出力データの上位３ビット“１１０″のデ
ータが示す１０進値−２を減算した値−１を示す”　１
１１１　”となる。

このように、ローレベル出力データのビット数を１ビッ
ト上げ、上述の如く所定データ範囲を定めることにより
、ディジタル入力データが００１１００”〜“０１１１
１１”の時のハイレベル出力データのＬＳＢをディジタ
ル入力データの４３Ｂと同一状態にし、ハイレベル出力
データの生成に必要なディジタル加算回路３８（第８図
）の演算ビット数を２ビットに低減させることができる
。

これは、ハイレベル出力データとローレベル出力データ
の重みが一致するビット数が多い場合に特に有効であり
、ディジタル加算回路の演算ビット数を大幅に低減させ
、その回路構成の単純化を図ることができる。

次に、上述したディジタルデータ変換回路３０の詳細な
回路例を第８図を参照しながら説明する。

先ず、ディジタル入力データが’１１１０００”〜”０
００１１１”、”００１０００”−”０１１１１１”、
”１０００００”〜“１１０１１１　”の何れの範囲に
あるかを検出すべく、第１実施例のデータ変換回路１同
様に論理回路２〜７が接続されている。

一方、ディジタルデータ変換回路３０の入力端子Ｄ２、
Ｄ３は夫々ディジタル加算回路３３の入力端子Ａ１、Ａ
２に接続され、ＡＮＤ３の出力が入力端子Ｂ１に接続さ
れる。なお、ディジタル加算回路３３の入力端子Ｂ２は
常に１１１　′１にされる。

よって、ディジタル加算回路３３はディジタル入力デー
タが００１０００”〜“０１１１１１　”の時、ディジ
タル入力データの２８Ｂ、３８Ｂからなるデータと１１
１１　Ｈとのディジタル加算を行い、また、”１０００
００”〜“０００１１１”の時、ディジタル入力データ
の２３Ｂ、３３Ｂからなるデータと１１０１　Ｉ＋との
ディジタル加算を行い、その下位２ビットを出力端子Ｑ
１、Ｑ２から出力する。

ディジタル加算回路３３の出力端子Ｑ１、Ｑ２、また、
ディジタルデータ変換回路３ｏの入力端子Ｄ３は夫々Ａ
ＮＤ３４〜３６の一方の入力に接続サレ１’−ＡＮＤ７
の出力がＩＮＶ３７を介シテＡＮＤ３４〜３６の各他方
の入力に接続される。

そして、ＡＮＤ３４〜３６の出力は夫々ラッチ回路３８
の入力端子Ｄ２〜Ｄ４に接続され、ＡＮＤ５の出力がラ
ッチ回路３８の入力端子Ｄ１に接続される。

以上の回路構成により、ラッチ回路３８の入力端子Ｄ１
〜Ｄ４は後述するごとくハイレベル出力データを示す。

また、ディジタルデータ変換回路３ｏの入力端子Ｄ３、
Ｄ４は夫々０Ｒ３９、ＡＮＤ４０（７）一方ノ入力に、
そシテ１’ＮＶ３７１’−ＡＮＤ９（７）出力が夫々０
Ｒ３９、ＡＮＤ４０の他方の入力に接続される。そして
、０Ｒ３９、ＡＮＤ４０の出力は夫々ラッチ回路４１の
入力端子Ｄ２、Ｄ３に接続され、ディジタルデータ変換
回路３０の入力端子Ｄ１、Ｄ５、Ｄ６が夫々ラッチ回路
４１の入力端子Ｄ１、Ｄ４、Ｄ５に接続される。

以上の回路構成により、ラッチ回路４１の入力端子Ｄ１
〜Ｄ４は後述するごとくローレベル出力データを示す。

ラッチ回路３８．４１は各論理回路によって発生したハ
イレベル出力データ、ローレベル出力データの各ビット
間の時間ズレ、更にはデータ間の時間ズレを吸収すべく
、ディジタル人力データの出力クロックに同期したラッ
チクロックＬＣＫの立上り基づき、ディジタル入力デー
タの入力タイミングから若干の遅れを伴って、夫々入力
端子Ｄ１〜Ｄ４、入力端子Ｄ１〜Ｄ５の状態を取込むと
共に出力端子Ｑ１〜Ｑ４、出力端子Ｑ１〜Ｑ５から出力
する。

そして、ラッチ回路３８の出力端子Ｑ１〜Ｑ４が夫々デ
ィジタルデータ変換回路３０の出力端子Ｈ１〜Ｈ４に、
ラッチ回路４１の出力端子Ｑ１〜Ｑ５が夫々出力端子Ｌ
１〜Ｌ５に接続され、ディジタルデータ変換回路３ｏが
構成されている。

次に、上述した本実施例装置の動作を説明する。

先ず、ローレベル出力データで表わすことができる”１
１１０００”−“０００１１１”のディジタル入力デー
タ、例えば、○ＯＯ１０１”のディジタル入力データが
入力されたときの動作を説明する。

ディジタルデータ変換回路３０は入力端子Ｄ１〜Ｄ６に
“０００１０１”が入力されると、ＡＮＤ３．５の出力
が共に“Ｏ＋＋になり１’　−ＡＮＤ７の出力が“１″
になる（第８図）。

よって、ディジタル加算回路３３はディジタル入力デー
タの２ＳＢ、３８Ｂからなるデータｄｉ００″と＃　０
１７１とのディジタル加算を行い、その加算結果の下位
２ビット“０１″を出力端子Ｑｌ。

Ｑ２から出力する。

しかしながら、ラッチ回路３８の入力端子Ｄ２〜Ｄ４は
ＩＮＶ３７の出力が１１０　Ｈになるので全て“０”に
、また、入力端子Ｄ１もＡＮＤ５の出力によって“ＯＩ
Ｔになる。

一方、ラッチ回路４１の入力端子Ｄ２、Ｄ３は夫々１’
ＮＶ３７１’−ＡＮＤ７の出力が夫々１１０”、６１″
になるのでディジタル入力データの３８Ｂ、４ＳＢと同
一状態のａｔ　Ｏｕ、ＬＬ　Ｉ　Ｐ＋になり、入力端子
Ｄ１、Ｄ４、Ｄ５は夫々ディジタル入力データのＭＳＢ
、５ＳＢ、ＬＳＢと同一状態、即ち、夫々“○”、Ｏ”
、“１″になる。

よって、ラッチクロックＬＣＫが立ち上がってラッチ回
路３８．４１が夫々入力状態を取り込むと、第６図に示
されるように、ディジタルデータ変換回路３０の出力端
子Ｈ１〜Ｈ４から出力されるハイレベル出力データは”
ｏｏｏｏ’″に、出力端子Ｌ１〜Ｌ５から出力されるロ
ーレベル出力データは”００１０１”になる。

出力されたハイレベル出力データ、ローレベル出力デー
タは夫々ＤＡＣ３１，３２によってＤ／Ａ変換されるが
、ハイレベル出力データが”ｏ。

ＯＯ″なのでＤＡＣ３１の出力電流■１は流れることな
く、ＤＡＣ４１の出力電流■２のみ”ｏ。

１０１　”に対応して流れる（第５図）。

そして、ＤＡＣ３２の出力電流■２はＩ／Ｖ変換回路１
９Ｂによって出力信号■２にＩ／Ｖ変換され、アナログ
加算回路２０を介してディジタル入力データ”０００１
０１”　をＤ／Ａ変換しｆ：７ナログ信号となり出力端
子２１がら出力される。

続いて、ローレベル出力データで表わすことができる“
００１０００”〜“００１０１１”（７）７’イジタル
入力データ、例えば、”００１０１１”のディジタル入
力データが入力された時の動作を説明する。

ディジタルデータ変換回路３０は入力端子Ｄ１〜Ｄ６に
“００１０１１”が入力されると、ＡＮＤ３．５の出力
が夫々“１”　　ｕ　ＯＰ＋になり、■−ＡＮＤ７の出
力が“０”になる。

よって、ディジタル加算回路３３はディジタル入力デー
タの２ＳＢ、３５Ｂからなるデータ１１０１”とＩｔ　
１１　Ｐ＋とのディジタル加算を行い、その加算結果の
下位２ピツド’ｏｏ”を出力端子Ｑ１、Ｑ２から出力す
る。

ラッチ回路３８の入力端子Ｄ２〜Ｄ４はＩＮＶ３７の出
力が１１１９７になるので夫々ディジタル加算回路３３
の出力端子Ｑ１．Ｑ２、ディジタル入力データの３８Ｂ
と同一状態になり得るが全て“０”に、また、入力端子
Ｄ１もＡＮＤ５の出力によって“０″になる。

一方、ラッチ回路４１の入力端子Ｄ２、Ｄ３は夫々１’
ＮＶ３７１’−ＡＮＤ７の出力が夫々″１”ＯＮになる
ので、ディジタル入力データの３３Ｂ、４８Ｂの状態に
拘らずａｔ　１　ｐｒ、′Ｏ”になり、入力端子Ｄ１、
Ｄ４、Ｄ５は夫々ディジタル入力データのＭＳＢ、５Ｓ
Ｂ、ＬＳＢと同一状態、即ち、夫々“Ｏｙｌ　、　　（
１１Ｔｒ、′１”になる。

よって、ラッチクロツタＬＣＫが立ち上がってラッチ回
路３８．４１が夫々入力状態を取り込むと、第６図に示
されるように、ディジタルデータ変換回路３０の出力端
子Ｈ１〜Ｈ４から出力されるハイレベル出力データは”
　ｏ　ｏ　ｏ　ｏ”に、出力端子Ｌ１〜Ｌ５から出力さ
れるローレベル出力データは“０１０１１　”になる。

出力されたハイレベル出力データ、ローレベル出力デー
タは夫々ＤＡＣ３１，３２によってＤ／Ａ変換されるが
、上述同様にＤＡＣ３２の出力電流工。のみ０１０１１
″に対応して流れる。

そして、ＤＡＣ３２（７）出力電流工、はＩ／Ｖ変換回
路１９Ｂによって出力信号ｖ２にＩ／Ｖ変換され、アナ
ログ加算回路２０を介して、ディジタル入力データ“０
０１０１１”をＤ／Ａ変換したアナログ信号となり出力
端子２１から出力される。

このように、ディジタル入力データがローレベル出力デ
ータで表わすことができる最大データ範囲以内の所定デ
ータ範囲”　１１１０００”〜”ｏ。

１０１１”の時、実質的にＤＡＣ３２のみによってディ
ジタル入力データのＤ／Ａ変換が達成されるので、出力
端子２１から出力されるアナログ信号に含まれる出力誤
差はＤＡＣ３２の出力誤差によって決定される。

次に、上記所定データ範囲以外の’００１１００”〜“
０１１１１１”のディジタル入力データ、例えば、′０
１０１００”のディジタル入力データが入力された時の
動作を説明する。

ディジタルデータ変換回路３ｏは入力端子Ｄ１〜Ｄ６に
”０１０１００”が入力されると、ＡＮＤ３．５の出力
が夫々“１”　　１′０”になり、ニーＡＮＤ７の出力
が“Ｏ”になる。

よって、ディジタル加算回路３３はディジタル入力デー
タの２８Ｂ、３３Ｂからなるデータ゛′１０　ＰＩと“
１１”とのディジタル加算を行い、その加算結果の下位
２ピツドパ０１”を出力端子Ｑ１、Ｑ２から出力する。

ラッチ回路３８の入力端子Ｄ２〜Ｄ４はＩＮＶ３７の出
力が“１”になるので夫々ｉｔ　Ｏ＋＋、“１″１１１
”に、また、入力端子Ｄ１はＡＮＤ５の出力によって４
１０”になる。

一方、ラッチ回路４１の入力端子Ｄ２、Ｄ３は夫々１’
ＮＶ３７１’−ＡＮＤ７（７）出力が夫々ｕ　ｌ　ＩＩ
　、　　１１　Ｑ　＋＋になるのでディジタル入力デー
タの３８Ｂ、４８Ｂの状態に拘らず“１”、′Ｏ”にな
り、入力端子Ｄ１．Ｄ４、Ｄ５は夫々ディジタル入力デ
ータのＭＳＢ、５ＳＢ、ＬＳＢと同一状態、即ち、全て
ｒｔ　Ｏ＋＋になる。

よって、ラッチクロックＬＣＫが立ち上がってラッチ回
路３８．４１が夫々入力状態を取り込むと、第６図に示
されるように、ディジタルデータ変換回路３０の出力端
子Ｈ１〜Ｈ４から出力されるハイレベル出力データは“
００１１”に、出力端子Ｌ１〜Ｌ５から出力されるロー
レベル出力データは”０１０００”になる。

出力されたハイレベル出力データ、ローレベル出力デー
タは夫々ＤＡＣ３１，３２によって出力電流Ｉ、１’２
にＤ／Ａ変換され、更に１’／Ｖ変換［１１９Ａ、１９
　Ｂ　ニよッテ出力信号■１、ｖ２にＩ／Ｖ変換される
。

そして、出力信号Ｖ工、ｖ２はアナログ加算回路２０に
よって４＝１の加算比でアナログ加算されることにより
、ディジタル入力データ”０１０１００″をＤ／Ａ変換
したアナログ信号となり出力端子２１から出力される。

続いて、上記所定データ範囲以外の’１０００００″〜
“１１０１１１”のディジタル入力データ、例えば、”
　１０１１００　”のディジタル入力データが入力され
た時の動作を説明する。

ディジタルデータ変換回路３０は入力端子Ｄ１〜Ｄ６に
”０１０１００”が入力されると、ＡＮＤ３．５の出力
が夫々ｊｌ　ＯＩＴ、′１”になり、■−ＡＮＤ７の出
力が“０”になる。

よって、ディジタル加算回路３３はディジタル入力デー
タの２ＳＢ、３５Ｂからなるデータ“０１”と“０１″
とのディジタル加算を行い、その加算結果の下位２ピツ
ド’１０”を出力端子Ｑ１、Ｑ２から出力する。

ラッチ回路３８の入力端子Ｄ２〜Ｄ４はＩＮＶ３７の出
力が“１”になるので夫々“１”、′Ｏ”“１”に、ま
た、入力端子Ｄ１はＡＮＤ５の出力によって１”になる
。

一方、ラッチ回路４１の入力端子Ｄ２．Ｄ３は夫々１’
ＮＶ３７１’−ＡＮＤ７（７）出力が夫々１１１　＄１
、′Ｏ”になるのでディジタル入力データの３ＳＢ、４
５Ｂの状態に拘らず“１”、Ｏ′″になり、入力端子Ｄ
１、Ｄ４、Ｄ５は夫々ディジタル入力データのＭＳＢ、
５ＳＢ、ＬＳＢと同一状態、即ち、６１″、０”、＃　
Ｏ＃ｌになる。

よって、ラッチクロックＬＣＫが立ち上がってラッチ回
路３８．４１が夫々入力状態を取り込むと、第６図に示
されるように、ディジタルデータ変換回路３０の出力端
子Ｈ１〜Ｈ４から出力されるハイレベル出力データは“
１１０１　”に、出力端子Ｌ１〜Ｌ５から出力されるロ
ーレベル出力データは“１１０００”になる。

出力されたハイレベル出力データ、ローレベル出力デー
タは夫々ＤＡＣ３１，３２によって出力電流工□、工、
にＤ／Ａ変換され、更に、はＩ／Ｖ変換回路１９Ａ、１
９Ｂによって出力信号■２、■２にＩ／Ｖ変換される。

そして、出力信号Ｖ□、ｖ２はアナログ加算回路２０に
よって４：１の加算比でアナログ加算されることにより
、ディジタル入力データ“１０１１００”をＤ／Ａ変換
したアナログ信号となり出力端子２１から出力される。

このように、ディジタル入力データが上記所定データ範
囲以外の“００１１００”〜“０１１１１１”　＊たは
”１０００００”〜”１１０１１１”の時、ＤＡＣ３１
と３２によってディジタル入力データのＤ／Ａ変換が達
成されるので、アナログ信号に含まれる出力誤差はＤＡ
Ｃ３２の出力誤差にアナログ加算回路２０の加算比によ
って４倍されたＤＡＣ３１の出力誤差を加算した値にな
るが、分解能６ビットを達成することができる。

また、本実施例装置によれば、ディジタル入力データが
上記所定データ範囲以外の”００１１００”〜“０１１
１１１”の時、ハイレベル出力データとビット重みが重
なるローレベル出力データの上位３ビットを上記所定デ
ータ範囲におけるプラス最大値を示すローレベル出力デ
ータの上位３ピツトド同一状態”０１０”　ニ、”１０
００００”〜”　１１０１１１　”の時、ハイレベル出
力データとビット重みが重なるローレベル出力データの
上位３ビットを上記所定データ範囲におけるマイナス最
大値を示すローレベル出力データの上位３ビットと同一
状態”１１０”にしているので、ディジタル入力データ
が如何に変化しても、ＤＡＣ３２の出力電流工２はＤＡ
Ｃ３１の出力電流工、の変化方向と逆方向に大きく変化
することがなくなる。

特に、ハイレベル出力データとローレベル出力データの
重みが一致するビット数が多くなるように構成されてい
る場合、ＤＡＣ３２の出力電流工２はＤＡＣ３１の出力
電流１１の変化方向と逆方向に殆ど変化しなくなる。よ
って、ＤＡＣ３１，３２間の出力タイミングのズレやＩ
／Ｖ変換回路１９Ａ、１９Ｂ間の位相特性のズレ等があ
っても、アナログ加算回路２０の出力にグリッチを招く
ことがない。

／ （３）第３実施例 次に、本発明ディジタル／アナログ変換装置の第３実施
例を第９図〜第１２図を参照しながら説明する。なお、
第１実施例または第２実施例と同一構成には同一番号を
附しその詳細な説明を省略する。

第９図は本実施例装置の回路構成を示したもので、ディ
ジタルデータ変換回路５０は−３２から＋３１迄の１０
進値を２’Ｓコンブリメントコードで表わした６ビット
のディジタル入力データを入力端子Ｄ１〜Ｄ６に入力し
、第１０図に示されるコード表に基づいたデータ変換を
行い、２’Ｓコンブリメントコードで表わした４ビット
のハイレベル出力データ、４ビットのローレベル出力デ
ータ、１ビットの補助出力データを夫々出力端子Ｈ１〜
Ｈ４、出力端子Ｌ１〜Ｌ４、出力端子Ｓから出力する。

ディジタルデータ変換回路５０の出力端子Ｈ１〜Ｈ４、
出力端子Ｌ１〜Ｌ４は夫々、ハイレベル出力用ＤＡＣ１
８Ａ、ローレベル出力用ＤＡＣ１８Ｂがワンパーケージ
されたＤＡＣ１８の入力端子Ａ１〜Ａ４、入力端子Ｂ１
〜Ｂ４に接続され、ＤＡＣ１８Ａは入力端子Ａ１〜Ａ４
に入力されるハイレベル出力データを出力電流■、に、
ＤＡＣ１８Ｂは入力端子Ｂ１〜Ｂ４に入力されるローレ
ベル出力データを出力電流工、にＤ／Ａ変換し、夫々出
力端子Ｑ１．Ｑ２から出力する。そして、ＤＡＣ１８Ａ
、１８Ｂの出力電流工０、■２は夫々、Ｉ／Ｖ変換回路
１９Ａ、１９Ｂによって出力信号Ｖ□、ｖ２に同一ゲイ
ンでＩ／Ｖ変換される。

一方、ディジタルデータ変換回路５０の出力端子Ｓは抵
抗Ｒ７、Ｒ，の分圧回路により構成された補助出力回路
５１に接続され、補助出力回路５］は補助出力データが
１”の時、ハイレベル出力用ＤＡＣ１８Ａの＋１ＬＳＢ
相当の出力を補助すべく補助信号ｖ３を出力する。

そして１’／Ｖ変換回路１９Ａ、１９Ｂ（７）出力信号
Ｖ□、ｖ２、補助出力回路５１の補助信号■３は、ＯＰ
アンプＡい抵抗Ｒ，−Ｒ１３、可変抵抗ＶＲ２により構
成されたアナログ加算回路５２によって、４：１：４の
加算比でアナログ加算され、アナログ出力端子２１から
出力される。

上記実施例において、ディジタル入力データに対するハ
イレベル出力データ、ローレベル出力データ、補助出力
データの各ビットの重み関係は第１１図に示される如く
、ディジタル入力データのＭＳＢ〜４ＳＢの重みとハイ
レベル出力データのＭＳＢ−ＬＳＢの重みが、ディジタ
ル入力データの３３Ｂ−ＬＳＢの重みとローレベル出力
データのＭＳＢ−ＬＳＨの重みが、また、ディジタル入
力データの４３Ｂと補助出力データの重みが夫々一致す
る。更に、ハイレベル出力データの３８Ｂの重みとロー
レベル出力データのＭＳＢの重みが、ハイレベル出力デ
ータの４８Ｂの重みとローレベル出力データの２３Ｂの
重みと補助出力データの重みが夫々一致する。

以下、この重み関係を示した第１１図を参照しながら第
１０図コード表を説明すると、ディジタル入力データが
ローレベル出力データで表わすことができる最大データ
範囲”　１１１０００”〜“０００１１１”　（示した
１０進値が一８以上＋７以下）の時、ローレベル出力デ
ータをディジタル入力データが示した１０進値を示す１
０ｏｏ”〜“０１１１　”に、ハイレベル出力データ、
補助出力データを夫々常に”　ｏ　ｏ　ｏ　ｏ　”、′
Ｏ″にする。

また、ディジタル入力データがローレベル出力データで
表わすことができない“００１０００”〜″０１１１１
１”　（示した１０進値が＋８以上＋３１以下）の時、
ローレベル出力データの下位２ビットをディジタル入力
データの下位２ビットと同一状態にすると共に、上位２
ビットをプラス最大値を示すローレベル出力データ“０
１１１　”の上位２ビットと同一状態“０１″にする。

そして、補助出力データをａｔ　Ｉ　Ｈにし、ハイレベ
ル出力データをディジタル入力データの上位４ビットの
データが示す１０進値からローレベル出力データの上位
２ビットのデータが示す１０進値と補助出力データが示
す１０進値＋１とを減算した値を示すデータにする。

例えば、ディジタル入力データが“００１０００”の時
、ローレベル出力データ、補助出力データは夫々“０１
００”、６１″になり、ハイレベル出力データはディジ
タル入力データの上位４ビットのデータ″Ｏ○１０”が
示す１０進値＋２からローレベル出力データの上位２ビ
ットのデータ”ｏｉ”が示す１０進値＋１と補助出力デ
ータが示す１０進値＋１とを減算した値十〇を示す“０
０ｏｏ”となる。

また、ディジタル入力データがローレベル出力データで
表わすことができない“１０００００”〜“１１０１１
１”　（示した１０進値が一３２以上−９以下）の時、
ローレベル出力データの下位２ビットをディジタル入力
データの下位２ビットと同一状態にすると共に、上位２
ビットをマイナス最大値を示すローレベル出力データ゛
’１０００’″の上位２ビットと同一状態１１１０　Ｐ
Ｉにする。

そして、補助出力データを常に０′″にし、ハイレベル
出力データをディジタル入力データの上位４ビットのデ
ータが示す１０進値からローレベル出力データの上位２
ビットのデータが示す１゜追値を減算した値を示すデー
タにする。

例えば、ディジタル入力データが”１１０１１１″の時
、ローレベル出力データ、補助出力データは夫々“１０
１１”、′１０　＄１となり、ハイレベル出力データは
ディジタル入力データの上位４ビットのデータ“１１０
１　”が示す１０進値−３からローレベル出力データの
上位３ビット１７１０　Ｉ＋のデータが示す１０進値−
２を減算した値−１を示す”１１１１”となる。

このように、ディジタル入力データが”００１０００”
〜“０１１１１１”の時に補助出力データを“１″にす
ることにより、ハイレベル出力データのＬＳＢがディジ
タル入力データの４５Ｂと同一状態になり、第２実施例
のようにローレベル出力データのビット数の上昇を招く
ことなくディジタル加算回路３３（第１２図）の演算ビ
ット数を２ビットに低減させることができる。

次に、上述したディジタルデータ変換回路５０の詳細な
回路例を第１２図を参照しながら説明す先ず、ディジタ
ル入力データが’１１１０００”〜“０００１１１”、
”００１０００”−”０１１１１１”、”　１００００
０　”　〜“１１０１１１”の何れの範囲にあるかを検
出すべく、第１実施例のデータ変換回路１同様に論理回
路２〜７が接続されている。

また、ディジタルデータ変換回路５０の入力端子Ｄ２、
Ｄ３は夫々ディジタル加算回路３３の入力端子Ａ１、Ａ
２に接続され、ＡＮＤ３の出力が入力端子Ｂ１に接続さ
れる。なお、ディジタル加算回路３３の入力端子Ｂ２は
常に“１″にされる。

ディジタル加算回路３３の出力端子Ｑ１．Ｑ２、また、
ディジタルデータ変換回路５０の入力端子Ｄ４は夫々Ａ
ＮＤ５１〜５３の一方の入力に接続され１’−ＡＮＤ７
の出力がＩＮＶ５４を介してＡＮＤ５１〜５３の各他方
の入力に接続される。

そして、ＡＮＤ５１〜５３の出力は夫々ラッチ回路５５
の入力端子Ｄ２〜Ｄ４に接続され、ＡＮＤ５の出力がラ
ッチ回路５５の入力端子Ｄ１に接続される。

以上の回路構成により、ラッチ回路５５の入力端子Ｄ１
〜Ｄ４は後述するごとくハイレベル出力データを示す。

また、ディジタルデータ変換回路５０の入力端子Ｄ４は
ＡＮＤ５６の一方の入力に接続され、ＡＮＤ５の出力が
ＩＮＶ５７を介してＡＮＤ５６の他方に接続される。Ａ
ＮＤ５６の出力は○Ｒ５８の一方の入力に、ＡＮＤ３の
出力が○Ｒ５８の他方の入力に接続される。そして、０
Ｒ５８の出力はラッチ回路５９の入力端子Ｄ２に接続さ
れ、ディジタルデータ変換回路１の入力端子Ｄ１、Ｄ５
、Ｄ６が夫々ラッチ回路５９の入力端子Ｄ１、Ｄ３、Ｄ
４に接続される。

以上の回路構成により、ラッチ回路５９の入力端子Ｄ１
〜Ｄ４は後述するごとくローレベル出力データを示す。

更に、ＡＮＤ３の出力はラッチ回路６０の入力端子りに
接続され、入力端子りは後述するごとく補助出力データ
を示す。

ラッチ回路５５．５９．６０は各論理回路によって発生
したハイレベル出力データ、ローレベル出力データの各
ビット間に発生した時間ズレ、更には補助出力データを
含むデータ間の時間ズレを吸収すべく、ディジタル入力
データの出力クロックに同期したラッチクロックＬＣＫ
の立上り基づき、ディジタル入力データの入力タイミン
グから若干の遅れを伴って、夫々入力端子Ｄ１〜Ｄ４、
入力端子Ｄ１〜Ｄ４、入力端子りの状態を取込むと共に
出力端子Ｑ１〜Ｑ４、出力端子Ｑ１〜Ｑ４、出力端子Ｑ
から出力する。

そして、ラッチ回路５５の出力端子Ｑ１〜Ｑ４が夫々デ
ィジタルデータ変換回路５０の出力端子Ｈ１〜Ｈ４に、
ラッチ回路５９の出力端子Ｑ１〜Ｑ４が夫々出力端子Ｌ
１〜Ｌ４に、また、ラッチ回路６０の出力端子Ｑが出力
端子Ｓに接続され、ディジタルデータ変換回路５０が構
成されている。

次に、上述した本実施例装置の動作を説明する。

先ず、ローレベル出力データで表わすことができる“１
１１０００”〜”　ＯＯＯ１１１”のディジタル入力デ
ータ、例えば、”０００１０１”のディジタル入力デー
タが入力されたときの動作を説明する。

ディジタルデータ変換回路５０は入力端子Ｄ１〜Ｄ６に
“０００１０１”が入力されると、ＡＮＤ３．５の出力
が共に“ＯＰ＋になり１’　−ＡＮＤ７の出力が（１１
＄１になる（第１２図）。

よって、ディジタル加算回路３３はディジタル入力デー
タの２ＳＢ、３８Ｂからなるデータ″００″と０１”と
のディジタル加算を行い、その加算結果の下位２ビット
１１０１　ＩＩを出力端子Ｑ１、Ｑ２から出力する。

しかしながら、ラッチ回路５５の入力端子Ｄ２〜Ｄ４は
ＩＮＶ５４の出力が“Ｏ”になるので全て０”に、また
、入力端子Ｄ１もＡ　Ｎ　Ｄ　５の出力によって“Ｏ”
になる。

一方、ラッチ回路５９の入力端子Ｄ２はＩＮＶ５７、Ａ
ＮＤ３（７）出力が夫７．　ｔＬ　Ｉ　Ｐ＋、１１　Ｑ
　ＩＩ　ニなるのでディジタル入力デ〜りの４ＳＢと同
一状態の“１”になり、入力端子Ｄ１、Ｄ３、Ｄ４も夫
々ディジタル入力データのＭＳＢ、５ＳＢ、ＬＳＢと同
一状態、即ち、夫々（１０′１．ＭＱＩＩ、Ｊ／　Ｉ　
ＩＩになる。

また、ラッチ回路６０の入力端子りはＡＮＤ　３の出力
によって“Ｏ”になる。

よって、ラッチクロックＬＣＫが立ち上がってラッチ回
路５５．５９．６０が夫々入力状態を取り込むと、第１
０図に示されるように、ディジタルデータ変換回路５０
の出力端子Ｈ１〜Ｈ４から出力されるハイレベル出力デ
ータは”　ｏ　ｏ　ｏ　ｏ　”に、出力端子Ｌ１〜Ｌ４
から出力されるローレベル出力データは“０１０１　”
に、出力端子Ｓから出力される補助出力データはｈ　Ｏ
Ｐ＋になる。

出力されたハイレベル出力データ、ローレベル出力デー
タは夫々ＤＡＣ１８Ａ、１８ＢによってＤ／Ａ変換され
るが、ハイレベル出力データが”　ｏ　ｏ　ｏ　ｏ　”
な（７）ｔ−ＤＡＣＩ８Ａ（７）出力ｔＡＩ、は流れる
ことなく、ＤＡＣ１８Ｂの出力電流１２のみ”０１０１
’″に対応して流れ、この出力電流工２はＩ／Ｖ変換回
路１９Ｂによって出力信号■２にＩ／Ｖ変換される（第
９図）。

一方、補助出力回路５１は補助出力データが“Ｏ”なの
で、その補助信号ｖ３もグランドレベルとなる。よって
１’／Ｖ変換回路１９Ｂの出力信号■２のみがアナログ
加算回路２０を介してディジタル入力データ“ＯＯＯ１
０１”をＤ／Ａ変換したアナログ信号となり出力端子２
１から出力される。

このように、ディジタル入力データがローレベル出力デ
ータで表わすことができる”１１１０００”〜“０００
１１１”の時、実質的にＤＡＣ１８Ｂのみによってディ
ジタル入力データのＤ／Ａ変換が達成されるので、アナ
ログ信号に含まれる出力誤差はＤＡＣ１８Ｂの出力誤差
のみによって決定される。

次に、ローレベル出力データで表わすことができない“
００１０００”〜“０１１１１１”（７＋デイジタル入
力データ、例えば、”０１０１００”のディジタル入力
データが入力された時の動作を説明する。

ディジタルデータ変換回路５０は入力端子Ｄ１〜Ｄ６に
”０１０１００”が入力されると、ＡＮｐ３．５の出力
が夫々ｄｉ　１　ｔＴ１’Ｉ　ＯＦ＋になり、■−ＡＮ
Ｄ７の出力が“０”になる。

よって、ディジタル加算回路３３はディジタル入力デー
タの２ＳＢ、３８Ｂからなるデータ“１０１７と４１１
１１＋とのディジタル加算を行い、その加算結果の下位
２ピツド’０１”を出力端子Ｑ１、Ｑ２から出力する。

ラッチ回路５５の入力端子Ｄ２〜Ｄ４はＩＮＶ５７の出
力がｉｔ　１　ｕになるので夫々“ＯＩＩ、６１″“１
”に、また、入力端子Ｄ１はＡＮＤ５の出力によって“
０”になる。

一方、ラッチ回路５９の入力端子Ｄ２はＡＮＤ３の出力
がｉｔ　１　ｕになるのでディジタル入力データの４５
Ｂの状態に拘らず１１１　ＩＩになり、入力端子Ｄ１、
Ｄ４、Ｄ５は夫々ディジタル入力データのＭＳＢ、５Ｓ
Ｂ、ＬＳＢと同一状態、即ち、全て“０”になる。

また、ラッチ回路６０の入力端子りはＡＮＤ３の出力に
よって１”になる。

よって、ランチクロックＬＣＫが立ち上がってラッチ回
路５５．５９．６０が夫々入力状態を取り込むと、第１
０図に示されるように、ディジタルデータ変換回路５０
の出力端子Ｈ１〜Ｈ４から出力されるハイレベル出力デ
ータは“００１１　”に、出力端子Ｌ１〜Ｌ４から出力
されるローレベル出力データは“０１００”に、出力端
子Ｓから出力される補助出力データはＩＩ　Ｉ　ｎにな
る。

出力されたハイレベル出力データ、ローレベル出力デー
タは夫々ＤＡＣ１８Ａ、１８Ｂによって出力電流工１、
工２にＤ／Ａ変換され、更に１’／Ｖ変換回路１９Ａ、
１９Ｂによって出力信号■□、ｖ２にＩ／Ｖ変換される
。

一方、補助出力回路５１は補助出力データが“１″にな
るので補助信号■３を出力する。

そして、出力信号■□、ｖ２、補助信号■３はアナログ
加算回路２０によって４：ｌ：４の加算比でアナログ加
算されることにより、ディジタル入力データ”０１０１
００”　ヲＤ／Ａ変換シｆニアｆログ信号となり出力端
子２１から出力される。

このようにディジタル入力データがローレベル出力デー
タで表わすことができない”００１１００”〜”０１１
１１１”の時、ＤＡＣ１８Ａｙ１８Ｂと補助出力回路５
１によってディジタル入力データのＤ／Ａ変換が達成さ
れるので、アナログ信号に含まれる出力誤差はＤＡＣ１
８Ａの出力誤差にアナログ加算回路５２によって４倍さ
れたＤＡＣ１８Ｂと補助出力回路５１の出力誤差を加算
した値になるが、分解能６ビットを達成することができ
る。

但し、ディジタル入力データが’００１０００″〜“Ｏ
Ｏ１０１１”の時には、第１０図に示されるようにハイ
レベル出力データが未だ”　ｏ　ｏ　ｏ　ｏ　”になの
で、アナログ信号に含まれる出力誤差はＤＡＣ１８Ａの
出力誤差にアナログ加算回路５２によって４倍された補
助出力回路５１の出力誤差を加算した値になる。

次に、ディジタル入力データがローレベル出力データで
表わすことができない“１０００００”〜“１１０１１
１”のディジタル入力データ、例えば、”１０１１００
　＋＋のディジタル入力データが入力された時の動作を
説明する。

ディジタルデータ変換回路５０は入力端子Ｄ１〜Ｄ６に
”　０１０１００　”が入力されると、ＡＮＤ３．５の
出力が夫々“０”、′１”になり、■−ＡＮＤ７の出力
が１１０　ＰＩになる。

よって、ディジタル加算回路３３はディジタル入力デー
タの２ＳＢ、３５Ｂからなるデータ００１”と“０１”
とのディジタル加算を行い、その加算結果の下位２ビッ
ト“１０″を出力端子Ｑ１、Ｑ２から出力する。

ラッチ回路５５の入力端子Ｄ２〜Ｄ４はＩＮＶ５７の出
力が“１″になるので夫々“１”１’Ｉ　ＯＩＩ“１”
に、また、入力端子Ｄ１はＡＮＤ５の出力によって“１
”になる。

一方、ラッチ回路５９の入力端子Ｄ２はＩＮＶ３７、Ａ
ＮＤ３の出力が共に“０”になるのでディジタル入力デ
ータの４５Ｈの状態に拘らず１７０　ＩＴになり、入力
端子Ｄ１、Ｄ４、Ｄ５は夫々ディジタル入力データのＭ
ＳＢ、５ＳＢ、ＬＳＢと同一状態、即ち、６１″、′０
”、“０″になる。

また、ラッチ回路６０の入力端子りはＡＮＤ　３の出力
によってＩｌｏ”になる。

よって、ラッチクロックＬＣＫが立ち上がってラッチ回
路５５．５９．６ｏが夫々入力状態を取り込むと、第１
０図に示されるように、ディジタルデータ変換回路５０
の出力端子Ｈ１〜Ｈ４から出力されるハイレベル出力デ
ータは“１１０１”に、出力端子Ｌ１〜Ｌ４から出力さ
れるローレベル出力データは“１０００”に、出力端子
Ｓから出力される補助出力データは“Ｏｕになる。

出力されたハイレベル出力データ、ローレベル出力デー
タは夫々ＤＡＣ１８Ａ、１８Ｂによって出力電流工□、
工２にＤ／Ａ変換され、更に、■／Ｖ変換回路１９Ａ、
１９Ｂによって出力信号■１、■２にＩ／Ｖ変換される
。

一方、補助出力回路５１は補助出力データが“０″にな
るので、その補助信号ｖ３もグランドレベルとなる。よ
って、出力信号ｖ１、ｖ２のみがアナログ加算回路２０
によって４＝１の加算比でアナログ加算されることによ
り、ディジタル入力データ”　１０１１００”をＤ／Ａ
変換シタアナログ信号となり出力端子２１から出力され
る。

このようにディジタル入力データがローレベル出力デー
タで表わすことができない”　１０００００”　〜”１
１０１１１”の時、ＤＡＣ１８Ａと１８Ｂによってディ
ジタル入力データのＤ／Ａ変換が達成されるので、アナ
ログ信号に含まれる出力誤差はＤＡＣ１８Ａの出力誤差
にアナログ加算回路５２によって４倍されたＤＡＣ１８
Ｂの出力誤差を加算した値になるが、分解能６ビットを
達成することができる。

なお、ハイレベル出力データとローレベル出力データの
重みが一致するビット数が多くなるように本実施例装置
が構成されている場合、補助出力回路５１の補助信号■
３はそのレベルが非常に低くなるので、その出力誤差も
無視することができる。よって、この場合にはディジタ
ル入力データがローレベル出力データで表わすことがで
きない時、アナログ信号に含まれる出力誤差はＤＡＣ１
８Ａの出力誤差にアナログ加算回路５２の加算比に基づ
き倍増したＤＡＣ１８Ｂの出力誤差を加算した値になる
。

また、本実施例装置によれば、ディジタル入力データが
ローレベル出力データで表わすことができない“０ｏ１
０００″〜“０１ｌｌｌｌ”の時。

ハイレベル出力データとビット重みが重なるローレベル
出力データの上位２ビットをプラス最大値を示すときの
ローレベル出力データの上位２ビットと同一状態”０１
”　に、１０ｏｏｏｏ”〜″１１０１１１　”の時、ロ
ーレベル出力データの上位２ビットをマイナス最大値を
示すときのローレベル出力データの上位２ビットと同一
状態１１１０”にするので、ディジタル入力データが如
何に変化しても、ＤＡＣ１８Ｂの出力電流工、はＤＡＣ
１８Ａの出力電流工、と逆方向に大きく変化することが
なくなる。特に、ハイレベル出力データとローレベル出
力データの重みが一致するビット数が多くなるように構
成されている場合、ＤＡＣ１８Ｂの出力電流■２はＤＡ
Ｃ１８Ａの出力電流■１が変化した方向と逆方向に殆ど
変化しなくなる。よって、ＤＡＣ１８Ａ、１８Ｂ間の出
力タイミングのズレやＩ／Ｖ変換回路１９Ａ、１９Ｂ間
の位相特性のズレ等があっても、アナログ加算回路２０
の出力にグリッチを招くことがない。

（４）第４実施例 次に、本発明ディジタル／アナログ変換装置の第４実施
例を第１３図〜第１６図を参照しながら説明する。なお
、この第４実施例は第３実施例を基にＣＤプレーヤへの
適用例を示したものである。

第１３図は本実施例装置の回路構成を、第１４図（ａ）
、（ｂ）は第１３図における各種信号のタイミングチャ
ートを示したもので、ディジタルフィルタ７０は基準ク
ロック３８４Ｆｓを入力端子ＸＴに入力し、信号処理回
路（図示しない）からのＣＤ再生データを演算処理し、
−５２４２８８から＋５２４２８７迄の１０進値を２’
Ｓコンブリメントコードで表わした２０ビットのディジ
タル入力データ、ピットクロックＢＣＫＩ、ワードクロ
ックＷＣＫを夫々出力端子Ｄｏ、ＢＣＫ○、ＷＣＫ○か
ら出力する。

一方、ディジタルデータ変換回路７１は基準クロック３
８４Ｆｓを入力端子ＦＳ３８４に、また。

ディジタルフィルタ７０から出力されたディジタル入力
データ、ピットクロックＢＣＫＩ、ワードクロックＷＣ
Ｋを夫々入力端子ＤＩ、ＢＣＫＩ、ＷＣＫＩに入力し、
第１５図に示されるコード表に基づいたデータ変換を行
い、２’Ｓコンブリメントコードで表わした１６ビット
のハイレベル出力データ、１６ビットのローレベル出力
データ、１ビットの補助出力データを夫々出力端子Ｈ○
、ＬＯ、Ｓ○からシリアル出力し、また、ピットクロッ
クＢＣＫ２、ラッチイネーブルＬＥを夫々出力端子ＢＣ
Ｏ，ＬＥＯから出力する。

なお、本実施例においてディジタルデータ変換回路７１
の詳細な回路構成は省略するが、基本的な回路原理は第
３実施例と同一であり、各入出力データをシリアル入出
力すべく、更にシリアル／ハラルレル変換回路、パラレ
ル／シリアル変換回路を備える。

ディジタルデータ変換回路７１の出力端子Ｈ○、ＬＯ，
ＢＣＯ，ＬＥ○は夫々分解能１８ビットのハイレベル出
力用ＤＡＣ７２Ａ、ローレベル出力用ＤＡＣ７２Ｂがワ
ンパッケージされたＤＡＣ７２の入力端子Ｄ１、Ｄ２、
ＧＫ、ＬＥに接続され、ＤＡＣ７２Ａは入力端子Ｄ１に
シリアル入力される１６ビットのハイレベル出力データ
を入力端子ＣＫに入力されるピットクロックＢＣＫ２の
立上りに基づき上位１６ビットに取り込み、入力端子Ｌ
Ｅに入力されるラッチイネーブルＬＥの立下りに基づき
出力電流Ｉ２にＤ／Ａ変換し、また、ＤＡＣ７２Ｂは入
力端子Ｄ２にシリアル入力される１６ビットのローレベ
ル出力データを同じくピットクロックＢＣＫ２の立上り
に基づき上位１６ビットに取り込み、ラッチイネーブル
ＬＥの立下りに基づき出力電流工、にＤ／Ａ変換し、夫
々出力端子Ｑ１、Ｑ２から出力する。

なお、ＤＡＣ７２Ａ、７２Ｂは２’Ｓコンブリメントコ
ードの入力データをＤ／Ａ変換すべく構成されており、
その出力電流工１、工、は入力データがプラス側の時に
ＤＡＣ内部に引き込む方向に、マイナス側の時にＤＡＣ
外部に出力する方向に流れる。

そして、ＤＡＣ７２Ａ、７２Ｂの出力電流■１、Ｉ２は
夫々、ＯＰアンプＡ５、抵抗Ｒ１，がら構成されたＩ／
Ｖ変換回路７３Ａ、ＯＰ７ンプＡ６、抵抗Ｒ１５から構
成されたＩ／Ｖ変換回路７３Ｂによって出力信号Ｖ□、
ｖ２に同一ゲインでＩ／Ｖ変換される。

一方、ディジタルデータ変換回路７１の出力端子Ｓ○は
抵抗Ｒ１いＲ１□の分圧回路により構成された補助出力
回路７４に接続され、補助出力回路７４は補助出力デー
タは“１″の時、ＤＡＣ７２Ａから出力される＋１ＬＳ
Ｂ相当の出力信号を補助すべく、補助信号ｖ３を出力す
る。

そして１’／Ｖ変換回路７３Ａ、７３Ｂ（７）出力出力
信号Ｖ□、ｖ２、補助出力回路７４の補助信号ｖ３は、
ＯＰアンプＡ７、抵抗Ｒ１８〜Ｒ２□、可変抵抗ＶＲ３
により構成されたアナログ加算回路７５によって１６：
１：１６の比で加算され、３次ＬＰＦ７６によってＤ／
Ａ変換に伴う折り返し成分が除去され、更に、カップリ
ングコンデンサ７７によってＯＰアン等で発生した不要
なりＣ成分が除去されてアナログ出力端子７８から出力
される。

なお、アナログ加算回路７５における可変抵抗ＶＲ，は
上記実施例同様に加算比を調整すべく設けられているが
、本実施例の如く、高分解能（２０ビット）を達成して
いると僅かな加算比の誤差によりアナログ出力端子７８
から出力されるアナログ信号に歪が発生するので、高精
度（本実施例においては略０．０３％の精度）に調整す
る。

上記実施例において、ディジタル入力データに対するハ
イレベル出力データ、ローレベル出力データ、補助出力
データの各ビットの重み関係は第１６図に示される如く
、ディジタル入力データのＭＳＢ〜１６８Ｂの重みとハ
イレベル出力データのＭＳＢ−ＬＳＨの重みが、ディジ
タル入力データの５８Ｂ−ＬＳＢの重みとローレベル出
力データのＭＳＢ−ＬＳＢの重みが、また、ディジタル
入力データの１６８Ｂの重みと補助出力データの重みが
一致する。更に、ハイレベル出力データの５８Ｂ−ＬＳ
Ｂの重みとローレベル出力データのＭＳＢ〜１２８Ｂの
重みが、また、ハイレベル出力データのＬＳＢの重みと
ローレベル出力データの１２８Ｈの重みと補助出力デー
タの重みが一致する。

以下、この重み関係を示した第１６図を参照しながら第
１５図コード表を説明すると、ディジタル入力データが
ローレベル出力データで表わすことができる最大データ
範囲“１１１１１０００００００００００００００″〜
“０００００１１１１１１１１１１１１１１１”　（示
した１０進値が一３２７６８以上＋３２７６７以下）の
時、ローレベル出力データをディジタル入力データが示
した１０進値を示す“１００００００００００００００
０”〜”０１１１１１１１１１１１１１１１”に、ハイ
レベル出力データ、補助出力データを夫々“ｏｏｏｏｏ
ｏｏｏｏｏｏｏｏｏｏｏ”ｇｉＱ”にする。

次に、ディジタル入力データがローレベル出力データで
表わすことができない“００００１０００００００００
ｏｏｏｏｏｏ”〜“０１１１１１１１１１１１１１１１
１１１１”　（示した１０進値が＋３２７６８以上＋５
２４２８７以下）の時、ローレベル出力データの下位４
ビットをディジタル入力データの下位４ビットと同一状
態にすると共に、上位１２ビットをプラス最大値を示す
ローレベル出力データ“０１１１１１１１１１１１１１
１１”の上位１２ビットと同一状態“０１１１１１１１
１１１１”にする。

そして、補助出力データを１”にし、ハイレベル出力デ
ータをディジタル入力データの上位１６ビットのデータ
が示す１０進値からローレベル出力データの上位１２ビ
ットのデータが示す１０進値と補助出力データが示す１
０進値とを減算した値を示すデータにする。

例えば、ディジタル入力データが“０１１１１１１１１
１１１１１１０１１０１”　（示した１０進値が＋５２
４２６９）の時、ローレベル出力データ、補助出力デー
タは夫々“０１１１１１１１１１１０１１０１”、１１
″になり、ハイレベル出力データはディジタル入力デー
タの上位１６ビットのデータ“０１１１１１１１１１１
１１１１０”が示す１０進値＋３２７６６からローレベ
ル出力データの上位１２ビットのデータ″’０１１１１
１１１１１１１１１１１”が示す１０進値＋２０４７と
補助出力データ１１１１１が示す１０進値＋１とを減算
した値＋３０７１８を示す“０１１１０１１１１１１１
１１１．０”となる。

また、ディジタル入力データがローレベル出力データで
表わすことができない”　１００００００００００００
０ｏｏｏｏｏｏ”〜“１１１１０１１１１１１１１１１
１１１１１”　（示した１０進値が一５２４２８８以上
−３２４６９以下）の時、ローレベル出力データの下位
４ビットをディジタル入力データの下位４ビットと同一
状態にすると共に、上位１２ビットをマイナス最大値を
示すローレベル出力データ”　１００００００００００
０００００’の上位１２ピツ１〜と同一状態“１０００
００００００００”にする。

そして、補助出力データを１１０”にし、ハイレベル出
力データをディジタル入力データの上位１６ビットのデ
ータが示す１０進値からローレベル出力データの上位１
２ビットのデータが示す１０進値を減算した値を示すデ
ータにする。

例えば、ディジタル入力データが“１００００００００
００００００１００１１”（示シた１０進値が−５２４
２７０）の時、ローレベル出力データ、補助出力データ
は夫々”１０００００００００００００１１”、ａｔ　
ＯＰ＋になり、ハイレベル出力データはディジタル入力
データの上位１６ビットノデータ“１００００００００
００００００１　”が示す１０進値−３２７６７からロ
ーレベル出力データの上位１２ビットのデータ“１００
０００００００００００００”が示す１０進値−２０４
８を減算した値−３０７１９を示す“１０００１０００
０００００００１　”となる。

次に、上述した本実施例装置の動作を説明するが、ディ
ジタル入力データに対するＤ／Ａ変換動作は第３実施例
と分解能が異なるだけで基本的に同一のために、ここで
はシリアル伝送に関連するタイミング動作のみを第１４
図（ａ）、（ｂ）を参照しながら説明する。

ディジタルフィルタ７０は基準クロック３８４Ｆｓに基
づき、時刻Ｔ。から１２Ｔに渡ってワードクロックＷＣ
ＫをＪＩＬ”状態にする。そして、時刻Ｔ１から２０ビ
ットのディジタル入力データＤｎをＭＳＢから順次２Ｔ
周期でシリアル出力し、時刻Ｔ２ＮＴ周期のビットクロ
ックＢＣＫＩを２０周期に渡って出力する。なお１’は
基準クロック３８４Ｆｓの１周期、Ｆｓはサンプリング
周波数（４４，１ｋＨｚ）である。

ディジタルデータ変換回路７１は基準クロック３８４Ｆ
ｓ、ワードクロックＷＣＫ、ビットクロックＢＣＫＩに
基づきディジタル入力データＤｎを順次取り込み、第１
５図に示されるコード表に基づいたデータ変換を行い１
時刻Ｔ３からディジタル入力データＤｎに対応した１６
ビットのハイレベル出力データＡｎ、ローレベル出力デ
ータＢｎをＭＳＢから順次２Ｔ周期でシリアル出力し、
また、時刻Ｔ４から２Ｔ周期のビットクロックＢＣＫ２
を１８周期に渡って出力する。なお、ＤＡＣ７２Ａ、７
２Ｂの分解能が１８ビットのため、ビットクロックＢＣ
Ｋ２が１８周期に渡って出力されている。

一方、ＤＡＣ７２Ａ、７２Ｂは夫々シリアル出力された
１６ビットのハイレベル出力データ、ローレベル出力デ
ータをビットクロックＢＣＫ２の立上りに基づき順次Ｍ
ＳＢから取り込む。よって、取り込みが終了するとハイ
レベル出力データ、ローレベル出力データは夫々ＤＡＣ
７２Ａ、７２Ｂの各入力データの上位１６ビットに位置
し、各下位２ビットは常にパ０”になる。

また、ディジタルデータ変換回路７１は時刻Ｔ５になる
とラッチイネーブルＬＥを１／２Ｔの間１１　Ｈ１１状
態にする。

ＤＡＣ７２Ａ、７２Ｂは時刻Ｔ６のラッチイネーブルＬ
Ｅが立ち下がりに基づき、夫々ハイレベル出力データＡ
ｎ、ローレベル出力データＢｎを出力電流工□、■２に
Ｄ／Ａ変換し１’／Ｖ変換回路７３Ａ、７３Ｂはこの出
力電流工□、工２を出力信号■１、ｖ２にＩ／Ｖ変換す
る。

これと同時に、ディジタルデータ変換回路７１はディジ
タル入力データＤｎに対応した補助出力データＣｎを出
力し、補助出力回路１０３は補助出力データＣｎの゛１
″状態に基づき補助信号Ｖ３を出力する。

出力された出力信号Ｖ□、■２、補助信号■３はアナロ
グ加算回路７５によって１６：１：１６の加算比でアナ
ログ加算されることにより、ディジタル入力データＤｎ
をＤ／Ａ変換したアナログ信号になり、３次ＬＰＦによ
ってＤ／Ａ変換に伴う折り返し成分が除去され、更に、
カップリングコンデンサ７７によって不要なりＣ成分が
除去され出力端子７８から出力される。以後、上述の動
作が繰り返し行われる。

上記実施例によれば、ディジタル入力データがローレベ
ル出力データで表わすことができる１１１１１００００
０００００００００００”〜”０００００１１１１１１
１１１１１１１１１”の時には、実質的にＤＡＣ７２Ｂ
のみによってディジタル入力データのＤ／Ａ変換が達成
されるので、アナログ信号に含まれる出力誤差はＤＡＣ
７２Ｂの出力誤差のみによって決定される。

マタ、ディジタル入力データがローレベル出力データで
表わすことができなイ”００００１０００００００００
ｏｏｏｏｏｏ”〜”　０１１１１１１１１１１１１１１
１１１１１　”の時、ＤＡＣ７２Ａ、７３Ａ、補助出力
回路７４の加算出力によってディジタル入力データのＤ
／Ａ変換が達成されるので、アナログ信号に含まれる出
力誤差はＤＡＣ７２Ｂの出力誤差にアナログ加算回路７
５によって１６倍されたＤＡＣ７２Ａと補助出力回路７
４の出力誤差を加算した値になるが、分解能２０ビット
を達成することができる。

また、ディジタル入力データがローレベル出力データで
表わすことができない”　１００００００００００００
０ｏｏｏｏｏｏ”〜“’１１１．１０１１１１１１１１
１１１１１１１”の時、ＤＡＣ７２Ａと７２Ｂの加算出
力によってＤ／Ａ変換が達成されるので、アナログ信号
に含まれる出力誤差はＤＡＣ７２Ｂの出力誤差にアナロ
グ加算回路７５によって１６倍されたＤＡＣ７２Ａの出
力誤差を加算した値になるが、分解能２０ビットを達成
することができる。

なお、ディジタル入力データが”００００１０００００
００ｏｏｏｏｏｏｏｏ”〜”００００１０００００００
００００１１１１”の時には、第１５図に示されるよう
にハイレベル出力データが“ｏｏｏｏｏｏｏｏｏｏｏｏ
ｏｏｏｏ”なので、アナログ信号に含まれる出力誤差は
ＤＡＣ７２Ｂの出力誤差にアナログ加算回路７５によっ
て１６倍された補助出力口＄７４の出力誤差を加算した
値になる。また、本実施例のように補助信号■３のレベ
ルが非常に低い場合には、補助出力回路７４の出力誤差
を無視することができる。

また、本実施例装置において、ディジタル入力データが
ローレベル出力データで表わすことができない“ｏｏｏ
ｏｉｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏ”〜”０１１１１
１１１１１１１１１１１１１１１”の時、ハイレベル出
力データとビット重みが重なるローレベル出力データの
上位１２ビットをプラス最大値を示すときのローレベル
出力データの上位１２ビットと同一状態”０１１１０１
１１１１１”に、”　１００００００００００００００
０００００”〜“１１１１０１１１１１１１１１１１１
１１１”の時、ローレベル出力データの上位１２ビット
をマイナス最大値を示すときのローレベル出力データの
上位１２ビットと同一状態”　１００００００００００
０”にしているので、ディジタル入力データが如何に変
化しても、ＤＡＣ７２Ｂの出力電流Ｊ２はＤＡＣ７２Ａ
の出力電流Ｊ２が変化した方向と逆方向には殆ど変化す
ることがなく、例え、ＤＡＣ７２Ａ、７２Ｂ間の出力タ
イミングのズレやＩ／Ｖ変換回路７３Ａ、７３Ｂの位相
特性のズレがあっても、アナログ信号にグリッチが発生
することがない。

（５）第５実施例 次に、本発明ディジタル／アナログ変換装置の第５実施
例を第１７図を参照しながら説明する。

本実施例装置は上述した第４実施例（第１３図）の回路
変更例を示したものであり、その基本的な動作は同一な
ので、回路上の相違点のみを説明する。なお、第４実施
例と同一構成には同一番号を附す。

補助出力回路８０はその出力がＩ／Ｖ変換回路７３Ａの
入力に接続されており、補助信号工３の電流値がハイレ
ベル出力用ＤＡＣ７２Ａの＋１ＬＳＢ相当の電流値と同
一となるようその抵抗Ｒ２３〜Ｒ２５が設定されている
。

また、補助出力回路８０の補助信号工３が反転増幅回路
で構成されたＩ／Ｖ変換回路７３Ａを介することによっ
て極性が反転するため、ディジタルデータ変換回路７９
は第１３図ディジタルデータ変換回路７１に対して出力
端子ＳＯから補助出力データを状態反転して出力するよ
う構成されている。

よって、補助出力回路８０は補助出力データが“０”の
とき、ハイレベル出力用ＤＡＣ７２Ａの＋１ＬＳＢ相当
の出力信号を実質的に補助し、補助出力データが“１″
のとき、補助しないことになる。

以上の構成により１’／Ｖ変換回路７３Ａの出力には補
助信号工３に対応したＤＣオフセットが生じることにな
るが、カップリングコンデンサ７７によってＤＣ成分は
除去されるので何等問題ない。

一方１’／Ｖ変換回路７３Ａ、７３Ｂ（７）出力信号ｖ
□、ｖ２はＯＰアンプＡ、、抵抗Ｒ２Ｇ＋Ｒ２，、可変
抵抗■Ｒ４によって構成されたアナログ加算回路８２に
よって１６＝１の比で加算され、ＬＰＦ７６、コンデン
サ７７を介してアナログ出力端子７８から出力される。

（６）第６実施例 次に、本発明ディジタル／アナログ変換装置の第６実施
例を第１８図を参照しながら説明する。

本実施例装置は第４実施例（第１３図）のＤＡＣ以降の
回路構成を２組用い、各ＤＡＣによって発生した歪、外
部ノイズ等をキャンセルすべくプッシュプル構成にした
ものであり、基本的な動作は同一なので回路上の相違点
のみを説明する。なお、第４実施例と同一構成には同一
番号を附す。

ディジタルデータ変換回路８３の出力端子Ｈ○、ＬＯ，
ＢＣＯ，ＬＥ○は第１３図同様、夫々、ハイレベル出力
用ＤＡＣ７２Ａ、ローレベル出力用ＤＡＣ７２Ｂがワン
パッケージされたＤＡＣ７２の入力端子Ｄ１、Ｄ２、Ｇ
Ｋ、ＬＥに接続され、ＤＡＣ７２Ａ、７２Ｂ（７）出力
が夫々工／ｖ変換回路７３Ａ、７３Ｂに接続される。ま
た、ディジタルデータ変換回路８３の出力端子ＳＯが補
助出力回路７４に接続される。

一方１’／Ｖ変換回路７３Ａ、７３Ｂの出力信号■□、
ｖ２と夫々逆相の出力信号ｖｉ＋、■２′、また、補助
出力回路７４の補助信号ｖ３と逆相の補助信号ｖ３′を
得るべく、ディジタルデータ変換回路８３は第１３図デ
ィジタルデータ変換回路７１に対して更に出力端子Ｈ○
′、ＬＯ’、ＳＯ２から夫々状態反転したハイレベル出
力データ、ローレベル出力データ、補助出力データを出
力するよう構成され、その出力端子ＨＯ’、ＬＯ’、Ｂ
ＣＯｌＬＥＯが夫々、ハイレベル出力用ＤＡＣ７２Ａ’
、ローレベル出力用ＤＡＣ７２Ｂ’がワンパッケージさ
れたＤＡＣ７２’の入力端子Ｄｉ’、Ｄ２′。

ＧＫ’、ＬＥ’に接続され、ＤＡＣ７２Ａ、７２Ｂの出
力が夫々工／ｖ変換回路７３Ａ′、７３Ｂ’４：接続さ
れる。また、ディジタルデータ変換回路７１の出力端子
ＳＯ′が補助出力回路７′４′に接続される。

Ｉ／Ｖ変換回路７３Ａ、７３Ｂ、補助出力回１＆７４の
各信号ｖ１、ｖ２、■３、また、１．／Ｖ変換回路７３
Ａ′、７３Ｂ′、補助出力回路７４′の各出力信号Ｖ、
’、　Ｖ２’、ｖ２’は、ＯＰアンプＡ３、抵抗Ｒ，ｏ
−ｗＲ，Ｓ、　Ｒ３゜’〜Ｒ３□、可変抵抗ＶＲｓ、Ｖ
Ｒ５’によって構成されたアナログ加減算回路８４によ
って夫々同一の加算比（１６：１：１６）で加算される
と共に、両加算信号が減算され、出力される。

（７）第７実施例 次に、本発明ディジタル／アナログ変換装置の第７実施
例を第１９図を参照しながら説明する。

本実施例装置は第５実施例（第１７図）のＤＡＣ以降の
回路構成を２組用い、第６実施例同様、各ＤＡＣによっ
て発生した歪、外部ノイズ等をキャンセルするようにプ
ッシュプル構成にしたものであり、その基本的な動作は
同一なので回路上の相違点のみを説明する。なお、第５
実施例と同一構成には同一番号を附す。

ディジタルデータ変換回路８５の出力端子ＨＯ。

ＬＯ、ＢＣＯ、ＬＥ○は第１７図同様、夫々、ハイレベ
ル出力用ＤＡＣ７２Ａ、ローレベル出力用ＤＡＣ７２Ｂ
がワンパッケージされたＤＡＣ７２の入力端子Ｄ１、Ｄ
２、ＣＫ−ＬＥに接続され、ＤＡＣ７２Ａ、７２Ｂの出
力が夫々Ｉ／Ｖ変換回路７３Ａ、７３Ｂに接続される。

また、ディジタルデータ変換回路８５の出力端子ＳＯが
補助出力回路８０に接続され、その出力がＩ／Ｖ変換回
路７３Ａの入力に接続される。

Ｉ／Ｖ変換回路７３Ａ、７３Ｂ（７）出力信号Ｖ、、ｖ
２、補助出力回路８ｏの補助信号工、と夫々逆相の出力
電圧Ｖよ’、Ｖ２１、出力電流工２’を得るべく、ディ
ジタルデータ変換回路８５は第１７図ディジタルデータ
変換回路７９に対して更に出力端子ＨＯ′、Ｌ○′、Ｓ
Ｏ′から夫々状態反転したハイレベル出力データ、ロー
レベル出力データ、補助出力データを出力するよう構成
され、その出力端子ＨＯ’、ＬＯ’、ＢＣＯ，ＬＥＯが
、夫々、ハイレベル出力用ＤＡＣ７２Ａ’、ローレベル
出力用ＤＡＣ−７２Ｂ’がワンパッケージされたＤＡＣ
７２’の入力端子Ｄｌ’、　Ｄ２’、　ＣＫ’、ＬＥ’
に接続され、ＤＡＣ７２Ａ、７２Ｂの出力が夫々Ｉ／Ｖ
変換回路７３Ａ′、７３Ｂ′に接続される。また、ディ
ジタルデータ変換回路８５の出力端子Ｓ○′が補助出力
回路８０′を介してＩ／Ｖ変換回路７３Ａの入力に接続
される。

Ｉ／Ｖ変換回路７３Ａ、７３Ｂの各出力信号■１、ｖ２
とＩ／Ｖ変換回路７３Ａ′、７３　Ｂ’（７）各出力信
号ｖ１’、■２′は、○Ｐ７ンプＡ４　Ｄ、抵抗Ｒ３，
。

〜Ｒ４゜、Ｒ３ｓ′〜Ｒ，、’、可変抵抗ＶＲＧ、　Ｖ
Ｒ６’によって構成されたアナログ加減算回路８６によ
って夫々同一の加算比（１６：１）で加算されると共に
、両加算信号が減算されて出力される。

（８）第８実施例 次に、本発明ディジタル／アナログ変換装置の第８実施
例を第２０図を参照しながら説明する。

本実施例装置は第６実施例（第１８図）を一部簡略化し
たものであり、補助出力回路をブシュプル構成にするこ
とを廃止している。

ディジタルデータ変換回路８７の出力端子Ｈ○、ＬＯ、
ＢＣＯ，ＬＥＯは第１８図同様、夫々、ハイレベル出力
用ＤＡＣ７２Ａ、ローレベル出力用ＤＡＣ７２Ｂがワン
パッケージされたＤＡＣ７２の入力端子Ｄ１、Ｄ２、Ｃ
Ｋ、ＬＥに接続され、ＤＡＣ７２Ａ、７２Ｂの出力が夫
々Ｉ／Ｖ変換回路７３Ａ、７３Ｂに接続される。

また、ディジタルデータ変換回路８７の出力端子Ｓ○は
抵抗Ｒ４１、Ｒ４２により構成された補助出力回路８８
に接続され、補助出力回路８８は補助出力データが１”
のとき、ハイレベル出力用ＤＡＣ７２Ａの＋２ＬＳＢ相
当の出力信号を補助すべく補助信号ｖ３を出力する。

また、ディジタルデータ変換回路８７の出力端子ＨＯ’
、ＬＯ’−ＢＣＯ，ＬＥＯは、夫々、ハイレベル出力用
ＤＡＣ７２Ａ’、ローレベル出力用ＤＡＣ７２Ｂ’がワ
ンパッケージされたＤＡＣ７２′の入力端子ＤＩ’、Ｄ
２’、ＣＫ’、ＬＥ’に接続され、ＤＡＣ７２Ａ、７２
Ｂの出力が夫々■／Ｖ変換回路７３Ａ’、７３Ｂ’に接
続される。

Ｉ／Ｖ変換回路７３Ａ、７３Ｂ、補助出力回路７４の各
信号Ｖ１．　Ｖ２、■３とＩ／Ｖ変換回路７３Ａ’、７
３　Ｂ’（７）各信号Ｖ１’、■２′は、ＯＰアンプＡ
ｚｚ、抵抗Ｒ４３〜Ｒ５ｏ、可変抵抗ＶＲ，、ｖＲＩｌ
によって構成されたアナログ加減算回路８９によって夫
々１６：１：１６と１６＝１の加算比で加算されると共
に、両加算信号が減算されて出力される。

なお、補助出力回路８８から出力される補助信号の電圧
ｖ３を補助出力回路７４の時と変えることなく１’／Ｖ
変換回路７３Ａ、７３Ｂ、補助出力回路７４の各出力電
圧■工、ｖ２、■、を１６＝１：３２の加算比で加算す
るように構成してもよい。

（９）第９実施例 次に、本発明ディジタル／アナログ変換装置の第９実施
例を第２１図を参照しながら説明する。

本実施例装置は第７実施例（第１９図）を一部簡略化し
たものであり、補助出力回路をプッシュプル構成にする
ことを廃止している。

ディジタルデータ変換回路９０の出力端子Ｈ○、ＬＯ，
ＢＣＯ，ＬＥＯは第１９図同様、夫々、ハイレベル出力
用ＤＡＣ７２Ａ、ローレベル出力用ＤＡＣ７２Ｂがワン
パッケージされたＤＡＣ７２の入力端子Ｄｉ、Ｄ２、Ｃ
Ｋ、ＬＥに接続され、ＤＡＣ７２Ａ、７２Ｂの出力が夫
々Ｉ／Ｖ変換回路７３Ａ、７３Ｂに接続される。

また、ディジタルデータ変換回路９０の出力端子ＳＯは
補助出力回路９１を介してＩ／Ｖ変換回路７３Ａの入力
に接続され、補助出力回路９１は補助信号■３の電流値
がハイレベル出力用ＤＡＣ７２Ａの＋２ＬＳＢ相当の電
流値と同一になるようその抵抗Ｒ６，〜Ｒ５，が設定さ
れている。

ディジタルデータ変換回路９０の出力端子ＨＯ’、ＬＯ
’、ＢＣ○、ＬＥ○は、夫々、ハイレベル出力用ＤＡＣ
７２Ａ’、ローレベル出力用ＤＡＣ７２Ｂ′がワンパッ
ケージされたＤＡＣ７２’の入力端子Ｄｉ’、Ｄ２’、
ＣＫ’、ＬＥ’に接続され、ＤＡＣ７２Ａ、７２Ｂの出
力が夫々Ｉ／Ｖ変換回路７３Ａ′、７３Ｂ′に接続され
る。

Ｉ／Ｖ変換回路７３Ａ、７３ＢＩ７）各出力電圧■１、
ｖ２、また１’／Ｖ変換回路７３Ａ′、７３Ｂ′の各出
力電圧ｖ１′、Ｖ２’はアナログ加減算回路８６によっ
て夫々同一の加算比（１６：１）で加算されると共に、
両加算信号が減算され、出力される。

（１０）その他の態様 なお、本発明装置は上述の実施例に何等限定されるもの
ではなく、更に種々の態様を採りえるものである。

例えば、上記第２実施例を除く上記実施例においては、
ディジタル入力データがローレベル出力データで表わす
ことのできる最大データ範囲において、ローレベル出力
用ＤＡＣのみによってディジタル入力データのＤ／Ａ変
換が達成されているが、最大データ範囲以内の所定デー
タ範囲、例えば、第４実施例ではディジタル入力データ
が′１１１１１００００００００００００００００”〜
“０００００１１１１１１１１１１０１１１１″の範囲
等において、ローレベル出力用ＤＡＣのみによってディ
ジタル入力データのＤ／Ａ変換が達成されるように構成
することもできる。なお、所定データ範囲の設定に伴い
アナログ加算回路の加算比を変えることは勿論である。

しかしながら、このことは出力誤差が少ない範囲を狭め
ることになるので、ローレベル出力データで表わすこと
のできる最大データ範囲まで、ローレベル出力用ＤＡＣ
のみによってディジタル入力データのＤ／Ａ変換が達成
されるよう構成することが望ましい。

また、ディジタル入力データが音声信号を表わすとき等
、アナログ信号がＤＣ成分を必要としない場合、ハイレ
ベル出力データ、ローレベル出力データがオーバーフロ
ーしない範囲で所定のオフセットデータを加減算するこ
とができる。例えば、上記第４実施例のハイレベル出力
データに′″１１１１１０００００００００００”〜“
００００１００００００００００”内のオフセットデー
タを加算することができる。なお、オフセットデータを
与えたことによるハイレベル出力用ＤＡＣ，ローレベル
出力用ＤＡＣの出力に発生するＤＣ成分は最終段にカッ
プリングコンデンサ、ＤＣサーボ回路等を設けて除去す
る。

また、上述の実施例において、ディジタル入力データ、
ハイレベル出力データ、ローレベル出力データは全て２
’Ｓコンブリメントコードで表わされているがバイナリ
オフセットコード等、他のコードでも同様に実施するこ
とができることは勿論である。

また、各データのビット数も上記実施例に限定されるこ
となく、更に、ハイレベル出力データ、ローレベル出力
データ間でビット数が異なっても勿論よい。しかしなが
ら、ハイレベル出力データ、ローレベル出力データのビ
ット数が異なることによって、ハイレベル出力用ＤＡＣ
の出力とローレベル出力用ＤＡＣにワンパーケージのＤ
ＡＣを用いなくなると、温度変化によって各ＤＡＣのゲ
イン特性に差が発生しやすく、各ＤＡＣの出力の加算比
の誤差になりアナログ信号に歪を来すので。

ハイレベル出力データとローレベル出力データのビット
数を一致させることが望ましい。

上記第２実施例におけるハイレベル出力用ＤＡＣ３１と
ローレベル出力用ＤＡＣ３２とではビット数が異なって
いるが、温度変化を考慮するとＤＡＣ３１，３２もワン
パーケージのＤＡＣによって構成することが望ましい。

即ち、ＤＡＣ３１も５ビットにし、ハイレベル出力デー
タを上位４ビットの入力端子に入力し、ＬＳＢは常に１
８０１＋にする。また、ＤＡＣ３１の出力ゲインが２倍
になるので、例えば、アナログ加算回路２０の加算比を
２：１に設定する。

また、ディジタルデータ変換回路は第１実施例〜第３実
施例に説明されているように、論理回路によって主に構
成されているが、その回路構成に限定されるものではな
く、ＲＯＭやディジタル・シグナル・プロセッサ（ＤＳ
Ｐ）を用いた構成等、種々の態様を採りえるものである
。

また、上記第４から第９実施例において、ＤＡＣ７２Ａ
と７２Ｂにハイレベル出力データ、ローレベル出力デー
タのビット数よりも多い分解能（１８ビット）のＤＡＣ
が用いられているが、基本的なりＡＣの出力誤差を僅か
でも少なくするためであり、勿論１６ビットのＤＡＣを
用いてもよい。

また、上記補助出力回路もその回路構成に限定されるこ
となく、補助信号の安定度を高めるべく、補助出力デー
タの状態に基づきオン、オフするトランジスタ等を設け
、定電圧回路からの基準電圧を基に補助信号を出力する
よう構成してもよい。

更に、上記第１〜第３実施例においても、上記第６〜第
９実施例同様にプッシュプル構成にすることができるこ
とは言うまでもない。

［発明の効果コ 以上説明した如く本発明ディジタル／アナログ変換装置
によれば、高分解能を達成しながらも、ローレベル出力
時の出力誤差を改善することができるので、特にディジ
タルオーディオ機器に用いることにより、聴感上重要な
ローレベルにおける歪が改善され高音質を得るこ、とが
出来る。

また、ハイレベル用ＤＡＣの出力とローレベル出力用Ｄ
ＡＣの出力が加算されるよう構成されているので、従来
の如くアナログ信号にスイッチングノイズが含まれるこ
ともない。

【図面の簡単な説明】

第１図は本発明装置の第１実施例を示すブロック図、第
２図は同実施例におけるディジタルデータ変換回路１が
行うデータ変換表、第３図は同実施例におけるディジタ
ル入力データ、ハイレベル出力データ、ローレベル出力
データのビット重み関係を示す図、第４図は同実施例に
おけるディジタルデータ変換回路１の詳細な回路図、第
５図は本発明装置の第２実施例を示すブロック図、第６
図は同実施例におけるディジタルデータ変換回路３０が
行うデータ変換表、第７図は同実施例におけるディジタ
ル入力データ、ハイレベル出力データ、ローレベル出力
データのビット重み関係を示す図、第８図は同実施例に
おけるディジタルデータ変換回路３０の詳細な回路図、
第９図は本発明装置の第３実施例を示すブロック図、第
１０図は同実施例におけるディジタルデータ変換回路５
゜が行うデータ変換表、第１１図は同実施例におけるデ
ィジタル入力データ、ハイレベル出力データ、ローレベ
ル出力データ、補助出力データのビット重み関係を示す
図、第１２図は同実施例におけるディジタルデータ変換
回路５０の詳細な回路図。 第１３図は本発明装置の第４実施例を示すブロック図、
第１４図（ａ）、（ｂ）は同実施例におけるタイミング
チャートを示す図、第１５図は同実施例におけるディジ
タルデータ変換回路７１が行うデータ変換表、第１６図
は同実施例におけるディジタル入力データ、ハイレベル
出力データ、ローレベル出力データ、補助出力データの
ビット重み関係を示す図、第１７図は本発明装置の第５
実施例を示すブロック図、第１８図は本発明装置の第６
実施例を示すブロック図、第１９図は本発明装置の第７
実施例を示すブロック図、第２０図は本発明装置の第８
実施例を示すブロック図、第２１図は本発明装置の第９
実施例を示すブロック図を示す。 符号の説明 １．３ｏ、５０．７１．７９．８３．８５．８７．９０
・・・ディジタルデータ変換回路、１８Ａ、１８Ｂ、３
１．３２．７２Ａ、７２Ｂ、７２Ａ′、７２Ｂ′・・Ｄ
ＡＣ１１９Ａ、１９Ｂ、７３Ａ、７３Ｂ、７３Ａ′、７
３Ｂ′・・・Ｉ／Ｖ変換回路、２０．５２．７５．８２
・・アナログ加算回路、８４．８６．８９・・・アナロ
グ加減算回路、５１．７４．７４′、８０．８０’、８
８．９１・・補助出力回路。 第３図 Σ〜のマ〇−

Claims (17)

【特許請求の範囲】
1. （１）Ｎビットのディジタル入力データを入力し、Ａビ
   ット（Ａ＜Ｎ）のハイレベル出力データとＢビット（Ｂ
   ＞Ｎ−Ａ）のローレベル出力データとを夫々出力するデ
   ィジタルデータ変換手段と、少なくとも上記ハイレベル
   出力データを含む第１のディジタルデータを第１のアナ
   ログ信号にＤ／Ａ変換するハイレベル出力用ディジタル
   ／アナログ変換手段と、 少なくとも上記ローレベル出力データを含む第２のディ
   ジタルデータを第２のアナログ信号にＤ／Ａ変換するロ
   ーレベル出力用ディジタル／アナログ変換手段と、 上記第１のアナログ信号と上記第２のアナログ信号とを
   加算するアナログ加算手段とから構成され、 上記ディジタル入力データが上記ローレベル出力データ
   によって表わすことが可能な最大データ範囲以内の所定
   データ範囲のとき、実質的に上記ローレベル出力用ディ
   ジタル／アナログ変換手段のみによって上記ディジタル
   入力データのＤ／Ａ変換が達成され、 また、上記ディジタル入力データが上記所定データ範囲
   以外のとき、上記ハイレベル出力用ディジタル／アナロ
   グ変換手段と上記ローレベル出力用ディジタル／アナロ
   グ変換手段とによってＤ／Ａ変換が達成されることを特
   徴としたディジタル／アナログ変換装置。
2. （２）上記ディジタル入力データが−２＾Ｎ＾−＾１か
   ら２＾Ｎ＾−＾１−１迄の１０進値を示すコードで表わ
   されている場合、 上記アナログ加算手段は、上記ハイレベル出力データの
   ＬＳＢの重みと上記ローレベル出力データの（Ａ＋Ｂ−
   Ｎ）ＳＢの重みが一致する加算比で上記第１のアナログ
   信号と上記第２のアナログ信号とを加算するよう構成さ
   れ、 また、上記ディジタルデータ変換手段は、Ａビット（Ａ
   ＜Ｎ）の上記ハイレベル出力データとＢビット（Ｂ＞Ｎ
   −Ａ＋１）の上記ローレベル出力データとを夫々出力す
   るものであって、 （ａ）上記ディジタル入力データが示した１０進値が−
   ２＾Ｂ＾−＾１以上２＾Ｂ＾−＾１−１以下の時、上記
   ローレベル出力データを上記ディジタル入力データが示
   した１０進値を示すデータにし、また、上記ハイレベル
   出力データを常に所定のデータにし、 （ｂ）上記ディジタル入力データが示した１０進値が２
   ＾Ｂ＾−＾１以上の時、上記ローレベル出力データの上
   位（Ａ＋Ｂ−Ｎ）ビットを２＾Ｂ＾−＾１−１の１０進
   値を示した上記ローレベル出力データの上位（Ａ＋Ｂ−
   Ｎ）ビットと同一状態にすると共に、下位（Ｎ−Ａ）ビ
   ットを上記ディジタル入力データの下位（Ｎ−Ａ）ビッ
   トと同一状態にし、また、上記ハイレベル出力データを
   、上記ディジタル入力データの上位Ａビットが示した１
   ０進値から上記ローレベル出力データの上位（Ａ＋Ｂ−
   Ｎ）ビットが示した１０進値を減算し、更に、上記所定
   のデータが示した１０進値を加算した１０進値を示すデ
   ータにし、（ｃ）上記ディジタル入力データが示した１
   ０進値が−２＾Ｂ＾−＾１−１以下の時、上記ローレベ
   ル出力データの上位（Ａ＋Ｂ−Ｎ）ビットを −２＾Ｂ＾−＾１の１０進値を示した上記ローレベル出
   力データの上位（Ａ＋Ｂ−Ｎ）ビットと同一状態にする
   と共に、下位（Ｎ−Ａ）ビットを上記ディジタル入力デ
   ータの下位（Ｎ−Ａ）ビットと同一状態にし、また、上
   記ハイレベル出力データを、上記ディジタル入力データ
   の上位Ａビットが示した１０進値からから上記ローレベ
   ル出力データの上位（Ａ＋Ｂ−Ｎ）ビットが示した１０
   進値を減算し、更に、上記所定のデータが示した１０進
   値を加算した１０進値を示すデータにすることを特徴と
   する請求項（１）記載のディジタル／アナログ変換装置
   。
3. （３）上記ディジタル入力データが−２＾Ｎ＾−＾１か
   ら２＾Ｎ＾−＾１−１迄の１０進値を示すコードで表わ
   されている場合、 上記アナログ加算手段は、上記ハイレベル出力データの
   ＬＳＢの重みと上記ローレベル出力データの（Ａ＋Ｂ−
   Ｎ＋１）ＳＢの重みが一致する加算比で上記第１のアナ
   ログ信号と上記第２のアナログ信号とを加算するよう構
   成され、 また、上記ディジタルデータ変換手段は、Ａビット（Ａ
   ＜Ｎ）の上記ハイレベル出力データとＢビット（Ｂ＞Ｎ
   −Ａ＋２）の上記ローレベル出力データとを夫々出力す
   るものであって、 （ａ）上記ディジタル入力データが示した１０進値が−
   ２＾Ｂ＾−＾２以上２＾Ｂ＾−＾２＋２＾Ｎ＾−＾Ａ−
   １以下の時、上記ローレベル出力データを上記ディジタ
   ル入力データが示した１０進値を示すデータにし、また
   、上記ハイレベル出力データ値を常に所定のデータにし
   、 （ｂ）上記ディジタル入力データが示した１０進値が２
   ＾Ｂ＾−＾２＋２＾Ｎ＾−＾Ａ以上の時、上記ローレベ
   ル出力データの上位（Ａ＋Ｂ−Ｎ）ビットを ２＾Ｂ＾−＾２＋２＾Ｎ＾−＾Ａ−１の１０進値を示し
   た上記ローレベル出力データの上位（Ａ＋Ｂ−Ｎ）ビッ
   トと同一状態にすると共に、下位（Ｎ−Ａ）ビットを上
   記ディジタル入力データの下位（Ｎ−Ａ）ビットと夫々
   同一状態にし、また、上記ハイレベル出力データを、上
   記ディジタル入力データの上位Ａビットが示した１０進
   値から上記ローレベル出力データの上位（Ａ＋Ｂ−Ｎ）
   ビットが示した１０進値を減算し、更に、上記所定のデ
   ータが示した１０進値を加算した１０進値を示すデータ
   にし、 （ｃ）上記ディジタル入力データが示した１０進値が−
   ２＾Ｂ＾−＾２−１以下の時、上記ローレベル出力デー
   タの上位（Ａ＋Ｂ−Ｎ）ビットを −２＾Ｂ＾−＾２の１０進値を示した上記ローレベル出
   力データの上位（Ａ＋Ｂ−Ｎ）ビットと同一状態にする
   と共に、下位（Ｎ−Ａ）ビットを上記ディジタル入力デ
   ータの下位（Ｎ−Ａ）ビットと夫々同一状態にし、また
   、上記ハイレベル出力データを、上記ディジタル入力デ
   ータの上位Ａビットが示す１０進値から上記ローレベル
   出力データの上位（Ａ＋Ｂ−Ｎ）ビットが示す１０進値
   を減算し、更に、上記所定のデータが示した１０進値を
   加算した１０進値を示すデータにするように構成したこ
   とを特徴とする請求項（１）記載のディジタル／アナロ
   グ変換装置。
4. （４）Ｎビットのディジタル入力データを入力し、Ａビ
   ット（Ａ＜Ｎ）のハイレベル出力データとＢビット（Ｂ
   ＞Ｎ−Ａ）のローレベル出力データと１ビットの補助出
   力データを夫々出力するディジタルデータ変換手段と、 少なくとも上記ハイレベル出力データを含む第１のディ
   ジタルデータを第１のアナログ信号にＤ／Ａ変換するハ
   イレベル出力用ディジタル／アナログ変換手段と、 少なくとも上記ローレベル出力データを含む第２のディ
   ジタルデータを第２のアナログ信号にＤ／Ａ変換するロ
   ーレベル出力用ディジタル／アナログ変換手段と、 上記補助出力データの第１の状態に基づき、上記ハイレ
   ベル出力データの＋１ＬＳＢに相当する上記第１のアナ
   ログ信号を補助し、また、上記補助出力データの上記第
   １の状態とは反対の第２の状態に基づき、上記ハイレベ
   ル出力データの＋１ＬＳＢに相当する上記第１のアナロ
   グ信号を補助しない補助信号を出力する補助出力手段と
   、少なくとも上記ハイレベル出力データのＬＳＢの重み
   と上記補助出力データの重みが一致すべく、上記第１の
   アナログ信号と上記第２のアナログ信号と上記補助信号
   を加算するアナログ加算手段とから構成され、 上記ディジタル入力データが上記ローレベル出力データ
   によって表わすことが可能な最大データ範囲以内の所定
   データ範囲のとき、実質的に上記ローレベル出力用ディ
   ジタル／アナログ変換手段のみによって上記ディジタル
   入力データのＤ／Ａ変換が達成され、 また、上記ディジタル入力データが上記所定データ範囲
   以外のとき、上記ハイレベル出力用ディジタル／アナロ
   グ変換手段と上記補助出力手段との少なくとも一方と上
   記ローレベル出力用ディジタル／アナログ変換手段とに
   よってＤ／Ａ変換が達成されることを特徴としたディジ
   タル／アナログ変換装置。
5. （５）上記ハイレベル出力用ディジタル／アナログ変換
   手段と上記ローレベル出力用ディジタル／アナログ変換
   手段が上記第１のアナログ信号と上記第２のアナログ信
   号を夫々電流出力するように構成され、 上記アナログ加算手段は、 上記第１のアナログ信号をＩ／Ｖ変換する第１のＩ／Ｖ
   変換回路と、 上記第２のアナログ信号をＩ／Ｖ変換する第２のＩ／Ｖ
   変換回路と、 上記第１のＩ／Ｖ変換回路の出力信号と上記第２のＩ／
   Ｖ変換回路の出力信号と上記補助信号とを所定の比で加
   算するアナログ加算回路とを含むことを特徴とする請求
   項（４）記載のディジタル／アナログ変換装置。
6. （６）上記ハイレベル出力用ディジタル／アナログ変換
   手段と上記ローレベル出力用ディジタル／アナログ変換
   手段が上記第１のアナログ信号と上記第２のアナログ信
   号を夫々電流出力するように、また、上記補助出力回路
   が上記補助信号を上記ハイレベル出力データのＬＳＢの
   状態変化に対する上記第１のアナログ信号の電流変化幅
   と同一幅で電流出力するように構成され、 上記アナログ加算手段は、 上記第１のアナログ信号と上記補助信号を加算し、Ｉ／
   Ｖ変換する第１のＩ／Ｖ変換回路と、上記第２のアナロ
   グ信号をＩ／Ｖ変換する第２のＩ／Ｖ変換回路と、 上記第１のＩ／Ｖ変換回路の出力信号と上記第２のＩ／
   Ｖ変換回路の出力信号とを所定の比で加算するアナログ
   加算回路とを含むことを特徴とする請求項（４）記載の
   ディジタル／アナログ変換装置。
7. （７）上記ディジタル入力データが−２＾Ｎ＾−＾１か
   ら２＾Ｎ＾−＾１−１迄の１０進値を示すコードで表わ
   されている場合、 上記アナログ加算手段は、上記ハイレベル出力データの
   ＬＳＢの重みと上記ローレベル出力データの（Ａ＋Ｂ−
   Ｎ）ＳＢの重みと上記補助出力データの重みが一致する
   加算比で上記第１のアナログ信号と上記第２のアナログ
   信号と上記補助信号を加算するよう構成され、 また、上記ディジタルデータ変換手段は、Ａビット（Ａ
   ＜Ｎ）の上記ハイレベル出力データとＢビット（Ｂ＞Ｎ
   −Ａ＋１）の上記ローレベル出力データと１ビットの上
   記補助出力データとを夫々出力するものであって、 （ａ）上記ディジタル入力データが示した１０進値が−
   ２＾Ｂ＾−＾１以上２＾Ｂ＾−＾１−１以下の時、上記
   ローレベル出力データを上記ディジタル入力データが示
   した１０進値を示すデータにし、上記ハイレベル出力デ
   ータを常に所定のデータにし、また、上記補助出力デー
   タを上記第２の状態にし、 （ｂ）上記ディジタル入力データが示した１０進値が２
   ＾Ｂ＾−＾１以上の時、上記ローレベル出力データの上
   位（Ａ＋Ｂ−Ｎ）ビットを２＾Ｂ＾−＾１−１の１０進
   値を示した上記ローレベル出力データの上位（Ａ＋Ｂ−
   Ｎ）ビットと同一状態にすると共に、下位（Ｎ−Ａ）ビ
   ットを上記ディジタル入力データの下位（Ｎ−Ａ）ビッ
   トと同一状態にし、上記ハイレベル出力データを、上記
   ディジタル入力データの上位Ａビットが示す１０進値か
   ら上記ローレベル出力データの上位（Ａ＋Ｂ−Ｎ）ビッ
   トが示した１０進値と＋１とを減算し、更に、上記所定
   のデータが示した１０進値を加算した１０進値を示すデ
   ータにし、また、上記補助出力データを上記第１の状態
   にし、（ｃ）上記ディジタル入力データが示した１０進
   値が−２＾Ｂ＾−＾１−１以下の時、上記ローレベル出
   力データの上位（Ａ＋Ｂ−Ｎ）ビットを −２＾Ｂ＾−＾１の１０進値を示した上記ローレベル出
   力データの上位（Ａ＋Ｂ−Ｎ）ビットと同一状態にする
   と共に、下位（Ｎ−Ａ）ビットを上記ディジタル入力デ
   ータの下位（Ｎ−Ａ）ビットと同一状態にし、上記ハイ
   レベル出力データを、上記ディジタル入力データの上位
   Ａビットが示す１０進値から上記ローレベル出力データ
   の上位（Ａ＋Ｂ−Ｎ）ビットが示した１０進値を減算し
   、更に、上記所定のデータが示した１０進値を加算した
   １０進値を示すデータにし、また、上記補助出力データ
   を上記第２の状態にすることを特徴とする請求項（４）
   記載のディジタル／アナログ変換装置。
8. （８）上記ハイレベル出力用ディジタル／アナログ変換
   手段と上記ローレベル出力用ディジタル／アナログ変換
   手段が共に同一回路構成、同一ビット数とされ、且つ、
   一体に形成されていることを特徴とする請求項（１）又
   は（４）記載のディジタル／アナログ変換装置。
9. （９）Ｎビットのディジタル入力データを入力し、Ａビ
   ット（Ａ＜Ｎ）の第１のハイレベル出力データとＢビッ
   ト（Ｂ＞Ｎ−Ａ）の第１のローレベル出力データと１ビ
   ットの第１の補助出力データとを夫々出力し、また、上
   記第１のハイレベル出力データに対して状態が反転した
   第２のハイレベル出力データと上記第１のローレベル出
   力データに対して状態が反転した第２のローレベル出力
   データと上記第１の補助出力データに対して状態が反転
   した第２の補助出力データとを夫々出力するディジタル
   データ変換手段と、 少なくとも上記第１のハイレベル出力データを含む第１
   のディジタルデータを第１のアナログ信号Ｓ＿１にＤ／
   Ａ変換する第１のハイレベル出力用ディジタル／アナロ
   グ変換手段と、 少なくとも上記第１のローレベル出力データを含む第２
   のディジタルデータを第２のアナログ信号Ｓ＿２にＤ／
   Ａ変換する第１のローレベル出力用ディジタル／アナロ
   グ変換手段と、 上記第１の補助出力データの第１の状態に基づき上記第
   １のハイレベル出力データの＋１ＬＳＢに相当する上記
   第１のアナログ信号Ｓ＿１を補助し、上記第１の補助出
   力データの上記第１の状態とは反対の第２の状態に基づ
   き上記第１のハイレベル出力データの＋１ＬＳＢに相当
   する上記第１のアナログ信号Ｓ＿１を補助しない第１の
   補助信号Ｓ＿３を出力する第１の補助出力手段と、 上記第１のアナログ信号Ｓ＿１に対して逆相の第３のア
   ナログ信号Ｓ＿１’を出力すべく、少なくとも上記第２
   のハイレベル出力データを含む第３のディジタルデータ
   をＤ／Ａ変換する第２のハイレベル出力用ディジタル／
   アナログ変換手段と、上記第２のアナログ信号Ｓ＿２に
   対して逆相の第４のアナログ信号Ｓ＿２’を出力すべく
   、少なくとも上記第２のローレベル出力データを含む第
   ４のディジタルデータをＤ／Ａ変換する第２のローレベ
   ル出力用ディジタル／アナログ変換手段と、上記第１の
   補助信号Ｓ＿３に対して逆相の第２の補助信号Ｓ＿３’
   を出力すべく、上記第２の補助出力データの第２の状態
   に基づき上記第２のハイレベル出力データの＋１ＬＳＢ
   に相当する上記第３のアナログ信号Ｓ＿１’を補助し、
   上記第２の補助出力データの上記第２の状態とは反対の
   第１の状態に基づき上記第２のハイレベル出力データの
   ＋１ＬＳＢに相当する上記第３のアナログ信号Ｓ＿１’
   を補助しない第２の補助信号Ｓ＿３’を出力する第２の
   補助出力手段と、 少なくとも上記第１のハイレベル出力データのＬＳＢの
   重みと上記第１の補助出力データの重みが一致し、また
   、上記第２のハイレベル出力データのＬＳＢの重みと上
   記第２の補助出力データの重みが一致すべく上記各信号
   Ｓ＿１〜Ｓ＿３と上記各信号Ｓ＿１’〜Ｓ＿３’とを下
   記の式 式Ｇ＿１・Ｓ＿１＋Ｇ＿２・Ｓ＿２＋Ｇ＿３・Ｓ＿３−
   Ｇ＿１・Ｓ＿１’−Ｇ＿２・Ｓ＿２’−Ｇ＿３・Ｓ＿３
   ’ （なお、Ｇ＿１〜Ｇ＿３は定数である。） に基づき加減算するアナログ加減算手段とから構成され
   、 上記ディジタル入力データが上記ローレベル出力データ
   によって表わすことが可能な最大データ範囲以内の所定
   データ範囲のとき、実質的に上記第１及び第２のローレ
   ベル出力用ディジタル／アナログ変換手段のみによって
   上記ディジタル入力データのＤ／Ａ変換が達成され、 また、上記ディジタル入力データが上記所定データ範囲
   以外のとき、上記第１及び第２のハイレベル出力用ディ
   ジタル／アナログ変換手段と上記第１及び第２の補助出
   力手段との少なくとも一方と上記第１及び第２のローレ
   ベル出力用ディジタル／アナログ変換手段とによってＤ
   ／Ａ変換が達成されることを特徴としたディジタル／ア
   ナログ変換装置。
10. （１０）上記第１のハイレベル出力用ディジタル／アナ
    ログ変換手段と上記第１のローレベル出力用ディジタル
    ／アナログ変換手段が上記第１のアナログ信号Ｓ＿１と
    上記第２のアナログ信号Ｓ＿１を夫々電流出力するよう
    に、また、上記第２のハイレベル出力用ディジタル／ア
    ナログ変換手段と上記第２のローレベル出力用ディジタ
    ル／アナログ変換手段が上記第３のアナログ信号Ｓ＿１
    ’と上記第４のアナログ信号Ｓ＿２’を夫々電流出力す
    るように構成され、 上記アナログ加減算手段は、 上記第１のアナログ信号Ｓ＿１をＩ／Ｖ変換する第１の
    Ｉ／Ｖ変換回路と、、 上記第２のアナログ信号Ｓ＿２をＩ／Ｖ変換する第２の
    Ｉ／Ｖ変換回路と、 上記第３のアナログ信号Ｓ＿１’をＩ／Ｖ変換する第３
    のＩ／Ｖ変換回路と、 上記第４のアナログ信号Ｓ＿２’をＩ／Ｖ変換する第４
    のＩ／Ｖ変換回路と、 その出力信号が、上記第１のＩ／Ｖ変換回路の出力信号
    と上記第２のＩ／Ｖ変換回路の出力信号と上記第１の補
    助信号Ｓ＿３とを加算した信号から上記第３のＩ／Ｖ変
    換回路の出力信号と上記第４のＩ／Ｖ変換回路の出力信
    号と上記第２の補助信号Ｓ＿３’とを加算した信号を減
    算した信号となるべく加減算するアナログ加減算回路と
    を含むことを特徴とする請求項（９）記載のディジタル
    ／アナログ変換装置。
11. （１１）上記第１のハイレベル出力用ディジタル／アナ
    ログ変換手段と上記第１のローレベル出力用ディジタル
    ／アナログ変換手段が上記第１のアナログ信号Ｓ＿１と
    上記第２のアナログ信号Ｓ＿２を夫々電流出力するよう
    に、上記第２のハイレベル出力用ディジタル／アナログ
    変換手段と上記第２のローレベル出力用ディジタル／ア
    ナログ変換手段が上記第３のアナログ信号Ｓ＿１’と上
    記第４のアナログ信号Ｓ＿２’を夫々電流出力するよう
    に、また、上記第１及び第２の補助出力回路が上記補助
    信号Ｓ＿３、Ｓ＿３’を上記ハイレベル出力データのＬ
    ＳＢの状態変化に対する上記第１及び第２のアナログ信
    号Ｓ＿１、Ｓ＿１’の電流変化幅と同一幅で夫々電流出
    力するように構成され、 上記アナログ加減算手段は、 上記第１のアナログ信号Ｓ＿１と上記第１の補助信号Ｓ
    ＿３とを加算し、Ｉ／Ｖ変換する第１のＩ／Ｖ変換回路
    と、 上記第２のアナログ信号Ｓ＿２をＩ／Ｖ変換する第２の
    Ｉ／Ｖ変換回路と、 上記第３のアナログ信号Ｓ＿１’と上記第２の補助信号
    Ｓ＿３’とを加算し、Ｉ／Ｖ変換する第３のＩ／Ｖ変換
    回路と、 上記第４のアナログ信号Ｓ＿２’をＩ／Ｖ変換する第４
    のＩ／Ｖ変換回路と、 その出力信号が、上記第１のＩ／Ｖ変換回路の出力信号
    と上記第２のＩ／Ｖ変換回路の出力信号とを加算した信
    号から上記第３のＩ／Ｖ変換回路の出力信号と上記第４
    のＩ／Ｖ変換回路の出力信号とを夫々加算した信号を減
    算した信号となるべく、加減算するアナログ加減算回路
    とを含むことを特徴とする請求項（９）記載のディジタ
    ル／アナログ変換装置。
12. （１２）上記ディジタル入力データが−２＾Ｎ＾−＾１
    から２＾Ｎ＾−＾１−１迄の１０進値を示すコードで表
    わされている場合、 上記アナログ加減算手段は、上記第１のハイレベル出力
    データのＬＳＢの重みと上記第１のローレベル出力デー
    タの（Ａ＋Ｂ−Ｎ）ＳＢの重みと上記第１の補助出力デ
    ータの重みが一致する加算比で上記各信号Ｓ＿１〜Ｓ＿
    ３を加算し、上記第２のハイレベル出力データのＬＳＢ
    の重みと上記第２のローレベル出力データの（Ａ＋Ｂ−
    Ｎ）ＳＢの重みと上記第２の補助出力データの重みが一
    致する加算比で上記各信号Ｓ＿１’〜Ｓ＿３’を加算し
    、また、両加算信号を減算するよう構成され、 また、上記ディジタルデータ変換手段は、Ａビット（Ａ
    ＜Ｎ）の上記第１及び第２のハイレベル出力データとＢ
    ビット（Ｂ＞Ｎ−Ａ＋１）の上記第１及び第２のローレ
    ベル出力データと１ビットの上記第１及び第２の補助出
    力データとを夫々出力するものであって、 （ａ）上記ディジタル入力データが示した１０進値が−
    ２＾Ｂ＾−＾１以上２＾Ｂ＾−＾１−１以下の時、上記
    第１のローレベル出力データを上記ディジタル入力デー
    タが示した１０進値を示すデータに、上記第２のローレ
    ベル出力データを上記第１のローレベル出力データに対
    して状態が反転したデータにし、上記第１のハイレベル
    出力データを常に所定のデータに、上記第２のハイレベ
    ル出力データを上記第１のハイレベル出力データに対し
    て状態が反転したデータにし、また、上記第１の補助出
    力データを上記第２の状態に、上記第２の補助出力デー
    タを上記第１の補助出力データに対して状態が反転した
    上記第１の状態にし、 （ｂ）上記ディジタル入力データが示した１０進値が２
    ＾Ｂ＾−＾１以上の時、上記第１のローレベル出力デー
    タの上位（Ａ＋Ｂ−Ｎ）ビットを ２＾Ｂ＾−＾１−１の１０進値を示した上記第１のロー
    レベル出力データの上位（Ａ＋Ｂ−Ｎ）ビットと同一状
    態にすると共に下位（Ｎ−Ａ）ビットを上記ディジタル
    入力データの下位（Ｎ−Ａ）ビットと同一状態に、上記
    第２のローレベル出力データを上記第１のローレベル出
    力データに対して状態が反転したデータにし、上記第１
    のハイレベル出力データを、上記ディジタル入力データ
    の上位Ａビットが示す１０進値から上記ローレベル出力
    データの上位（Ａ＋Ｂ−Ｎ）ビットが示した１０進値と
    ＋１とを減算し、更に、上記所定のデータが示した１０
    進値を加算した１０進値を示すデータに、上記第２のハ
    イレベル出力データを上記第１のハイレベル出力データ
    に対して状態が反転したデータにし、また、上記第１の
    補助出力データを上記第１の状態に、上記第２の補助出
    力データを上記第１の補助出力データに対して状態が反
    転した上記第２の状態にし、 （ｃ）上記ディジタル入力データが示した１０進値が−
    ２＾Ｂ＾−＾１−１以下の時、上記第１のローレベル出
    力データの上位（Ａ＋Ｂ−Ｎ）ビットを−２＾Ｂ＾−＾
    １の１０進値を示した上記ローレベル出力データの上位
    （Ａ＋Ｂ−Ｎ）ビットと同一状態にすると共に下位（Ｎ
    −Ａ）ビットを上記ディジタル入力データの下位（Ｎ−
    Ａ）ビットと同一状態に、上記第２のローレベル出力デ
    ータを上記第１のローレベル出力データに対して状態が
    反転したデータにし、上記第１のハイレベル出力データ
    を、上記ディジタル入力データの上位Ａビットが示す１
    ０進値から上記ローレベル出力データの上位（Ａ＋Ｂ−
    Ｎ）ビットが示した１０進値を減算し、更に、上記所定
    のデータが示した１０進値を加算した１０進値を示すデ
    ータに、上記第２のハイレベル出力データを上記第１の
    ハイレベル出力データに対して状態が反転したデータに
    し、また、上記第１の補助出力データを上記第２の状態
    に、上記第２の補助出力データを上記第１の補助出力デ
    ータに対して状態が反転した上記第１の状態にすること
    を特徴とする請求項（９）記載のディジタル／アナログ
    変換装置。
13. （１３）Ｎビットのディジタル入力データを入力し、Ａ
    ビット（Ａ＜Ｎ）の第１のハイレベル出力データとＢビ
    ット（Ｂ＞Ｎ−Ａ）の第１のローレベル出力データと１
    ビットの補助出力データとを夫々出力し、また、上記第
    １のハイレベル出力データに対して状態が反転した第２
    のハイレベル出力データと上記第１のローレベル出力デ
    ータに対して状態が反転した第２のローレベル出力デー
    タとを夫々出力するディジタルデータ変換手段と、少な
    くとも上記第１のハイレベル出力データを含む第１のデ
    ィジタルデータを第１のアナログ信号Ｓ＿１にＤ／Ａ変
    換する第１のハイレベル出力用ディジタル／アナログ変
    換手段と、 少なくとも上記第１のローレベル出力データを含む第２
    のディジタルデータを第２のアナログ信号Ｓ＿２にＤ／
    Ａ変換する第１のローレベル出力用ディジタル／アナロ
    グ変換手段と、 上記補助出力データの第１の状態に基づき上記第１のハ
    イレベル出力データの＋２ＬＳＢに相当する上記第１の
    アナログ信号Ｓ＿１を補助し、上記第１の補助出力デー
    タの第１の状態とは反対の第２の状態に基づき上記第１
    のハイレベル出力データの＋２ＬＳＢに相当する上記第
    １のアナログ信号Ｓ＿１を補助しない補助信号Ｓ＿３を
    出力する補助出力手段と、 上記第１のアナログ信号Ｓ＿１に対して逆相の第３のア
    ナログ信号Ｓ＿１’を出力すべく、少なくとも上記第２
    のハイレベル出力データを含む第３のディジタルデータ
    をＤ／Ａ変換する第２のハイレベル出力用ディジタル／
    アナログ変換手段と、上記第２のアナログ信号Ｓ＿２に
    対して逆相の第４のアナログ信号Ｓ＿２’を出力すべく
    、少なくとも上記第２のローレベル出力データを含む第
    ４のディジタルデータをＤ／Ａ変換する第２のローレベ
    ル出力用ディジタル／アナログ変換手段と、少なくとも
    上記第１のハイレベル出力データの（Ａ−１）ＳＢの重
    みと上記第１の補助出力データの重みが一致すべく、上
    記各信号Ｓ＿１〜Ｓ＿３と上記各信号Ｓ＿１、Ｓ＿２と
    を下記の式 式Ｇ＿１・Ｓ＿１＋Ｇ＿２・Ｓ＿２＋Ｇ３・Ｓ＿３−Ｇ
    ＿１・Ｓ＿１’−Ｇ＿２・Ｓ＿２’ （なお、Ｇ＿１〜Ｇ＿３は定数である。） に基づき加減算するアナログ加減算手段とから構成され
    、 上記ディジタル入力データが上記ローレベル出力データ
    によって表わすことが可能な最大データ範囲以内の所定
    データ範囲のとき、実質的に上記第１及び第２のローレ
    ベル出力用ディジタル／アナログ変換手段のみによって
    上記ディジタル入力データのＤ／Ａ変換が達成され、 また、上記ディジタル入力データが上記所定データ範囲
    以外のとき、上記第１及び第２のハイレベル出力用ディ
    ジタル／アナログ変換手段と上記補助出力手段との少な
    くとも一方と上記第１及び第２のローレベル出力用ディ
    ジタル／アナログ変換手段によってＤ／Ａ変換が達成さ
    れることを特徴としたディジタル／アナログ変換装置。
14. （１４）上記第１のハイレベル出力用ディジタル／アナ
    ログ変換手段と上記第１のローレベル出力用ディジタル
    ／アナログ変換手段が上記第１のアナログ信号Ｓ＿１と
    上記第２のアナログ信号Ｓ＿２を夫々電流出力するよう
    に、また、上記第２のハイレベル出力用ディジタル／ア
    ナログ変換手段と上記第２のローレベル出力用ディジタ
    ル／アナログ変換手段が上記第３のアナログ信号Ｓ＿１
    ’と上記第４のアナログ信号Ｓ＿２’を夫々電流出力す
    るように構成され、 上記アナログ加減算手段は、 上記第１のアナログ信号Ｓ＿１をＩ／Ｖ変換する第１の
    Ｉ／Ｖ変換回路と、 上記第２のアナログ信号Ｓ＿２をＩ／Ｖ変換する第２の
    Ｉ／Ｖ変換回路と、 上記第３のアナログ信号Ｓ＿１’をＩ／Ｖ変換する第３
    のＩ／Ｖ変換回路と、 上記第４のアナログ信号Ｓ＿２’をＩ／Ｖ変換する第４
    のＩ／Ｖ変換回路と、 その出力信号が、上記第１のＩ／Ｖ変換回路の出力信号
    と上記第２のＩ／Ｖ変換回路の出力信号と上記補助信号
    Ｓ＿３とを加算した信号から上記第３のＩ／Ｖ変換回路
    の出力信号と上記第４のＩ／Ｖ変換回路の出力信号と加
    算した信号を減算した信号となるべく、加減算するアナ
    ログ加減算回路とを含むことを特徴とする請求項（１３
    ）記載のディジタル／アナログ変換装置。
15. （１５）上記第１のハイレベル出力用ディジタル／アナ
    ログ変換手段と上記第１のローレベル出力用ディジタル
    ／アナログ変換手段が上記第１のアナログ信号Ｓ＿１と
    上記第２のアナログ信号Ｓ＿２を夫々電流出力するよう
    に、上記第２のハイレベル出力用ディジタル／アナログ
    変換手段と上記第２のローレベル出力用ディジタル／ア
    ナログ変換手段が上記第３のアナログ信号Ｓ＿１’と上
    記第４のアナログ信号Ｓ＿２’を夫々電流出力するよう
    に、また、上記補助出力回路が上記ハイレベル出力デー
    タのＬＳＢの状態変化に対する上記第１のアナログ信号
    Ｓ＿１の電流変化幅の２倍と同一の補助信号Ｓ＿３を夫
    々電流出力するように構成され、 上記アナログ加減算手段は、 上記第１のアナログ信号Ｓ＿１と上記第１の補助信号Ｓ
    ＿３とを加算し、Ｉ／Ｖ変換する第１のＩ／Ｖ変換回路
    と、 上記第２のアナログ信号Ｓ＿２をＩ／Ｖ変換する第２の
    Ｉ／Ｖ変換回路と、 上記第３のアナログ信号Ｓ＿１’をＩ／Ｖ変換する第３
    のＩ／Ｖ変換回路と、 上記第４のアナログ信号Ｓ＿２’をＩ／Ｖ変換する第４
    のＩ／Ｖ変換回路と、 その出力信号が、上記第１のＩ／Ｖ変換回路の出力信号
    と上記第２のＩ／Ｖ変換回路の出力信号とを加算した信
    号から上記第３のＩ／Ｖ変換回路の出力信号と上記第４
    のＩ／Ｖ変換回路の出力信号とを加算した信号を減算し
    た信号となるべく加減算するアナログ加減算回路とを含
    むことを特徴とする請求項（１３）記載のディジタル／
    アナログ変換装置。
16. （１６）上記ディジタル入力データが−２＾Ｎ＾−＾１
    から２＾Ｎ＾−＾１−１迄の１０進値を示すコードで表
    わされている場合、 上記アナログ加減算手段はその出力信号が、上記第１の
    ハイレベル出力データの（Ａ−１）ＳＢの重みと上記第
    １のローレベル出力データの（Ａ＋Ｂ−Ｎ−１）ＳＢの
    重みと上記補助出力データの重みが一致する加算比で上
    記各信号Ｓ＿１〜Ｓ＿３を加算した信号から上記第２の
    ハイレベル出力データのＬＳＢの重みと上記第２のロー
    レベル出力データの（Ａ＋Ｂ−Ｎ）ＳＢの重みが一致す
    る加算比で上記各信号Ｓ＿１’、Ｓ＿２’を加算した信
    号を減算した信号となるべく加減算するよう構成され、
    また、上記ディジタルデータ変換手段は、Ａビット（Ａ
    ＜Ｎ）の上記第１及び第２のハイレベル出力データとＢ
    ビット（Ｂ＞Ｎ−Ａ＋１）の上記第１及び第２のローレ
    ベル出力データと１ビットの上記補助出力データとを夫
    々出力するものであって、 （ａ）上記ディジタル入力データが示した１０進値が−
    ２＾Ｂ＾−＾１以上２＾Ｂ＾−＾１−１以下の時、上記
    第１のローレベル出力データを上記ディジタル入力デー
    タが示した１０進値を示すデータに、上記第２のローレ
    ベル出力データを上記第１のローレベル出力データに対
    して状態が反転したデータにし、上記第１のハイレベル
    出力データを常に所定のデータに、上記第２のハイレベ
    ル出力データを上記第１のハイレベル出力データに対し
    て状態が反転したデータにし、また、上記補助出力デー
    タを上記第２の状態にし、 （ｂ）上記ディジタル入力データが示した１０進値が２
    ＾Ｂ＾−＾１以上の時、上記第１のローレベル出力デー
    タの上位（Ａ＋Ｂ−Ｎ）ビットを ２＾Ｂ＾−＾１−１の１０進値を示した上記第１のロー
    レベル出力データの上位（Ａ＋Ｂ−Ｎ）ビットと同一状
    態にすると共に下位（Ｎ−Ａ）ビットを上記ディジタル
    入力データの下位（Ｎ−Ａ）ビットと同一状態に、上記
    第２のローレベル出力データを上記第１のローレベル出
    力データに対して状態が反転したデータにし、上記第１
    のハイレベル出力データを、上記ディジタル入力データ
    の上位Ａビットが示す１０進値から上記ローレベル出力
    データの上位（Ａ＋Ｂ−Ｎ）ビットが示した１０進値と
    ＋１とを減算し、更に、上記所定のデータが示した１０
    進値を加算した１０進値を示すデータに、上記第２のハ
    イレベル出力データを上記第１のハイレベル出力データ
    に対して状態が反転したデータにし、また、上記補助出
    力データを上記第１の状態にし、（ｃ）上記ディジタル
    入力データが示した１０進値が−２＾Ｂ＾−＾１−１以
    下の時、上記第１のローレベル出力データの上位（Ａ＋
    Ｂ−Ｎ）ビットを−２＾Ｂ＾−＾１の１０進値を示した
    上記ローレベル出力データの上位（Ａ＋Ｂ−Ｎ）ビット
    と同一状態にすると共に下位（Ｎ−Ａ）ビットを上記デ
    ィジタル入力データの下位（Ｎ−Ａ）ビットと同一状態
    に、上記第２のローレベル出力データを上記第１のロー
    レベル出力データに対して状態が反転したデータにし、
    上記第１のハイレベル出力データを、上記ディジタル入
    力データの上位Ａビットが示す１０進値から上記ローレ
    ベル出力データの上位（Ａ＋Ｂ−Ｎ）ビットが示した１
    ０進値を減算し、更に、上記所定のデータが示した１０
    進値を加算した１０進値を示すデータに、上記第２のハ
    イレベル出力データを上記第１のハイレベル出力データ
    に対して状態が反転したデータにし、また、上記補助出
    力データを上記第２の状態にすることを特徴とする請求
    項（１３）記載のディジタル／アナログ変換装置。
17. （１７）上記第１のハイレベル出力用ディジタル／アナ
    ログ変換手段と上記第２のハイレベル出力用ディジタル
    ／アナログ変換手段と上記第１のローレベル出力用ディ
    ジタル／アナログ変換と上記第２のローレベル出力用デ
    ィジタル／アナログ変換手段が全て同一回路構成、同一
    ビット数とされ、且つ、上記第１のハイレベル出力用デ
    ィジタル／アナログ変換手段と上記第１のローレベル出
    力用ディジタル／アナログ変換手段が一体に、また、上
    記第２のハイレベル出力用ディジタル／アナログ変換手
    段と上記第２のローレベル出力用ディジタル／アナログ
    変換手段が一体に形成されていることを特徴とする請求
    項（９）又は（１３）記載のディジタル／アナログ変換
    装置。