JP2976661B2 - デジタル／アナログ変換器においてデジタル信号をアナログ信号に変換する方法 - Google Patents
デジタル／アナログ変換器においてデジタル信号をアナログ信号に変換する方法Info
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- H03M7/3002—Conversion to or from differential modulation
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- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
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- H03M7/3033—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs
- H03M7/304—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs with distributed feedback, i.e. with feedback paths from the quantiser output to more than one filter stage
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、一般にデルタ・シグマ
変調器に関し、さらに詳しくはデジタル／アナログ変換
器用デルタ・シグマ変調器に関する。
変調器に関し、さらに詳しくはデジタル／アナログ変換
器用デルタ・シグマ変調器に関する。
【０００２】
【従来の技術】デジタル／アナログ変換器（ＤＡＣ）で
用いられる方法には基本的に２種類ある。本明細書で用
いられるようなシグマ・デルタ（Σ・Δ）方法と、抵抗
性または容量性ディバイダ方法である。
用いられる方法には基本的に２種類ある。本明細書で用
いられるようなシグマ・デルタ（Σ・Δ）方法と、抵抗
性または容量性ディバイダ方法である。
【０００３】Σ・Δ方法は、精密に整合されたオンチッ
プ部品（抵抗器）ではなく、正確なタイミングにより高
分解能を実現するため、魅力的である。さらに、薄膜の
レーザ・トリミングされたアナログ部品を製造する技術
は得にくいが、高速デジタル・スイッチング機能は半導
体業界では一般的である。
プ部品（抵抗器）ではなく、正確なタイミングにより高
分解能を実現するため、魅力的である。さらに、薄膜の
レーザ・トリミングされたアナログ部品を製造する技術
は得にくいが、高速デジタル・スイッチング機能は半導
体業界では一般的である。
【０００４】基本的なΣ・ΔＤＡＣはデジタル信号を受
け取り、この信号はアナログ出力信号の反転帰還と加算
され（ただし、デジタル信号に再変換された後）、エラ
ー信号を与える。次に、エラー信号は積分器と比較器に
よって処理され、アナログ出力信号を与える。このアナ
ログ信号はアナログ／デジタル変換器（ＡＤＣ）によっ
て処理され、帰還信号を与える。
け取り、この信号はアナログ出力信号の反転帰還と加算
され（ただし、デジタル信号に再変換された後）、エラ
ー信号を与える。次に、エラー信号は積分器と比較器に
よって処理され、アナログ出力信号を与える。このアナ
ログ信号はアナログ／デジタル変換器（ＡＤＣ）によっ
て処理され、帰還信号を与える。
【０００５】
【課題を解決するための手段】複数のビットを有するデ
ジタル信号が変換器によって受け取られる。次に帰還信
号が受け取られた信号から差し引かれ、デジタル・エラ
ー信号を形成する。このデジタル・エラー信号は濾波さ
れ、濾波されたデジタル・エラー信号の各ビットを用い
て出力エネルギ信号を生成する。この濾波されたデジタ
ル・エラー信号の最上位ビットと、最上位または２番目
の上位ビット以外のビットとが帰還信号として用いら
れ、アナログ信号に変換され、加算され、そして変換器
の出力として与えられる。
ジタル信号が変換器によって受け取られる。次に帰還信
号が受け取られた信号から差し引かれ、デジタル・エラ
ー信号を形成する。このデジタル・エラー信号は濾波さ
れ、濾波されたデジタル・エラー信号の各ビットを用い
て出力エネルギ信号を生成する。この濾波されたデジタ
ル・エラー信号の最上位ビットと、最上位または２番目
の上位ビット以外のビットとが帰還信号として用いら
れ、アナログ信号に変換され、加算され、そして変換器
の出力として与えられる。
【０００６】
【実施例】図１において、概して参照番号１０として記
されている従来のΣ・ΔＤＡＣが示されている。基本的
に、変換器１０は、加算器１１，フィルタ１２，１６／
４逓減器(rounding device) １３，ＤＡＣ１４およびＥ
ＰＲＯＭ（Electrical Programmable Read Only Memor
y) １５から成る。
されている従来のΣ・ΔＤＡＣが示されている。基本的
に、変換器１０は、加算器１１，フィルタ１２，１６／
４逓減器(rounding device) １３，ＤＡＣ１４およびＥ
ＰＲＯＭ（Electrical Programmable Read Only Memor
y) １５から成る。
【０００７】動作中、１６ビット・デジタル入力信号が
加算器１１の１つの入力によって受け取られる。この信
号は、ＥＰＲＯＭ１５からの１６ビット帰還エラー信号
と加算される。その結果得られる１６ビット信号はフィ
ルタ１２にかけられ、逓減器１３に入力される。逓減器
１３は、１６ビット・ワードを４ビット・ワードに変換
し、変換された４ビット・ワードはＤＡＣ１４とＥＰＲ
ＯＭ１５とに送られる。ＤＡＣ１４は、変調器１０のア
ナログ出力を与える。ＥＰＲＯＭ１５は、ＤＡＣ１４に
おける非線形性を補正するようにプログラムすることが
できる。
加算器１１の１つの入力によって受け取られる。この信
号は、ＥＰＲＯＭ１５からの１６ビット帰還エラー信号
と加算される。その結果得られる１６ビット信号はフィ
ルタ１２にかけられ、逓減器１３に入力される。逓減器
１３は、１６ビット・ワードを４ビット・ワードに変換
し、変換された４ビット・ワードはＤＡＣ１４とＥＰＲ
ＯＭ１５とに送られる。ＤＡＣ１４は、変調器１０のア
ナログ出力を与える。ＥＰＲＯＭ１５は、ＤＡＣ１４に
おける非線形性を補正するようにプログラムすることが
できる。
【０００８】図２のブロック図において、概して参照番
号２０として記されている、本発明を具現するΣ・ΔＤ
ＡＣを示す。変換器２０は、加算器２１，フィルタ２
２，ビット・タップ２３および減衰・加算器２４から成
る。
号２０として記されている、本発明を具現するΣ・ΔＤ
ＡＣを示す。変換器２０は、加算器２１，フィルタ２
２，ビット・タップ２３および減衰・加算器２４から成
る。
【０００９】動作中、１６ビット・デジタル入力信号が
加算器２１の１つの入力によって受け取られる。この１
６ビット入力は２ビット帰還信号と加算される。帰還信
号内の２ビットは、最上位ビットと第２ビットである。
この第２ビットは、最下位ビットと３番目の上位ビット
（包含）との間のビットであることが好ましい。加算器
２１の出力は、フィルタ２２で濾波され、ビット・タッ
プ２３に与えられる。ビット・タップ２３では、最上位
ビットと第２ビットとが減衰・加算器２４に送られ、こ
の減衰・加算器２４はアナログ出力信号を与える。ビッ
ト・タップ２３からの２つのビットは帰還信号として加
算器２１にも与えられる。
加算器２１の１つの入力によって受け取られる。この１
６ビット入力は２ビット帰還信号と加算される。帰還信
号内の２ビットは、最上位ビットと第２ビットである。
この第２ビットは、最下位ビットと３番目の上位ビット
（包含）との間のビットであることが好ましい。加算器
２１の出力は、フィルタ２２で濾波され、ビット・タッ
プ２３に与えられる。ビット・タップ２３では、最上位
ビットと第２ビットとが減衰・加算器２４に送られ、こ
の減衰・加算器２４はアナログ出力信号を与える。ビッ
ト・タップ２３からの２つのビットは帰還信号として加
算器２１にも与えられる。
【００１０】上記の方法では、タップされた２つのビッ
トは粗調(coarse)出力ビットとトリム(trim)出力ビット
として用いられる。この方法では、ワード・レートの総
電圧エネルギが入力電圧を所望の分解能まで十分に分解
することを可能にする。トリム・ビット列は小さな振幅
信号のみを表し、大きな値は粗調出力である元の出力内
で分解される。
トは粗調(coarse)出力ビットとトリム(trim)出力ビット
として用いられる。この方法では、ワード・レートの総
電圧エネルギが入力電圧を所望の分解能まで十分に分解
することを可能にする。トリム・ビット列は小さな振幅
信号のみを表し、大きな値は粗調出力である元の出力内
で分解される。
【００１１】小さな信号は粗調出力内で表す必要はない
ので、長期間のパターンは必要なくなり、そのため粗調
ビット列内で帯域内(in-band) 周波数成分を防いでい
る。トリム・ビット列内では、所要分解能範囲が限定さ
れているため、帯域内周波数成分は発生しない。その
後、２つのビット列の和が正しい振幅になり、かつデジ
タル入力信号を完全に表すように、全振幅トリム・パル
スが対応する量だけ減衰される。
ので、長期間のパターンは必要なくなり、そのため粗調
ビット列内で帯域内(in-band) 周波数成分を防いでい
る。トリム・ビット列内では、所要分解能範囲が限定さ
れているため、帯域内周波数成分は発生しない。その
後、２つのビット列の和が正しい振幅になり、かつデジ
タル入力信号を完全に表すように、全振幅トリム・パル
スが対応する量だけ減衰される。
【００１２】図３では、本発明を利用して変換された８
ビットＤＣワードの時間領域グラフを示す。グラフの縦
軸は信号の振幅を表し、横軸はクロック・サイクルを表
す。図３の振幅は図２で用いた２ビット帰還信号を示
し、ここでは粗調ビットが１６／１７でトリム・ビット
が１／１７である。両方のビットが同じクロック・パル
ス期間中に受け取られる場合、全１７／１７振幅が表さ
れる。一方、いずれのビットも受け取られない場合、０
／１７振幅が表される。
ビットＤＣワードの時間領域グラフを示す。グラフの縦
軸は信号の振幅を表し、横軸はクロック・サイクルを表
す。図３の振幅は図２で用いた２ビット帰還信号を示
し、ここでは粗調ビットが１６／１７でトリム・ビット
が１／１７である。両方のビットが同じクロック・パル
ス期間中に受け取られる場合、全１７／１７振幅が表さ
れる。一方、いずれのビットも受け取られない場合、０
／１７振幅が表される。
【００１３】図３の特定例では、第１サイクル内で粗調
補正ビットが受け取られる。 この次に、第２および第
３クロックサイクル内で２つのトリム・ビットが受け取
られる。第４クロック・サイクルにおいて、いずれのビ
ットも受け取られず、第５クロック・サイクルにおい
て、両方のビットが受け取られる。これは、図示のよう
に１６クロック・サイクルまで続く。この１６クロック
・サイクルまで全振幅を加算することにより、振幅は７
５／２５６となることがわかる。
補正ビットが受け取られる。 この次に、第２および第
３クロックサイクル内で２つのトリム・ビットが受け取
られる。第４クロック・サイクルにおいて、いずれのビ
ットも受け取られず、第５クロック・サイクルにおい
て、両方のビットが受け取られる。これは、図示のよう
に１６クロック・サイクルまで続く。この１６クロック
・サイクルまで全振幅を加算することにより、振幅は７
５／２５６となることがわかる。
【００１４】図４において、概して参照番号４０で記さ
れる２次Σ・ΔＤＡＣ変調器のブロック図を示す。一般
に、変調器４０は、第１ステージ４１，第２ステージ４
２，ビット・タップおよび減衰・加算器４３から成る。
ステージ４１は、１６ビット入力デジタル信号（ＤIN）
と減衰・加算器４３からの２ビット帰還信号の反転とを
加算する第１加算器４４から成る。加算器４４からの出
力は増幅器４５で処理され、ここで振幅が半分に低減さ
れる。次に、増幅器４５からの信号は、加算器４６にお
いて遅延された帰還信号と加算される。加算器４６の出
力は遅延回路４７で遅延され、その後加算器４６の第２
入力に入力される。また、加算器４６出力は第１ステー
ジ４１から第２ステージ４２に出力される。
れる２次Σ・ΔＤＡＣ変調器のブロック図を示す。一般
に、変調器４０は、第１ステージ４１，第２ステージ４
２，ビット・タップおよび減衰・加算器４３から成る。
ステージ４１は、１６ビット入力デジタル信号（ＤIN）
と減衰・加算器４３からの２ビット帰還信号の反転とを
加算する第１加算器４４から成る。加算器４４からの出
力は増幅器４５で処理され、ここで振幅が半分に低減さ
れる。次に、増幅器４５からの信号は、加算器４６にお
いて遅延された帰還信号と加算される。加算器４６の出
力は遅延回路４７で遅延され、その後加算器４６の第２
入力に入力される。また、加算器４６出力は第１ステー
ジ４１から第２ステージ４２に出力される。
【００１５】ステージ４２では、加算器４９がステージ
４１から１７ビット入力を受け取る。この入力は、減衰
・加算器４３からの２ビット帰還信号の反転に加算され
る。その結果得られた信号は増幅器５０で処理され、こ
こで振幅が半分に低減され、加算器５１の第１入力に送
られる。加算器５１の出力の遅延帰還は、加算器５１の
第２入力に入力される。その結果得られた信号は遅延回
路５２で処理され、その後加算器５１に戻され、減衰・
加算器４３に送られる。
４１から１７ビット入力を受け取る。この入力は、減衰
・加算器４３からの２ビット帰還信号の反転に加算され
る。その結果得られた信号は増幅器５０で処理され、こ
こで振幅が半分に低減され、加算器５１の第１入力に送
られる。加算器５１の出力の遅延帰還は、加算器５１の
第２入力に入力される。その結果得られた信号は遅延回
路５２で処理され、その後加算器５１に戻され、減衰・
加算器４３に送られる。
【００１６】減衰・加算器４３では、ステージ４２から
の１８ビット出力信号が受け取られる。１８ビットのう
ち２ビットが選択され、２ビット帰還信号とアナログ出
力信号となる。選択された２ビットの１つは最上位ビッ
ト（ＭＳＢ）であり、他方のビットは三番目の上位ビッ
トと最下位ビット（包含）との間のビットであることが
好ましい。この例では、ＭＳＢと９番目の上位ビット
（ＭＳＢ−８）とが選択されている。これらのビットは
タップされ、加算器４４，４９の帰還入力に入力され
る。
の１８ビット出力信号が受け取られる。１８ビットのう
ち２ビットが選択され、２ビット帰還信号とアナログ出
力信号となる。選択された２ビットの１つは最上位ビッ
ト（ＭＳＢ）であり、他方のビットは三番目の上位ビッ
トと最下位ビット（包含）との間のビットであることが
好ましい。この例では、ＭＳＢと９番目の上位ビット
（ＭＳＢ−８）とが選択されている。これらのビットは
タップされ、加算器４４，４９の帰還入力に入力され
る。
【００１７】また、これらのビット・ライン上の信号は
抵抗５５，５６によって減衰され、その後ノード５７に
おいて互いに加算され、アナログ出力（ＡOUT ）信号と
なる。図示のように、抵抗５５は値Ｒを有する基準抵抗
であり、抵抗５６は値２５６Ｒを有する。ステージ４２
から出力される際にビットは同じ振幅を有するので、こ
れらの値が選ばれる。従って、選択されたビットを適切
に重み付けし、正確な出力アナログ値にしなければなら
ない。この例では、第２ビットは、最上位ビットから８
ビット下位の９番目の上位ビットであり、また２8 は２
５６であるので、それに応じて低減された振幅を有して
いなければならない。抵抗減衰・加算回路網が示されて
いるが、この回路網は重み付けスイッチド・コンデンサ
を用いて構成してもよく、この場合には所望に応じてス
イッチド・コンデンサ・スムージング・フィルタ内に直
接内蔵することができる。
抵抗５５，５６によって減衰され、その後ノード５７に
おいて互いに加算され、アナログ出力（ＡOUT ）信号と
なる。図示のように、抵抗５５は値Ｒを有する基準抵抗
であり、抵抗５６は値２５６Ｒを有する。ステージ４２
から出力される際にビットは同じ振幅を有するので、こ
れらの値が選ばれる。従って、選択されたビットを適切
に重み付けし、正確な出力アナログ値にしなければなら
ない。この例では、第２ビットは、最上位ビットから８
ビット下位の９番目の上位ビットであり、また２8 は２
５６であるので、それに応じて低減された振幅を有して
いなければならない。抵抗減衰・加算回路網が示されて
いるが、この回路網は重み付けスイッチド・コンデンサ
を用いて構成してもよく、この場合には所望に応じてス
イッチド・コンデンサ・スムージング・フィルタ内に直
接内蔵することができる。
【００１８】オーバーサンプリン率が２５６（２8 ）の
場合、所望の帯域幅に対して最上位出力には８ビットの
分解能しか保証されない。そのため、最上位ビットから
８ビット下位で第２タップをとり、データ・ワード・サ
イクル内でより小さなエネルギ逓増を表すことができる
ようにする。トリム・ビットは、追加の８ビット分解能
に対しエネルギを正確に表すことができ、最終分解能は
１６ビットとなり、変調器の雑音整形は、すべての許容
入力信号に対して予定通りとなる。
場合、所望の帯域幅に対して最上位出力には８ビットの
分解能しか保証されない。そのため、最上位ビットから
８ビット下位で第２タップをとり、データ・ワード・サ
イクル内でより小さなエネルギ逓増を表すことができる
ようにする。トリム・ビットは、追加の８ビット分解能
に対しエネルギを正確に表すことができ、最終分解能は
１６ビットとなり、変調器の雑音整形は、すべての許容
入力信号に対して予定通りとなる。
【００１９】わずか８ビットの成分整合(component mat
ching)精度は、トリム・タップが粗調タップによって主
に表される大きな信号を歪ませず、かつ粗調タップがト
リム・タップによって主に表される小さな信号を歪ませ
ない程度には十分以上である。
ching)精度は、トリム・タップが粗調タップによって主
に表される大きな信号を歪ませず、かつ粗調タップがト
リム・タップによって主に表される小さな信号を歪ませ
ない程度には十分以上である。
【００２０】本発明は２つのタップの使用に限定されな
いことに注意されたい。１８ビットΣ・ΔＤＡＣは６ビ
ット間隔（ビット１９，１３，７）の３つのタップを用
いて、６４（２6 ）オーバーサンプリング率で実現する
こともできる。加算回路網内で、ビット７は７２ｄＢ減
衰され、ビット１３は３６ｄＢ減衰される。成分整合要
件は、１２ビット精度よりも悪くならない。
いことに注意されたい。１８ビットΣ・ΔＤＡＣは６ビ
ット間隔（ビット１９，１３，７）の３つのタップを用
いて、６４（２6 ）オーバーサンプリング率で実現する
こともできる。加算回路網内で、ビット７は７２ｄＢ減
衰され、ビット１３は３６ｄＢ減衰される。成分整合要
件は、１２ビット精度よりも悪くならない。
【００２１】従って、以上の説明により、本発明に従っ
て上記の目的および利点を十分に満たす処理および方法
が提供されたことが当業者には明らかである。
て上記の目的および利点を十分に満たす処理および方法
が提供されたことが当業者には明らかである。
【００２２】本発明の１つの実施例では、デジタル出力
表示を生成する段階（２３）が、前記最上位ビット，前
記の２番目の上位ビットまたは前記第２ビットではない
第３ビットを用いる段階から成る。
表示を生成する段階（２３）が、前記最上位ビット，前
記の２番目の上位ビットまたは前記第２ビットではない
第３ビットを用いる段階から成る。
【００２３】本発明の別の面では、アナログ信号を生成
する段階（２４）が、各ビットの重み(significance)を
表すデジタル出力表示のビットのそれぞれのアナログ信
号を生成する段階と、該それぞれのアナログ信号を加算
して、前記デジタル／アナログ変換器（２０）の前記ア
ナログ信号出力を生成する段階とから成る。
する段階（２４）が、各ビットの重み(significance)を
表すデジタル出力表示のビットのそれぞれのアナログ信
号を生成する段階と、該それぞれのアナログ信号を加算
して、前記デジタル／アナログ変換器（２０）の前記ア
ナログ信号出力を生成する段階とから成る。
【００２４】さらに、本発明の別の面では、減衰段階
（５５，５６）において、最上位エネルギ信号と第２エ
ネルギ信号とが重み付けられ、エネルギ信号のそれぞれ
の重みを表す。
（５５，５６）において、最上位エネルギ信号と第２エ
ネルギ信号とが重み付けられ、エネルギ信号のそれぞれ
の重みを表す。
【００２５】また、本発明の別の面では、減衰段階（５
５、５６）において、第４デジタル・エラー信号の最上
位ビットと第２ビットとが重み付けられ、ビットのそれ
ぞれの重みを表す。
５、５６）において、第４デジタル・エラー信号の最上
位ビットと第２ビットとが重み付けられ、ビットのそれ
ぞれの重みを表す。
【００２６】さらに本発明の別の面では、第２帰還信号
が第２デジタル・エラー信号である。
が第２デジタル・エラー信号である。
【００２７】また、本発明の別の面では、第２帰還信号
は第１遅延装置（４７）において遅延され、その後第１
低減デジタル信号と加算される。
は第１遅延装置（４７）において遅延され、その後第１
低減デジタル信号と加算される。
【００２８】さらにまた、本発明の別の面では、第３帰
還信号は前記の第４デジタル・エラー信号である。
還信号は前記の第４デジタル・エラー信号である。
【００２９】さらに、本発明の別の面では、第３帰還信
号は第２遅延装置（５２）において遅延され、その後第
２低減デジタル信号と加算される。
号は第２遅延装置（５２）において遅延され、その後第
２低減デジタル信号と加算される。
【００３０】本発明は特定の実施例と共に説明してきた
が、上記の説明に鑑み、多くの変更、修正および変形が
当業者には明らかであるあることが明白である。従っ
て、そのようなすべての変更，修正および変形は添付の
特許請求の範囲内に内包するものとする。
が、上記の説明に鑑み、多くの変更、修正および変形が
当業者には明らかであるあることが明白である。従っ
て、そのようなすべての変更，修正および変形は添付の
特許請求の範囲内に内包するものとする。
【図１】従来のΣ・ΔＤＡＣのブロック図である。
【図２】本発明を具現するΣ・ΔＤＡＣのブロック図で
ある。
ある。
【図３】図２のΣ・ΔＤＡＣを用いて変換されたＤＣワ
ードの時間領域グラフである。
ードの時間領域グラフである。
【図４】本発明を具現する２次Σ・ΔＤＡＣのブロック
図である。
図である。
２０ Σ・ΔＤＡＣ ２１ 加算器 ２２ フィルタ ２３ ビット・タップ ２４ 減衰・加算器 ４０ ２次Σ・ΔＤＡＣ ４１ 第１ステージ ４２ 第２ステージ ４３ 減衰・加算器 ４４，４６，４９，５１ 加算器 ４５，５０ 増幅器 ５２ 遅延回路 ５５，５６ 抵抗
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−129334（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 3/00 H03M 1/00
Claims (3)
- 【請求項１】デジタル／アナログ変換器（２０）におい
てデジタル信号をアナログ信号に変換する方法であっ
て： 前記デジタル／アナログ変換器（２０）の入力におい
て、少なくとも３ビットを有するデジタル信号を受け取
る段階； 前記デジタル信号から帰還信号を差し引いて、デジタル
・エラー信号を生成する段階（２１）；前記デジタル・エラー信号を濾波して（２２）、最上位
ビットと２番目の上位ビットとを含む少なくとも３ビッ
トを有する複数の濾波された信号を与える段階； 前記濾波された信号の前記最上位ビットと、前記の濾波
された信号の第２ビットとを用いて前記濾波された信号
のデジタル出力表示を生成する段階（２３）であって、
前記第２ビットが前記最上位ビットでも前記の２番目の
上位ビットでもなく、前記デジタル出力表示の前記最上
位ビットと第２ビットとが前記帰還信号を形成する、デ
ジタル出力表示を生成する段階；および前記デジタル出
力表示のアナログ信号を生成する段階（２４）； によって構成されることを特徴とする方法。 - 【請求項２】デジタル／アナログ変換器（４０）におい
てデジタル信号をアナログ信号に変換する方法であっ
て： 加算器（４４）の第１入力において、少なくとも３ビッ
トを有するデジタル信号と、前記加算器（４４）の第２
入力において帰還信号とを受け取る段階； 前記デジタル信号と、前記帰還信号の反転とを加算し、
デジタル・エラー信号（２２）を生成する段階（４
４）；前記デジタル・エラー信号を濾波して（２２）、最上位
ビットと２番目の上位ビットとを含む少なくとも３ビッ
トを有する複数の濾波された信号を与える段階； 前記帰還信号を形成する前記複数の濾波された信号の前
記最上位ビットと第 ２ビットとをタップオフする段階で
あって、前記第２ビットが前記最上位ビットでも前記２
番目の上位ビットでもない、タップオフする段階（４
３） ； 前記最上位ビットと前記第２ビットとを減衰し、それに
より最上位エネルギ信号と第２エネルギ信号とを生成す
る段階（５５，５６）；および前記最上位エネルギ信号
と前記第２エネルギ信号とを加算して、前記アナログ信
号を生成する段階； によって構成されることを特徴とする方法。 - 【請求項３】デジタル／アナログ変換器（４０）におい
てデジタル信号をアナログ信号に変換する方法であっ
て： 第１加算器（４４）の第１入力において、少なくとも３
ビットを有するデジタル信号と、前記第１加算器の第２
入力において帰還信号とを受け取る段階； 前記デジタル信号と、前記帰還信号の反転とを加算し、
複数のビットを有する第１デジタル・エラー信号を生成
する段階（４４）前記第１デジタル・エラー信号の前記
複数のビットのそれぞれの振幅を低減して、第１の低減
デジタル信号を生成する段階（４５）； 第２加算器（４６）において、前記第１低減デジタル信
号と第２帰還信号とを加算して、複数のビットを有する
第２デジタル・エラー信号を生成する段階； 第３加算器（４９）において、前記第２デジタル・エラ
ー信号と前記第１帰還信号の反転とを加算して、複数の
ビットを有する第３デジタル・エラー信号を生成する段
階； 前記第３デジタル・エラー信号の前記複数のビットのそ
れぞれの振幅を低減して、第２低減デジタル信号を生成
する段階（５０）； 第４加算器（５１）において、前記第２低減デジタル信
号と第３帰還信号とを加算して、最上位ビットと２番目
の上位ビットとを含む少なくとも３ビットを有する第４
デジタル・エラー信号を生成する段階； 前記第４デジタル・エラー信号の最上位ビットと、前記
最上位ビットでも前記の２番目の上位ビットでもない第
２ビットとをタップオフする段階； 前記第４デジタル・エラー信号の前記最上位ビットと前
記第２ビットとを減衰（５５，５６）し、最上位エネル
ギ信号と第２エネルギ信号とを生成する段階；および前
記最上位エネルギ信号と前記第２エネルギ信号とを加算
して、前記アナログ信号を生成する段階； によって構成されることを特徴とする方法。
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