JP2976661B2 - デジタル/アナログ変換器においてデジタル信号をアナログ信号に変換する方法 - Google Patents
デジタル/アナログ変換器においてデジタル信号をアナログ信号に変換する方法Info
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Description
変調器に関し、さらに詳しくはデジタル/アナログ変換
器用デルタ・シグマ変調器に関する。
用いられる方法には基本的に2種類ある。本明細書で用
いられるようなシグマ・デルタ(Σ・Δ)方法と、抵抗
性または容量性ディバイダ方法である。
プ部品(抵抗器)ではなく、正確なタイミングにより高
分解能を実現するため、魅力的である。さらに、薄膜の
レーザ・トリミングされたアナログ部品を製造する技術
は得にくいが、高速デジタル・スイッチング機能は半導
体業界では一般的である。
け取り、この信号はアナログ出力信号の反転帰還と加算
され(ただし、デジタル信号に再変換された後)、エラ
ー信号を与える。次に、エラー信号は積分器と比較器に
よって処理され、アナログ出力信号を与える。このアナ
ログ信号はアナログ/デジタル変換器(ADC)によっ
て処理され、帰還信号を与える。
ジタル信号が変換器によって受け取られる。次に帰還信
号が受け取られた信号から差し引かれ、デジタル・エラ
ー信号を形成する。このデジタル・エラー信号は濾波さ
れ、濾波されたデジタル・エラー信号の各ビットを用い
て出力エネルギ信号を生成する。この濾波されたデジタ
ル・エラー信号の最上位ビットと、最上位または2番目
の上位ビット以外のビットとが帰還信号として用いら
れ、アナログ信号に変換され、加算され、そして変換器
の出力として与えられる。
されている従来のΣ・ΔDACが示されている。基本的
に、変換器10は、加算器11,フィルタ12,16/
4逓減器(rounding device) 13,DAC14およびE
PROM(Electrical Programmable Read Only Memor
y) 15から成る。
加算器11の1つの入力によって受け取られる。この信
号は、EPROM15からの16ビット帰還エラー信号
と加算される。その結果得られる16ビット信号はフィ
ルタ12にかけられ、逓減器13に入力される。逓減器
13は、16ビット・ワードを4ビット・ワードに変換
し、変換された4ビット・ワードはDAC14とEPR
OM15とに送られる。DAC14は、変調器10のア
ナログ出力を与える。EPROM15は、DAC14に
おける非線形性を補正するようにプログラムすることが
できる。
号20として記されている、本発明を具現するΣ・ΔD
ACを示す。変換器20は、加算器21,フィルタ2
2,ビット・タップ23および減衰・加算器24から成
る。
加算器21の1つの入力によって受け取られる。この1
6ビット入力は2ビット帰還信号と加算される。帰還信
号内の2ビットは、最上位ビットと第2ビットである。
この第2ビットは、最下位ビットと3番目の上位ビット
(包含)との間のビットであることが好ましい。加算器
21の出力は、フィルタ22で濾波され、ビット・タッ
プ23に与えられる。ビット・タップ23では、最上位
ビットと第2ビットとが減衰・加算器24に送られ、こ
の減衰・加算器24はアナログ出力信号を与える。ビッ
ト・タップ23からの2つのビットは帰還信号として加
算器21にも与えられる。
トは粗調(coarse)出力ビットとトリム(trim)出力ビット
として用いられる。この方法では、ワード・レートの総
電圧エネルギが入力電圧を所望の分解能まで十分に分解
することを可能にする。トリム・ビット列は小さな振幅
信号のみを表し、大きな値は粗調出力である元の出力内
で分解される。
ので、長期間のパターンは必要なくなり、そのため粗調
ビット列内で帯域内(in-band) 周波数成分を防いでい
る。トリム・ビット列内では、所要分解能範囲が限定さ
れているため、帯域内周波数成分は発生しない。その
後、2つのビット列の和が正しい振幅になり、かつデジ
タル入力信号を完全に表すように、全振幅トリム・パル
スが対応する量だけ減衰される。
ビットDCワードの時間領域グラフを示す。グラフの縦
軸は信号の振幅を表し、横軸はクロック・サイクルを表
す。図3の振幅は図2で用いた2ビット帰還信号を示
し、ここでは粗調ビットが16/17でトリム・ビット
が1/17である。両方のビットが同じクロック・パル
ス期間中に受け取られる場合、全17/17振幅が表さ
れる。一方、いずれのビットも受け取られない場合、0
/17振幅が表される。
補正ビットが受け取られる。 この次に、第2および第
3クロックサイクル内で2つのトリム・ビットが受け取
られる。第4クロック・サイクルにおいて、いずれのビ
ットも受け取られず、第5クロック・サイクルにおい
て、両方のビットが受け取られる。これは、図示のよう
に16クロック・サイクルまで続く。この16クロック
・サイクルまで全振幅を加算することにより、振幅は7
5/256となることがわかる。
れる2次Σ・ΔDAC変調器のブロック図を示す。一般
に、変調器40は、第1ステージ41,第2ステージ4
2,ビット・タップおよび減衰・加算器43から成る。
ステージ41は、16ビット入力デジタル信号(DIN)
と減衰・加算器43からの2ビット帰還信号の反転とを
加算する第1加算器44から成る。加算器44からの出
力は増幅器45で処理され、ここで振幅が半分に低減さ
れる。次に、増幅器45からの信号は、加算器46にお
いて遅延された帰還信号と加算される。加算器46の出
力は遅延回路47で遅延され、その後加算器46の第2
入力に入力される。また、加算器46出力は第1ステー
ジ41から第2ステージ42に出力される。
41から17ビット入力を受け取る。この入力は、減衰
・加算器43からの2ビット帰還信号の反転に加算され
る。その結果得られた信号は増幅器50で処理され、こ
こで振幅が半分に低減され、加算器51の第1入力に送
られる。加算器51の出力の遅延帰還は、加算器51の
第2入力に入力される。その結果得られた信号は遅延回
路52で処理され、その後加算器51に戻され、減衰・
加算器43に送られる。
の18ビット出力信号が受け取られる。18ビットのう
ち2ビットが選択され、2ビット帰還信号とアナログ出
力信号となる。選択された2ビットの1つは最上位ビッ
ト(MSB)であり、他方のビットは三番目の上位ビッ
トと最下位ビット(包含)との間のビットであることが
好ましい。この例では、MSBと9番目の上位ビット
(MSB−8)とが選択されている。これらのビットは
タップされ、加算器44,49の帰還入力に入力され
る。
抵抗55,56によって減衰され、その後ノード57に
おいて互いに加算され、アナログ出力(AOUT )信号と
なる。図示のように、抵抗55は値Rを有する基準抵抗
であり、抵抗56は値256Rを有する。ステージ42
から出力される際にビットは同じ振幅を有するので、こ
れらの値が選ばれる。従って、選択されたビットを適切
に重み付けし、正確な出力アナログ値にしなければなら
ない。この例では、第2ビットは、最上位ビットから8
ビット下位の9番目の上位ビットであり、また28 は2
56であるので、それに応じて低減された振幅を有して
いなければならない。抵抗減衰・加算回路網が示されて
いるが、この回路網は重み付けスイッチド・コンデンサ
を用いて構成してもよく、この場合には所望に応じてス
イッチド・コンデンサ・スムージング・フィルタ内に直
接内蔵することができる。
場合、所望の帯域幅に対して最上位出力には8ビットの
分解能しか保証されない。そのため、最上位ビットから
8ビット下位で第2タップをとり、データ・ワード・サ
イクル内でより小さなエネルギ逓増を表すことができる
ようにする。トリム・ビットは、追加の8ビット分解能
に対しエネルギを正確に表すことができ、最終分解能は
16ビットとなり、変調器の雑音整形は、すべての許容
入力信号に対して予定通りとなる。
ching)精度は、トリム・タップが粗調タップによって主
に表される大きな信号を歪ませず、かつ粗調タップがト
リム・タップによって主に表される小さな信号を歪ませ
ない程度には十分以上である。
いことに注意されたい。18ビットΣ・ΔDACは6ビ
ット間隔(ビット19,13,7)の3つのタップを用
いて、64(26 )オーバーサンプリング率で実現する
こともできる。加算回路網内で、ビット7は72dB減
衰され、ビット13は36dB減衰される。成分整合要
件は、12ビット精度よりも悪くならない。
て上記の目的および利点を十分に満たす処理および方法
が提供されたことが当業者には明らかである。
表示を生成する段階(23)が、前記最上位ビット,前
記の2番目の上位ビットまたは前記第2ビットではない
第3ビットを用いる段階から成る。
する段階(24)が、各ビットの重み(significance)を
表すデジタル出力表示のビットのそれぞれのアナログ信
号を生成する段階と、該それぞれのアナログ信号を加算
して、前記デジタル/アナログ変換器(20)の前記ア
ナログ信号出力を生成する段階とから成る。
(55,56)において、最上位エネルギ信号と第2エ
ネルギ信号とが重み付けられ、エネルギ信号のそれぞれ
の重みを表す。
5、56)において、第4デジタル・エラー信号の最上
位ビットと第2ビットとが重み付けられ、ビットのそれ
ぞれの重みを表す。
が第2デジタル・エラー信号である。
は第1遅延装置(47)において遅延され、その後第1
低減デジタル信号と加算される。
還信号は前記の第4デジタル・エラー信号である。
号は第2遅延装置(52)において遅延され、その後第
2低減デジタル信号と加算される。
が、上記の説明に鑑み、多くの変更、修正および変形が
当業者には明らかであるあることが明白である。従っ
て、そのようなすべての変更,修正および変形は添付の
特許請求の範囲内に内包するものとする。
ある。
ードの時間領域グラフである。
図である。
Claims (3)
- 【請求項1】デジタル/アナログ変換器(20)におい
てデジタル信号をアナログ信号に変換する方法であっ
て: 前記デジタル/アナログ変換器(20)の入力におい
て、少なくとも3ビットを有するデジタル信号を受け取
る段階; 前記デジタル信号から帰還信号を差し引いて、デジタル
・エラー信号を生成する段階(21);前記デジタル・エラー信号を濾波して(22)、最上位
ビットと2番目の上位ビットとを含む少なくとも3ビッ
トを有する複数の濾波された信号を与える段階; 前記濾波された信号の前記最上位ビットと、前記の濾波
された信号の第2ビットとを用いて前記濾波された信号
のデジタル出力表示を生成する段階(23)であって、
前記第2ビットが前記最上位ビットでも前記の2番目の
上位ビットでもなく、前記デジタル出力表示の前記最上
位ビットと第2ビットとが前記帰還信号を形成する、デ
ジタル出力表示を生成する段階;および前記デジタル出
力表示のアナログ信号を生成する段階(24); によって構成されることを特徴とする方法。 - 【請求項2】デジタル/アナログ変換器(40)におい
てデジタル信号をアナログ信号に変換する方法であっ
て: 加算器(44)の第1入力において、少なくとも3ビッ
トを有するデジタル信号と、前記加算器(44)の第2
入力において帰還信号とを受け取る段階; 前記デジタル信号と、前記帰還信号の反転とを加算し、
デジタル・エラー信号(22)を生成する段階(4
4);前記デジタル・エラー信号を濾波して(22)、最上位
ビットと2番目の上位ビットとを含む少なくとも3ビッ
トを有する複数の濾波された信号を与える段階; 前記帰還信号を形成する前記複数の濾波された信号の前
記最上位ビットと第 2ビットとをタップオフする段階で
あって、前記第2ビットが前記最上位ビットでも前記2
番目の上位ビットでもない、タップオフする段階(4
3) ; 前記最上位ビットと前記第2ビットとを減衰し、それに
より最上位エネルギ信号と第2エネルギ信号とを生成す
る段階(55,56);および前記最上位エネルギ信号
と前記第2エネルギ信号とを加算して、前記アナログ信
号を生成する段階; によって構成されることを特徴とする方法。 - 【請求項3】デジタル/アナログ変換器(40)におい
てデジタル信号をアナログ信号に変換する方法であっ
て: 第1加算器(44)の第1入力において、少なくとも3
ビットを有するデジタル信号と、前記第1加算器の第2
入力において帰還信号とを受け取る段階; 前記デジタル信号と、前記帰還信号の反転とを加算し、
複数のビットを有する第1デジタル・エラー信号を生成
する段階(44)前記第1デジタル・エラー信号の前記
複数のビットのそれぞれの振幅を低減して、第1の低減
デジタル信号を生成する段階(45); 第2加算器(46)において、前記第1低減デジタル信
号と第2帰還信号とを加算して、複数のビットを有する
第2デジタル・エラー信号を生成する段階; 第3加算器(49)において、前記第2デジタル・エラ
ー信号と前記第1帰還信号の反転とを加算して、複数の
ビットを有する第3デジタル・エラー信号を生成する段
階; 前記第3デジタル・エラー信号の前記複数のビットのそ
れぞれの振幅を低減して、第2低減デジタル信号を生成
する段階(50); 第4加算器(51)において、前記第2低減デジタル信
号と第3帰還信号とを加算して、最上位ビットと2番目
の上位ビットとを含む少なくとも3ビットを有する第4
デジタル・エラー信号を生成する段階; 前記第4デジタル・エラー信号の最上位ビットと、前記
最上位ビットでも前記の2番目の上位ビットでもない第
2ビットとをタップオフする段階; 前記第4デジタル・エラー信号の前記最上位ビットと前
記第2ビットとを減衰(55,56)し、最上位エネル
ギ信号と第2エネルギ信号とを生成する段階;および前
記最上位エネルギ信号と前記第2エネルギ信号とを加算
して、前記アナログ信号を生成する段階; によって構成されることを特徴とする方法。
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