JPH0683073B2 - デイジタル／アナログ変換装置 - Google Patents
デイジタル／アナログ変換装置Info
- Publication number
- JPH0683073B2 JPH0683073B2 JP2104586A JP10458690A JPH0683073B2 JP H0683073 B2 JPH0683073 B2 JP H0683073B2 JP 2104586 A JP2104586 A JP 2104586A JP 10458690 A JP10458690 A JP 10458690A JP H0683073 B2 JPH0683073 B2 JP H0683073B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- input
- level output
- output data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はコンパクトディスク（CD）プレーヤ）、ディジ
タルオーディオテープ（DAT）レコーダ等のディジタル
オーディオ機器に用いて好適なディジタル／アナログ変
換装置に関し、特に複数のディジタル／アナログ変換回
路（以下、DACと略称する）を用いることにより、ロー
レベル出力時における出力誤差を改善したディジタル／
アナログ変換装置に関する。
タルオーディオテープ（DAT）レコーダ等のディジタル
オーディオ機器に用いて好適なディジタル／アナログ変
換装置に関し、特に複数のディジタル／アナログ変換回
路（以下、DACと略称する）を用いることにより、ロー
レベル出力時における出力誤差を改善したディジタル／
アナログ変換装置に関する。
［従来の技術］ 一般にDACは±1/2LSB以下の非直線性出力誤差を満足す
るよう製造されているが、ディジタルオーディオ機器に
用いられるDACは高分解能が要求されるため、この出力
誤差が満足されていないことが多い。現時点において、
この出力誤差を満足しているDACは分解能が14〜16ビッ
ト以下のものでしかない。
るよう製造されているが、ディジタルオーディオ機器に
用いられるDACは高分解能が要求されるため、この出力
誤差が満足されていないことが多い。現時点において、
この出力誤差を満足しているDACは分解能が14〜16ビッ
ト以下のものでしかない。
一方、ローレベル出力時における出力誤差を改善するデ
ィジタル／アナログ変換装置が特開昭61−242421号（US
P 4,727,355号）公報によって提案されている。
ィジタル／アナログ変換装置が特開昭61−242421号（US
P 4,727,355号）公報によって提案されている。
［発明が解決しようとする問題点］ しかしながら、このディジタル／アナログ変換装置はそ
の構成が複雑であり、特に、指数ディジタル／アナログ
変換部が仮数ディジタル／アナログ変換部の出力信号を
更に変化させる構成を採るために、指数ディジタル／ア
ナログ変換部が動作した時、そのスイッチングノイズが
アナログ信号に含まれてしまう問題点があった。
の構成が複雑であり、特に、指数ディジタル／アナログ
変換部が仮数ディジタル／アナログ変換部の出力信号を
更に変化させる構成を採るために、指数ディジタル／ア
ナログ変換部が動作した時、そのスイッチングノイズが
アナログ信号に含まれてしまう問題点があった。
［問題点を解決するための手段］ 本発明は上述の問題点を招くことなく、ローレベル出力
時における出力誤差を改善したディジタル／アナログ変
換装置を提供するものであり、第１の本発明装置は、Ｎ
ビットの入力データを入力し、Ａビット（Ａ＜Ｎ）のハ
イレベル出力データとＢビット（Ｂ＞Ｎ−Ａ）のローレ
ベル出力データを出力するデータ変換回路と、ハイレベ
ル出力データをD/A変換するハイレベル用のD/A変換器
と、ローレベル出力データをD/A変換するローレベル用D
/A変換器と、ハイレベル出力データの下位（Ａ＋Ｂ−
Ｎ）ビットとローレベル出力データの上位（Ａ＋Ｂ−
Ｎ）ビットの重み関係が重複するよう、ハイレベル用の
D/A変換器の出力とローレベル用D/A変換器の出力を所定
の加算比で加算するアナログ加算回路とからなり、デー
タ変換回路は、入力データがローレベル出力データで表
すことができる所定データ範囲内を変化する時、ローレ
ベル出力データを入力データの下位Ｂビットに応答して
変化させ、入力データが所定データ範囲外を変化する
時、ローレベル出力データの上位（Ａ＋Ｂ−Ｎ）ビット
を所定データ範囲における最大値に固定し、下位（Ｎ−
Ａ）ビットを入力データの下位（Ｎ−Ａ）ビットに応答
して変化させるローレベル出力データ形成回路と、入力
データが所定データ範囲内を変化する時、ハイレベル出
力データの所定値に固定し、入力データが所定データ範
囲外を変化する時、ハイレベル出力データを入力データ
の上位Ａビットから最大値を減算した結果に基づき変化
させるハイレベル出力データ形成回路とから構成され
る。
時における出力誤差を改善したディジタル／アナログ変
換装置を提供するものであり、第１の本発明装置は、Ｎ
ビットの入力データを入力し、Ａビット（Ａ＜Ｎ）のハ
イレベル出力データとＢビット（Ｂ＞Ｎ−Ａ）のローレ
ベル出力データを出力するデータ変換回路と、ハイレベ
ル出力データをD/A変換するハイレベル用のD/A変換器
と、ローレベル出力データをD/A変換するローレベル用D
/A変換器と、ハイレベル出力データの下位（Ａ＋Ｂ−
Ｎ）ビットとローレベル出力データの上位（Ａ＋Ｂ−
Ｎ）ビットの重み関係が重複するよう、ハイレベル用の
D/A変換器の出力とローレベル用D/A変換器の出力を所定
の加算比で加算するアナログ加算回路とからなり、デー
タ変換回路は、入力データがローレベル出力データで表
すことができる所定データ範囲内を変化する時、ローレ
ベル出力データを入力データの下位Ｂビットに応答して
変化させ、入力データが所定データ範囲外を変化する
時、ローレベル出力データの上位（Ａ＋Ｂ−Ｎ）ビット
を所定データ範囲における最大値に固定し、下位（Ｎ−
Ａ）ビットを入力データの下位（Ｎ−Ａ）ビットに応答
して変化させるローレベル出力データ形成回路と、入力
データが所定データ範囲内を変化する時、ハイレベル出
力データの所定値に固定し、入力データが所定データ範
囲外を変化する時、ハイレベル出力データを入力データ
の上位Ａビットから最大値を減算した結果に基づき変化
させるハイレベル出力データ形成回路とから構成され
る。
第２の本発明装置は、Ｎビットの入力データを入力し、
Ａビット（Ａ＜Ｎ）のハイレベル出力データとＢビット
（Ｂ＞Ｎ−Ａ）のローレベル出力データと１ビットの補
助出力データを出力するデータ変換回路と、ハイレベル
出力データをD/A変換するハイレベル用のD/A変換器と、
ローレベル出力データをD/A変換するローレベル用D/A変
換器と、補助出力データに応答して変化する補助出力信
号を形成する補助出力回路と、ハイレベル出力データの
下位（Ａ＋Ｂ−Ｎ）ビットとローレベル出力データの上
位（Ａ＋Ｂ−Ｎ）ビットの重み関係が重複し、また、ハ
イレベル出力データの最下位ビットと補助出力データの
重み関係が重複するよう、ハイレベル用のD/A変換器の
出力とローレベル用D/A変換器の出力と補助出力信号を
所定の加算比で加算するアナログ加算回路とからなり、
データ変換回路は、入力データがローレベル出力データ
で表すことができる第１のデータ範囲内を変化する時、
ローレベル出力データを入力データの下位Ｂビットに応
答して変化させ、入力データが第１のデータ範囲をプラ
ス方向に越えた第２のデータ範囲を変化する時、ローレ
ベル出力データの上位（Ａ＋Ｂ−Ｎ）ビットをデータ範
囲におけるプラス最大値に固定し、下位（Ｎ−Ａ）ビッ
トを入力データの下位（Ｎ−Ａ）ビットに応答して変化
させ、また、入力データがデータ範囲をマイナス方向に
越えた第３のデータ範囲を変化する時、ローレベル出力
データの上位（Ａ＋Ｂ−Ｎ）ビットをデータ範囲におけ
るマイナス最大値に固定し、下位（Ｎ−Ａ）ビットを入
力データの下位（Ｎ−Ａ）ビットに応答して変化させる
ローレベル出力データ形成回路と、入力データが第２の
データ範囲を変化する時のみ、補助出力データをハイレ
ベル出力データの1LSBを補助する状態に設定する補助出
力データ形成回路と、入力データが第１のデータ範囲内
を変化する時、ハイレベル出力データを所定値に固定
し、入力データが第２のデータ範囲を変化する時、ハイ
レベル出力データを入力データの上位Ａビットからプラ
ス最大値と補助される1LSBとを減算した結果に基づき変
化させ、また、入力データが第３のデータ範囲を変化す
る時、ハイレベル出力データを入力データの上位Ａビッ
トからマイナス最大値を減算した結果に基づき変化させ
るハイレベル出力データ形成回路とから構成される。
Ａビット（Ａ＜Ｎ）のハイレベル出力データとＢビット
（Ｂ＞Ｎ−Ａ）のローレベル出力データと１ビットの補
助出力データを出力するデータ変換回路と、ハイレベル
出力データをD/A変換するハイレベル用のD/A変換器と、
ローレベル出力データをD/A変換するローレベル用D/A変
換器と、補助出力データに応答して変化する補助出力信
号を形成する補助出力回路と、ハイレベル出力データの
下位（Ａ＋Ｂ−Ｎ）ビットとローレベル出力データの上
位（Ａ＋Ｂ−Ｎ）ビットの重み関係が重複し、また、ハ
イレベル出力データの最下位ビットと補助出力データの
重み関係が重複するよう、ハイレベル用のD/A変換器の
出力とローレベル用D/A変換器の出力と補助出力信号を
所定の加算比で加算するアナログ加算回路とからなり、
データ変換回路は、入力データがローレベル出力データ
で表すことができる第１のデータ範囲内を変化する時、
ローレベル出力データを入力データの下位Ｂビットに応
答して変化させ、入力データが第１のデータ範囲をプラ
ス方向に越えた第２のデータ範囲を変化する時、ローレ
ベル出力データの上位（Ａ＋Ｂ−Ｎ）ビットをデータ範
囲におけるプラス最大値に固定し、下位（Ｎ−Ａ）ビッ
トを入力データの下位（Ｎ−Ａ）ビットに応答して変化
させ、また、入力データがデータ範囲をマイナス方向に
越えた第３のデータ範囲を変化する時、ローレベル出力
データの上位（Ａ＋Ｂ−Ｎ）ビットをデータ範囲におけ
るマイナス最大値に固定し、下位（Ｎ−Ａ）ビットを入
力データの下位（Ｎ−Ａ）ビットに応答して変化させる
ローレベル出力データ形成回路と、入力データが第２の
データ範囲を変化する時のみ、補助出力データをハイレ
ベル出力データの1LSBを補助する状態に設定する補助出
力データ形成回路と、入力データが第１のデータ範囲内
を変化する時、ハイレベル出力データを所定値に固定
し、入力データが第２のデータ範囲を変化する時、ハイ
レベル出力データを入力データの上位Ａビットからプラ
ス最大値と補助される1LSBとを減算した結果に基づき変
化させ、また、入力データが第３のデータ範囲を変化す
る時、ハイレベル出力データを入力データの上位Ａビッ
トからマイナス最大値を減算した結果に基づき変化させ
るハイレベル出力データ形成回路とから構成される。
［作用］ 上述した第１の本発明装置によれば、入力データがロー
レベル出力データで表すことができる所定データ範囲内
を変化する時、ローレベル出力データ形成回路はローレ
ベル出力データを入力データの下位Ｂビットに応答して
変化させ、ハイレベル出力データ形成回路はハイレベル
出力データを所定値に固定する。ローレベル出力データ
とハイレベル出力データは夫々ハイレベル用のD/A変換
器と第２のD/A変換回路によってD/A変換され、各D/A変
換器の出力はアナログ加算回路により所定の加算比で加
算されるが、ハイレベル出力データが所定値に固定され
ているため、入力データは所定データ範囲内を変化する
時、実質的にローレベル出力データを変換する第２のD/
A変換回路のみによってアナログ信号にD/A変換される。
レベル出力データで表すことができる所定データ範囲内
を変化する時、ローレベル出力データ形成回路はローレ
ベル出力データを入力データの下位Ｂビットに応答して
変化させ、ハイレベル出力データ形成回路はハイレベル
出力データを所定値に固定する。ローレベル出力データ
とハイレベル出力データは夫々ハイレベル用のD/A変換
器と第２のD/A変換回路によってD/A変換され、各D/A変
換器の出力はアナログ加算回路により所定の加算比で加
算されるが、ハイレベル出力データが所定値に固定され
ているため、入力データは所定データ範囲内を変化する
時、実質的にローレベル出力データを変換する第２のD/
A変換回路のみによってアナログ信号にD/A変換される。
また、第１の本発明装置によれば、入力データが所定デ
ータ範囲外を変化する時、ローレベル出力データ形成回
路はローレベル出力データの上位（Ａ＋Ｂ−Ｎ）ビット
を所定データ範囲における最大値に固定し、下位（Ｎ−
Ａ）ビットを入力データの下位（Ｎ−Ａ）ビットに応答
して変化させ、ハイレベル出力データ形成回路は入力デ
ータの上位Ａビットから最大値を減算した結果に基づき
変化させる。よって、入力データは所定デー範囲外を変
化する時、ハイレベル用のD/A変換器とローレベル用のD
/A変換器によりアナログ信号にD/A変換される。
ータ範囲外を変化する時、ローレベル出力データ形成回
路はローレベル出力データの上位（Ａ＋Ｂ−Ｎ）ビット
を所定データ範囲における最大値に固定し、下位（Ｎ−
Ａ）ビットを入力データの下位（Ｎ−Ａ）ビットに応答
して変化させ、ハイレベル出力データ形成回路は入力デ
ータの上位Ａビットから最大値を減算した結果に基づき
変化させる。よって、入力データは所定デー範囲外を変
化する時、ハイレベル用のD/A変換器とローレベル用のD
/A変換器によりアナログ信号にD/A変換される。
第２の本発明装置によれば、入力データがローレベル出
力データで表すことができる第１のデータ範囲内を変化
する時、ローレベル出力データ形成回路はローレベル出
力データを入力データの下位Ｂビットに応答して変化さ
せる。この時、補助出力データ形成回路は補助出力デー
タをハイレベル出力データのLSBを補助することがない
状態に設定し、ハイレベル出力データ形成回路はハイレ
ベル出力データを所定値に固定する。ローレベル出力デ
ータとハイレベル出力データは夫々ハイレベル用のD/A
変換器と第２のD/A変換回路によってD/A変換され、補助
出力データは補助出力信号に変換される。各D/A変換器
の出力、補助出力信号はアナログ加算回路により所定の
加算比で加算されるが、補助出力データがハイレベル出
力データのLSBを補助することがない状態に設定され、
また、ハイレベル出力データが所定値に固定されている
ため、入力データは第１のデータ範囲内を変化する時、
実質的にローレベル出力データを変換する第２のD/A変
換回路のみによってアナログ信号にD/A変換される。
力データで表すことができる第１のデータ範囲内を変化
する時、ローレベル出力データ形成回路はローレベル出
力データを入力データの下位Ｂビットに応答して変化さ
せる。この時、補助出力データ形成回路は補助出力デー
タをハイレベル出力データのLSBを補助することがない
状態に設定し、ハイレベル出力データ形成回路はハイレ
ベル出力データを所定値に固定する。ローレベル出力デ
ータとハイレベル出力データは夫々ハイレベル用のD/A
変換器と第２のD/A変換回路によってD/A変換され、補助
出力データは補助出力信号に変換される。各D/A変換器
の出力、補助出力信号はアナログ加算回路により所定の
加算比で加算されるが、補助出力データがハイレベル出
力データのLSBを補助することがない状態に設定され、
また、ハイレベル出力データが所定値に固定されている
ため、入力データは第１のデータ範囲内を変化する時、
実質的にローレベル出力データを変換する第２のD/A変
換回路のみによってアナログ信号にD/A変換される。
また、第２の本発明装置によれば、入力データが第１の
データ範囲をプラス方向に越えた第２のデータ範囲を変
化する時、ローレベル出力データ形成回路はローレベル
出力データの上位（Ａ＋Ｂ−Ｎ）ビットのデータ範囲に
おけるプラス最大値に固定し、下位（Ｎ−Ａ）ビットを
入力データの下位（Ｎ−Ａ）ビットに応答して変化させ
る。この時、補助出力データ形成回路は補助出力データ
をハイレベル出力データの1LSBを補助する状態に設定
し、ハイレベル出力データ形成回路はハイレベル出力デ
ータを入力データの上位Ａビットからマイナス最大値と
補助される1LSBとを減算した結果に基づき変化させる。
よって、入力データは第２のデータ範囲を変化する時、
ハイレベル用のD/A変換器とローレベル用D/A変換器、補
助出力回路によりアナログ信号にD/A変換される。
データ範囲をプラス方向に越えた第２のデータ範囲を変
化する時、ローレベル出力データ形成回路はローレベル
出力データの上位（Ａ＋Ｂ−Ｎ）ビットのデータ範囲に
おけるプラス最大値に固定し、下位（Ｎ−Ａ）ビットを
入力データの下位（Ｎ−Ａ）ビットに応答して変化させ
る。この時、補助出力データ形成回路は補助出力データ
をハイレベル出力データの1LSBを補助する状態に設定
し、ハイレベル出力データ形成回路はハイレベル出力デ
ータを入力データの上位Ａビットからマイナス最大値と
補助される1LSBとを減算した結果に基づき変化させる。
よって、入力データは第２のデータ範囲を変化する時、
ハイレベル用のD/A変換器とローレベル用D/A変換器、補
助出力回路によりアナログ信号にD/A変換される。
更に、第２の本発明装置によれば、入力データが第１の
データ範囲をマイナス方向に越えた第３のデータ範囲を
変化する時、ローレベル出力データ形成回路はローレベ
ル出力データの上位（Ａ＋Ｂ−Ｎ）ビットをデータ範囲
におけるマイナス最大値に固定し、下位（Ｎ−Ａ）ビッ
トを入力データの下位（Ｎ−Ａ）ビットに応答して変化
させる。この時、補助出力データ形成回路は補助出力デ
ータをハイレベル出力データの1LSBを補助することがな
い状態に設定し、ハイレベル出力データ形成回路はハイ
レベル出力データを入力データの上位Ａビットからマイ
ナス最大値を減算した結果に基づき変化させる。よっ
て、入力データは第３のデータ範囲を変化する時、実質
的にハイレベル用のD/A変換器とローレベル用D/A変換器
によりアナログ信号にD/A変換される。
データ範囲をマイナス方向に越えた第３のデータ範囲を
変化する時、ローレベル出力データ形成回路はローレベ
ル出力データの上位（Ａ＋Ｂ−Ｎ）ビットをデータ範囲
におけるマイナス最大値に固定し、下位（Ｎ−Ａ）ビッ
トを入力データの下位（Ｎ−Ａ）ビットに応答して変化
させる。この時、補助出力データ形成回路は補助出力デ
ータをハイレベル出力データの1LSBを補助することがな
い状態に設定し、ハイレベル出力データ形成回路はハイ
レベル出力データを入力データの上位Ａビットからマイ
ナス最大値を減算した結果に基づき変化させる。よっ
て、入力データは第３のデータ範囲を変化する時、実質
的にハイレベル用のD/A変換器とローレベル用D/A変換器
によりアナログ信号にD/A変換される。
［実施例］ （１）第１実施例 以下、本発明ディジタル／アナログ変換装置の第１実施
例を第１図〜第４図を参照しながら説明する。なお、説
明を簡略化するために分解能６ビットの場合を示す。
例を第１図〜第４図を参照しながら説明する。なお、説
明を簡略化するために分解能６ビットの場合を示す。
第１図は本実施例装置の回路構成を示したもので、ディ
ジタルデータ変換回路１は−32から＋31迄の10進値を
２′Ｓコンプリメンントコードで表わした６ビットのデ
ィジタル入力データを入力端子D1〜D6に入力し、第２図
に示されるコード表に基づいたデータ変換を行ない、
２′Ｓコンプリメントコードで表わした４ビットのハイ
レベル出力データ、ローレベル出力データを夫々出力端
子H1〜H4、出力端子L1〜L4から出力する。
ジタルデータ変換回路１は−32から＋31迄の10進値を
２′Ｓコンプリメンントコードで表わした６ビットのデ
ィジタル入力データを入力端子D1〜D6に入力し、第２図
に示されるコード表に基づいたデータ変換を行ない、
２′Ｓコンプリメントコードで表わした４ビットのハイ
レベル出力データ、ローレベル出力データを夫々出力端
子H1〜H4、出力端子L1〜L4から出力する。
ディジタルデータ変換回路１の出力端子H1〜H4、出力端
子L1〜L4は夫々同一回路構成、同一ビット数（４ビッ
ト）のハイレベル用DAC18A、ローベル用DAC18Bが一体形
成（ワンパーケージ）されたDAC18の入力端子A1〜A4、
入力端子B1〜B4に接続され、DAC18Aは入力端子A1〜A4に
入力されるハイレベル出力データを出力電流I1に、DAC1
8Bは入力端子B1〜B4に入力されるローレベル出力データ
を出力電流I2にD/A変換し、夫々その出力端子Q1、Q2か
ら出力する。なお、DAC18A、18Bは入力データがプラス
の時にDAC内部に引き込む方向に、マイナスの時にDAC外
部に出力する方向に夫々出力電流I1、I2を出力するよう
構成されている。
子L1〜L4は夫々同一回路構成、同一ビット数（４ビッ
ト）のハイレベル用DAC18A、ローベル用DAC18Bが一体形
成（ワンパーケージ）されたDAC18の入力端子A1〜A4、
入力端子B1〜B4に接続され、DAC18Aは入力端子A1〜A4に
入力されるハイレベル出力データを出力電流I1に、DAC1
8Bは入力端子B1〜B4に入力されるローレベル出力データ
を出力電流I2にD/A変換し、夫々その出力端子Q1、Q2か
ら出力する。なお、DAC18A、18Bは入力データがプラス
の時にDAC内部に引き込む方向に、マイナスの時にDAC外
部に出力する方向に夫々出力電流I1、I2を出力するよう
構成されている。
DAC18A、18Bの出力電流I1、I2は夫々OPアンプA1と抵抗R
1により構成されたI/V変換回路19A、OPアンプA2と抵抗R
2により構成されたI/V変換回路19Bによって、出力信号V
1、V2に同一ゲインでI/V変換される。そして、I/V変換
回路19A、19Bの出力信号V1、V2はOPアンプA3、抵抗R3〜
R6、可変抵抗VR1により構成されたアナログ加算回路20
によって、4:1の加算比でアナログ加算され、アナログ
出力端子21から出力される。なお、上記アナログ加算回
路20は可変抵抗VR1によって加算比が調整可能とされて
いる。
1により構成されたI/V変換回路19A、OPアンプA2と抵抗R
2により構成されたI/V変換回路19Bによって、出力信号V
1、V2に同一ゲインでI/V変換される。そして、I/V変換
回路19A、19Bの出力信号V1、V2はOPアンプA3、抵抗R3〜
R6、可変抵抗VR1により構成されたアナログ加算回路20
によって、4:1の加算比でアナログ加算され、アナログ
出力端子21から出力される。なお、上記アナログ加算回
路20は可変抵抗VR1によって加算比が調整可能とされて
いる。
上記実施例において、ディジタル入力データに対するハ
イレベル出力データ、ローレベル出力データの各ビット
の重み関係は第３図に示される如く、ディジタル入力デ
ータのMSB〜4SBの重みとハイレベル出力データのMSB〜L
SBの重みが夫々一致し、また、ディジタル入力データの
3SB〜LSBの重みとローレベル出力データのMSB〜LSBの重
みが夫々一致する。更に、ハイレベル出力データの3S
B、LSBの重みと、ローレベル出力データのMSB、2SBの重
みが夫々一致する。
イレベル出力データ、ローレベル出力データの各ビット
の重み関係は第３図に示される如く、ディジタル入力デ
ータのMSB〜4SBの重みとハイレベル出力データのMSB〜L
SBの重みが夫々一致し、また、ディジタル入力データの
3SB〜LSBの重みとローレベル出力データのMSB〜LSBの重
みが夫々一致する。更に、ハイレベル出力データの3S
B、LSBの重みと、ローレベル出力データのMSB、2SBの重
みが夫々一致する。
以下、この重み関係を示した第３図を参照しながら第２
図コード表を説明すると、ディジタル入力データがロー
レベル出力データで表わすことができる第１のデータ範
囲“111000"〜“000111"（−８〜＋７）の時、ローレベ
ル出力データをディジタル入力データの下位４ビットと
同一にし、一方、ハイレベル出力データを常に“0000"
に固定する。なお、２進データに続く（ ）内は対応す
る10進値である。
図コード表を説明すると、ディジタル入力データがロー
レベル出力データで表わすことができる第１のデータ範
囲“111000"〜“000111"（−８〜＋７）の時、ローレベ
ル出力データをディジタル入力データの下位４ビットと
同一にし、一方、ハイレベル出力データを常に“0000"
に固定する。なお、２進データに続く（ ）内は対応す
る10進値である。
そして、ディジタル入力データが上述した第１のデータ
範囲をプラス方向に越える第２のデータ範囲“001000"
〜“011111"（＋８〜＋31）の時、ローレベル出力デー
タの下位２ビットをディジタル入力データの下位２ビッ
トと同一にすると共に、その上位２ビットを上記第１の
データ範囲におけるプラス最大値“01"に固定する。ま
た、ハイレベル出力データをディジタル入力データの上
位４ビットから固定したローレベル出力データの上位２
ビットの値“01"を減算した結果とする。例えば、ディ
ジタル入力データが“001000"（＋８）の時、ローレベ
ル出力データを“0100"（＋４）とし、ハイレベル出力
データをディジタル入力データの上位４ビット“0010"
（＋２）からローレベル出力データの上位２ビット“0
1"（＋１）を減算した結果“0001"（＋１）とする。
範囲をプラス方向に越える第２のデータ範囲“001000"
〜“011111"（＋８〜＋31）の時、ローレベル出力デー
タの下位２ビットをディジタル入力データの下位２ビッ
トと同一にすると共に、その上位２ビットを上記第１の
データ範囲におけるプラス最大値“01"に固定する。ま
た、ハイレベル出力データをディジタル入力データの上
位４ビットから固定したローレベル出力データの上位２
ビットの値“01"を減算した結果とする。例えば、ディ
ジタル入力データが“001000"（＋８）の時、ローレベ
ル出力データを“0100"（＋４）とし、ハイレベル出力
データをディジタル入力データの上位４ビット“0010"
（＋２）からローレベル出力データの上位２ビット“0
1"（＋１）を減算した結果“0001"（＋１）とする。
一方、ディジタル入力データが上述した第１のデータ範
囲をマイナス方向に越える第３のデータ範囲“100000"
〜“110111"（−32〜−９）の時、ローレベル出力デー
タの下位２ビットをディジタル入力データの下位２ビッ
トと同一にすると共に、その上位２ビットを上記第１の
データ範囲におけるマイナス最大値“10"に固定する。
また、ハイレベル出力データをディジタル入力データの
上位４ビットから固定したローレベル出力データの上位
２ビットの値“10"を減算した結果とする。例えば、デ
ィジタル入力データが“110111"（−９）の時、ローレ
ベル出力データを“1011"（−５）とし、ハイレベル出
力データをディジタル入力データの上位４ビットのデー
タ“1101"（−３）からローレベル出力データの上位２
ビット“10"（−２）を減算した結果“1111"（−１）と
する。
囲をマイナス方向に越える第３のデータ範囲“100000"
〜“110111"（−32〜−９）の時、ローレベル出力デー
タの下位２ビットをディジタル入力データの下位２ビッ
トと同一にすると共に、その上位２ビットを上記第１の
データ範囲におけるマイナス最大値“10"に固定する。
また、ハイレベル出力データをディジタル入力データの
上位４ビットから固定したローレベル出力データの上位
２ビットの値“10"を減算した結果とする。例えば、デ
ィジタル入力データが“110111"（−９）の時、ローレ
ベル出力データを“1011"（−５）とし、ハイレベル出
力データをディジタル入力データの上位４ビットのデー
タ“1101"（−３）からローレベル出力データの上位２
ビット“10"（−２）を減算した結果“1111"（−１）と
する。
次に、上述したデータ変換を達成するディジタルデータ
変換回路１の詳細な回路例を第４図を参照しながら説明
する。
変換回路１の詳細な回路例を第４図を参照しながら説明
する。
先ず、ディジタル入力データが“111000"〜“000111"、
“001000"〜“011111"、“100000"〜“110111"の何れの
範囲にあるかを検出すべく、ディジタルデータ変換回路
１の入力端子D1はINV2を介してAND3の一方の入力に、入
力端子D2とD3はINVERT−NAND（以下、Ｉ−NANDと略称す
る）４の各入力に接続され、Ｉ−NAND4の出力がAND3の
他方の入力に接続される。また、入力端子D1はAND5の一
方の入力に、入力端子D2とD3はNAND6の各入力に接続さ
れ、NAND6の出力がAND5の他方の入力に接続され、AND
3、５の出力がINVERT−AND（以下、Ｉ−ANDと略称す
る）７の入力に接続される。なお、入力端子D1〜D6は夫
々ディジタル入力データのMSB〜LSBが入力される。
“001000"〜“011111"、“100000"〜“110111"の何れの
範囲にあるかを検出すべく、ディジタルデータ変換回路
１の入力端子D1はINV2を介してAND3の一方の入力に、入
力端子D2とD3はINVERT−NAND（以下、Ｉ−NANDと略称す
る）４の各入力に接続され、Ｉ−NAND4の出力がAND3の
他方の入力に接続される。また、入力端子D1はAND5の一
方の入力に、入力端子D2とD3はNAND6の各入力に接続さ
れ、NAND6の出力がAND5の他方の入力に接続され、AND
3、５の出力がINVERT−AND（以下、Ｉ−ANDと略称す
る）７の入力に接続される。なお、入力端子D1〜D6は夫
々ディジタル入力データのMSB〜LSBが入力される。
以上の回路構成により、ディジタル入力データが“0010
00"〜“011111"の範囲にある時、即ち、ディジタル入力
データのMSBが“0"で、2SBまたは3SBの少なくとも一方
が“1"になっている時にはAND3の出力が“1"に、“1000
00"〜“110111"の範囲にある時、即ち、ディジタル入力
データのMSBが“1"で、2SBまたは3SBの少なくとも一方
が“0"になっている時にはAND5の出力が“1"になり、上
記以外の“111000"〜“000111"範囲にある時にはＩ−AN
D7の出力が“1"になる。
00"〜“011111"の範囲にある時、即ち、ディジタル入力
データのMSBが“0"で、2SBまたは3SBの少なくとも一方
が“1"になっている時にはAND3の出力が“1"に、“1000
00"〜“110111"の範囲にある時、即ち、ディジタル入力
データのMSBが“1"で、2SBまたは3SBの少なくとも一方
が“0"になっている時にはAND5の出力が“1"になり、上
記以外の“111000"〜“000111"範囲にある時にはＩ−AN
D7の出力が“1"になる。
また、ディジタルデータ変換回路１の入力端子D2〜D4は
夫々ディジタル加算回路８の入力端子A1〜A3に接続さ
れ、AND3の出力が入力端子B1とB3に接続される。なお、
ディジタル加算回路８の入力端子B2は常に“1"にされ
る。ディジタル加算回路８は入力端子A1〜A3とB1〜B3に
入力されたデータを加算し、ディジタル入力データが
“001000"〜“011111"の時、ディジタル入力データの2S
B〜4SBからなるデータと“111"とのディジタル加算を行
い、また、“100000"〜“000111"の時、ディジタル入力
データの2SB〜4SBからなるデータと“010"とのディジタ
ル加算を行い、加算結果の下位３ビットを出力端子Q1〜
Q3から出力する。
夫々ディジタル加算回路８の入力端子A1〜A3に接続さ
れ、AND3の出力が入力端子B1とB3に接続される。なお、
ディジタル加算回路８の入力端子B2は常に“1"にされ
る。ディジタル加算回路８は入力端子A1〜A3とB1〜B3に
入力されたデータを加算し、ディジタル入力データが
“001000"〜“011111"の時、ディジタル入力データの2S
B〜4SBからなるデータと“111"とのディジタル加算を行
い、また、“100000"〜“000111"の時、ディジタル入力
データの2SB〜4SBからなるデータと“010"とのディジタ
ル加算を行い、加算結果の下位３ビットを出力端子Q1〜
Q3から出力する。
ディジタル加算回路８の出力端子Q1〜Q3は夫々AND9〜11
の一方の入力に接続され、Ｉ−AND7の出力がINV12を介
してAND9〜11の各他方の入力に接続される。また、AND9
〜11の出力はラッチ回路13の入力端子D2〜D4に接続さ
れ、AND5の出力がラッチ回路13の入力端子D1に接続され
る。以上の回路構成により、ラッチ回路13の入力端子D1
〜D4は上述したハイレベル出力データを示す。
の一方の入力に接続され、Ｉ−AND7の出力がINV12を介
してAND9〜11の各他方の入力に接続される。また、AND9
〜11の出力はラッチ回路13の入力端子D2〜D4に接続さ
れ、AND5の出力がラッチ回路13の入力端子D1に接続され
る。以上の回路構成により、ラッチ回路13の入力端子D1
〜D4は上述したハイレベル出力データを示す。
また、ディジタルデータ変換回路１の入力端子D4はAND1
4の一方の入力に接続され、AND5の出力がINV15を介して
AND14の他方に接続される。AND14の出力はOR16の一方の
入力に、AND3の出力がOR16の他方の入力に接続される。
そして、OR16の出力はラッチ回路17の入力端子D2に接続
される。また、ディジタルデータ変換回路１の入力端子
D1、D5、D6が夫々ラッチ回路17の入力端子D1、D3、D4に
接続される。以上の回路構成により、ラッチ回路17の入
力端子D1〜D4は上述したローレベル出力データを示す。
4の一方の入力に接続され、AND5の出力がINV15を介して
AND14の他方に接続される。AND14の出力はOR16の一方の
入力に、AND3の出力がOR16の他方の入力に接続される。
そして、OR16の出力はラッチ回路17の入力端子D2に接続
される。また、ディジタルデータ変換回路１の入力端子
D1、D5、D6が夫々ラッチ回路17の入力端子D1、D3、D4に
接続される。以上の回路構成により、ラッチ回路17の入
力端子D1〜D4は上述したローレベル出力データを示す。
ラッチ回路13、17は各論理回路によって発生したハイレ
ベル出力データ、ローレベル出力データの各ビット間の
時間ズレ、更にはデータ間の時間ズレを吸収すべく、デ
ィジタル入力データの出力クロックに同期したラッチク
ロックLCKの立上り基づき、ディジタル入力データの入
力タイミングから若干の遅れを伴って入力端子D1〜D4の
状態を取込み、夫々その出力端子Q1〜Q4から出力する。
そして、ラッチ回路13の出力端子Q1〜Q4は出力端子H1〜
H4に接続され、ラッチ回路17の出力端子Q1〜Q4は出力端
子L1〜L4に接続されている。
ベル出力データ、ローレベル出力データの各ビット間の
時間ズレ、更にはデータ間の時間ズレを吸収すべく、デ
ィジタル入力データの出力クロックに同期したラッチク
ロックLCKの立上り基づき、ディジタル入力データの入
力タイミングから若干の遅れを伴って入力端子D1〜D4の
状態を取込み、夫々その出力端子Q1〜Q4から出力する。
そして、ラッチ回路13の出力端子Q1〜Q4は出力端子H1〜
H4に接続され、ラッチ回路17の出力端子Q1〜Q4は出力端
子L1〜L4に接続されている。
次に、上述した本実施例装置の動作を説明する。先ず、
ローレベル出力データで表わすことのできる“111000"
〜“000111"内のディジタル入力データ、例えば“00010
1"のディジタル入力データが入力された時の動作を説明
する。
ローレベル出力データで表わすことのできる“111000"
〜“000111"内のディジタル入力データ、例えば“00010
1"のディジタル入力データが入力された時の動作を説明
する。
ディジタルデータ変換回路１は入力端子D1〜D6に“0001
01"が入力されると、AND3、５の出力が共に“0"にな
り、Ｉ−AND7の出力が“1"になる（第４図）。よって、
ディジタル加算回路８はディジタル入力データの2SB〜4
SBからなるデータ“001"と“010"のディジタル加算を行
い、その加算結果の下位３ビット“011"を出力端子Q1〜
Q3から出力する。しかしながら、ラッチ回路13の入力端
子D2〜D4はINV12の出力が“0"になるので全て“0"に、
また、入力端子D1もAND5の出力によって“0"になる。
01"が入力されると、AND3、５の出力が共に“0"にな
り、Ｉ−AND7の出力が“1"になる（第４図）。よって、
ディジタル加算回路８はディジタル入力データの2SB〜4
SBからなるデータ“001"と“010"のディジタル加算を行
い、その加算結果の下位３ビット“011"を出力端子Q1〜
Q3から出力する。しかしながら、ラッチ回路13の入力端
子D2〜D4はINV12の出力が“0"になるので全て“0"に、
また、入力端子D1もAND5の出力によって“0"になる。
一方、ラッチ回路17の入力端子D2はINV15の出力が“1"
に、AND3の出力が“0"になるのでディジタル入力データ
の4SBと同一状態の“1"になり、また、入力端子D1、D
3、D4は夫々ディジタル入力データのMSB、5SB、6SBと同
一状態、即ち、“0"、“0"、“1"になる。ラッチクロッ
クLCKが立ち上がつてラッチ13、17が各入力状態を取り
込むと、第２図に示されるように、ディジタルデータ変
換回路１の出力端子H1〜H4から出力されるハイレベル出
力データは“0000"に、出力端子L1〜L4から出力される
ローレベル出力データは“0101"になる。
に、AND3の出力が“0"になるのでディジタル入力データ
の4SBと同一状態の“1"になり、また、入力端子D1、D
3、D4は夫々ディジタル入力データのMSB、5SB、6SBと同
一状態、即ち、“0"、“0"、“1"になる。ラッチクロッ
クLCKが立ち上がつてラッチ13、17が各入力状態を取り
込むと、第２図に示されるように、ディジタルデータ変
換回路１の出力端子H1〜H4から出力されるハイレベル出
力データは“0000"に、出力端子L1〜L4から出力される
ローレベル出力データは“0101"になる。
出力されたハイレベル出力データ、ローレベル出力デー
タは夫々DAC18A、18BによってD/A変換されるが、ハイレ
ベル出力データが“0000"なのでDAC18Aの出力電流I1は
流れることなく、DAC18Bの出力電流I2のみ“0101"に対
応して流れる（第１図）。よって、DAC18Bの出力電流I2
のみがI/V変換回路19Bによって出力信号V2にI/V変換さ
れ、アナログ加算回路20を介して、ディジタル入力デー
タ“000101"をD/A変換したアナログ信号として出力端子
21から出力される。
タは夫々DAC18A、18BによってD/A変換されるが、ハイレ
ベル出力データが“0000"なのでDAC18Aの出力電流I1は
流れることなく、DAC18Bの出力電流I2のみ“0101"に対
応して流れる（第１図）。よって、DAC18Bの出力電流I2
のみがI/V変換回路19Bによって出力信号V2にI/V変換さ
れ、アナログ加算回路20を介して、ディジタル入力デー
タ“000101"をD/A変換したアナログ信号として出力端子
21から出力される。
このように、ディジタル入力データがローレベル出力デ
ータで表わすことができる“111000"〜“000111"の時、
DAC18Bのみによってディジタル入力データのD/A変換が
達成されるので、アナログ信号の出力誤差はDAC18Bの出
力誤差のみによって決定される。
ータで表わすことができる“111000"〜“000111"の時、
DAC18Bのみによってディジタル入力データのD/A変換が
達成されるので、アナログ信号の出力誤差はDAC18Bの出
力誤差のみによって決定される。
次に、ローレベル出力データで表わすことのできない
“001000"〜“011111"のディジタル入力データ、例え
ば、“010100"のディジタル入力データが入力された時
の動作を説明する。
“001000"〜“011111"のディジタル入力データ、例え
ば、“010100"のディジタル入力データが入力された時
の動作を説明する。
ディジタルデータ変換回路１は入力端子D1〜D6に“0101
00"が入力されると、AND3、５の出力が夫々“1"、“0"
になり、Ｉ−AND7の出力が“0"になる。よって、ディジ
タル加算回路８はディジタル入力データの2SB〜4SBから
なるデータ“101"と“111"のディジタル加算を行い、そ
の加算結果の下位３ビット“100"を出力端子Q1〜Q3から
出力する。ラッチ回路13の入力端子D2〜D4はINV12の出
力が“1"になるので夫々“1"、“0"、“0"に、また、入
力端子D1はAND5の出力によって“0"になる。
00"が入力されると、AND3、５の出力が夫々“1"、“0"
になり、Ｉ−AND7の出力が“0"になる。よって、ディジ
タル加算回路８はディジタル入力データの2SB〜4SBから
なるデータ“101"と“111"のディジタル加算を行い、そ
の加算結果の下位３ビット“100"を出力端子Q1〜Q3から
出力する。ラッチ回路13の入力端子D2〜D4はINV12の出
力が“1"になるので夫々“1"、“0"、“0"に、また、入
力端子D1はAND5の出力によって“0"になる。
一方、ラッチ回路17の入力端子D2はAND3の出力が“1"に
なるのでディジタル入力データの4SBに拘らず“1"にな
り、また、入力D1、D3、D4は夫々ディジタル入力データ
のMSB、5SB、6SBと同一状態、即ち、全て“0"になる。
ラッチクロックLCKが立ち上がってラッチ13、17が夫々
入力状態を取り込むと、第２図に示されるように、ディ
ジタルデータ変換回路１の出力端子H1〜H4から出力され
るハイレベル出力データ、出力端子L1〜L4から出力され
るローレベル出力データは共に“0100"になる。
なるのでディジタル入力データの4SBに拘らず“1"にな
り、また、入力D1、D3、D4は夫々ディジタル入力データ
のMSB、5SB、6SBと同一状態、即ち、全て“0"になる。
ラッチクロックLCKが立ち上がってラッチ13、17が夫々
入力状態を取り込むと、第２図に示されるように、ディ
ジタルデータ変換回路１の出力端子H1〜H4から出力され
るハイレベル出力データ、出力端子L1〜L4から出力され
るローレベル出力データは共に“0100"になる。
出力されたハイレベル出力データ、ローレベル出力デー
タは夫々DAC18A、18Bによって出力電流I1、I2にD/A変換
され、更に、I/V変換回路19A、19Bによって出力信号
V1、V2にI/V変換される。出力信号V1、V2はアナログ加
算回路20によって4:1の加算比でアナログ加算されるこ
とにより、ディジタル入力データ“010100"をD/A変換し
たアナログ信号となり出力端子21から出力される。
タは夫々DAC18A、18Bによって出力電流I1、I2にD/A変換
され、更に、I/V変換回路19A、19Bによって出力信号
V1、V2にI/V変換される。出力信号V1、V2はアナログ加
算回路20によって4:1の加算比でアナログ加算されるこ
とにより、ディジタル入力データ“010100"をD/A変換し
たアナログ信号となり出力端子21から出力される。
また、ローレベル出力データで表わすことのできない
“100000"〜“110111"のディジタル入力データ、例え
ば、“101100"のディジタル入力データが入力された時
の動作を説明する。
“100000"〜“110111"のディジタル入力データ、例え
ば、“101100"のディジタル入力データが入力された時
の動作を説明する。
ディジタルデータ変換回路１は入力端子D1〜D6に“1011
00"が入力されると、AND3、５の出力が夫々“0"、“1"
になり、Ｉ−AND7の出力が“0"になる。よって、ディジ
タル加算回路８はディジタル入力データの2SB〜4SBから
なるデータ“011"と“010"のディジタル加算を行い、そ
の加算結果の下位３ビット“101"を出力端子Q1〜Q3から
出力する。ラッチ回路13の入力端子D2〜D4はINV12の出
力が“1"になるので夫々“1"、“0"、“1"に、また、入
力端子D1はAND5の出力によって“1"になる。
00"が入力されると、AND3、５の出力が夫々“0"、“1"
になり、Ｉ−AND7の出力が“0"になる。よって、ディジ
タル加算回路８はディジタル入力データの2SB〜4SBから
なるデータ“011"と“010"のディジタル加算を行い、そ
の加算結果の下位３ビット“101"を出力端子Q1〜Q3から
出力する。ラッチ回路13の入力端子D2〜D4はINV12の出
力が“1"になるので夫々“1"、“0"、“1"に、また、入
力端子D1はAND5の出力によって“1"になる。
一方、ラッチ回路17の入力端子D2はINV15の出力が
“0"、AND3の出力が“0"になるのでディジタル入力デー
タの4SBに拘らず“0"になり、また、入力D1、D3、D4は
夫々ディジタル入力データのMSB、5SB、6SBと同一状
態、即ち、“1"、“0"、“0"になる。ラッチクロックLC
Kが立ち上がってラッチ13、17が夫々入力状態と取り込
むと、第２図に示されるように、ディジタルデータ変換
回路１の出力端子H1〜H4から出力されるハイレベル出力
データは“1101"に、出力端子L1〜L4から出力されるロ
ーレベル出力データは“1000"になる。
“0"、AND3の出力が“0"になるのでディジタル入力デー
タの4SBに拘らず“0"になり、また、入力D1、D3、D4は
夫々ディジタル入力データのMSB、5SB、6SBと同一状
態、即ち、“1"、“0"、“0"になる。ラッチクロックLC
Kが立ち上がってラッチ13、17が夫々入力状態と取り込
むと、第２図に示されるように、ディジタルデータ変換
回路１の出力端子H1〜H4から出力されるハイレベル出力
データは“1101"に、出力端子L1〜L4から出力されるロ
ーレベル出力データは“1000"になる。
出力されたレベル出力データ、ローレベル出力データは
夫々DAC18A、18Bによって出力電流I1、I2にD/A変換さ
れ、更に、I/V変換回路19A、19Bによって出力信号V1、V
2にI/V変換される。出力信号V1、V2はアナログ加算回路
20によって4:1の加算比でアナログ加算されることによ
り、ディジタル入力データ“101100"をD/A変換したアナ
ログ信号となり出力端子21から出力される。
夫々DAC18A、18Bによって出力電流I1、I2にD/A変換さ
れ、更に、I/V変換回路19A、19Bによって出力信号V1、V
2にI/V変換される。出力信号V1、V2はアナログ加算回路
20によって4:1の加算比でアナログ加算されることによ
り、ディジタル入力データ“101100"をD/A変換したアナ
ログ信号となり出力端子21から出力される。
このようにディジタル入力データがローレベル出力デー
タで表わすことができない“001000"〜“011111"および
“100000"〜“110111"の時、DAC18AとDAC18Bによってデ
ィジタル入力データのD/A変換が達成されるので、アナ
ログ信号に含まれる出力誤差はDAC18Bの出力誤差にアナ
ログ加算回路20によって４倍されたDAC18Aの出力誤差を
加算した値になるが、分解能６ビットを達成することが
できる。
タで表わすことができない“001000"〜“011111"および
“100000"〜“110111"の時、DAC18AとDAC18Bによってデ
ィジタル入力データのD/A変換が達成されるので、アナ
ログ信号に含まれる出力誤差はDAC18Bの出力誤差にアナ
ログ加算回路20によって４倍されたDAC18Aの出力誤差を
加算した値になるが、分解能６ビットを達成することが
できる。
また、本実施例装置によれば、２つのDACがワンパーケ
ージされたDAC18をDAC18A、18Bとして用いたことによ
り、両DACは熱結合が高く、温度変化に対するゲイン特
性が一致する。よって、温度変化に対してDAC18Aと18B
の出力加算比に誤差を招くことなく、アナログ信号の歪
の悪化が起こらない。
ージされたDAC18をDAC18A、18Bとして用いたことによ
り、両DACは熱結合が高く、温度変化に対するゲイン特
性が一致する。よって、温度変化に対してDAC18Aと18B
の出力加算比に誤差を招くことなく、アナログ信号の歪
の悪化が起こらない。
更に、本実施例装置によれば、ディジタル入力データが
ローレベル出力データで表わすことができる第１のデー
タ範囲をプラス方向に越える第２のデータ範囲（“0010
00"〜“011111"）の時、ローレベル出力データの上位２
ビットを上記第１のデータ範囲におけるプラス最大値
“01"に固定し、また、入力データが上述した第１のデ
ータ範囲をマイナス方向に越える第３のデータ範囲
（“100000"〜“110111"）の時、ローレベル出力データ
の上位２ビットを上記第１のデータ範囲におけるマイナ
ス最大値“10"に固定したので、入力データが第１のデ
ータ範囲内から第２のデータ範囲（又は第３のデータ範
囲）に変化しても、DAC18Bの出力が大きく減少すること
は起きず、DAC18A、18Bの出力変化特性が異なっても、
アナログ加算回路20の出力にパルス状のグリッチノイズ
を招くことができない。
ローレベル出力データで表わすことができる第１のデー
タ範囲をプラス方向に越える第２のデータ範囲（“0010
00"〜“011111"）の時、ローレベル出力データの上位２
ビットを上記第１のデータ範囲におけるプラス最大値
“01"に固定し、また、入力データが上述した第１のデ
ータ範囲をマイナス方向に越える第３のデータ範囲
（“100000"〜“110111"）の時、ローレベル出力データ
の上位２ビットを上記第１のデータ範囲におけるマイナ
ス最大値“10"に固定したので、入力データが第１のデ
ータ範囲内から第２のデータ範囲（又は第３のデータ範
囲）に変化しても、DAC18Bの出力が大きく減少すること
は起きず、DAC18A、18Bの出力変化特性が異なっても、
アナログ加算回路20の出力にパルス状のグリッチノイズ
を招くことができない。
（２）第２実施例 次に、本発明ディジタル／アナログ変換装置の第２実施
例を第５図〜第８図を参照しながら説明する。なお、第
１実施例と同一構成には同一番号を附しその詳細な説明
を省略する。
例を第５図〜第８図を参照しながら説明する。なお、第
１実施例と同一構成には同一番号を附しその詳細な説明
を省略する。
第５図は本実施例装置の回路構成を示したもので、ディ
ジタルデータ変換回路30は−32から＋31迄の10進値を
２′Ｓコンプリメントコードで表わした６ビットのディ
ジタル入力データを入力端子D1〜D6に入力し、第６図に
示されるコード表に基づいたデータ変換を行い、２′Ｓ
コプリメントコードで表わした４ビットのハイレベル出
力データ、５ビットのローレベル出力データを夫々その
出力端子H1〜H4、出力端子L1〜L5から出力する。
ジタルデータ変換回路30は−32から＋31迄の10進値を
２′Ｓコンプリメントコードで表わした６ビットのディ
ジタル入力データを入力端子D1〜D6に入力し、第６図に
示されるコード表に基づいたデータ変換を行い、２′Ｓ
コプリメントコードで表わした４ビットのハイレベル出
力データ、５ビットのローレベル出力データを夫々その
出力端子H1〜H4、出力端子L1〜L5から出力する。
ディジタルデータ変換回路30の出力端子H1〜H4、出力端
子L1〜L5は夫々分分解能４ビットのハイレベル用DAC31
の入力端子A1〜A4、分解能５ビットのローレベル用DAC3
2の入力端子B1〜B5に接続され、DAC31は入力端子A1〜A4
に入力されるハイレベル出力データを電流I1に、DAC32
は入力端子B1〜B5に入力されるローレベル出力データを
電流I2にD/A変換し、夫々出力端子Q1、Q2から出力す
る。なお、DAC31、32は２′Ｓコンプリメントコードの
入力データをD/A変換すべく構成されており、その出力
電流I1、I2は入力データがプラスの時にDAC内部に引き
込む方向に、マイナスの時にDAC外部に出力する方向に
流れる。また、DAC32は入力端子B5の状態変化に対する
出力電流I2の変化幅が、DAC31の入力端子A4の状態変化
に対する出力電流I1の変化幅と同一となるように構成さ
れている。
子L1〜L5は夫々分分解能４ビットのハイレベル用DAC31
の入力端子A1〜A4、分解能５ビットのローレベル用DAC3
2の入力端子B1〜B5に接続され、DAC31は入力端子A1〜A4
に入力されるハイレベル出力データを電流I1に、DAC32
は入力端子B1〜B5に入力されるローレベル出力データを
電流I2にD/A変換し、夫々出力端子Q1、Q2から出力す
る。なお、DAC31、32は２′Ｓコンプリメントコードの
入力データをD/A変換すべく構成されており、その出力
電流I1、I2は入力データがプラスの時にDAC内部に引き
込む方向に、マイナスの時にDAC外部に出力する方向に
流れる。また、DAC32は入力端子B5の状態変化に対する
出力電流I2の変化幅が、DAC31の入力端子A4の状態変化
に対する出力電流I1の変化幅と同一となるように構成さ
れている。
DAC31、32の出力電流I1、I2は夫々I/V変換回路19A、19B
によって出力信号V1、V2に同一ゲインでI/V変換され、
アナログ加算回路20によって4:1の加算比でアナログ加
算され、アナログ出力端子21から出力される。
によって出力信号V1、V2に同一ゲインでI/V変換され、
アナログ加算回路20によって4:1の加算比でアナログ加
算され、アナログ出力端子21から出力される。
上記実施例において、ディジタル入力データに対する、
ハイレベル出力データ、ローレベル出力データの各ビッ
トの重み関係は第７図に示される如く、ディジタル入力
データMSB〜4SBの重みとハイレベル出力データのMSB〜L
SBの重みが夫々一致し、また、ディジタル入力データの
2SB〜LSBの重みとローレベル出力データのMSB〜LSBの重
みが夫々一致する。更に、ハイレベル出力データの2SB
〜LSBの重みとローレベル出力データのMSB〜3SBの重み
が夫々一致する。
ハイレベル出力データ、ローレベル出力データの各ビッ
トの重み関係は第７図に示される如く、ディジタル入力
データMSB〜4SBの重みとハイレベル出力データのMSB〜L
SBの重みが夫々一致し、また、ディジタル入力データの
2SB〜LSBの重みとローレベル出力データのMSB〜LSBの重
みが夫々一致する。更に、ハイレベル出力データの2SB
〜LSBの重みとローレベル出力データのMSB〜3SBの重み
が夫々一致する。
以下、この重み関係を示した第７図を参照しながら第６
図コード表を説明すると、ディジタル入力データがロー
レベル出力データで表わすことができる第１のデータ範
囲“111000"〜“001011"（−８〜＋11）の時、ローレベ
ル出力データをディジタル入力データの下位５ビットと
同一にし、ハイレベル出力データを常に“0000"に固定
する。
図コード表を説明すると、ディジタル入力データがロー
レベル出力データで表わすことができる第１のデータ範
囲“111000"〜“001011"（−８〜＋11）の時、ローレベ
ル出力データをディジタル入力データの下位５ビットと
同一にし、ハイレベル出力データを常に“0000"に固定
する。
そして、ディジタル入力データが上記第１のデータ範囲
をプラス方向に越える第２の範囲“001100"〜“011111"
（＋12〜＋31）の時、ローレベル出力データの下位２ビ
ットをディジタル入力データの下位２ビットと同一にす
ると共に、その上位３ビットを第１のデータ範囲におけ
るプラス最大値“010"に固定する。また、ハイレベル出
力データをディジタル入力データの上位４ビットから固
定したローレベル出力データの上位３ビットの値“010"
を減算した結果とする。例えば、ディジタル入力データ
が“001100"（＋12）の時、ローレベル出力データを“0
1000"（＋８）とし、ハイレベル出力データをディジタ
ル入力データの上位４ビット“0011"（＋３）からロー
レベル出力データの上位３ビット“010"（＋２）を減算
した結果“0001"（＋１）とする。
をプラス方向に越える第２の範囲“001100"〜“011111"
（＋12〜＋31）の時、ローレベル出力データの下位２ビ
ットをディジタル入力データの下位２ビットと同一にす
ると共に、その上位３ビットを第１のデータ範囲におけ
るプラス最大値“010"に固定する。また、ハイレベル出
力データをディジタル入力データの上位４ビットから固
定したローレベル出力データの上位３ビットの値“010"
を減算した結果とする。例えば、ディジタル入力データ
が“001100"（＋12）の時、ローレベル出力データを“0
1000"（＋８）とし、ハイレベル出力データをディジタ
ル入力データの上位４ビット“0011"（＋３）からロー
レベル出力データの上位３ビット“010"（＋２）を減算
した結果“0001"（＋１）とする。
一方、ディジタル入力データが上記第１のデータ範囲を
マイナス方向に越える第３の範囲“100000"〜“110111"
（−32〜−９）の時、ローレベル出力データの下位２ビ
ットをディジタル入力データの下位２ビットと同一状態
にすると共に、上位３ビットを第１のデータ範囲におけ
るマイナス最大値“110"に固定する。また、ハイレベル
出力データをディジタル入力データの上位４ビットから
固定したローレベル出力データの上位３ビットの値“11
0"を減算した結果とする。例えば、ディジタル入力デー
タが“110111"（−９）の時、ローレベル出力データを
“11011"（−５）とし、ハイレベル出力データをディジ
タル入力データの上位４ビット“1101"（−３）からロ
ーレベル出力データの上位３ビット“110"（−２）を減
算した結果“1111"（−１）とする。
マイナス方向に越える第３の範囲“100000"〜“110111"
（−32〜−９）の時、ローレベル出力データの下位２ビ
ットをディジタル入力データの下位２ビットと同一状態
にすると共に、上位３ビットを第１のデータ範囲におけ
るマイナス最大値“110"に固定する。また、ハイレベル
出力データをディジタル入力データの上位４ビットから
固定したローレベル出力データの上位３ビットの値“11
0"を減算した結果とする。例えば、ディジタル入力デー
タが“110111"（−９）の時、ローレベル出力データを
“11011"（−５）とし、ハイレベル出力データをディジ
タル入力データの上位４ビット“1101"（−３）からロ
ーレベル出力データの上位３ビット“110"（−２）を減
算した結果“1111"（−１）とする。
このように、ローレベル出力データのビット数を１ビッ
ト上げ、上述の如く第１のデータ範囲を定めることによ
り、ディジタル入力データが“001100"〜“011111"（＋
12〜＋31）の時のハイレベル出力データのLSBがディジ
タル入力データの4SBと同一状態となり、ハイレベル出
力データの生成に必要なディジタル加算回路33（第８
図）の演算ビット数を２ビットに低減させることができ
る。この方法は、ハイレベル出力データとローレベル出
力データの重み関係が重複するビット数が多い場合、デ
ィジタル加算回路の演算ビット数が大幅に減少し、回路
構成の単純化を得ることができる。
ト上げ、上述の如く第１のデータ範囲を定めることによ
り、ディジタル入力データが“001100"〜“011111"（＋
12〜＋31）の時のハイレベル出力データのLSBがディジ
タル入力データの4SBと同一状態となり、ハイレベル出
力データの生成に必要なディジタル加算回路33（第８
図）の演算ビット数を２ビットに低減させることができ
る。この方法は、ハイレベル出力データとローレベル出
力データの重み関係が重複するビット数が多い場合、デ
ィジタル加算回路の演算ビット数が大幅に減少し、回路
構成の単純化を得ることができる。
次に、上述したディジタルデータ変換回路30の詳細な回
路例を第８図を参照しながら説明する。
路例を第８図を参照しながら説明する。
先ず、ディジタル入力データが“111000"〜“000111"、
“001000"〜“011111"、“100000"〜“110111"の何れの
範囲にあるかを検出すべく、第１実施例のデータ変換回
路１同様に論理回路２〜７が接続されている。
“001000"〜“011111"、“100000"〜“110111"の何れの
範囲にあるかを検出すべく、第１実施例のデータ変換回
路１同様に論理回路２〜７が接続されている。
一方、ディジタルデータ変換回路30の入力端子D2、D3は
夫々ディジタル加算回路33の入力端子A1、A2に接続さ
れ、AND3の出力が入旅端子B1に接続される。なお、ディ
ジタル加算回路33の入力端子B2は常に“1"にされる。よ
って、ディジタル加算回路33はディジタル入力データが
“001000"〜“011111"の時、ディジタル入力データの2S
B、3SBからなるデータと“11"とのディジタル加算を行
い、また、“100000"〜“000111"の時、ディジタル入力
データの2SB、3SBからなるデータと“01"とのディジタ
ル加算を行い、その下位２ビットを出力端子Q1、Q2から
出力する。
夫々ディジタル加算回路33の入力端子A1、A2に接続さ
れ、AND3の出力が入旅端子B1に接続される。なお、ディ
ジタル加算回路33の入力端子B2は常に“1"にされる。よ
って、ディジタル加算回路33はディジタル入力データが
“001000"〜“011111"の時、ディジタル入力データの2S
B、3SBからなるデータと“11"とのディジタル加算を行
い、また、“100000"〜“000111"の時、ディジタル入力
データの2SB、3SBからなるデータと“01"とのディジタ
ル加算を行い、その下位２ビットを出力端子Q1、Q2から
出力する。
ディジタル加算回路33の出力端子Q1,Q2、また、ディジ
タルデータ変換回路30の入力端子D4は夫々AND34〜36の
一方の入力に接続され、Ｉ−AND7の出力がINV37を介し
てAND34〜36の各他方の入力に接続される。そして、AND
34〜36の出力は夫々ラッチ回路38の入力端子D2〜D4に接
続され、AND5の出力がラッチ回路38の入力端子D1に接続
される。以上の回路構成により、ラッチ回路38の入力端
子D1〜D4は上述したハイレベル出力データを示す。
タルデータ変換回路30の入力端子D4は夫々AND34〜36の
一方の入力に接続され、Ｉ−AND7の出力がINV37を介し
てAND34〜36の各他方の入力に接続される。そして、AND
34〜36の出力は夫々ラッチ回路38の入力端子D2〜D4に接
続され、AND5の出力がラッチ回路38の入力端子D1に接続
される。以上の回路構成により、ラッチ回路38の入力端
子D1〜D4は上述したハイレベル出力データを示す。
また、ディジタルデータ変換回路30の入力端子D3、D4は
夫々OR39、AND40の一方の入力に、そして、INV37、Ｉ−
AND7の出力が夫々OR39、AND40の他方の入力に接続され
る。そして、OR39、AND40の出力は夫々ラッチ回路41の
入力端子D2、D3に接続され、ディジタルデータ変換回路
30の入力端子D1、D5、D6が夫々ラッチ回路41の入力端子
D1、D4、D5に接続される。以上の回路構成により、ラッ
チ回路41の入力端子D1〜D4は上述したローレベル出力デ
ータを示す。
夫々OR39、AND40の一方の入力に、そして、INV37、Ｉ−
AND7の出力が夫々OR39、AND40の他方の入力に接続され
る。そして、OR39、AND40の出力は夫々ラッチ回路41の
入力端子D2、D3に接続され、ディジタルデータ変換回路
30の入力端子D1、D5、D6が夫々ラッチ回路41の入力端子
D1、D4、D5に接続される。以上の回路構成により、ラッ
チ回路41の入力端子D1〜D4は上述したローレベル出力デ
ータを示す。
ラッチ回路38、41は各論理回路によって発生したハイレ
ベル出力データ、ローレベル出力データの各ビット間の
時間ズレ、更にはデータ間の時間ズレを吸収すべく、デ
ィジタル入力データの出力クロックに同期したラッチク
ロックLCKの立上り基づき、ディジタル入力データの入
力タイミングから若干の遅れを伴って、夫々入力端子D1
〜D4、入力端子D1〜D5の状態を取込むと共に出力端子Q1
〜Q4、出力端子Q1〜Q5から出力する。そして、ラッチ回
路38の出力端子Q1〜Q4は夫々ディジタルデータ変換回路
30の出力端子H1〜H4に、ラッチ回路41の出力端子Q1〜Q5
は出力端子L1〜L5に接続されている。
ベル出力データ、ローレベル出力データの各ビット間の
時間ズレ、更にはデータ間の時間ズレを吸収すべく、デ
ィジタル入力データの出力クロックに同期したラッチク
ロックLCKの立上り基づき、ディジタル入力データの入
力タイミングから若干の遅れを伴って、夫々入力端子D1
〜D4、入力端子D1〜D5の状態を取込むと共に出力端子Q1
〜Q4、出力端子Q1〜Q5から出力する。そして、ラッチ回
路38の出力端子Q1〜Q4は夫々ディジタルデータ変換回路
30の出力端子H1〜H4に、ラッチ回路41の出力端子Q1〜Q5
は出力端子L1〜L5に接続されている。
次に、上述した本実施例装置の動作を説明する。先ず、
ローレベル出力データで表わすことができる“111000"
〜“000111"のディジタル入力データ、例えば、“00010
1"のディジタル入力データが入力されたときの動作を説
明する。
ローレベル出力データで表わすことができる“111000"
〜“000111"のディジタル入力データ、例えば、“00010
1"のディジタル入力データが入力されたときの動作を説
明する。
ディジタルデータ変換回路30は入力端子D1〜D6に“0001
01"が入力されると、AND3、５の出力が共に“0"にな
り、Ｉ−AND7の出力が“1"になる（第８図）。よって、
ディジタル加算回路33はディジタル入力データの2SB、3
SBからなるデータ“00"と“01"とのディジタル加算を行
い、その加算結果の下位２ビット“01"を出力端子Q1、Q
2から出力する。しかしながら、ラッチ回路38の入力端
子D2〜D4はINV37の出力が“0"になるので全て“0"に、
また、入力端子D1もAND5の出力によって“0"になる。
01"が入力されると、AND3、５の出力が共に“0"にな
り、Ｉ−AND7の出力が“1"になる（第８図）。よって、
ディジタル加算回路33はディジタル入力データの2SB、3
SBからなるデータ“00"と“01"とのディジタル加算を行
い、その加算結果の下位２ビット“01"を出力端子Q1、Q
2から出力する。しかしながら、ラッチ回路38の入力端
子D2〜D4はINV37の出力が“0"になるので全て“0"に、
また、入力端子D1もAND5の出力によって“0"になる。
一方、ラッチ回路41の入力端子D2、D3は夫々、INV37、
Ｉ−AND7の出力が夫々“0"、“1"になるのでディジタル
入力データの3SB、4SBと同一状態の“0"、“1"になり、
入力端子D1、D4、D5は夫々ディジタル入力データのMS
B、5SB、LSBと同一状態、即ち、夫々“0"、“0"、“1"
になる。よって、ラッチクロックLCKが立ち上がってラ
ッチ回路38、41が夫々入力状態を取り込むと、第６図に
示されるように、ディジタルデータ変換回路30の出力端
子H1〜H4から出力されるハイレベル出力データは“000
0"に、出力端子L1〜L5から出力されるローレベル出力デ
ータは“00101"になる。
Ｉ−AND7の出力が夫々“0"、“1"になるのでディジタル
入力データの3SB、4SBと同一状態の“0"、“1"になり、
入力端子D1、D4、D5は夫々ディジタル入力データのMS
B、5SB、LSBと同一状態、即ち、夫々“0"、“0"、“1"
になる。よって、ラッチクロックLCKが立ち上がってラ
ッチ回路38、41が夫々入力状態を取り込むと、第６図に
示されるように、ディジタルデータ変換回路30の出力端
子H1〜H4から出力されるハイレベル出力データは“000
0"に、出力端子L1〜L5から出力されるローレベル出力デ
ータは“00101"になる。
出力されたハイレベル出力データ、ローレベル出力デー
タは夫々DAC31、32によってD/A変換されるが、ハイレベ
ル出力データが“0000"なのでDAC31の出力電流I1は流れ
ることなく、DAC32の出力電流I2のみ“00101"に対応し
て流れる（第５図）。DAC32の出力電流I2はI/V変換回路
19Bによって出力信号V2にI/V変換され、アナログ加算回
路20を介してディジタル入力データ“000101"をD/A変換
したアナログ信号となり出力端子21から出力される。
タは夫々DAC31、32によってD/A変換されるが、ハイレベ
ル出力データが“0000"なのでDAC31の出力電流I1は流れ
ることなく、DAC32の出力電流I2のみ“00101"に対応し
て流れる（第５図）。DAC32の出力電流I2はI/V変換回路
19Bによって出力信号V2にI/V変換され、アナログ加算回
路20を介してディジタル入力データ“000101"をD/A変換
したアナログ信号となり出力端子21から出力される。
続いて、ローレベル出力データで表わすことができる
“001000"〜“001011"のディジタル入力データ、例え
ば、“001011"のディジタル入力データが入力された時
の動作を説明する。
“001000"〜“001011"のディジタル入力データ、例え
ば、“001011"のディジタル入力データが入力された時
の動作を説明する。
ディジタルデータ変換回路30は入力端子D1〜D6に“0010
11"が入力されると、AND3、５の出力が夫々“1"、“0"
になり、Ｉ−AND7の出力が“0"になる。よって、ディジ
タル加算回路33はディジタル入力データの2SB、3SBから
なるデータ“01"と“11"とのディジタル加算を行い、そ
の加算結果の下位２ビット“00"を出力端子Q1、Q2から
出力する。ラッチ回路38の入力端子D2〜D4はINV37の出
力が“1"になるので夫々ディジタル加算回路33の出力端
子Q1、Q2、ディジタル入力データの4SBと同一状態にな
り得るが全て“0"に、また、入力端子D1もAND5の出力に
よって“0"になる。
11"が入力されると、AND3、５の出力が夫々“1"、“0"
になり、Ｉ−AND7の出力が“0"になる。よって、ディジ
タル加算回路33はディジタル入力データの2SB、3SBから
なるデータ“01"と“11"とのディジタル加算を行い、そ
の加算結果の下位２ビット“00"を出力端子Q1、Q2から
出力する。ラッチ回路38の入力端子D2〜D4はINV37の出
力が“1"になるので夫々ディジタル加算回路33の出力端
子Q1、Q2、ディジタル入力データの4SBと同一状態にな
り得るが全て“0"に、また、入力端子D1もAND5の出力に
よって“0"になる。
一方、ラッチ回路41の入力端子D2、D3は夫々、INV37、
Ｉ−AND7の出力が夫々“1"、“0"になるので、ディジタ
ル入力データの3SB、4SBの状態に拘らず“1"、“0"にな
り、入力端子D1、D4、D5は夫々ディジタル入力データの
MSB、5SB、LSBと同一状態、即ち、夫々“0"、“1"、
“1"になる。よって、ラッチクロックLCKが立ち上がっ
てラッチ回路38、41が夫々入力状態を取り込むと、第６
図に示されるように、ディジタルデータ変換回路30の出
力端子H1〜H4から出力されるハイレベル出力データは
“0000"に、出力端子L1〜L5から出力されるローレベル
出力データは“01011"になる。
Ｉ−AND7の出力が夫々“1"、“0"になるので、ディジタ
ル入力データの3SB、4SBの状態に拘らず“1"、“0"にな
り、入力端子D1、D4、D5は夫々ディジタル入力データの
MSB、5SB、LSBと同一状態、即ち、夫々“0"、“1"、
“1"になる。よって、ラッチクロックLCKが立ち上がっ
てラッチ回路38、41が夫々入力状態を取り込むと、第６
図に示されるように、ディジタルデータ変換回路30の出
力端子H1〜H4から出力されるハイレベル出力データは
“0000"に、出力端子L1〜L5から出力されるローレベル
出力データは“01011"になる。
出力されたハイレベル出力データ、ローレベル出力デー
タは夫々DAC31、32によってD/A変換されるが、上述同様
にDAC32の出力電流I2のみ“01011"に対応して流れる。D
AC32の出力電流I2はI/V変換回路19Bによって出力信号V2
にI/V変換され、アナログ加算回路20を介して、ディジ
タル入力データ“001011"をD/A変換したアナログ信号と
なり出力端子21から出力される。
タは夫々DAC31、32によってD/A変換されるが、上述同様
にDAC32の出力電流I2のみ“01011"に対応して流れる。D
AC32の出力電流I2はI/V変換回路19Bによって出力信号V2
にI/V変換され、アナログ加算回路20を介して、ディジ
タル入力データ“001011"をD/A変換したアナログ信号と
なり出力端子21から出力される。
このように、ディジタル入力データがローレベル出力デ
ータで表わすことができる第１のデータ範囲“111000"
〜“001011"の時、実質的にDAC32のみによってディジタ
ル入力データのD/A変換が達成されるので、出力端子21
から出力されるアナログ信号に含まれる出力誤差はDAC3
2の出力誤差によって決定される。
ータで表わすことができる第１のデータ範囲“111000"
〜“001011"の時、実質的にDAC32のみによってディジタ
ル入力データのD/A変換が達成されるので、出力端子21
から出力されるアナログ信号に含まれる出力誤差はDAC3
2の出力誤差によって決定される。
次に、第２データ範囲“001100"〜“011111"のディジタ
ル入力データ、例えば、“010100"のディジタル入力デ
ータが入力された時の動作を説明する。
ル入力データ、例えば、“010100"のディジタル入力デ
ータが入力された時の動作を説明する。
ディジタルデータ変換回路30は入力端子D1〜D6に“0101
00"が入力されると、AND3、５の出力が夫々“1"、“0"
になり、Ｉ−AND7の出力が“0"になる。よって、ディジ
タル加算回路33はディジタル入力データの2SB、3SBから
なるデータ“10"と“11"とのディジタル加算を行い、そ
の加算結果の下位２ビット“01"を出力端子Q1、Q2から
出力する。ラッチ回路38の入力端子D2〜D4はINV37の出
力が“1"になるので夫々“0"、“1"、“1"に、また、入
力端子D1はAND5の出力によって“0"になる。
00"が入力されると、AND3、５の出力が夫々“1"、“0"
になり、Ｉ−AND7の出力が“0"になる。よって、ディジ
タル加算回路33はディジタル入力データの2SB、3SBから
なるデータ“10"と“11"とのディジタル加算を行い、そ
の加算結果の下位２ビット“01"を出力端子Q1、Q2から
出力する。ラッチ回路38の入力端子D2〜D4はINV37の出
力が“1"になるので夫々“0"、“1"、“1"に、また、入
力端子D1はAND5の出力によって“0"になる。
一方、ラッチ回路41の入力端子D2、D3は夫々、INV37、
Ｉ−AND7の出力が夫々“1"、“0"になるのでディジタル
入力データの3SB、4SBの状態に拘らず“1"、“0"にな
り、入力端子D1、D4、D5は夫々ディジタル入力データの
MSB、5SB、LSBと同一状態、即ち、全て“0"になる。ラ
ッチクロックLCKが立ち上がってラッチ回路38、41が夫
々入力状態を取り込むと、第６図に示されるように、デ
ィジタルデータ変換回路30の出力端子H1〜H4から出力さ
れるハイレベル出力データは“0011"に、出力端子L1〜L
5から出力されるローレベル出力データは“01000"にな
る。
Ｉ−AND7の出力が夫々“1"、“0"になるのでディジタル
入力データの3SB、4SBの状態に拘らず“1"、“0"にな
り、入力端子D1、D4、D5は夫々ディジタル入力データの
MSB、5SB、LSBと同一状態、即ち、全て“0"になる。ラ
ッチクロックLCKが立ち上がってラッチ回路38、41が夫
々入力状態を取り込むと、第６図に示されるように、デ
ィジタルデータ変換回路30の出力端子H1〜H4から出力さ
れるハイレベル出力データは“0011"に、出力端子L1〜L
5から出力されるローレベル出力データは“01000"にな
る。
出力されたハイレベル出力データ、ローレベル出力デー
タは夫々DAC31、３によって出力電流I1、I2にD/A変換さ
れ、更に、I/V変換回路19A、19Bによって出力信号V1、V
2にI/V変換される。出力信号V1、V2はアナログ加算回路
20によって4:1の加算比でアナログ加算されることによ
り、ディジタル入力データ“010100"をD/A変換したアナ
ログ信号となり出力端子21から出力される。
タは夫々DAC31、３によって出力電流I1、I2にD/A変換さ
れ、更に、I/V変換回路19A、19Bによって出力信号V1、V
2にI/V変換される。出力信号V1、V2はアナログ加算回路
20によって4:1の加算比でアナログ加算されることによ
り、ディジタル入力データ“010100"をD/A変換したアナ
ログ信号となり出力端子21から出力される。
続いて、第３のデータ範囲“100000"〜“110111"のディ
ジタル入力データ、例えば、“101100"のディジタル入
力データが入力された時の動作を説明する。
ジタル入力データ、例えば、“101100"のディジタル入
力データが入力された時の動作を説明する。
ディジタルデータ変換回路30は入力端子D1〜D6に“0101
00"が入力されると、AND3、５の出力が夫々“0"、“1"
になり、Ｉ−AND7の出力が“0"になる。よって、ディジ
タル加算回路33はディジタル入力データの2SB、3SBから
なるデータ“01"と“01"とのディジタル加算を行い、そ
の加算結果の下位２ビット“10"を出力端子Q1、Q2から
出力する。ラッチ回路38の入力端子D2〜D4はINV37の出
力が“1"になるので夫々“1"、“0"、“1"に、また、入
力端子D1はAND5の出力によって“1"になる。
00"が入力されると、AND3、５の出力が夫々“0"、“1"
になり、Ｉ−AND7の出力が“0"になる。よって、ディジ
タル加算回路33はディジタル入力データの2SB、3SBから
なるデータ“01"と“01"とのディジタル加算を行い、そ
の加算結果の下位２ビット“10"を出力端子Q1、Q2から
出力する。ラッチ回路38の入力端子D2〜D4はINV37の出
力が“1"になるので夫々“1"、“0"、“1"に、また、入
力端子D1はAND5の出力によって“1"になる。
一方、ラッチ回路41の入力端子D2、D3は夫々、INV37、
Ｉ−AND7の出力が夫々“1"、“0"になるのでディジタル
入力データの3SB、4SBの状態に拘らず“1"、“0"にな
り、入力端子D1、D4、D5は夫々ディジタル入力データの
MSB、5SB、LSBと同一状態、即ち、“1"、“0"、“0"に
なる。ラッチクロックLCKが立ち上がってラッチ回路3
8、41が夫々入力状態を取り込むと、第６図に示される
ように、ディジタルデータ変換回路30の出力端子H1〜H4
から出力されるハイレベル出力データは“1101"に、出
力端子L1〜L5から出力されるローレベル出力データは
“11000"になる。
Ｉ−AND7の出力が夫々“1"、“0"になるのでディジタル
入力データの3SB、4SBの状態に拘らず“1"、“0"にな
り、入力端子D1、D4、D5は夫々ディジタル入力データの
MSB、5SB、LSBと同一状態、即ち、“1"、“0"、“0"に
なる。ラッチクロックLCKが立ち上がってラッチ回路3
8、41が夫々入力状態を取り込むと、第６図に示される
ように、ディジタルデータ変換回路30の出力端子H1〜H4
から出力されるハイレベル出力データは“1101"に、出
力端子L1〜L5から出力されるローレベル出力データは
“11000"になる。
出力されたハイレベル出力データ、ローレベル出力デー
タは夫々DAC31、32によって出力電流I1、I2にD/A変換さ
れ、更に、I/V変換回路19A、19Bによって出力信号V1、V
2にI/V変換される。出力信号V1、V2はアナログ加算回路
20によって4:1の加算比でアナログ加算されることによ
り、ディジタル入力データ“101100"をD/A変換したアナ
ログ信号となり出力端子21から出力される。
タは夫々DAC31、32によって出力電流I1、I2にD/A変換さ
れ、更に、I/V変換回路19A、19Bによって出力信号V1、V
2にI/V変換される。出力信号V1、V2はアナログ加算回路
20によって4:1の加算比でアナログ加算されることによ
り、ディジタル入力データ“101100"をD/A変換したアナ
ログ信号となり出力端子21から出力される。
このように、ディジタル入力データが第２のデータ範囲
“001100"〜“011111"または第３の“100000"〜“11011
1"の時、DAC31と32によってディジタル入力データのD/A
変換が達成されるので、アナログ信号に含まれる出力誤
差はDAC32の出力誤差にアナログ加算回路20の加算比に
よって４倍されたDAC31の出力誤差を加算した値になる
が、分解能６ビットを達成することができる。
“001100"〜“011111"または第３の“100000"〜“11011
1"の時、DAC31と32によってディジタル入力データのD/A
変換が達成されるので、アナログ信号に含まれる出力誤
差はDAC32の出力誤差にアナログ加算回路20の加算比に
よって４倍されたDAC31の出力誤差を加算した値になる
が、分解能６ビットを達成することができる。
また、本実施例装置によれば、ディジタル入力データが
上記第１のデータ範囲をプラス方向に越える第２のデー
タ範囲（“001100"〜“011111"）の時、ローレベル出力
データの上位３ビットを上記第１のデータ範囲における
プラス最大値“010"に固定し、また、入力データが上記
第１のデータ範囲をマイナス方向に越える第３のデータ
範囲（“100000"〜“110111"）の時、ローレベル出力デ
ータの上位３ビットを上記第１のデータ範囲におけるマ
イナス最大値“110"に固定したので、入力データが第１
のデータ範囲内から第２のデータ範囲（又は第３のデー
タ範囲）に変化しても、DAC32の出力が大きく減少する
ことは起きず、DAC31と32の出力変化特性が異なって
も、アナログ加算回路20の出力にパルス状のグリッチノ
イズを招くことがない。
上記第１のデータ範囲をプラス方向に越える第２のデー
タ範囲（“001100"〜“011111"）の時、ローレベル出力
データの上位３ビットを上記第１のデータ範囲における
プラス最大値“010"に固定し、また、入力データが上記
第１のデータ範囲をマイナス方向に越える第３のデータ
範囲（“100000"〜“110111"）の時、ローレベル出力デ
ータの上位３ビットを上記第１のデータ範囲におけるマ
イナス最大値“110"に固定したので、入力データが第１
のデータ範囲内から第２のデータ範囲（又は第３のデー
タ範囲）に変化しても、DAC32の出力が大きく減少する
ことは起きず、DAC31と32の出力変化特性が異なって
も、アナログ加算回路20の出力にパルス状のグリッチノ
イズを招くことがない。
（３）第３実施例 次に、本発明ディジタル／アナログ変換装置の第３実施
例を第９図〜第12図を参照しながら説明する。なお、第
１実施例または第２実施例と同一構成には同一番号を附
しその詳細な説明を省略する。
例を第９図〜第12図を参照しながら説明する。なお、第
１実施例または第２実施例と同一構成には同一番号を附
しその詳細な説明を省略する。
第９図は本実施例装置の回路構成を示したもので、ディ
ジタルデータ変換回路50は−32から＋31迄の10進値を
２′Ｓコンプリメントコードで表わした６ビットのディ
ジタル入力データを入力端子D1〜D6に入力し、第10図に
示されるコード表に基づいたデータ変換を行い、２′Ｓ
コンプリメントコードで表わした４ビットのハイレベル
出力データ、４ビットのローレベル出力データ、１ビッ
ト補助出力データを夫々出力端子H1〜H4、出力端子L1〜
L4、出力端子Ｓから出力する。
ジタルデータ変換回路50は−32から＋31迄の10進値を
２′Ｓコンプリメントコードで表わした６ビットのディ
ジタル入力データを入力端子D1〜D6に入力し、第10図に
示されるコード表に基づいたデータ変換を行い、２′Ｓ
コンプリメントコードで表わした４ビットのハイレベル
出力データ、４ビットのローレベル出力データ、１ビッ
ト補助出力データを夫々出力端子H1〜H4、出力端子L1〜
L4、出力端子Ｓから出力する。
ディジタルデータ変換回路50の出力端子H1〜H4、出力端
子L1〜L4は夫々、ハイレベル用DAC18A、ローレベル用DA
C18BがワンパーケージされたDAC18の入力端子A1〜A4、
入力端子B1〜B4に接続され、DAC18Aは入力端子A1〜A4に
入力されるハイレベル出力データを出力電流I1に、DAC1
8Bは入力端子B1〜B4に入力されるローレベル出力データ
を出力電流I2にD/A変換し、夫々出力端子Q1、Q2から出
力する。そして、DAC18A、18Bの出力電流I1、I2は夫
々、I/V変換回路19A、19Bによって出力信号V1、V2に同
一ゲインでI/V変換される。
子L1〜L4は夫々、ハイレベル用DAC18A、ローレベル用DA
C18BがワンパーケージされたDAC18の入力端子A1〜A4、
入力端子B1〜B4に接続され、DAC18Aは入力端子A1〜A4に
入力されるハイレベル出力データを出力電流I1に、DAC1
8Bは入力端子B1〜B4に入力されるローレベル出力データ
を出力電流I2にD/A変換し、夫々出力端子Q1、Q2から出
力する。そして、DAC18A、18Bの出力電流I1、I2は夫
々、I/V変換回路19A、19Bによって出力信号V1、V2に同
一ゲインでI/V変換される。
一方、ディジタルデータ変換回路50の出力端子Ｓは抵抗
R7、R8の分圧回路により構成された補助出力回路51に接
続され、補助出力回路51は補助出力データが“1"の時、
ハイレベル用DAC18Aの＋1LSB相当の出力を補助すべく補
助信号V3を出力する。
R7、R8の分圧回路により構成された補助出力回路51に接
続され、補助出力回路51は補助出力データが“1"の時、
ハイレベル用DAC18Aの＋1LSB相当の出力を補助すべく補
助信号V3を出力する。
そして、I/V変換回路19A、19Bの出力信号V1、V2、補助
出力回路51の補助信号V3は、OPアンプA4、抵抗R9〜
R13、可変抵抗VR2により構成されたアナログ加算回路52
によって、4:1:4の加算比でアナログ加算され、アナロ
グ出力端子21から出力される。
出力回路51の補助信号V3は、OPアンプA4、抵抗R9〜
R13、可変抵抗VR2により構成されたアナログ加算回路52
によって、4:1:4の加算比でアナログ加算され、アナロ
グ出力端子21から出力される。
上記実施例において、ディジタル入力データに対するハ
イレベル出力データ、ローレベル出力データ、補助出力
データの各ビットの重み関係は第11図に示される如く、
ディジタル入力データのMSB〜4SBの重みとハイレベル出
力データのMSB〜LSBの重みが、ディジタル入力データの
3SB〜LSBの重みとローレベル出力データのMSB〜LSBの重
みが、また、ディジタル入力データの4SBと補助出力デ
ータの重みが夫々一致する。更に、ハイレベル出力デー
タの3SBの重みとローレベル出力データのMSBの重みが、
ハイレベル出力データの4SBの重みとローレベル出力デ
ータの2SBの重みと補助出力データの重みが夫々一致す
る。
イレベル出力データ、ローレベル出力データ、補助出力
データの各ビットの重み関係は第11図に示される如く、
ディジタル入力データのMSB〜4SBの重みとハイレベル出
力データのMSB〜LSBの重みが、ディジタル入力データの
3SB〜LSBの重みとローレベル出力データのMSB〜LSBの重
みが、また、ディジタル入力データの4SBと補助出力デ
ータの重みが夫々一致する。更に、ハイレベル出力デー
タの3SBの重みとローレベル出力データのMSBの重みが、
ハイレベル出力データの4SBの重みとローレベル出力デ
ータの2SBの重みと補助出力データの重みが夫々一致す
る。
以下、この重み関係を示した第11図を参照しながら第10
図コード表を説明すると、ディジタル入力データがロー
レベル出力データで表わすことができる第１のデータ範
囲“111000"〜“000111"（−８〜＋７）の時、ローレベ
ル出力データをディジタル入力データの下位４ビットと
同一にし、ハイレベル出力データ、補助出力データを夫
々“0000"、“0"に固定する。
図コード表を説明すると、ディジタル入力データがロー
レベル出力データで表わすことができる第１のデータ範
囲“111000"〜“000111"（−８〜＋７）の時、ローレベ
ル出力データをディジタル入力データの下位４ビットと
同一にし、ハイレベル出力データ、補助出力データを夫
々“0000"、“0"に固定する。
また、ディジタル入力データが上述した第１のデータ範
囲をプラス方向に越える第２のデータ範囲“001000"〜
“011111"（＋８〜＋31）の時、ローレベル出力データ
の下位２ビットをディジタル入力データの下位２ビット
と同一状態にすると共に、上位２ビットを上記第１のデ
ータ範囲におけるプラス最大値“01"に固定する。そし
て、補助出力データを“1"に固定し、ハイレベル出力デ
ータをディジタル入力データの上位４ビットから、固定
したローレベル出力データの上位２ビット“01"と補助
出力データ“1"を減算した結果する。例えば、ディジタ
ル入力データが“001000"（＋８）の時、ローレベル出
力データと補助出力データを夫々“0100"（＋４）、
“1"（＋１）とし、ハイレベル出力データをディジタル
入力データの上位４ビット“0010"（＋２）からローレ
ベル出力データの上位２ビット“01"（＋１）と補助出
力データ（＋１）とを減算した結果“0000"（０）とす
る。
囲をプラス方向に越える第２のデータ範囲“001000"〜
“011111"（＋８〜＋31）の時、ローレベル出力データ
の下位２ビットをディジタル入力データの下位２ビット
と同一状態にすると共に、上位２ビットを上記第１のデ
ータ範囲におけるプラス最大値“01"に固定する。そし
て、補助出力データを“1"に固定し、ハイレベル出力デ
ータをディジタル入力データの上位４ビットから、固定
したローレベル出力データの上位２ビット“01"と補助
出力データ“1"を減算した結果する。例えば、ディジタ
ル入力データが“001000"（＋８）の時、ローレベル出
力データと補助出力データを夫々“0100"（＋４）、
“1"（＋１）とし、ハイレベル出力データをディジタル
入力データの上位４ビット“0010"（＋２）からローレ
ベル出力データの上位２ビット“01"（＋１）と補助出
力データ（＋１）とを減算した結果“0000"（０）とす
る。
また、ディジタル入力データが第１のデータ範囲をマイ
ナス方向に越える第３のデータ範囲“100000"〜“11011
1"（−32〜−９）の時、ローレベル出力データの下位２
ビットをディジタル入力データの下位２ビットと同一状
態にすると共に、上位２ビットを上記第１のデータ範囲
におけるマイナス最大値“10"に固定する。そして、補
助出力データを常に“0"に固定し、ハイレベル出力デー
タをディジタル入力データの上位４ビットから固定した
ローレベル出力データの上位２ビット“10"を減算した
結果とする。例えば、ディジタル入力データが“11011
1"（−９）の時、ローレベル出力データ、補助出力デー
タを夫々“1011"（−５）、“0"（０）とし、ハイレベ
ル出力データをディジタル入力データの上位４ビット
“1101"（−３）からローレベル出力データの上位２ビ
ット“10"（−２）を減算した結果“1111"（−１）とす
る。
ナス方向に越える第３のデータ範囲“100000"〜“11011
1"（−32〜−９）の時、ローレベル出力データの下位２
ビットをディジタル入力データの下位２ビットと同一状
態にすると共に、上位２ビットを上記第１のデータ範囲
におけるマイナス最大値“10"に固定する。そして、補
助出力データを常に“0"に固定し、ハイレベル出力デー
タをディジタル入力データの上位４ビットから固定した
ローレベル出力データの上位２ビット“10"を減算した
結果とする。例えば、ディジタル入力データが“11011
1"（−９）の時、ローレベル出力データ、補助出力デー
タを夫々“1011"（−５）、“0"（０）とし、ハイレベ
ル出力データをディジタル入力データの上位４ビット
“1101"（−３）からローレベル出力データの上位２ビ
ット“10"（−２）を減算した結果“1111"（−１）とす
る。
このように、ディジタル入力データが“001000"〜“011
111"の時に補助出力データを“1"にすることにより、ハ
イレベル出力データのLSBがディジタル入力データの4SB
と同一状態になり、第２実施例のようにローレベル出力
データのビット数の上昇を招くことなくディジタル加算
回路33（第12図）の演算ビット数を２ビットに低減させ
ることができる。
111"の時に補助出力データを“1"にすることにより、ハ
イレベル出力データのLSBがディジタル入力データの4SB
と同一状態になり、第２実施例のようにローレベル出力
データのビット数の上昇を招くことなくディジタル加算
回路33（第12図）の演算ビット数を２ビットに低減させ
ることができる。
次に、上述したディジタルデータ変換回路50の詳細な回
路例を第12図を参照しながら説明する。
路例を第12図を参照しながら説明する。
先ず、ディジタルデータが“111000"〜“000111"、“00
1000"〜“011111"、“100000"〜“110111"の何れの範囲
にあるかを検出すべく、第１実施例のデータ変換回路１
同様に論理回路２〜７が接続されている。また、ディジ
タルデータ変換回路50の入力端子D2、D3は夫々ディジタ
ル加算回路33の入力端子A1、A2に接続され、AND3の出力
が入力端子B1に接続される。なお、ディジタル加算回路
33の入力端子B2は常に“1"にされる。ディジタル加算回
路33の出力端子Q1、Q2、また、ディジタルデータ変換回
路50の入力端子D4は夫々AND51〜53の一方の入力に接続
され、Ｉ−AND7の出力がINV54を介してAND51〜53の各他
方の入力に接続される。そして、AND51〜53の出力は夫
々ラッチ回路55の入力端子D2〜D4に接続され、AND5の出
力がラッチ回路55の入力端子D1に接続される。以上の回
路構成により、ラッチ回路55の入力端子D1〜D4は上述し
たハイレベル出力データを示す。
1000"〜“011111"、“100000"〜“110111"の何れの範囲
にあるかを検出すべく、第１実施例のデータ変換回路１
同様に論理回路２〜７が接続されている。また、ディジ
タルデータ変換回路50の入力端子D2、D3は夫々ディジタ
ル加算回路33の入力端子A1、A2に接続され、AND3の出力
が入力端子B1に接続される。なお、ディジタル加算回路
33の入力端子B2は常に“1"にされる。ディジタル加算回
路33の出力端子Q1、Q2、また、ディジタルデータ変換回
路50の入力端子D4は夫々AND51〜53の一方の入力に接続
され、Ｉ−AND7の出力がINV54を介してAND51〜53の各他
方の入力に接続される。そして、AND51〜53の出力は夫
々ラッチ回路55の入力端子D2〜D4に接続され、AND5の出
力がラッチ回路55の入力端子D1に接続される。以上の回
路構成により、ラッチ回路55の入力端子D1〜D4は上述し
たハイレベル出力データを示す。
また、ディジタルデータ変換回路50の入力端子D4はAND5
6の一方の入力に接続され、AND5の出力がINV57を介して
AND56の他方に接続される。AND56の出力はOR58の一方の
入力に、AND3の出力がOR58の他方の入力に接続される。
そして、OR58の出力はラッチ回路59の入力端子D2に接続
され、ディジタルデータ変換回路50の入力端子D1、D5、
D6が夫々ラッチ回路59の入力端子D1、D3、D4に接続され
る。以上の回路構成により、ラッチ回路59の入力端子D1
〜D4は上述したローレベル出力データを示す。更に、AN
D3の出力はラッチ回路60の入力端子Ｄに接続され、入力
端子Ｄは上述した補助出力データを示す。
6の一方の入力に接続され、AND5の出力がINV57を介して
AND56の他方に接続される。AND56の出力はOR58の一方の
入力に、AND3の出力がOR58の他方の入力に接続される。
そして、OR58の出力はラッチ回路59の入力端子D2に接続
され、ディジタルデータ変換回路50の入力端子D1、D5、
D6が夫々ラッチ回路59の入力端子D1、D3、D4に接続され
る。以上の回路構成により、ラッチ回路59の入力端子D1
〜D4は上述したローレベル出力データを示す。更に、AN
D3の出力はラッチ回路60の入力端子Ｄに接続され、入力
端子Ｄは上述した補助出力データを示す。
ラッチ回路55、59、60は各論理回路によって発生したハ
イレベル出力データ、ローレベル出力データの各ビット
間に発生した時間ズレ、更には補助出力データを含むデ
ータ間の時間ズレを吸収すべく、ディジタル入力データ
の出力クロックに同期したラッチクロックLCKの立上り
基づき、ディジタル入力データの入力タイミングから若
干の遅れを伴って、夫々入力端子D1〜D4、入力端子D1〜
D4、入力端子Ｄの状態を取込むと共に出力端子Q1〜Q4、
出力端子Q1〜Q4、出力端子Ｑから出力する。ラッチ回路
55の出力端子Q1〜Q4はディジタルデータ変換回路50の出
力端子H1〜H4に、ラッチ回路59の出力端子Q1〜Q4は出力
端子L1〜L4に、また、ラッチ回路60の出力端子Ｑは出力
端子Ｓに接続される。
イレベル出力データ、ローレベル出力データの各ビット
間に発生した時間ズレ、更には補助出力データを含むデ
ータ間の時間ズレを吸収すべく、ディジタル入力データ
の出力クロックに同期したラッチクロックLCKの立上り
基づき、ディジタル入力データの入力タイミングから若
干の遅れを伴って、夫々入力端子D1〜D4、入力端子D1〜
D4、入力端子Ｄの状態を取込むと共に出力端子Q1〜Q4、
出力端子Q1〜Q4、出力端子Ｑから出力する。ラッチ回路
55の出力端子Q1〜Q4はディジタルデータ変換回路50の出
力端子H1〜H4に、ラッチ回路59の出力端子Q1〜Q4は出力
端子L1〜L4に、また、ラッチ回路60の出力端子Ｑは出力
端子Ｓに接続される。
次に、上述した本実施例装置の動作を説明する。先ず、
ローレベル出力データで表わすことができる。“11100
0"〜“000111"のディジタル入力データ、例えば、“000
101"のディジタル入力データが入力されたときの動作を
説明する。
ローレベル出力データで表わすことができる。“11100
0"〜“000111"のディジタル入力データ、例えば、“000
101"のディジタル入力データが入力されたときの動作を
説明する。
ディジタルデータ変換回路50は入力端子D1〜D6に“0001
01"が入力されると、AND3、５の出力が共に“0"にな
り、Ｉ−AND7の出力が“1"になる（第12図）。よって、
ディジタル加算回路33はディジタル入力データの2SB、3
SBからなるデータ“00"と“01"とのディジタル加算を行
い、その加算結果の下位２ビット“01"を出力端子Q1、Q
2から出力する。しかしながら、ラッチ回路55の入力端
子D2〜D4はINV54の出力が“0"になるので全て“0"に、
また、入力端子D1もAND5の出力によって“0"になる。
01"が入力されると、AND3、５の出力が共に“0"にな
り、Ｉ−AND7の出力が“1"になる（第12図）。よって、
ディジタル加算回路33はディジタル入力データの2SB、3
SBからなるデータ“00"と“01"とのディジタル加算を行
い、その加算結果の下位２ビット“01"を出力端子Q1、Q
2から出力する。しかしながら、ラッチ回路55の入力端
子D2〜D4はINV54の出力が“0"になるので全て“0"に、
また、入力端子D1もAND5の出力によって“0"になる。
一方、ラッチ回路59の入力端子D2はINV57、AND3の出力
が夫々“1"、“0"になるのでディジタル入力データの4S
Bと同一状態の“1"になり、入力端子D1、D3、D4も夫々
ディジタル入力データのMSB、5SB、LSBと同一状態、即
ち、夫々“0"、“0"、“1"になる。また、ラッチ回路60
の入力端子ＤはAND3の出力によって“0"になる。ラッチ
クロックLCKが立ち上がってラッチ回路55、59、60が夫
々入力状態を取り込むと、第10図に示されるように、デ
ィジタルデータ変換回路50の出力端子H1〜H4から出力さ
れるハイレベル出力データは“0000"に、出力端子L1〜L
4から出力されるローレベル出力データは“0101"に、出
力端子Ｓから出力される補助出力データは“0"になる。
が夫々“1"、“0"になるのでディジタル入力データの4S
Bと同一状態の“1"になり、入力端子D1、D3、D4も夫々
ディジタル入力データのMSB、5SB、LSBと同一状態、即
ち、夫々“0"、“0"、“1"になる。また、ラッチ回路60
の入力端子ＤはAND3の出力によって“0"になる。ラッチ
クロックLCKが立ち上がってラッチ回路55、59、60が夫
々入力状態を取り込むと、第10図に示されるように、デ
ィジタルデータ変換回路50の出力端子H1〜H4から出力さ
れるハイレベル出力データは“0000"に、出力端子L1〜L
4から出力されるローレベル出力データは“0101"に、出
力端子Ｓから出力される補助出力データは“0"になる。
出力されたハイレベル出力データ、ローレベル出力デー
タは夫々DAC18A、18BによってD/A変換されるが、ハイレ
ベル出力データが“0000"なのでDAC18Aの出力電流I1は
流れることなく、DAC18Bの出力電流I2のみ“0101"に対
応して流れ、この出力電流I2はI/V変換回路19Bによって
出力信号V2にI/V変換される（第９図）。一方、補助出
力回路51は補助出力データが“0"なので、その補助信号
V3もグランドレベルとなる。よって、I/V変換回路19Bの
出力信号V2のみがアナログ加算回路52を介してディジタ
ル入力データ“000101"をD/A変換したアナログ信号とな
り出力端子21から出力される。
タは夫々DAC18A、18BによってD/A変換されるが、ハイレ
ベル出力データが“0000"なのでDAC18Aの出力電流I1は
流れることなく、DAC18Bの出力電流I2のみ“0101"に対
応して流れ、この出力電流I2はI/V変換回路19Bによって
出力信号V2にI/V変換される（第９図）。一方、補助出
力回路51は補助出力データが“0"なので、その補助信号
V3もグランドレベルとなる。よって、I/V変換回路19Bの
出力信号V2のみがアナログ加算回路52を介してディジタ
ル入力データ“000101"をD/A変換したアナログ信号とな
り出力端子21から出力される。
このように、ディジタル入力データがローレベル出力デ
ータで表わすことができる“111000"〜“000111"の時、
実質的にDAC18Bのみによってディジタル入力データのD/
A変換が達成されるので、アナログ信号に含まれる出力
誤差はDAC18Bの出力誤差のみによって決定される。
ータで表わすことができる“111000"〜“000111"の時、
実質的にDAC18Bのみによってディジタル入力データのD/
A変換が達成されるので、アナログ信号に含まれる出力
誤差はDAC18Bの出力誤差のみによって決定される。
次に、ローレベル出力データで表わすことができない
“001000"〜“011111"のディジタル入力データ、例え
ば、“010100"のディジタル入力データが入力された時
の動作を説明する。
“001000"〜“011111"のディジタル入力データ、例え
ば、“010100"のディジタル入力データが入力された時
の動作を説明する。
ディジタルデータ変換回路50は入力端子D1〜D6に“0101
00"が入力されると、AND3、５の出力が夫々“1"、“0"
になり、Ｉ−AND7の出力が“0"になる。よって、ディジ
タル加算回路33はディジタル入力データの2SB、3SBから
なるデータ“10"と“11"とのディジタル加算を行い、そ
の加算結果の下位２ビット“01"を出力端子Q1、Q2から
出力する。ラッチ回路55の入力端子D2〜D4はINV54の出
力が“1"になるので夫々“0"、“1"、“1"に、また、入
力端子D1はAND5の出力によって“0"になる。
00"が入力されると、AND3、５の出力が夫々“1"、“0"
になり、Ｉ−AND7の出力が“0"になる。よって、ディジ
タル加算回路33はディジタル入力データの2SB、3SBから
なるデータ“10"と“11"とのディジタル加算を行い、そ
の加算結果の下位２ビット“01"を出力端子Q1、Q2から
出力する。ラッチ回路55の入力端子D2〜D4はINV54の出
力が“1"になるので夫々“0"、“1"、“1"に、また、入
力端子D1はAND5の出力によって“0"になる。
一方、ラッチ回路59の入力端子D2はAND3の出力が“1"に
なるのでディジタル入力データの4SBの状態に拘らず
“1"になり、入力端子D1、D3、D4は夫々ディジタル入力
データのMSB、5SB、LSBと同一状態、即ち、全て“0"に
なる。また、ラッチ回路60の入力端子ＤはAND3の出力に
よって“1"になる。よって、ラッチクロックLCKが立ち
上がってラッチ回路55、59、60が夫々入力状態を取り込
むと、第10図に示されるように、ディジタルデータ変換
回路50の出力端子H1〜H4から出力されるハイレベル出力
データは“0011"に、出力端子L1〜L4から出力されるロ
ーレベル出力データは“0100"に、出力端子Ｓから出力
される補助出力データは“1"になる。
なるのでディジタル入力データの4SBの状態に拘らず
“1"になり、入力端子D1、D3、D4は夫々ディジタル入力
データのMSB、5SB、LSBと同一状態、即ち、全て“0"に
なる。また、ラッチ回路60の入力端子ＤはAND3の出力に
よって“1"になる。よって、ラッチクロックLCKが立ち
上がってラッチ回路55、59、60が夫々入力状態を取り込
むと、第10図に示されるように、ディジタルデータ変換
回路50の出力端子H1〜H4から出力されるハイレベル出力
データは“0011"に、出力端子L1〜L4から出力されるロ
ーレベル出力データは“0100"に、出力端子Ｓから出力
される補助出力データは“1"になる。
出力されたハイレベル出力データ、ローレベル出力デー
タは夫々DAC18A、18Bによって出力電流I1、I2にD/A変換
され、更に、I/V変換回路19A、19Bによって出力信号
V1、V2にI/V変換される。一方、補助出力回路51は補助
出力データが“1"になるので補助信号V3を出力する。出
力信号V1、V2、補助信号V3はアナログ加算回路52によっ
て4:1:4の加算比でアナログ加算されることにより、デ
ィジタル入力データ“010100"をD/A変換したアナログ信
号となり出力端子21から出力される。
タは夫々DAC18A、18Bによって出力電流I1、I2にD/A変換
され、更に、I/V変換回路19A、19Bによって出力信号
V1、V2にI/V変換される。一方、補助出力回路51は補助
出力データが“1"になるので補助信号V3を出力する。出
力信号V1、V2、補助信号V3はアナログ加算回路52によっ
て4:1:4の加算比でアナログ加算されることにより、デ
ィジタル入力データ“010100"をD/A変換したアナログ信
号となり出力端子21から出力される。
このようにディジタル入力データがローレベル出力デー
タで表わすことができない“001000"〜“011111"の時、
DAC18A、18Bと補助出力回路51によってディジタル入力
データのD/A変換が達成されるので、アナログ信号に含
まれる出力誤差はDAC18Bの出力誤差にアナログ加算回路
52によって４倍されたDAC18Aと補助出力回路51の出力誤
差を加算した値になるが、分解能６ビットを達成するこ
とができる。なお、ディジタル入力データが“001000"
〜“001011"の時には、第10図に示されるようにハイレ
ベル出力データが未だ“0000"になるので、アナログ信
号に含まれる出力誤差はDAC18Bの出力誤差にアナログ加
算回路52によって４倍された補助出力回路51の出力誤差
を加算した値になる。
タで表わすことができない“001000"〜“011111"の時、
DAC18A、18Bと補助出力回路51によってディジタル入力
データのD/A変換が達成されるので、アナログ信号に含
まれる出力誤差はDAC18Bの出力誤差にアナログ加算回路
52によって４倍されたDAC18Aと補助出力回路51の出力誤
差を加算した値になるが、分解能６ビットを達成するこ
とができる。なお、ディジタル入力データが“001000"
〜“001011"の時には、第10図に示されるようにハイレ
ベル出力データが未だ“0000"になるので、アナログ信
号に含まれる出力誤差はDAC18Bの出力誤差にアナログ加
算回路52によって４倍された補助出力回路51の出力誤差
を加算した値になる。
次に、ディジタル入力データがローレベル出力データで
表わすことができない“100000"〜“110111"のディジタ
ル入力データ、例えば、“101100"のディジタル入力デ
ータが入力された時の動作を説明する。
表わすことができない“100000"〜“110111"のディジタ
ル入力データ、例えば、“101100"のディジタル入力デ
ータが入力された時の動作を説明する。
ディジタルデータ変換回路50は入力端子D1〜D6に“1011
00"が入力されると、AND3、５の出力が夫々“0"“1"に
なり、Ｉ−AND7の出力が“0"になる。よって、ディジタ
ル加算回路33はディジタル入力データ2SB、3SBからなる
データ“01"と“01"とのディジタル加算を行い、その加
算結果の下位２ビット“10"を出力端子Q1、Q2から出力
する。ラッチ回路55の入力端子D2〜D4はINV54の出力が
“1"になるので夫々“1"、“0"、“1"に、また入力端子
D1はAND5の出力によって“1"になる。
00"が入力されると、AND3、５の出力が夫々“0"“1"に
なり、Ｉ−AND7の出力が“0"になる。よって、ディジタ
ル加算回路33はディジタル入力データ2SB、3SBからなる
データ“01"と“01"とのディジタル加算を行い、その加
算結果の下位２ビット“10"を出力端子Q1、Q2から出力
する。ラッチ回路55の入力端子D2〜D4はINV54の出力が
“1"になるので夫々“1"、“0"、“1"に、また入力端子
D1はAND5の出力によって“1"になる。
一方、ラッチ回路59の入力端子D2はINV57、AND3の出力
が共に“0"になるのでディジタル入力データの4SBの状
態に拘らず“0"になり、入力端子D1、D3、D4は夫々ディ
ジタル入力データのMSB、5SB、LSBと同一状態、即ち、
“1"、“0"“0"になる。また、ラッチ回路60の入力端子
ＤはAND3の出力によって“0"になる。ラッチクロックLC
Kが立ち上がってラッチ回路55、59、60が夫々入力状態
を取り込むと、第10図に示されるように、ディジタルデ
ータ変換回路50の出力端子H1〜H4から出力されるハイレ
ベル出力データは“1101"に、出力端子L1〜L4から出力
されるローレベル出力データは“1000"に、出力端子Ｓ
から出力される補助出力データは“0"になる。
が共に“0"になるのでディジタル入力データの4SBの状
態に拘らず“0"になり、入力端子D1、D3、D4は夫々ディ
ジタル入力データのMSB、5SB、LSBと同一状態、即ち、
“1"、“0"“0"になる。また、ラッチ回路60の入力端子
ＤはAND3の出力によって“0"になる。ラッチクロックLC
Kが立ち上がってラッチ回路55、59、60が夫々入力状態
を取り込むと、第10図に示されるように、ディジタルデ
ータ変換回路50の出力端子H1〜H4から出力されるハイレ
ベル出力データは“1101"に、出力端子L1〜L4から出力
されるローレベル出力データは“1000"に、出力端子Ｓ
から出力される補助出力データは“0"になる。
出力されたハイレベル出力データ、ローレベル出力デー
タは夫々DAC18A、18Bによって出力電流I1、I2にD/A変換
され、更に、I/V変換回路19A、19Bによって出力信号
V1、V2にI/V変換される。一方、補助出力回路51は補助
出力データが“0"になるので、その補助信号V3もグラン
ドレベルとなる。よって、出力信号V1、V2のみがアナロ
グ加算回路52によって4:1の加算比でアナログ加算され
ることにより、ディジタル入力データ"101100"をD/A変
換したアナログ信号となり出力端子21から出力される。
タは夫々DAC18A、18Bによって出力電流I1、I2にD/A変換
され、更に、I/V変換回路19A、19Bによって出力信号
V1、V2にI/V変換される。一方、補助出力回路51は補助
出力データが“0"になるので、その補助信号V3もグラン
ドレベルとなる。よって、出力信号V1、V2のみがアナロ
グ加算回路52によって4:1の加算比でアナログ加算され
ることにより、ディジタル入力データ"101100"をD/A変
換したアナログ信号となり出力端子21から出力される。
このようにディジタル入力データがローレベル出力デー
タで表わすことができない“100000"〜“110111"の時、
DAC18Aと18Bによってディジタル入力データのD/A変換が
達成されるので、アナログ信号に含まれる出力誤差はDA
C18Bの出力誤差にアナログ加算回路52によって４倍され
たDAC18Aの出力誤差を加算した値になるが、分解能６ビ
ットを達成することができる。
タで表わすことができない“100000"〜“110111"の時、
DAC18Aと18Bによってディジタル入力データのD/A変換が
達成されるので、アナログ信号に含まれる出力誤差はDA
C18Bの出力誤差にアナログ加算回路52によって４倍され
たDAC18Aの出力誤差を加算した値になるが、分解能６ビ
ットを達成することができる。
なお、ハイレベル出力データとローレベル出力データの
重みが一致するビット数が多くなるように本実施例装置
が構成されている場合、補助出力回路51の補助信号V3は
そのレベルが非常に低くなるので、その出力誤差も無視
することができる。よってこの場合にはディジタル入力
データがローレベル出力データで表わすことができない
時、アナログ信号に含まれる出力誤差はDAC18Bの出力誤
差にアナログ加算回路52の加算比に基づき倍増したDAC1
8Aの出力誤差を加算した値になる。
重みが一致するビット数が多くなるように本実施例装置
が構成されている場合、補助出力回路51の補助信号V3は
そのレベルが非常に低くなるので、その出力誤差も無視
することができる。よってこの場合にはディジタル入力
データがローレベル出力データで表わすことができない
時、アナログ信号に含まれる出力誤差はDAC18Bの出力誤
差にアナログ加算回路52の加算比に基づき倍増したDAC1
8Aの出力誤差を加算した値になる。
また、本実施例装置によれば、ディジタル入力データが
ローレベル出力データで表わすことができる第１のデー
タ範囲をプラス方向に越える第２の範囲（“001000"〜
“011111"）の時、ローレベル出力データの上位２ビッ
トを上記第１のデータ範囲におけるプラス最大値“01"
に固定し、また、入力データが上記第１のデータ範囲を
マイナス方向に越える第３の範囲（“100000"〜“11011
1"）の時、ローレベル出力データの上位２ビットを上記
第１のデータ範囲におけるマイナス最大値“10"に固定
したので、入力データが第１のデータ範囲内から第２の
データ範囲（又は第３のデータ範囲）に変化しても、DA
C18Bの出力が大きく減少することは起きず、DAC18Aと18
Bの出力変化特性が異なっても、アナログ加算回路20の
出力にパルス状のグリッチノイズを招くことがない。
ローレベル出力データで表わすことができる第１のデー
タ範囲をプラス方向に越える第２の範囲（“001000"〜
“011111"）の時、ローレベル出力データの上位２ビッ
トを上記第１のデータ範囲におけるプラス最大値“01"
に固定し、また、入力データが上記第１のデータ範囲を
マイナス方向に越える第３の範囲（“100000"〜“11011
1"）の時、ローレベル出力データの上位２ビットを上記
第１のデータ範囲におけるマイナス最大値“10"に固定
したので、入力データが第１のデータ範囲内から第２の
データ範囲（又は第３のデータ範囲）に変化しても、DA
C18Bの出力が大きく減少することは起きず、DAC18Aと18
Bの出力変化特性が異なっても、アナログ加算回路20の
出力にパルス状のグリッチノイズを招くことがない。
（４）第４実施例 次に、本発明ディジタル／アナログ変換装置の第４実施
例を第13図〜第16図を参照しながら説明する。なお、こ
の第４実施例は第３実施例を基にCDプレーヤの適用例を
示したものである。第13図は本実施例装置の回路構成
を、第14図（ａ）、（ｂ）は第13図における各種信号の
タイミングチャートを示したもので、ディジタルフィル
タ70は基準クロック384Fsを入力端子XTに入力し、信号
処理回路（図示しない）からのCD再生データを演算処理
し、−524288から＋524287迄の10進値を２′Ｓコンプリ
メントコードで表わした20ビットのディジタル入力デー
タ、ビットクロックBCK1、ワードクロックWCKを夫々出
力端子DO、BCKO、WCKOから出力する。
例を第13図〜第16図を参照しながら説明する。なお、こ
の第４実施例は第３実施例を基にCDプレーヤの適用例を
示したものである。第13図は本実施例装置の回路構成
を、第14図（ａ）、（ｂ）は第13図における各種信号の
タイミングチャートを示したもので、ディジタルフィル
タ70は基準クロック384Fsを入力端子XTに入力し、信号
処理回路（図示しない）からのCD再生データを演算処理
し、−524288から＋524287迄の10進値を２′Ｓコンプリ
メントコードで表わした20ビットのディジタル入力デー
タ、ビットクロックBCK1、ワードクロックWCKを夫々出
力端子DO、BCKO、WCKOから出力する。
一方、ディジタルデータ変換回路71は基準クロック384F
sを入力端子FS384に、また、ディジタルフィルタ70から
出力されたディジタル入力データ、ビットクロックBCK
1、ワードクロックWCKを夫々入力端子DI、BCKI、WCKIに
入力し、第15図に示されるコード表に基づいたデータ変
換を行い、２′Ｓコンプリメントコードで表わした16ビ
ットのハイレベル出力データ、16ビットのローレベル出
力データ、１ビットの補助出力データを夫々出力端子H
O、LO、SOからシリアル出力し、また、ビットクロックB
CK2、ラッチイネーブルLEを夫々出力端子BCO、LEOから
出力する。本実施例においてディジタルデータ変換回路
71の詳細な回路構成は省略するが、基本的な回路原理は
第３実施例と同一であり、各入出力データをシリアル入
出力すべく、更にシリアル／パラレル変換回路、パラレ
ル／シリアル変換回路を備える。
sを入力端子FS384に、また、ディジタルフィルタ70から
出力されたディジタル入力データ、ビットクロックBCK
1、ワードクロックWCKを夫々入力端子DI、BCKI、WCKIに
入力し、第15図に示されるコード表に基づいたデータ変
換を行い、２′Ｓコンプリメントコードで表わした16ビ
ットのハイレベル出力データ、16ビットのローレベル出
力データ、１ビットの補助出力データを夫々出力端子H
O、LO、SOからシリアル出力し、また、ビットクロックB
CK2、ラッチイネーブルLEを夫々出力端子BCO、LEOから
出力する。本実施例においてディジタルデータ変換回路
71の詳細な回路構成は省略するが、基本的な回路原理は
第３実施例と同一であり、各入出力データをシリアル入
出力すべく、更にシリアル／パラレル変換回路、パラレ
ル／シリアル変換回路を備える。
ディジタルデータ変換回路71の出力端子HO、LO、BCO、L
EOは夫々分解能18ビットのハイレベル用DAC72A、ローレ
ベル用DAC72BがワンパッケージされたDAC72の入力端子D
1、D2、CK、LEに接続され、DAC72Aは入力端子D1にシリ
アル入力される16ビットのハイレベル出力データを入力
端子CKに入力されるビットクロックBCK2の立上りに基づ
き上位16ビットに取り込み、入力端子LEに入力されるラ
ッチイネーブルLEの立下りに基づき出力電流I1にD/A変
換し、また、DAC72Bは入力端子D2にシリアル入力される
16ビットのローレベル出力データを同じくビットクロッ
クBCK2の立上りに基づき上位16ビットに取り込み、ラッ
チイネーブルLEの立下りに基づき出力電流I2にD/A変換
し、夫々出力端子Q1、Q2から出力する。なお、DAC72A、
72Bは２′Ｓコンプリメントコードの入力データをD/A変
換すべく構成されており、その出力電流I1、I2は入力デ
ータがプラス側な時にDAC内部に引き込む方向に、マイ
ナス側の時にDAC外部に出力する方向に流れる。
EOは夫々分解能18ビットのハイレベル用DAC72A、ローレ
ベル用DAC72BがワンパッケージされたDAC72の入力端子D
1、D2、CK、LEに接続され、DAC72Aは入力端子D1にシリ
アル入力される16ビットのハイレベル出力データを入力
端子CKに入力されるビットクロックBCK2の立上りに基づ
き上位16ビットに取り込み、入力端子LEに入力されるラ
ッチイネーブルLEの立下りに基づき出力電流I1にD/A変
換し、また、DAC72Bは入力端子D2にシリアル入力される
16ビットのローレベル出力データを同じくビットクロッ
クBCK2の立上りに基づき上位16ビットに取り込み、ラッ
チイネーブルLEの立下りに基づき出力電流I2にD/A変換
し、夫々出力端子Q1、Q2から出力する。なお、DAC72A、
72Bは２′Ｓコンプリメントコードの入力データをD/A変
換すべく構成されており、その出力電流I1、I2は入力デ
ータがプラス側な時にDAC内部に引き込む方向に、マイ
ナス側の時にDAC外部に出力する方向に流れる。
DAC72A、72Bの出力電流I1、I2は夫々、OPアンプA5、抵
抗R14から構成されたI/V変換回路73A、OPアンプA6、抵
抗R15から構成されたI/V変換回路73Bによって出力信号V
1、V2に同一ゲインでI/V変換される。一方、ディジタル
データ変換回路71の出力端子SOは抵抗R16、R17の分圧回
路により構成された補助出力回路74に接続され、補助出
力回路74は補助出力データは“1"の時、DAC72Aから出力
される＋4LSB相当の出力信号を補助すべく、補助信号V3
を出力する。
抗R14から構成されたI/V変換回路73A、OPアンプA6、抵
抗R15から構成されたI/V変換回路73Bによって出力信号V
1、V2に同一ゲインでI/V変換される。一方、ディジタル
データ変換回路71の出力端子SOは抵抗R16、R17の分圧回
路により構成された補助出力回路74に接続され、補助出
力回路74は補助出力データは“1"の時、DAC72Aから出力
される＋4LSB相当の出力信号を補助すべく、補助信号V3
を出力する。
I/V変換回路73A、73Bの出力出力信号V1、V2、補助出力
回路74の補助信号V3は、OPアンプA7、抵抗R18〜R22、可
変抵抗VR3により構成されたアナログ加算回路75によっ
て16:1:16の比で加算され、３次LPF76によってD/A変換
に伴う折り返し成分が除去され、更に、カップリングコ
ンデンサ77によってOPアンプ等で発生した不要なDC成分
が除去されてアナログ出力端子78から出力される。な
お、アナログ加算回路75における可変抵抗VR3は上記実
施例同様に加算比を調整すべく設けられているが、本実
施例の如く、高分解能（20ビット）を達成していると僅
かな加算比の誤差によりアナログ出力端子78から出力さ
れるアナログ信号に歪が発生するので、高精度（本実施
例において略0.03％の精度）に調整される。
回路74の補助信号V3は、OPアンプA7、抵抗R18〜R22、可
変抵抗VR3により構成されたアナログ加算回路75によっ
て16:1:16の比で加算され、３次LPF76によってD/A変換
に伴う折り返し成分が除去され、更に、カップリングコ
ンデンサ77によってOPアンプ等で発生した不要なDC成分
が除去されてアナログ出力端子78から出力される。な
お、アナログ加算回路75における可変抵抗VR3は上記実
施例同様に加算比を調整すべく設けられているが、本実
施例の如く、高分解能（20ビット）を達成していると僅
かな加算比の誤差によりアナログ出力端子78から出力さ
れるアナログ信号に歪が発生するので、高精度（本実施
例において略0.03％の精度）に調整される。
上記実施例において、ディジタル入力データに対するハ
イレベル出力データ、ローレベル出力データ、補助出力
データの各ビットの重み関係は第16図に示される如く、
ディジタル入力データのMSB〜16SBの重みとハイレベル
出力データのMSB〜LSBの重みが、ディジタル入力データ
の5SB〜LSBの重みとローレベル出力データのMSB〜LSBの
重みが、また、ディジタル入力データの16SBの重みと補
助出力データの重みが一致する。更に、ハイレベル出力
データの5SB〜LSBの重みとローレベル出力データのMSB
〜12SBの重みが、また、ハイレベル出力データのLSBの
重みとローレベル出力データの12SBの重みと補助出力デ
ータの重みが一致する。
イレベル出力データ、ローレベル出力データ、補助出力
データの各ビットの重み関係は第16図に示される如く、
ディジタル入力データのMSB〜16SBの重みとハイレベル
出力データのMSB〜LSBの重みが、ディジタル入力データ
の5SB〜LSBの重みとローレベル出力データのMSB〜LSBの
重みが、また、ディジタル入力データの16SBの重みと補
助出力データの重みが一致する。更に、ハイレベル出力
データの5SB〜LSBの重みとローレベル出力データのMSB
〜12SBの重みが、また、ハイレベル出力データのLSBの
重みとローレベル出力データの12SBの重みと補助出力デ
ータの重みが一致する。
以下、この重み関係を示した第16図を参照しながら第15
図コード表を説明すると、ディジタル入力データがロー
レベル出力データで表わすことができる第１のデータ範
囲“11111000000000000000"〜“00000111111111111111"
（−32768〜＋32767）の時、ローレベル出力データをデ
ィジタル入力データの下位16ビットと同一にし、ハイレ
ベル出力データ、補助出力データを夫々“000000000000
0000"、“0"に固定する。
図コード表を説明すると、ディジタル入力データがロー
レベル出力データで表わすことができる第１のデータ範
囲“11111000000000000000"〜“00000111111111111111"
（−32768〜＋32767）の時、ローレベル出力データをデ
ィジタル入力データの下位16ビットと同一にし、ハイレ
ベル出力データ、補助出力データを夫々“000000000000
0000"、“0"に固定する。
次に、ディジタル入力データが上記第１のデータ範囲を
プラス方向に越えた第２のデータ範囲“00001000000000
000000"〜“01111111111111111111"（＋32768〜＋52428
7）の時、ローレベル出力データの下位４ビットをディ
ジタル入力データの下位４ビットと同一にすると共に、
上位12ビットを第２のデータ範囲におけるプラス最大値
“011111111111"に固定する。そして、補助出力データ
を“1"に固定し、ハイレベル出力データをディジタル入
力データの上位16ビットから固定したローレベル出力デ
ータの上位12ビットの値“011111111111"と補助出力デ
ータの値“1"とを減算した結果とする。例えば、ディジ
タル入力データが“01111111111111101101"（＋52426
9）の時、ローレベル出力データ、補助出力データを夫
々“0111111111111101"（＋32765）、“1"（＋１）に
し、ハイレベル出力データをディジタル入力データの上
位16ビット“0111111111111110"（＋32766）からローレ
ベル出力データ“0111111111111111"（＋2047）と補助
出力データ“1"（＋１）とを減算した結果“0111011111
111110"（＋30718）とする。
プラス方向に越えた第２のデータ範囲“00001000000000
000000"〜“01111111111111111111"（＋32768〜＋52428
7）の時、ローレベル出力データの下位４ビットをディ
ジタル入力データの下位４ビットと同一にすると共に、
上位12ビットを第２のデータ範囲におけるプラス最大値
“011111111111"に固定する。そして、補助出力データ
を“1"に固定し、ハイレベル出力データをディジタル入
力データの上位16ビットから固定したローレベル出力デ
ータの上位12ビットの値“011111111111"と補助出力デ
ータの値“1"とを減算した結果とする。例えば、ディジ
タル入力データが“01111111111111101101"（＋52426
9）の時、ローレベル出力データ、補助出力データを夫
々“0111111111111101"（＋32765）、“1"（＋１）に
し、ハイレベル出力データをディジタル入力データの上
位16ビット“0111111111111110"（＋32766）からローレ
ベル出力データ“0111111111111111"（＋2047）と補助
出力データ“1"（＋１）とを減算した結果“0111011111
111110"（＋30718）とする。
また、ディジタル入力データが上記第１のデータ範囲を
マイナス方向に越えた第３のデータ範囲“100000000000
00000000"〜“11110111111111111111"（−524288〜−32
469）の時、ローレベル出力データの下位４ビットをデ
ィジタル入力データの下位４ビットと同一にすると共
に、上位12ビットを上記第３のデータ範囲におけるマイ
ナス最大値“100000000000"に固定する。そして、補助
出力データを“0"にし、ハイレベル出力データをディジ
タル入力データの上位16ビットから固定したローレベル
出力データの上位12ビットの値“100000000000"を減算
した結果とする。例えば、ディジタル入力データが“10
000000000000010011"（−524269）の時、ローレベル出
力データ、補助出力データを夫々“1000000000000011"
（−32765）、“0"（０）にし、ハイレベル出力データ
をディジタル入力データの上位16ビット“100000000000
0001"（−32767）からローレベル出力データの上位12ビ
ット“1000000000000000"（−2048）を減算した結果“1
000100000000001"（−30719）とする。
マイナス方向に越えた第３のデータ範囲“100000000000
00000000"〜“11110111111111111111"（−524288〜−32
469）の時、ローレベル出力データの下位４ビットをデ
ィジタル入力データの下位４ビットと同一にすると共
に、上位12ビットを上記第３のデータ範囲におけるマイ
ナス最大値“100000000000"に固定する。そして、補助
出力データを“0"にし、ハイレベル出力データをディジ
タル入力データの上位16ビットから固定したローレベル
出力データの上位12ビットの値“100000000000"を減算
した結果とする。例えば、ディジタル入力データが“10
000000000000010011"（−524269）の時、ローレベル出
力データ、補助出力データを夫々“1000000000000011"
（−32765）、“0"（０）にし、ハイレベル出力データ
をディジタル入力データの上位16ビット“100000000000
0001"（−32767）からローレベル出力データの上位12ビ
ット“1000000000000000"（−2048）を減算した結果“1
000100000000001"（−30719）とする。
次に、上述した本実施例装置の動作を説明するが、ディ
ジタル入力データに対するD/A変換動作は第３実施例と
分解能が異なるだけで基本的に同一のために、ここでは
シリアル伝送に関連するタイミング動作のみを第14図
（ａ）、（ｂ）を参照しながら説明する。
ジタル入力データに対するD/A変換動作は第３実施例と
分解能が異なるだけで基本的に同一のために、ここでは
シリアル伝送に関連するタイミング動作のみを第14図
（ａ）、（ｂ）を参照しながら説明する。
ディジタルフィルタ70は基準クロック384Fsに基づき、
時刻T0から12Tに渡ってワードクロックWCKを“L"状態に
する。そして、時刻T1から20ビットのディジタル入力デ
ータDnをMSBから順次2T周期でシリアル出力し、時刻T2
から2T周期のビットクロックBCK1を20周期に渡って出力
する。なお、Ｔは基準クロック384Fsの１周期、Fsはサ
ンプリング周波数（44.1kHz）である。
時刻T0から12Tに渡ってワードクロックWCKを“L"状態に
する。そして、時刻T1から20ビットのディジタル入力デ
ータDnをMSBから順次2T周期でシリアル出力し、時刻T2
から2T周期のビットクロックBCK1を20周期に渡って出力
する。なお、Ｔは基準クロック384Fsの１周期、Fsはサ
ンプリング周波数（44.1kHz）である。
ディジタルデータ変換回路71は基準クロック384Fs、ワ
ードクロックWCK、ビットクロックBCK1に基づきディジ
タル入力データDnを順次取り込み、第15図に示されるコ
ード表に基づいたデータ変換を行い、時刻T3からディジ
タル入力データDnに対応した16ビットのハイレベル出力
データAn、ローレベル出力データBnをMSBから順次2T周
期でシリアル出力し、また、時刻T4から2T周期のビット
クロックBCK2を18周期に渡って出力する。なお、DAC72
A、72Bの分解能が18ビットのため、ビットクロックBCK2
が18周期に渡って出力されている。
ードクロックWCK、ビットクロックBCK1に基づきディジ
タル入力データDnを順次取り込み、第15図に示されるコ
ード表に基づいたデータ変換を行い、時刻T3からディジ
タル入力データDnに対応した16ビットのハイレベル出力
データAn、ローレベル出力データBnをMSBから順次2T周
期でシリアル出力し、また、時刻T4から2T周期のビット
クロックBCK2を18周期に渡って出力する。なお、DAC72
A、72Bの分解能が18ビットのため、ビットクロックBCK2
が18周期に渡って出力されている。
一方、DAC72A、72Bは夫々シリアル出力された16ビット
のハイレベル出力データ、ローレベル出力データをビッ
トクロックBCK2の立上りに基づき順次MSBから取り込
む。よって、取り込みが終了するとハイレベル出力デー
タ、ローレベル出力データは夫々DAC72A、72Bの各入力
データの上位16ビットに位置し、各下位２ビットは常に
“0"になる。また、ディジタルデータ変換回路71は時刻
T5になるとラッチイネーブルLEを1/2Tの間“H"状態にす
る。
のハイレベル出力データ、ローレベル出力データをビッ
トクロックBCK2の立上りに基づき順次MSBから取り込
む。よって、取り込みが終了するとハイレベル出力デー
タ、ローレベル出力データは夫々DAC72A、72Bの各入力
データの上位16ビットに位置し、各下位２ビットは常に
“0"になる。また、ディジタルデータ変換回路71は時刻
T5になるとラッチイネーブルLEを1/2Tの間“H"状態にす
る。
DAC72A、72Bは時刻T6のラッチイネーブルLEが立ち下が
りに基づき、夫々ハイレベル出力データAn、ローレベル
出力データBnを出力電流I1、I2にD/A変換し、I/V変換回
路73A、73Bはこの出力電流I1、I2を出力信号V1、V2にI/
V変換する。これと同時に、ディジタルデータ変換回路7
1はディジタル入力データDnに対応した補助出力データC
nを出力し、補助出力回路74は補助出力データCnの“1"
状態に基づき補助信号V3を出力する。
りに基づき、夫々ハイレベル出力データAn、ローレベル
出力データBnを出力電流I1、I2にD/A変換し、I/V変換回
路73A、73Bはこの出力電流I1、I2を出力信号V1、V2にI/
V変換する。これと同時に、ディジタルデータ変換回路7
1はディジタル入力データDnに対応した補助出力データC
nを出力し、補助出力回路74は補助出力データCnの“1"
状態に基づき補助信号V3を出力する。
出力された出力信号V1、V2、補助信号V3はアナログ加算
回路75によって16:1:16の加算比でアナログ加算される
ことにより、ディジタル入力データDnをD/A変換したア
ナログ信号になり、３次LPFによってD/A変換に伴う折り
返し成分が除去され、更に、カップリングコンデンサ77
によって不要なDC成分が除去され、出力端子78から出力
される。以後、上述の動作が繰り返し行われる。
回路75によって16:1:16の加算比でアナログ加算される
ことにより、ディジタル入力データDnをD/A変換したア
ナログ信号になり、３次LPFによってD/A変換に伴う折り
返し成分が除去され、更に、カップリングコンデンサ77
によって不要なDC成分が除去され、出力端子78から出力
される。以後、上述の動作が繰り返し行われる。
上記実施例によれば、ディジタル入力データがローレベ
ル出力データで表わすことができる“1111100000000000
0000"〜“00000111111111111111"の時には、実質的にDA
C72Bのみによってディジタル入力データのD/A変換が達
成されるので、アナログ信号に含まれる出力誤差はDAC7
2Bの出力誤差のみによって決定される。
ル出力データで表わすことができる“1111100000000000
0000"〜“00000111111111111111"の時には、実質的にDA
C72Bのみによってディジタル入力データのD/A変換が達
成されるので、アナログ信号に含まれる出力誤差はDAC7
2Bの出力誤差のみによって決定される。
また、ディジタル入力データがローレベル出力データで
表わすことができない“00001000000000000000"〜“011
11111111111111111"の時、DAC72A、73A、補助出力回路7
4の加算出力によってディジタル入力データのD/A変換が
達成されるので、アナログ信号に含まれる出力誤差はDA
C72Bの出力誤差にアナログ加算回路75によって16倍され
たDAC72Aと補助出力回路74の出力誤差を加算した値にな
るが、分解能20ビットを達成することができる。
表わすことができない“00001000000000000000"〜“011
11111111111111111"の時、DAC72A、73A、補助出力回路7
4の加算出力によってディジタル入力データのD/A変換が
達成されるので、アナログ信号に含まれる出力誤差はDA
C72Bの出力誤差にアナログ加算回路75によって16倍され
たDAC72Aと補助出力回路74の出力誤差を加算した値にな
るが、分解能20ビットを達成することができる。
また、ディジタル入力データがローレベル出力データで
表わすことができない“10000000000000000000"〜“111
10111111111111111"の時、DAC72Aと72Bの加算出力によ
ってD/A変換が達成されるので、アナログ信号に含まれ
る出力誤差はDC72Bの出力誤差にアナログ加算回路75に
よって16倍されたDAC72Aの出力誤差を加算した値になる
が、分解能20ビットを達成することができる。なお、デ
ィジタル入力データが“00001000000000000000"〜“000
01000000000001111"の時には、第15図に示されるように
ハイレベル出力データが“0000000000000000"なので、
アナログ信号に含まれる出力誤差はDAC72Bの出力誤差に
アナログ加算回路75によって16倍された補助出力回路74
の出力誤差を加算した値になる。また、本実施例のよう
に補助信号V3のレベルが非常に低い場合には、補助出力
回路74の出力誤差を無視することができる。
表わすことができない“10000000000000000000"〜“111
10111111111111111"の時、DAC72Aと72Bの加算出力によ
ってD/A変換が達成されるので、アナログ信号に含まれ
る出力誤差はDC72Bの出力誤差にアナログ加算回路75に
よって16倍されたDAC72Aの出力誤差を加算した値になる
が、分解能20ビットを達成することができる。なお、デ
ィジタル入力データが“00001000000000000000"〜“000
01000000000001111"の時には、第15図に示されるように
ハイレベル出力データが“0000000000000000"なので、
アナログ信号に含まれる出力誤差はDAC72Bの出力誤差に
アナログ加算回路75によって16倍された補助出力回路74
の出力誤差を加算した値になる。また、本実施例のよう
に補助信号V3のレベルが非常に低い場合には、補助出力
回路74の出力誤差を無視することができる。
更に、本実施例装置によれば、ディジタル入力データが
ローレベル出力データで表わすことができる第１のデー
タ範囲をプラス方向に越える第２のデータ範囲（“0000
1000000000000000"〜“01111111111111111111"）の時、
ハイレベル出力データとビット重みが重なるローレベル
出力データの上位12ビットを第１のデータ範囲における
プラス最大値“011111111111"に固定し、ディジタル入
力データが上記第１のデータ範囲をマイナス方向に越え
る第３の範囲（“10000000000000000000"〜“111101111
11111111111"）の時、ローレベル出力データの上位12ビ
ットを第１のデータ範囲におけるマイナス最大値“1000
00000000"に固定したので、例えば、入力データが第１
のデータ範囲内から第２のデータ範囲に変化しても、DA
C72Bの出力が大きく減少することは起きず、DAC72Aと72
Bの出力変化特性が異なっても、アナログ加算回路75の
出力にパルス状のグリッチノイズを招くことがない。
ローレベル出力データで表わすことができる第１のデー
タ範囲をプラス方向に越える第２のデータ範囲（“0000
1000000000000000"〜“01111111111111111111"）の時、
ハイレベル出力データとビット重みが重なるローレベル
出力データの上位12ビットを第１のデータ範囲における
プラス最大値“011111111111"に固定し、ディジタル入
力データが上記第１のデータ範囲をマイナス方向に越え
る第３の範囲（“10000000000000000000"〜“111101111
11111111111"）の時、ローレベル出力データの上位12ビ
ットを第１のデータ範囲におけるマイナス最大値“1000
00000000"に固定したので、例えば、入力データが第１
のデータ範囲内から第２のデータ範囲に変化しても、DA
C72Bの出力が大きく減少することは起きず、DAC72Aと72
Bの出力変化特性が異なっても、アナログ加算回路75の
出力にパルス状のグリッチノイズを招くことがない。
（５）第５実施例 次に、本発明ディジタル／アナログ変換装置の第５実施
例を第17図を参照しながら説明する。
例を第17図を参照しながら説明する。
本実施例装置は上述した第４実施例（第13図）の回路変
更例を示したものであり、その基本的な動作は同一なの
で、回路上の相違点のみを説明する。なお、第４実施例
と同一構成には同一番号を附す。補助出力回路80はその
出力がI/V変換回路73Aの入力に接続されており、補助信
号I3の電流値がハイレベル用DAC72Aの＋4LSB相当の電流
値と同一となるようその抵抗R23〜R25が設定されてい
る。また、補助出力回路80の補助信号I3が反転増幅回路
で構成されたI/V変換回路73Aを介することによって極性
が反転するため、ディジタルデータ変換回路79は第13図
ディジタルデータ変換回路71に対して出力端子SOから補
助出力データを状態反転して出力するよう構成されてい
る。よって、補助出力回路80は補助出力データが“0"の
とき、ハイレベル用DAC72Aの＋4LSB相当の出力信号を実
質的に補助し、補助出力データが“1"のとき、補助しな
いことになる。
更例を示したものであり、その基本的な動作は同一なの
で、回路上の相違点のみを説明する。なお、第４実施例
と同一構成には同一番号を附す。補助出力回路80はその
出力がI/V変換回路73Aの入力に接続されており、補助信
号I3の電流値がハイレベル用DAC72Aの＋4LSB相当の電流
値と同一となるようその抵抗R23〜R25が設定されてい
る。また、補助出力回路80の補助信号I3が反転増幅回路
で構成されたI/V変換回路73Aを介することによって極性
が反転するため、ディジタルデータ変換回路79は第13図
ディジタルデータ変換回路71に対して出力端子SOから補
助出力データを状態反転して出力するよう構成されてい
る。よって、補助出力回路80は補助出力データが“0"の
とき、ハイレベル用DAC72Aの＋4LSB相当の出力信号を実
質的に補助し、補助出力データが“1"のとき、補助しな
いことになる。
以上の構成により、I/V変換回路73Aの出力には補助信号
I3に対応したDCオフセットが生じることになるが、カッ
プリングコンデンサ77によってDC成分は除去されるので
何等問題ない。
I3に対応したDCオフセットが生じることになるが、カッ
プリングコンデンサ77によってDC成分は除去されるので
何等問題ない。
一方、I/V変換回路73A、73Bの出力信号V1、V2はOPアン
プA8、抵抗R26〜R29、可変抵抗VR4によって構成された
アナログ加算回路82によって16:1の比で加算され、LPF7
6、コンデンサ77を介してアナログ出力端子78から出力
される。
プA8、抵抗R26〜R29、可変抵抗VR4によって構成された
アナログ加算回路82によって16:1の比で加算され、LPF7
6、コンデンサ77を介してアナログ出力端子78から出力
される。
（６）第６実施例 次に、本発明ディジタル／アナログ変換装置の第６実施
例を第18図を参照しながら説明する。
例を第18図を参照しながら説明する。
本実施例装置は第４実施例（第13図）のDAC以降の回路
構成を２組用い、各DACによって発生した偶数次歪、外
部ノイズ等をキャンセルすべくプッシュプル構成にした
ものであり、基本的な動作は同一なので回路上の相違点
のみを説明する。なお、第４実施例と同一構成には同一
番号を附す。
構成を２組用い、各DACによって発生した偶数次歪、外
部ノイズ等をキャンセルすべくプッシュプル構成にした
ものであり、基本的な動作は同一なので回路上の相違点
のみを説明する。なお、第４実施例と同一構成には同一
番号を附す。
ディジタルデータ変換回路83の出力端子HO、LO、BCO、L
EOは第13図同様、夫々、ハイレベル用DAC72A、ローレベ
ル用DAC72BがワンパッケージされたDAC72の入力端子D
1、D2、CK、LEに接続され、DAC72A、72Bの出力が夫々I/
V変換回路73A、73Bに接続される。また、ディジタルデ
ータ変換回路83の出力端子SOが補助出力回路74に接続さ
れる。
EOは第13図同様、夫々、ハイレベル用DAC72A、ローレベ
ル用DAC72BがワンパッケージされたDAC72の入力端子D
1、D2、CK、LEに接続され、DAC72A、72Bの出力が夫々I/
V変換回路73A、73Bに接続される。また、ディジタルデ
ータ変換回路83の出力端子SOが補助出力回路74に接続さ
れる。
一方、I/V変換回路73A、73Bの出力信号V1、V2と夫々逆
相の出力信号V1′、V2′、また、補助出力回路74の補助
信号V3と逆相の補助信号V3′を得るべく、ディジタルデ
ータ変換回路83は第13図ディジタルデータ変換回路71に
対して更に出力端子HO′、LO′、SO′から夫々状態反転
したハイレベル出力データ、ローレベル出力データ、補
助出力データを出力するよう構成され、その出力端子H
O′、LO′、BCO、LEOが夫々、ハイレベル用DAC72A′、
ローレベル用DAC72B′がワンパッケージされたDAC72′
の入力端子D1′、D2′、CK′、LE′に接続され、DAC72
A′、72B′の出力が夫々I/V変換回路73A′、73B′に接
続される。また、ディジタルデータ変換回路83の出力端
子SO′が補助出力回路74′に接続される。
相の出力信号V1′、V2′、また、補助出力回路74の補助
信号V3と逆相の補助信号V3′を得るべく、ディジタルデ
ータ変換回路83は第13図ディジタルデータ変換回路71に
対して更に出力端子HO′、LO′、SO′から夫々状態反転
したハイレベル出力データ、ローレベル出力データ、補
助出力データを出力するよう構成され、その出力端子H
O′、LO′、BCO、LEOが夫々、ハイレベル用DAC72A′、
ローレベル用DAC72B′がワンパッケージされたDAC72′
の入力端子D1′、D2′、CK′、LE′に接続され、DAC72
A′、72B′の出力が夫々I/V変換回路73A′、73B′に接
続される。また、ディジタルデータ変換回路83の出力端
子SO′が補助出力回路74′に接続される。
I/V変換回路73A、73B、補助出力回路74の各信号V1、
V2、V3、また、I/V変換回路73A′、73B′、補助出力回
路74′の各出力信号V1′、V2′、V3′は、OPアンプA9、
抵抗R30〜R35、R30′〜R32′、可変抵抗VR5、VR5′によ
って構成されたアナログ加減算回路84によって夫々同一
の加算比（16:1:16）で加算されると共に、両加算信号
が減算され、出力される。
V2、V3、また、I/V変換回路73A′、73B′、補助出力回
路74′の各出力信号V1′、V2′、V3′は、OPアンプA9、
抵抗R30〜R35、R30′〜R32′、可変抵抗VR5、VR5′によ
って構成されたアナログ加減算回路84によって夫々同一
の加算比（16:1:16）で加算されると共に、両加算信号
が減算され、出力される。
（７）第７実施例 次に、本発明ディジタル／アナログ変換装置の第７実施
例を第19図を参照しながら説明する。
例を第19図を参照しながら説明する。
本実施例装置は第５実施例（第17図）のDAC以降の回路
構成を２組用い、第６実施例同様、各DACによって発生
した偶数次歪、外部ノイズ等をキャンセルするようにプ
ッシュプル構成にしたものであり、その基本的な動作は
同一なので回路上の相違点のみを説明する。なお、第５
実施例と同一構成には同一番号を附す。
構成を２組用い、第６実施例同様、各DACによって発生
した偶数次歪、外部ノイズ等をキャンセルするようにプ
ッシュプル構成にしたものであり、その基本的な動作は
同一なので回路上の相違点のみを説明する。なお、第５
実施例と同一構成には同一番号を附す。
ディジタルデータ変換回路85の出力端子HO、LO、BCO、L
EOは第17図同様、夫々、ハイレベル用DAC72A、ローレベ
ル用DAC72BがワンパッケージされたDAC72の入力端子D
1、D2、CK、LEに接続され、DAC72A、72Bの出力が夫々I/
V変換回路73A、73Bに接続される。また、ディジタルデ
ータ変換回路85の出力端子SOが補助出力回路80に接続さ
れ、その出力がI/V変換回路73Aの入力に接続される。
EOは第17図同様、夫々、ハイレベル用DAC72A、ローレベ
ル用DAC72BがワンパッケージされたDAC72の入力端子D
1、D2、CK、LEに接続され、DAC72A、72Bの出力が夫々I/
V変換回路73A、73Bに接続される。また、ディジタルデ
ータ変換回路85の出力端子SOが補助出力回路80に接続さ
れ、その出力がI/V変換回路73Aの入力に接続される。
I/V変換回路73A、73Bの出力信号V1、V2、補助出力回路8
0の補助信号I3と夫々逆相の出力電圧V1′、V2′、出力
電流I3′を得るべく、ディジタルデータ変換回路85は第
17図ディジタルデータ変換回路79に対して更に出力端子
HO′、LO′、SO′から夫々状態反転したハイレベル出力
データ、ローレベル出力データ、補助出力データを出力
するよう構成され、その出力端子HO′、LO′、BCO、LEO
が、夫々、ハイレベル用DAC72A′、ローレベル用DAC72
B′がワンパッケージされたDAC72′の入力端子D1′、D
2′、CK′、LE′に接続され、DAC72A′、72B′の出力が
夫々I/V変換回路73A′、73B′に接続される。また、デ
ィジタルデータ変換回路85の出力端子SO′が補助出力回
路80′を介してI/V変換回路73A′の入力に接続される。
0の補助信号I3と夫々逆相の出力電圧V1′、V2′、出力
電流I3′を得るべく、ディジタルデータ変換回路85は第
17図ディジタルデータ変換回路79に対して更に出力端子
HO′、LO′、SO′から夫々状態反転したハイレベル出力
データ、ローレベル出力データ、補助出力データを出力
するよう構成され、その出力端子HO′、LO′、BCO、LEO
が、夫々、ハイレベル用DAC72A′、ローレベル用DAC72
B′がワンパッケージされたDAC72′の入力端子D1′、D
2′、CK′、LE′に接続され、DAC72A′、72B′の出力が
夫々I/V変換回路73A′、73B′に接続される。また、デ
ィジタルデータ変換回路85の出力端子SO′が補助出力回
路80′を介してI/V変換回路73A′の入力に接続される。
I/V変換回路73A、73Bの各出力信号V1、V2とI/V変換回路
73A′、73B′の各出力信号V1′、V2′は、OPアンプ
A10、抵抗R36〜R40、R36′〜R37′、可変抵抗VR6、V
R6′によって構成されたアナログ加減算回路86によって
夫々同一の加算比（16:1）で加算されると共に、両加算
信号が減算されて出力される。
73A′、73B′の各出力信号V1′、V2′は、OPアンプ
A10、抵抗R36〜R40、R36′〜R37′、可変抵抗VR6、V
R6′によって構成されたアナログ加減算回路86によって
夫々同一の加算比（16:1）で加算されると共に、両加算
信号が減算されて出力される。
（８）第８実施例 次に、本発明ディジタル／アナログ変換装置の第８実施
例を第20図を参照しながら説明する。
例を第20図を参照しながら説明する。
本実施例装置は第６実施例（第18図）を一部簡略化した
ものであり、補助出力回路をプッシュプル構成にするこ
とを廃止している。
ものであり、補助出力回路をプッシュプル構成にするこ
とを廃止している。
ディジタルデータ変換回路87の出力端子HO、LO、BCO、L
EOは第18図同様、夫々、ハイレベル用DAC72A、ローレベ
ル用DAC72BがワンパッケージされたDAC72の入力端子D
1、D2、CK、LEに接続され、DAC72A、72Bの出力が夫々I/
V変換回路73A、73Bに接続される。また、ディジタルデ
ータ変換回路87の出力端子SOは抵抗R41、R42により構成
された補助出力回路88に接続され、補助出力回路88は補
助出力データが“1"のとき、ハイレベル用DAC72Aの＋4L
SB相当の出力信号を補助すべく補助信号V3を出力する。
EOは第18図同様、夫々、ハイレベル用DAC72A、ローレベ
ル用DAC72BがワンパッケージされたDAC72の入力端子D
1、D2、CK、LEに接続され、DAC72A、72Bの出力が夫々I/
V変換回路73A、73Bに接続される。また、ディジタルデ
ータ変換回路87の出力端子SOは抵抗R41、R42により構成
された補助出力回路88に接続され、補助出力回路88は補
助出力データが“1"のとき、ハイレベル用DAC72Aの＋4L
SB相当の出力信号を補助すべく補助信号V3を出力する。
また、ディジタルデータ変換回路87の出力端子HO′、L
O′、BCO、LEOは、夫々、ハイレベル用DAC72A′、ロー
レベル用DAC72B′がワンパッケージされたDAC72′の入
力端子D1′、D2′、CK′、LE′に接続され、DAC72A′、
72B′の出力が夫々I/V変換回路73A′、73B′に接続され
る。
O′、BCO、LEOは、夫々、ハイレベル用DAC72A′、ロー
レベル用DAC72B′がワンパッケージされたDAC72′の入
力端子D1′、D2′、CK′、LE′に接続され、DAC72A′、
72B′の出力が夫々I/V変換回路73A′、73B′に接続され
る。
I/V変換回路73A、73B、補助出力回路88の各信号V1、
V2、V3とI/V変換回路73A′、73B′の各信号V1′、V2′
は、OPアンプA11、抵抗R43〜R50、可変抵抗VR7、VR8に
よって構成されたアナログ加減算回路89によって夫々1
6:1:16と16:1の加算比で加算されると共に、両加算信号
が減算されて出力される。加減算回路89の出力はLPF76
によってD/A変換に伴う折り返し成分が除去され、ま
た、カップリングコンデンサ77により補助信号等による
DCオフセット成分が除去され、アナログ出力端子78から
出力される。なお、補助出力回路88から出力される補助
信号の電圧V3を補助出力回路74の時と変えることなく、
I/V変換回路73A、73B、補助出力回路88の各出力電圧
V1、V2、V3を16:1:32の加算比で加算するように構成し
てもよい。
V2、V3とI/V変換回路73A′、73B′の各信号V1′、V2′
は、OPアンプA11、抵抗R43〜R50、可変抵抗VR7、VR8に
よって構成されたアナログ加減算回路89によって夫々1
6:1:16と16:1の加算比で加算されると共に、両加算信号
が減算されて出力される。加減算回路89の出力はLPF76
によってD/A変換に伴う折り返し成分が除去され、ま
た、カップリングコンデンサ77により補助信号等による
DCオフセット成分が除去され、アナログ出力端子78から
出力される。なお、補助出力回路88から出力される補助
信号の電圧V3を補助出力回路74の時と変えることなく、
I/V変換回路73A、73B、補助出力回路88の各出力電圧
V1、V2、V3を16:1:32の加算比で加算するように構成し
てもよい。
（９）第９実施例 次に、本発明ディジタル／アナログ変換装置の第９実施
例を第21図を参照しながら説明する。本実施例装置は第
７実施例（第19図）を一部簡略化したものであり、補助
出力回路をプッシュプル構成にすることを廃止してい
る。
例を第21図を参照しながら説明する。本実施例装置は第
７実施例（第19図）を一部簡略化したものであり、補助
出力回路をプッシュプル構成にすることを廃止してい
る。
ディジタルデータ変換回路90の出力端子HO、LO、BCO、L
EOは第19図同様、夫々、ハイレベル用DAC72A、ローレベ
ル用DAC72BがワンパッケージされたDAC72の入力端子D
1、D2、CK、LEに接続され、DAC72A、72Bの出力が夫々I/
V変換回路73A、73Bに接続される。また、ディジタルデ
ータ変換回路90の出力端子SOは補助出力回路91を介して
I/V変換回路73Aの入力に接続され、補助出力回路91は補
助信号I3の電流値がハイレベル用DAC72Aの＋8LSB相当の
電流値と同一になるようその抵抗R51〜R53が設定されて
いる。
EOは第19図同様、夫々、ハイレベル用DAC72A、ローレベ
ル用DAC72BがワンパッケージされたDAC72の入力端子D
1、D2、CK、LEに接続され、DAC72A、72Bの出力が夫々I/
V変換回路73A、73Bに接続される。また、ディジタルデ
ータ変換回路90の出力端子SOは補助出力回路91を介して
I/V変換回路73Aの入力に接続され、補助出力回路91は補
助信号I3の電流値がハイレベル用DAC72Aの＋8LSB相当の
電流値と同一になるようその抵抗R51〜R53が設定されて
いる。
ディジタルデータ変換回路90の出力端子HO′、LO′、BC
O、LEOは、夫々、ハイレベル用DAC72A′、ローレベル用
DAC72B′がワンパッケージされたDAC72′の入力端子D
1′、D2′、CK′、LE′に接続され、DAC72A′、72B′の
出力が夫々I/V変換回路73A′、73B′に接続される。
O、LEOは、夫々、ハイレベル用DAC72A′、ローレベル用
DAC72B′がワンパッケージされたDAC72′の入力端子D
1′、D2′、CK′、LE′に接続され、DAC72A′、72B′の
出力が夫々I/V変換回路73A′、73B′に接続される。
I/V変換回路73A、73Bの各出力電圧V1、V2、また、I/V変
換回路73A′、73B′の各出力電圧V1′、V2′はアナログ
加減算回路86によって夫々同一の加算比（16:1）で加算
されると共に、両加算信号が減算される。加減算回路89
の出力はLPF76によってD/A変換に伴う折り返し成分が除
去され、また、カップリングコンデンサ77により補助信
号等によるDCオフセット成分が除去され、アナログ出力
端子78から出力される。
換回路73A′、73B′の各出力電圧V1′、V2′はアナログ
加減算回路86によって夫々同一の加算比（16:1）で加算
されると共に、両加算信号が減算される。加減算回路89
の出力はLPF76によってD/A変換に伴う折り返し成分が除
去され、また、カップリングコンデンサ77により補助信
号等によるDCオフセット成分が除去され、アナログ出力
端子78から出力される。
（10）その他の態様 なお、本発明装置は上述の実施例に何等限定されるもの
ではなく、更に種々の態様を採りえるものである。
ではなく、更に種々の態様を採りえるものである。
例えば、上記第２実施例を除く上記実施例においては、
ディジタル入力データがローレベル出力データで表わす
ことのできる最大のデータ範囲において、ローレベル用
DACのみによってディジタル入力データのD/A変換が達成
されているが、最大データ範囲以内の任意のデータ範囲
において、ローレベル用DACのみによってディジタル入
力データのD/A変換を達成させることができる。しかし
ながら、このことは出力誤差が少ない範囲を狭めること
になるので、ローレベル出力データで表わすことのでき
る最大データ範囲まで、ローレベル用DACのみによって
ディジタル入力データのD/A変換が達成されるよう構成
することが望ましい。
ディジタル入力データがローレベル出力データで表わす
ことのできる最大のデータ範囲において、ローレベル用
DACのみによってディジタル入力データのD/A変換が達成
されているが、最大データ範囲以内の任意のデータ範囲
において、ローレベル用DACのみによってディジタル入
力データのD/A変換を達成させることができる。しかし
ながら、このことは出力誤差が少ない範囲を狭めること
になるので、ローレベル出力データで表わすことのでき
る最大データ範囲まで、ローレベル用DACのみによって
ディジタル入力データのD/A変換が達成されるよう構成
することが望ましい。
また、ディジタル入力データが音声信号を表わすとき
等、アナログ信号がDC成分を必要としない場合、ハイレ
ベル出力データ、ローレベル出力データがオーバーフロ
ーしない範囲で所定のオフセットデータを加減算するこ
とができる。例えば、上記第４実施例のハイレベル出力
データに“1111100000000000"〜“000010000000000"内
のオフセットデータを加算することができる。なお、オ
フセットデータを与えたことによるハイレベル用DAC、
ローレベル用DACの出力に発生するDC成分は最終段にカ
ップリングコンデンサ、DCサーボ回路等を設け除去す
る。
等、アナログ信号がDC成分を必要としない場合、ハイレ
ベル出力データ、ローレベル出力データがオーバーフロ
ーしない範囲で所定のオフセットデータを加減算するこ
とができる。例えば、上記第４実施例のハイレベル出力
データに“1111100000000000"〜“000010000000000"内
のオフセットデータを加算することができる。なお、オ
フセットデータを与えたことによるハイレベル用DAC、
ローレベル用DACの出力に発生するDC成分は最終段にカ
ップリングコンデンサ、DCサーボ回路等を設け除去す
る。
また、上述の実施例において、ディジタル入力データ、
ハイレベル出力データ、ローレベル出力データは全て
２′Ｓコンプリメントコードで表わされているがバイナ
リオフセットコード等、他のコードでも同様に実施する
ことができることは勿論である。
ハイレベル出力データ、ローレベル出力データは全て
２′Ｓコンプリメントコードで表わされているがバイナ
リオフセットコード等、他のコードでも同様に実施する
ことができることは勿論である。
また、各データのビット数も上記実施例に限定されるこ
となく、更に、ハイレベル出力データ、ローレベル出力
データ間でビット数が異なっても勿論よい。しかしなが
ら、ハイレベル出力データ、ローレベル出力データのビ
ット数が異なることによって、ハイレベル用DACの出力
とローレベル用DACにワンパッケージのDACを用いなくな
ると、温度変化によって各DACのゲイン特性に差が発生
しやすく、各DACの出力の加算比の誤差になりアナログ
信号に歪を来すので、ハイレベル出力データとローレベ
ル出力データのビット数を一致させることが望ましい。
となく、更に、ハイレベル出力データ、ローレベル出力
データ間でビット数が異なっても勿論よい。しかしなが
ら、ハイレベル出力データ、ローレベル出力データのビ
ット数が異なることによって、ハイレベル用DACの出力
とローレベル用DACにワンパッケージのDACを用いなくな
ると、温度変化によって各DACのゲイン特性に差が発生
しやすく、各DACの出力の加算比の誤差になりアナログ
信号に歪を来すので、ハイレベル出力データとローレベ
ル出力データのビット数を一致させることが望ましい。
上記第２実施例におけるハイレベル用DAC31とローレベ
ル用DAC32とではビット数が異なっているが、温度変化
を考慮するとDAC31、32もワンパッケージのDACによって
構成することが望ましい。即ち、DAC31も５ビットに、
ハイレベル出力データを上位４ビットの入力端子に入力
し、LSBは常に“0"にする。また、DAC31の出力ゲインが
２倍になるので、例えば、アナログ加算回路20の加算比
を2:1に設定する。
ル用DAC32とではビット数が異なっているが、温度変化
を考慮するとDAC31、32もワンパッケージのDACによって
構成することが望ましい。即ち、DAC31も５ビットに、
ハイレベル出力データを上位４ビットの入力端子に入力
し、LSBは常に“0"にする。また、DAC31の出力ゲインが
２倍になるので、例えば、アナログ加算回路20の加算比
を2:1に設定する。
また、ディジタルデータ変換回路は第１実施例〜第３実
施例に説明されているように、論理回路によって主に構
成されているが、その回路構成に限定されるものではな
く、ROMやディジタル・シグナル・プロセッサ（DSP）を
用いた構成等、種々の態様を採りえるものである。
施例に説明されているように、論理回路によって主に構
成されているが、その回路構成に限定されるものではな
く、ROMやディジタル・シグナル・プロセッサ（DSP）を
用いた構成等、種々の態様を採りえるものである。
また、上記第４から第９実施例において、DAC72Aと72B
にハイレベル出力データ、ローレベル出力データのビッ
ト数よりも多い分解能（18ビット）のDACが用いられて
いるが、基本的なDACの出力誤差を僅かでも少なくする
ためであり、勿論16ビットのDACを用いてもよい。
にハイレベル出力データ、ローレベル出力データのビッ
ト数よりも多い分解能（18ビット）のDACが用いられて
いるが、基本的なDACの出力誤差を僅かでも少なくする
ためであり、勿論16ビットのDACを用いてもよい。
また、上記補助出力回路もその回路構成に限定されるこ
となく、補助信号の安定度を高めるべく、補助出力デー
タの状態に基づきオン、オフするトランジスタ等を設
け、定電圧回路からの基準電圧を基に補助信号を出力す
るよう構成してもよい。
となく、補助信号の安定度を高めるべく、補助出力デー
タの状態に基づきオン、オフするトランジスタ等を設
け、定電圧回路からの基準電圧を基に補助信号を出力す
るよう構成してもよい。
更に、上記第１〜第３実施例においても、上記第６〜第
９実施例同様にプッシュプル構成にすることができるこ
とは言うまでもない。
９実施例同様にプッシュプル構成にすることができるこ
とは言うまでもない。
［発明の効果］ 以上説明した如く、第１及び第２の本発明装置によれ
ば、高分解能を達成しながらも、ローレベル出力時の出
力誤差を改善することができるので、特にディジタルオ
ーディオ機器に用いた場合、聴感上重要なローレベルに
おける歪が改善され高音質を得ることができる。また、
ハイレベル用D/A変換器の出力とローレベル用D/A変換器
の出力が加算されるよう構成されているので、従来の如
くアナログ信号にスイッチングノイズが含まれることも
ない。
ば、高分解能を達成しながらも、ローレベル出力時の出
力誤差を改善することができるので、特にディジタルオ
ーディオ機器に用いた場合、聴感上重要なローレベルに
おける歪が改善され高音質を得ることができる。また、
ハイレベル用D/A変換器の出力とローレベル用D/A変換器
の出力が加算されるよう構成されているので、従来の如
くアナログ信号にスイッチングノイズが含まれることも
ない。
また、第１の本発明装置によれば、Ｎビットの入力デー
タがＢビットのローレベル出力データで表すことができ
る所定データ範囲外を変化する時、Ａビットのハイレベ
ル出力データと重みが重複したローレベル出力データの
上位（Ａ＋Ｂ−Ｎ）ビットを最大値に固定したので、入
力データが所定データ範囲内から所定データ範囲外に変
化しても、ローレベル用D/A変換器の出力が大きく減少
することは起きず、ローレベル用D/A変換器とハイレベ
ル用D/A変換器の出力変化特性が異なっても、アナログ
加算回路の出力にパルス状のグリッチノイズを招くこと
がない。
タがＢビットのローレベル出力データで表すことができ
る所定データ範囲外を変化する時、Ａビットのハイレベ
ル出力データと重みが重複したローレベル出力データの
上位（Ａ＋Ｂ−Ｎ）ビットを最大値に固定したので、入
力データが所定データ範囲内から所定データ範囲外に変
化しても、ローレベル用D/A変換器の出力が大きく減少
することは起きず、ローレベル用D/A変換器とハイレベ
ル用D/A変換器の出力変化特性が異なっても、アナログ
加算回路の出力にパルス状のグリッチノイズを招くこと
がない。
一方、第２の本発明装置によれば、Ｎビットの入力デー
タがＢビットのローレベル出力データで表すことができ
る第１のデータ範囲をプラス方向に越えた第２のデータ
範囲を変化する時、Ａビットのハイレベル出力データと
重みが重複したローレベル出力データの上位（Ａ＋Ｂ−
Ｎ）ビットを第１のデータ範囲におけるプラス最大値に
固定し、また、入力データが第１のデータ範囲をマイナ
ス方向に越えた第３のデータ範囲を変化する時、ローレ
ベル出力データの上位（Ａ＋Ｂ−Ｎ）ビットを第１のデ
ータ範囲におけるマイナス最大値に固定したので、入力
データが第１のデータ範囲内から第２のデータ範囲（又
は第３のデータ範囲）に変化しても、ローレベル用D/A
変換器の出力が大きく減少することは起きず、ローレベ
ル用D/A変換器とハイレベル用D/A変換器の出力変化特性
が異なっても、アナログ加算回路の出力にパルス状のグ
リッチノイズを招くことがない。
タがＢビットのローレベル出力データで表すことができ
る第１のデータ範囲をプラス方向に越えた第２のデータ
範囲を変化する時、Ａビットのハイレベル出力データと
重みが重複したローレベル出力データの上位（Ａ＋Ｂ−
Ｎ）ビットを第１のデータ範囲におけるプラス最大値に
固定し、また、入力データが第１のデータ範囲をマイナ
ス方向に越えた第３のデータ範囲を変化する時、ローレ
ベル出力データの上位（Ａ＋Ｂ−Ｎ）ビットを第１のデ
ータ範囲におけるマイナス最大値に固定したので、入力
データが第１のデータ範囲内から第２のデータ範囲（又
は第３のデータ範囲）に変化しても、ローレベル用D/A
変換器の出力が大きく減少することは起きず、ローレベ
ル用D/A変換器とハイレベル用D/A変換器の出力変化特性
が異なっても、アナログ加算回路の出力にパルス状のグ
リッチノイズを招くことがない。
また、第２の本発明ディジタル／アナログ変換装置によ
れば、ハイレベル出力データのLSBと重複する１ビット
の補助出力データを設け、入力データが第２のデータ範
囲を変化する時、補助出力データをハイレベル出力デー
タの1LSBを補助する状態に設定したので、入力データが
第２のデータ範囲を変化する時のハイレベル出力データ
の下位（Ａ＋Ｂ−Ｎ−１）ビットが入力データと同一状
態になり、結果、ハイレベル出力データ形成回路に必要
なディジタル加算回路の計算ビット数を（Ｎ−Ｂ）ビッ
トに減少させることができ、コスト削減をもたらす。
れば、ハイレベル出力データのLSBと重複する１ビット
の補助出力データを設け、入力データが第２のデータ範
囲を変化する時、補助出力データをハイレベル出力デー
タの1LSBを補助する状態に設定したので、入力データが
第２のデータ範囲を変化する時のハイレベル出力データ
の下位（Ａ＋Ｂ−Ｎ−１）ビットが入力データと同一状
態になり、結果、ハイレベル出力データ形成回路に必要
なディジタル加算回路の計算ビット数を（Ｎ−Ｂ）ビッ
トに減少させることができ、コスト削減をもたらす。
第１図は本発明装置の第１実施例を示すブロック図、第
２図は同実施例におけるディジタルデータ変換回路１が
行うデータ変換表、第３図は同実施例におけるディジタ
ル入力データ、ハイレベル出力データ、ローレベル出力
データのビット重み関係を示す図、第４図は同実施例に
おけるディジタルデータ変換回路１の詳細な回路図、第
５図は本発明装置の第２実施例を示すブロック図、第６
図は同実施例におけるディジタルデータ変換回路30が行
うデータ変換表、第７図は同実施例におけるディジタル
入力データ、ハイレベル出力データ、ローレベル出力デ
ータのビット重み関係を示す図、第８図は同実施例にお
けるディジタルデータ変換回路30の詳細な回路図、第９
図は本発明装置の第３実施例を示すブロック図、第10図
は同実施例におけるディジタルデータ変換回路50が行う
データ変換表、第11図は同実施例におけるディジタル入
力データ、ハイレベル出力データ、ローレベル出力デー
タ、補助出力データのビット重み関係を示す図、第12図
は同実施例におけるディジタルデータ変換回路50の詳細
な回路図、第13図は本発明装置の第４実施例を示すブロ
ック図、第14図（ａ）、（ｂ）は同実施例におけるタイ
ミングチャートを示す図、第15図は同実施例におけるデ
ィジタルデータ変換回路71が行うデータ変換表、第16図
は同実施例におけるディジタル入力データ、ハイレベル
出力データ、ローレベル出力データ、補助出力データの
ビット重み関係を示す図、第17図は本発明装置の第５実
施例を示すブロック図、第18図は本発明装置の第６実施
例を示すブロック図、第19図は本発明装置の第７実施例
を示すブロック図、第20図は本発明装置の第８実施例を
示すブロック図、第21図は本発明装置の第９実施例を示
すブロック図を示す。 符号の説明 １、30、50、71、79、83、85、87、90……ディジタルデ
ータ変換回路、18A、18B、31、32、72A、72B、72A′、7
2B′……DAC、19A、19B、73A、73B、73A′、73B′……I
/V変換回路、20、52、75、82……アナログ加算回路、8
4、86、89……アナログ加減算回路、51、74、74′、8
0、80′、88、91……補助出力回路。
２図は同実施例におけるディジタルデータ変換回路１が
行うデータ変換表、第３図は同実施例におけるディジタ
ル入力データ、ハイレベル出力データ、ローレベル出力
データのビット重み関係を示す図、第４図は同実施例に
おけるディジタルデータ変換回路１の詳細な回路図、第
５図は本発明装置の第２実施例を示すブロック図、第６
図は同実施例におけるディジタルデータ変換回路30が行
うデータ変換表、第７図は同実施例におけるディジタル
入力データ、ハイレベル出力データ、ローレベル出力デ
ータのビット重み関係を示す図、第８図は同実施例にお
けるディジタルデータ変換回路30の詳細な回路図、第９
図は本発明装置の第３実施例を示すブロック図、第10図
は同実施例におけるディジタルデータ変換回路50が行う
データ変換表、第11図は同実施例におけるディジタル入
力データ、ハイレベル出力データ、ローレベル出力デー
タ、補助出力データのビット重み関係を示す図、第12図
は同実施例におけるディジタルデータ変換回路50の詳細
な回路図、第13図は本発明装置の第４実施例を示すブロ
ック図、第14図（ａ）、（ｂ）は同実施例におけるタイ
ミングチャートを示す図、第15図は同実施例におけるデ
ィジタルデータ変換回路71が行うデータ変換表、第16図
は同実施例におけるディジタル入力データ、ハイレベル
出力データ、ローレベル出力データ、補助出力データの
ビット重み関係を示す図、第17図は本発明装置の第５実
施例を示すブロック図、第18図は本発明装置の第６実施
例を示すブロック図、第19図は本発明装置の第７実施例
を示すブロック図、第20図は本発明装置の第８実施例を
示すブロック図、第21図は本発明装置の第９実施例を示
すブロック図を示す。 符号の説明 １、30、50、71、79、83、85、87、90……ディジタルデ
ータ変換回路、18A、18B、31、32、72A、72B、72A′、7
2B′……DAC、19A、19B、73A、73B、73A′、73B′……I
/V変換回路、20、52、75、82……アナログ加算回路、8
4、86、89……アナログ加減算回路、51、74、74′、8
0、80′、88、91……補助出力回路。
Claims (2)
- 【請求項１】Ｎビットの入力データを入力し、Ａビット
（Ａ＜Ｎ）のハイレベル出力データとＢビット（Ｂ＞Ｎ
−Ａ）のローレベル出力データを出力するデータ変換回
路と、 上記ハイレベル出力データをD/A変換するハイレベル用D
/A変換器と、 上記ローレベル出力データをD/A変換するローレベル用D
/A変換器と、 上記ハイレベル出力データの下位（Ａ＋Ｂ−Ｎ）ビット
と上記ローレベル出力データの上位（Ａ＋Ｂ−Ｎ）ビッ
トの重み関係が重複するよう、上記ハイレベル用D/A変
換器の出力と上記ローレベル用D/A変換器の出力を所定
の加算比で加算するアナログ加算回路とからなり、 上記データ変換回路は、 上記入力データが上記ローレベル出力データで表すこと
ができる所定データ範囲内を変化する時、上記ローレベ
ル出力データを上記入力データの下位Ｂビットに応答し
て変化させ、上記入力データが上記所定データ範囲外を
変化する時、上記ローレベル出力データの上位（Ａ＋Ｂ
−Ｎ）ビットを上記所定データ範囲における最大値に固
定し、下位（Ｎ−Ａ）ビットを上記入力データの下位
（Ｎ−Ａ）ビットに応答して変化させるローレベル出力
データ形成回路と、 上記入力データが上記所定データ範囲内を変化する時、
上記ハイレベル出力データを所定値に固定し、上記入力
データが上記所定データ範囲外を変化する時、上記ハイ
レベル出力データを上記入力データの上位Ａビットから
上記最大値を減算した結果に基づき変化させるハイレベ
ル出力データ形成回路とからなることを特徴とするディ
ジタル／アナログ変換装置。 - 【請求項２】Ｎビットの入力データを入力し、Ａビット
（Ａ＜Ｎ）のハイレベル出力データとＢビット（Ｂ＞Ｎ
−Ａ）のローレベル出力データと１ビットの補助出力デ
ータを出力するデータ変換回路と、 上記ハイレベル出力データをD/A変換するハイレベル用D
/A変換器と、 上記ローレベル出力データをD/A変換するローレベル用D
/A変換器と、 上記補助出力データに応答して変化する補助出力信号を
形成する補助出力回路と、 上記ハイレベル出力データの下位（Ａ＋Ｂ−Ｎ）ビット
と上記ローレベル出力データの上位（Ａ＋Ｂ−Ｎ）ビッ
トの重み関係が重複し、また、上記ハイレベル出力デー
タの最下位ビットと上記補助出力データの重み関係が重
複するよう、上記ハイレベル用D/A変換器の出力と上記
ローレベル用D/A変換器と出力と上記補助出力信号を所
定の加算比で加算するアナログ加算回路とからなり、 上記データ変換回路は、 上記入力データが上記ローレベル出力データで表すこと
ができる第１のデータ範囲内を変化する時、上記ローレ
ベル出力データを上記入力データの下位Ｂビットに応答
して変化させ、上記入力データが上記第１のデータ範囲
をプラス方向に越えた第２のデータ範囲を変化する時、
上記ローレベル出力データの上位（Ａ＋Ｂ−Ｎ）ビット
を上記データ範囲におけるプラス最大値に固定し、下位
（Ｎ−Ａ）ビットを上記入力データの下位（Ｎ−Ａ）ビ
ットに応答して変化させ、また、上記入力データが上記
データ範囲をマイナス方向に越えた第３のデータ範囲を
変化する時、上記ローレベル出力データの上位（Ａ＋Ｂ
−Ｎ）ビットを上記データ範囲におけるマイナス最大値
に固定し、下位（Ｎ−Ａ）ビットを上記入力データの下
位（Ｎ−Ａ）ビットに応答して変化させるローレベル出
力データ形成回路と、 上記入力データが上記第２のデータ範囲を変化する時の
み、上記補助出力データを上記ハイレベル出力データの
1LSBを補助する状態に設定する補助出力データ形成回路
と、 上記入力データが上記第１のデータ範囲内を変化する
時、上記ハイレベル出力データを所定値に固定し、上記
入力データが上記第２のデータ範囲を変化する時、上記
ハイレベル出力データを上記入力データの上位Ａビット
から上記プラス最大値と上記補助される1LSBとを減算し
た結果に基づき変化させ、また、上記入力データが上記
第３のデータ範囲を変化する時、上記ハイレベル出力デ
ータを上記入力データの上位Ａビットから上記マイナス
最大値を減算した結果に基づき変化させるハイレベル出
力データ形成回路と、からなることを特徴とするディジ
タル／アナログ変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2104586A JPH0683073B2 (ja) | 1990-04-20 | 1990-04-20 | デイジタル／アナログ変換装置 |
| US07/689,441 US5323159A (en) | 1990-04-20 | 1991-04-22 | Digital/analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2104586A JPH0683073B2 (ja) | 1990-04-20 | 1990-04-20 | デイジタル／アナログ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH043623A JPH043623A (ja) | 1992-01-08 |
| JPH0683073B2 true JPH0683073B2 (ja) | 1994-10-19 |
Family
ID=14384543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2104586A Expired - Lifetime JPH0683073B2 (ja) | 1990-04-20 | 1990-04-20 | デイジタル／アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683073B2 (ja) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5327353A (en) * | 1976-08-27 | 1978-03-14 | Fujitsu Ltd | Bipolar digital-analog converter |
| JPS5753144A (en) * | 1980-09-16 | 1982-03-30 | Nippon Telegr & Teleph Corp <Ntt> | Digital-analogue converter |
| JPS57201327A (en) * | 1981-06-03 | 1982-12-09 | Arupain Kk | Digital-to-analog converter |
| JPS58117723A (ja) * | 1981-12-31 | 1983-07-13 | Advantest Corp | Ｄａ変換装置 |
| JPS58152355A (ja) * | 1982-03-05 | 1983-09-09 | Jeol Ltd | レンズ電流設定回路 |
| JPS6355633A (ja) * | 1986-08-26 | 1988-03-10 | Toshiba Corp | 命令デコ−ダの入出力回路 |
| JPH01170119A (ja) * | 1987-12-24 | 1989-07-05 | Matsushita Electric Ind Co Ltd | ディジタル・アナログ変換装置 |
-
1990
- 1990-04-20 JP JP2104586A patent/JPH0683073B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH043623A (ja) | 1992-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5323159A (en) | Digital/analog converter | |
| JP2994497B2 (ja) | Ｄ／ａコンバータのｄｃオフセットキャリブレーション方法とｄ／ａコンバータのｄｃオフセットキャリブレーションシステム | |
| RU2159505C2 (ru) | Устройство и способ преобразования аналогового сигнала в цифровую форму, устройство и способ преобразования множества двоично-кодированных числовых отсчетов сигнала в аналоговый сигнал | |
| JP2761137B2 (ja) | 過剰標本化変換器 | |
| JPH01204528A (ja) | Ａ／ｄ変換器 | |
| JPH03242025A (ja) | ディジタル―アナログ変換回路とその方法、ならびに、フィルタのタップの数とタップウェイト係数とを決定する方法 | |
| JPH05227034A (ja) | ディジタル・アナログ変換器 | |
| JP2005507599A (ja) | 増分デルタ・アナログ／ディジタル変換器 | |
| JPS61192127A (ja) | デジタル−アナログ変換の高次插間 | |
| JPS6380626A (ja) | デイジタル・アナログ変換回路 | |
| US4652858A (en) | Interpolative D/A converter | |
| JPH04243326A (ja) | オーバサンプリングｄ−ａ変換器 | |
| JPH0683073B2 (ja) | デイジタル／アナログ変換装置 | |
| JP2579555B2 (ja) | ディジタル／アナログ変換装置 | |
| JP2579556B2 (ja) | ディジタル／アナログ変換装置 | |
| JPS5961218A (ja) | アナログデイジタル変換回路 | |
| JPH03150926A (ja) | 切替キャパシタ回路とその回路特性の変動補償方法 | |
| JP2001177411A (ja) | デジタル−アナログ変換器 | |
| JPH0669144B2 (ja) | 信号変換回路 | |
| Van De Plassche | High-speed and high-resolution analog-to-digital and digital-to-analog converters | |
| JPH0481129A (ja) | ディジタル／アナログ変換装置 | |
| JP2004112014A5 (ja) | ||
| JP3489417B2 (ja) | Ａ／ｄ変換装置およびそのａ／ｄ変換方法 | |
| JPH01170119A (ja) | ディジタル・アナログ変換装置 | |
| JPH0461530B2 (ja) |