JPS5936421A - Ｄ／ａコンバ−タ - Google Patents
Ｄ／ａコンバ−タInfo
- Publication number
- JPS5936421A JPS5936421A JP14654682A JP14654682A JPS5936421A JP S5936421 A JPS5936421 A JP S5936421A JP 14654682 A JP14654682 A JP 14654682A JP 14654682 A JP14654682 A JP 14654682A JP S5936421 A JPS5936421 A JP S5936421A
- Authority
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- Japan
- Prior art keywords
- constant current
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- group
- output terminal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はディジタル信号をアナログ信号に変換するＤ／
Ａコンバータに関する。
Ａコンバータに関する。
従来例の構成とその問題点
従来、速度と精度がともに強く要求されるような用途に
対しては第１図に示すような電流加算形Ｄ／Ａコンバー
タがよく使われている６第１図において、工富、工２．
工８・・・工Ｎは二進重みづけされた定電流源群（工、
がＭＯＢ、ＩＮがＬＳＢ）、ｓｌ＋ ”ｌ＋ Ｊ＋・・
・Ｓ、はトランスファ型の電流スイッチ群、ＤＩ。
対しては第１図に示すような電流加算形Ｄ／Ａコンバー
タがよく使われている６第１図において、工富、工２．
工８・・・工Ｎは二進重みづけされた定電流源群（工、
がＭＯＢ、ＩＮがＬＳＢ）、ｓｌ＋ ”ｌ＋ Ｊ＋・・
・Ｓ、はトランスファ型の電流スイッチ群、ＤＩ。
ＤＤ ・・・ＤＮ は入力ディジタル符号、（１）は
アナＩ ３ ０グ変換信号出力端子である。この構成のコンバータに
おける問題点は、要求精度が高くなると製造工程のばら
つき、及び工程を通る事による特性変動のために歩留り
が低下してコスト高となることである。このうち製造工
程のばらつきに関しては工程の途中で何らかの修正手段
１例えばレーザートリミングなどを導入するととにより
解決できるが、その後の工種変動をも修正することが出
来ない。
アナＩ ３ ０グ変換信号出力端子である。この構成のコンバータに
おける問題点は、要求精度が高くなると製造工程のばら
つき、及び工程を通る事による特性変動のために歩留り
が低下してコスト高となることである。このうち製造工
程のばらつきに関しては工程の途中で何らかの修正手段
１例えばレーザートリミングなどを導入するととにより
解決できるが、その後の工種変動をも修正することが出
来ない。
発明の目的
本発明は上記従来の欠点を解消するもので、上記工程変
動を製品完成後に修正−することガできるようにして、
こｈＫより歩留りを大幅１ｃ高め、高精度低コスト化を
実現することを目的とするう発明の構成 上記目的ｆ４成するため、本発明のＤ／Ａコンバータけ
、重みづけされた第１の定′配流源群と、被変換入力デ
ィジタル信号に応じて前記第１の定電流源群を選択して
アナログ変換信号出力端子に導く第１の電流スイッチ群
とを設けると共に、重みづけされた第２の定電流源群と
、電気的に冑き込み可能で前記被変換入力ディジタル信
号の少なくとも一部の状態に応じて読み出しが行ゎｈる
ディジタルメモリと、このディジタルメモリからの読み
出しディジタル信号に応じて前記第２の定１Ｍ、流源群
を選択して出方する＠２の車、流スイッチ群と、この埴
２の電流スイッチ群の出力を適当な比率で前記アナログ
変換信号出力端子に加える加算手段流源群が同一の工程
による薄膜抵抗物を主体として成り、前記ディジタルメ
モリがらの読み出しディジタル状ざ号に応じてアナログ
変換出方端子に加算する補正アナログ信号を変更する構
成である。
動を製品完成後に修正−することガできるようにして、
こｈＫより歩留りを大幅１ｃ高め、高精度低コスト化を
実現することを目的とするう発明の構成 上記目的ｆ４成するため、本発明のＤ／Ａコンバータけ
、重みづけされた第１の定′配流源群と、被変換入力デ
ィジタル信号に応じて前記第１の定電流源群を選択して
アナログ変換信号出力端子に導く第１の電流スイッチ群
とを設けると共に、重みづけされた第２の定電流源群と
、電気的に冑き込み可能で前記被変換入力ディジタル信
号の少なくとも一部の状態に応じて読み出しが行ゎｈる
ディジタルメモリと、このディジタルメモリからの読み
出しディジタル信号に応じて前記第２の定１Ｍ、流源群
を選択して出方する＠２の車、流スイッチ群と、この埴
２の電流スイッチ群の出力を適当な比率で前記アナログ
変換信号出力端子に加える加算手段流源群が同一の工程
による薄膜抵抗物を主体として成り、前記ディジタルメ
モリがらの読み出しディジタル状ざ号に応じてアナログ
変換出方端子に加算する補正アナログ信号を変更する構
成である。
実施例の説明
以下、本発明の一実施例を第２図〜第４図に基づいて説
明する。
明する。
第２図において、工８．工２．工１．・・・工にけ二進
重みづけされた第１の定電流源群（工、がＭＳＢ、工Ｎ
がＬＳＢ）、Ｓ＋＋ Ｓｔｒ ”ｓｒ ’・’ ｓＮ
ｈ ） ラ：／ スフ ７型の第１の電流スイッチ群、
ＤＩ ｒ Ｄｔ＋ Ｄ８＋ ・・・ＤＨハ被変換入力
ディジタル符号線、（１）はアナログ変換信号出力端子
である。また、（２）は被変換入力ディジタル符号の上
位２ビツトをデコードする２→４データデコード、（３
）は電気的に書き込み可能なディジタルメモリ、工Ａ、
より、工Ｃ９よりは二進重みづけされた第２の定電流源
群、ｓＡ ｖ ｓＢ ｔ ” Ｏ＋ ”Ｄけトランスフ
ァ型の第２の電流スイッチ群である。、Ｒ８，Ｒ２Ｆｉ
第２の定電流源群エム〜よりからの出力を適切な値に減
衰させて前記アナログ変換信号出力端子（１）に加算す
るための分割抵抗である。
重みづけされた第１の定電流源群（工、がＭＳＢ、工Ｎ
がＬＳＢ）、Ｓ＋＋ Ｓｔｒ ”ｓｒ ’・’ ｓＮ
ｈ ） ラ：／ スフ ７型の第１の電流スイッチ群、
ＤＩ ｒ Ｄｔ＋ Ｄ８＋ ・・・ＤＨハ被変換入力
ディジタル符号線、（１）はアナログ変換信号出力端子
である。また、（２）は被変換入力ディジタル符号の上
位２ビツトをデコードする２→４データデコード、（３
）は電気的に書き込み可能なディジタルメモリ、工Ａ、
より、工Ｃ９よりは二進重みづけされた第２の定電流源
群、ｓＡ ｖ ｓＢ ｔ ” Ｏ＋ ”Ｄけトランスフ
ァ型の第２の電流スイッチ群である。、Ｒ８，Ｒ２Ｆｉ
第２の定電流源群エム〜よりからの出力を適切な値に減
衰させて前記アナログ変換信号出力端子（１）に加算す
るための分割抵抗である。
被変換入力デイジメル符号のそｈぞれＤｉ（１＝１〜Ｎ
）は、第１の電流スイッチ群Ｓ１に作用して、対応する
第１の定電流源群工１の出力をアナログ変換信号出力端
子（υに接続するか、あるいけ接地線に導くかを決定す
る。従って、アナログ変換信号出力端子（１）にあられ
れる出力アナログ電流は基本的に被変換入力ディジタル
符号（Ｄｌ ＋ ＤＩ・・・ＤＮ）の大きさに比例する
。この被変換人力ディジタル符号と出力アナログ電流の
間の直線性の良さく以下、これと理想直線とのズレを非
直線誤差と呼ぶ）を決めるのが第１の定電流源群工１の
精度である。
）は、第１の電流スイッチ群Ｓ１に作用して、対応する
第１の定電流源群工１の出力をアナログ変換信号出力端
子（υに接続するか、あるいけ接地線に導くかを決定す
る。従って、アナログ変換信号出力端子（１）にあられ
れる出力アナログ電流は基本的に被変換入力ディジタル
符号（Ｄｌ ＋ ＤＩ・・・ＤＮ）の大きさに比例する
。この被変換人力ディジタル符号と出力アナログ電流の
間の直線性の良さく以下、これと理想直線とのズレを非
直線誤差と呼ぶ）を決めるのが第１の定電流源群工１の
精度である。
第１の定電流源群工１け第６図に示すように、ラダー抵
抗網（４）と定電流トランジスタ群（５１により構成さ
れることが多い、５（６）けバイアス回路である。そし
て、非直線誤差を最小にするために、前記ラダー抵抗網
（４）を、通常、レーザートリミング手法を用いて修正
する。
抗網（４）と定電流トランジスタ群（５１により構成さ
れることが多い、５（６）けバイアス回路である。そし
て、非直線誤差を最小にするために、前記ラダー抵抗網
（４）を、通常、レーザートリミング手法を用いて修正
する。
さて第２図にムしたＤ／Ａコンバータは現在の技術でけ
１チツプＩＣあるいけハイブリッドエＣとして作ること
が出来るが、いずれにしてもラダー抵抗網（４）の修正
ののち、パッケージング工程を経て完成に至る。このパ
ッケージング工程において定電流源群の大きさの相対比
率は先に修正した値からいくらか変化することがある。
１チツプＩＣあるいけハイブリッドエＣとして作ること
が出来るが、いずれにしてもラダー抵抗網（４）の修正
ののち、パッケージング工程を経て完成に至る。このパ
ッケージング工程において定電流源群の大きさの相対比
率は先に修正した値からいくらか変化することがある。
この変化は通常極めて小さいものであるが、そわでも例
えば１４〜１６ビツト程度の高精度Ｄ／Ａコンバータに
おいては無視し得ない値となることがあり、製品歩留り
を下げる重要な要因となる。
えば１４〜１６ビツト程度の高精度Ｄ／Ａコンバータに
おいては無視し得ない値となることがあり、製品歩留り
を下げる重要な要因となる。
第２図においてデータデコーダ（２）、メモリー（３）
、第２の定電流源群ＩＡ〜より、電流スイッチ群Ｓム〜
ＳＤ及び分割抵抗Ｒ，，Ｒ，け、製品完成後に上記工程
変動を修正することを目的に設けたものである。
、第２の定電流源群ＩＡ〜より、電流スイッチ群Ｓム〜
ＳＤ及び分割抵抗Ｒ，，Ｒ，け、製品完成後に上記工程
変動を修正することを目的に設けたものである。
第２の定電流源群の相対的な大きさけ、工Ａ：より：Ｉ
Ｃニより ＝ １ ： ｉ／２ ： １／４： １／８
に設定さね、がつよりが分割抵抗ＲＩ＋Ｒ２で減衰して
アナログ変換信号出力端子（１）Ｋ寄与する程度は第１
の定電流源のＬＳＢ（すなわちＩＮ）の１／２になるよ
うに選ばｈる。メモリ（３）は、上位２ビツトのディジ
タル状１ｔｌｒよってエム〜よりのうちどの電流源を出
力端子１１（ｌ！へ接続するかを決めるもので、製品完
成螢に外部（書込ノド端子ＷＡ 、ＷＢ Ｔ”ＣＩＷＤ
）から電気的−Ｖｒ書き込み可４Ｂなものである。
Ｃニより ＝ １ ： ｉ／２ ： １／４： １／８
に設定さね、がつよりが分割抵抗ＲＩ＋Ｒ２で減衰して
アナログ変換信号出力端子（１）Ｋ寄与する程度は第１
の定電流源のＬＳＢ（すなわちＩＮ）の１／２になるよ
うに選ばｈる。メモリ（３）は、上位２ビツトのディジ
タル状１ｔｌｒよってエム〜よりのうちどの電流源を出
力端子１１（ｌ！へ接続するかを決めるもので、製品完
成螢に外部（書込ノド端子ＷＡ 、ＷＢ Ｔ”ＣＩＷＤ
）から電気的−Ｖｒ書き込み可４Ｂなものである。
メモリ（３）の部分の具体的構成例を第４図に示す。
点線で囲んだ部分（１１）が１セルを表わ−Ｆ、、ここ
でＲ。
でＲ。
け電気的に溶断するいわゆ石ヒユーズであるうとの只Ｆ
を第６図のラダー抵抗網と同−相料で形成するのが本発
明の特徴の一つである。こｈにより工程数の増大を防ぐ
ことが出来る。
を第６図のラダー抵抗網と同−相料で形成するのが本発
明の特徴の一つである。こｈにより工程数の増大を防ぐ
ことが出来る。
第２図に示した。ｔ＊成によりこのコンバータは完成後
外部から±２ＬＳＢの誤差を４．’；）ＬＳＢの分解能
で補正することが出来、発明者等の実験によれば、第１
図に示す従来のＤ／Ａコンバータにおいて１７ｉビット
精度を再現性よく得ることが出来た。
外部から±２ＬＳＢの誤差を４．’；）ＬＳＢの分解能
で補正することが出来、発明者等の実験によれば、第１
図に示す従来のＤ／Ａコンバータにおいて１７ｉビット
精度を再現性よく得ることが出来た。
バツケージングエ徨にかかる定電流源の工Ｎ’１動は上
位のビットはど大きい。従って筆２図に示したように上
位２ピツトに対してのみ補正可能な構造にしてやれば１
６ビツトの精度を歩留ねよく得るのに十分である。勿論
メモリ数及び第２の定電流源数を増やしてより多くのビ
ットが補正出来るようにすることも可能である、 発明の詳細 な説明のように本発明によれば、高精度のいコンバータ
を歩留りよく、かつ安価に製造することが出来るもので
ある。
位のビットはど大きい。従って筆２図に示したように上
位２ピツトに対してのみ補正可能な構造にしてやれば１
６ビツトの精度を歩留ねよく得るのに十分である。勿論
メモリ数及び第２の定電流源数を増やしてより多くのビ
ットが補正出来るようにすることも可能である、 発明の詳細 な説明のように本発明によれば、高精度のいコンバータ
を歩留りよく、かつ安価に製造することが出来るもので
ある。
第１図は従来のＤ／Ａコンバータの構成図、第２図は本
発明によるＤ／Ａコンバータの一実柿例の構成図、第６
図はｔＲ２図における定電流源群の構成図、第４図は第
２図におけるディジタルメモリの構成図である。 （１ン・・・アナログ変換信号出力端子、（２）・・・
データデコーダ、（３）・・・ディジタルメモリ、工１
・・・第１の定電流源部、エム〜より・・・第２の定電
流源群、Ｓｌ・・・第１の電流スイッチ群、ＳＡ ’＝
ｓＤ・・・第２の電流スイッチ群、馬ｒＲ２・・・分
割抵抗〔加算手段〕、Ｄｌ・・・被変換入力ディジタル
符号 代理人 森 本 義 弘 第１因 第３図 第４因 ｓ４ ｓＢ ｓｃ ｓ。
発明によるＤ／Ａコンバータの一実柿例の構成図、第６
図はｔＲ２図における定電流源群の構成図、第４図は第
２図におけるディジタルメモリの構成図である。 （１ン・・・アナログ変換信号出力端子、（２）・・・
データデコーダ、（３）・・・ディジタルメモリ、工１
・・・第１の定電流源部、エム〜より・・・第２の定電
流源群、Ｓｌ・・・第１の電流スイッチ群、ＳＡ ’＝
ｓＤ・・・第２の電流スイッチ群、馬ｒＲ２・・・分
割抵抗〔加算手段〕、Ｄｌ・・・被変換入力ディジタル
符号 代理人 森 本 義 弘 第１因 第３図 第４因 ｓ４ ｓＢ ｓｃ ｓ。
Claims (1)
- １、 重みづけされた第１の定電流源群と、被変換入力
ディジタル信号に応じて前記第１の定電流源群を選択し
てアナログ変換信号出力端子に導く第１の電流スイッチ
群とを設けると共に・重みづけされた第２の定電流源群
と、電気的に書き込み可能で前記被変換人力ディジタル
信号の少なくとも一部の状態に応じて読み出しが行わハ
、るディジタルメモリと、このディジタルメモリからの
読み出しディジタル信号に応じて前記第２の定電流源群
を選択して出力する第２の電流スイッチ群と、この第２
の電流スイッチ群の出力を適当な比率で前記アナログ変
換（Ｍ対出力端子に加える加算手段とを設け、前記ディ
ジクルメモリと前記第１の定電流源ｎ！−が一つの工程
による薄膜抵抗膜を主体としで成るＤ／／Ａ：ｊンバー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14654682A JPS5936421A (ja) | 1982-08-23 | 1982-08-23 | Ｄ／ａコンバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14654682A JPS5936421A (ja) | 1982-08-23 | 1982-08-23 | Ｄ／ａコンバ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5936421A true JPS5936421A (ja) | 1984-02-28 |
Family
ID=15410097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14654682A Pending JPS5936421A (ja) | 1982-08-23 | 1982-08-23 | Ｄ／ａコンバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936421A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62292023A (ja) * | 1986-06-11 | 1987-12-18 | Nec Corp | Ｄ−ａ変換器 |
| JPS6447128A (en) * | 1987-02-24 | 1989-02-21 | Brooktree Corp | Digital-analog converter |
| JPH07307668A (ja) * | 1990-11-28 | 1995-11-21 | Nec Corp | ディジタルアナログ変換装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5295154A (en) * | 1976-02-06 | 1977-08-10 | Nippon Telegr & Teleph Corp <Ntt> | Integrated impedance circuit |
| JPS55100744A (en) * | 1979-01-29 | 1980-07-31 | Hitachi Ltd | Da converter with correction circuit |
-
1982
- 1982-08-23 JP JP14654682A patent/JPS5936421A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5295154A (en) * | 1976-02-06 | 1977-08-10 | Nippon Telegr & Teleph Corp <Ntt> | Integrated impedance circuit |
| JPS55100744A (en) * | 1979-01-29 | 1980-07-31 | Hitachi Ltd | Da converter with correction circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62292023A (ja) * | 1986-06-11 | 1987-12-18 | Nec Corp | Ｄ−ａ変換器 |
| JPS6447128A (en) * | 1987-02-24 | 1989-02-21 | Brooktree Corp | Digital-analog converter |
| JPH07307668A (ja) * | 1990-11-28 | 1995-11-21 | Nec Corp | ディジタルアナログ変換装置 |
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