JPS62292023A - Ｄ−ａ変換器 - Google Patents
Ｄ−ａ変換器Info
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- JPS62292023A JPS62292023A JP13666986A JP13666986A JPS62292023A JP S62292023 A JPS62292023 A JP S62292023A JP 13666986 A JP13666986 A JP 13666986A JP 13666986 A JP13666986 A JP 13666986A JP S62292023 A JPS62292023 A JP S62292023A
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- 230000004044 response Effects 0.000 claims description 8
- 238000006243 chemical reaction Methods 0.000 abstract description 27
- 230000008859 change Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 18
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- 238000004519 manufacturing process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
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- 230000008569 process Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の詳細な説明
〔産業上の利用分野〕
本発明はＤ−Ａ変換器に関し、特に集積回路化に適した
マトリクスセル型のＤ−Ａ変換器に関する。
マトリクスセル型のＤ−Ａ変換器に関する。
入力ディジタル信号をアナログ出力信号に変換するＤ−
Ａ変換器には各種のものがあるが、その１つにマトリク
スセル型のＤ−Ａ変換器がある。
Ａ変換器には各種のものがあるが、その１つにマトリク
スセル型のＤ−Ａ変換器がある。
マトリクスセル型のＤ−Ａ変換器は同一の大きさの定電
流源セルを出力の分解能の数だけ用意し、それをマトリ
クス状に配置して、入力ディジタル信号に対応した数の
定電流源セルの出力を積重ねてアナログ出力信号を得る
ものである。
流源セルを出力の分解能の数だけ用意し、それをマトリ
クス状に配置して、入力ディジタル信号に対応した数の
定電流源セルの出力を積重ねてアナログ出力信号を得る
ものである。
このＤ−Ａ変換器は、単調性が保証し易いこと、素子の
精度に対する要求が緩いこと、グリッチが小さいこと等
の利点をもっている。
精度に対する要求が緩いこと、グリッチが小さいこと等
の利点をもっている。
第２図は従来のＤ−Ａ変換器の一例のプロ・・ｌり図で
、４ビツトの場合を示す。
、４ビツトの場合を示す。
第２図において、Ｉ 、、 （ｉ ＝ １〜４．ｊ＝１
〜４）は定電流源セルであり、定電流源セルマトリクス
３を構成する。４はセレクタで５の読出し専用メモリ（
以下、ＲＯＭと記す）と共に、入力ディジタル信号の上
位２ビツトの入力り、、Ｃ４に対応して定電流源セルマ
トリクス３の内部の定電流源セルＩＩＪのスイッチング
を行ごとに制御する制御信号Ａ１〜Ａ４．Ｂ、〜Ｂ４を
発生する行デコーダ１′を構成する。６はセレクタで７
のＲＯＭと共に入力ディジタル信号の下位２ビツトの入
力り、、Ｄ、に対応して定電流源セルマトリクス３の内
部の定電流源セル■１．のスイッチングを列ごとに制御
する制御信号Ｃ１〜Ｃ４を発生する列デコーダ２を構成
する。
〜４）は定電流源セルであり、定電流源セルマトリクス
３を構成する。４はセレクタで５の読出し専用メモリ（
以下、ＲＯＭと記す）と共に、入力ディジタル信号の上
位２ビツトの入力り、、Ｃ４に対応して定電流源セルマ
トリクス３の内部の定電流源セルＩＩＪのスイッチング
を行ごとに制御する制御信号Ａ１〜Ａ４．Ｂ、〜Ｂ４を
発生する行デコーダ１′を構成する。６はセレクタで７
のＲＯＭと共に入力ディジタル信号の下位２ビツトの入
力り、、Ｄ、に対応して定電流源セルマトリクス３の内
部の定電流源セル■１．のスイッチングを列ごとに制御
する制御信号Ｃ１〜Ｃ４を発生する列デコーダ２を構成
する。
第３図は第２図の行デコーダ１′の論理動作の第１の真
理値を示す図である。
理値を示す図である。
第３図は、入力Ｄ３．Ｄ４に対するセレクタ４の選択信
号Ｅ１〜Ｅ４の値と、選択信号Ｅ１〜Ｅ４によりＲＯＭ
５から得られる制御信号ＡＨ〜Ａ４．Ｂｌ〜Ｂ４の値を
示す。
号Ｅ１〜Ｅ４の値と、選択信号Ｅ１〜Ｅ４によりＲＯＭ
５から得られる制御信号ＡＨ〜Ａ４．Ｂｌ〜Ｂ４の値を
示す。
第４図は第２図の列デコーダ２の論理動作の第２の真理
値を示す図である。
値を示す図である。
第４図は、入力り、、Ｃ２に対するセレクタ６の選択信
号Ｆ、〜Ｆ４の値と、選択信号Ｆ１〜Ｆ４によりＲＯＭ
７から得られる制御信号Ｃ１〜Ｃ４の値を示す。
号Ｆ、〜Ｆ４の値と、選択信号Ｆ１〜Ｆ４によりＲＯＭ
７から得られる制御信号Ｃ１〜Ｃ４の値を示す。
第５図は第２図の定電流源セルＩＩＪの詳細ブロック図
である。
である。
第５図に示すように、定電流源セルＩＩＪはＡＮＤゲー
ト１２と、ＯＲゲート１３と、定電流源１４と、スイッ
チング素子１５とを備え、制御信号Ａ、、Ｂ、、Ｃ，に
対して、Ａ、・ＣＪ＋ＢＩ＝１が満される時、定電流源
セル■１．の電流は出力端子■ｏ側に流れ、ＡＩ−Ｃｊ
十ＢＩ−〇の時は反転出力端子■。側に流れる。
ト１２と、ＯＲゲート１３と、定電流源１４と、スイッ
チング素子１５とを備え、制御信号Ａ、、Ｂ、、Ｃ，に
対して、Ａ、・ＣＪ＋ＢＩ＝１が満される時、定電流源
セル■１．の電流は出力端子■ｏ側に流れ、ＡＩ−Ｃｊ
十ＢＩ−〇の時は反転出力端子■。側に流れる。
次に、第２図のＤ−Ａ変換器の動作について第３図〜第
５図を参照して説明する。
５図を参照して説明する。
まず、入力ディジタル信号が０ＯＯＯａ （Ｂは２進
数を表わす）である場合は、入力Ｄ３＝Ｏ。
数を表わす）である場合は、入力Ｄ３＝Ｏ。
Ｃ４＝０であるから、第３図からセレクタ４の選択信号
はＥｔ −１、Ｅ２〜Ｅ４＝０となり、選択信号Ｅ１に
対応するＲＯＭ５の制御信号としてＡＩ ＝１ 、Ａ２
〜Ａ４＝Ｏ，Ｂ、〜Ｂ４＝０が行デコーダ１′の出力と
して得られる。
はＥｔ −１、Ｅ２〜Ｅ４＝０となり、選択信号Ｅ１に
対応するＲＯＭ５の制御信号としてＡＩ ＝１ 、Ａ２
〜Ａ４＝Ｏ，Ｂ、〜Ｂ４＝０が行デコーダ１′の出力と
して得られる。
又、入力り、＝０．Ｃ２＝Ｏであるから第４図からセレ
クタ６の選択信号はＦｌ＝１．Ｆ２〜Ｆ４＝ｏとなり、
選択信号Ｆ１に対応するＲＯＭ７の制御信号としてＣ１
〜Ｃ４＝０が列デコーダ２の出力として得られる。
クタ６の選択信号はＦｌ＝１．Ｆ２〜Ｆ４＝ｏとなり、
選択信号Ｆ１に対応するＲＯＭ７の制御信号としてＣ１
〜Ｃ４＝０が列デコーダ２の出力として得られる。
この状態では、Ａ１ ・ＣＪ ＋ Ｂ ＋ ＝ １を満
す定電流源セルＩＩＪは存在せず、従って、入力ディジ
タル信号がＯＯＯＯａの時は出力端子ＩＯには出力電流
は全く流れず、出力電流はすべて反転出力端子■。に現
われる。
す定電流源セルＩＩＪは存在せず、従って、入力ディジ
タル信号がＯＯＯＯａの時は出力端子ＩＯには出力電流
は全く流れず、出力電流はすべて反転出力端子■。に現
われる。
次に、入力ディジタル信号が０００１ａである場合は、
入力Ｄ３＝Ｏ，Ｄ４＝Ｏであるから、第３図からセレク
タ４の選択信号はＥｔ ＝Ｌ 、 Ｅ２〜Ｅ４−０とな
り、選択信号Ｅ、に対応するＲＯＭ５の制御信号として
Ａ ｌ＝ ｌ 、 Ａ ２〜Ａ４−０．８１〜Ｂ４＝Ｏ
が行デコーダ１′の出力として得られる。
入力Ｄ３＝Ｏ，Ｄ４＝Ｏであるから、第３図からセレク
タ４の選択信号はＥｔ ＝Ｌ 、 Ｅ２〜Ｅ４−０とな
り、選択信号Ｅ、に対応するＲＯＭ５の制御信号として
Ａ ｌ＝ ｌ 、 Ａ ２〜Ａ４−０．８１〜Ｂ４＝Ｏ
が行デコーダ１′の出力として得られる。
又、入力り、＝１．Ｃ２＝Ｏなので、第４図からセレク
タ６の選択信号はＦｌ＝Ｏ，Ｆ２ ＝１゜Ｆ３ ＝Ｏ，
Ｆ、ｓ ＝Ｏとなり、選択信号Ｆ２に対応するＲＯＭ７
の制御信号としてＣ，＝１．Ｃ２〜Ｃ４＝Ｏが列デコー
ダ２の出力として得られる。
タ６の選択信号はＦｌ＝Ｏ，Ｆ２ ＝１゜Ｆ３ ＝Ｏ，
Ｆ、ｓ ＝Ｏとなり、選択信号Ｆ２に対応するＲＯＭ７
の制御信号としてＣ，＝１．Ｃ２〜Ｃ４＝Ｏが列デコー
ダ２の出力として得られる。
この状態では、ＡＩ −ＣＪ 十ＢＩ ＝１を満す定電
流源セルＩＩ、としてｉｔｔが存在し、定電流源セル１
個分の電流が出力端子Ｉｏに現れる。
流源セルＩＩ、としてｉｔｔが存在し、定電流源セル１
個分の電流が出力端子Ｉｏに現れる。
以下、同様にして入力ディジタル信号が１１１１、どな
るまでの動作を見ると、入力ディジタル信号が１ビツト
増加するごとに出力端子Ｉ。にスイッチングする定電流
源セルが１個ずつ増えてゆくことがわかる。
るまでの動作を見ると、入力ディジタル信号が１ビツト
増加するごとに出力端子Ｉ。にスイッチングする定電流
源セルが１個ずつ増えてゆくことがわかる。
従って、Ｄ−Ａ変換が達成される。
上述した従来のＤ−Ａ変換器は、マトリクスをｆｉＩｉ
代する各定電流源セルが理想的な定電流値Ｘｕに対して
必ず誤差を有するため、その誤差によりＤ−Ａ変換出力
自体にも誤差を生じる。
代する各定電流源セルが理想的な定電流値Ｘｕに対して
必ず誤差を有するため、その誤差によりＤ−Ａ変換出力
自体にも誤差を生じる。
前述したように、マトリクスセル型のＤ−Ａ変換器は定
電流値Ｉｕを積重ねてＤ−Ａ変換出力を得るものである
から、Ｄ−Ａ変換出力の誤差は積重ねられた各定電流源
セルの誤差の総和となることは明らかである。
電流値Ｉｕを積重ねてＤ−Ａ変換出力を得るものである
から、Ｄ−Ａ変換出力の誤差は積重ねられた各定電流源
セルの誤差の総和となることは明らかである。
ところで、マトリクスセル型のＤ−Ａ変換器においては
、ｎビット変換するには２ｎ個の定電流源セルが必要で
あるため、集積回路にした場合、そのチップ面積のほと
んど全体に互って、定電流源セルが配置される。
、ｎビット変換するには２ｎ個の定電流源セルが必要で
あるため、集積回路にした場合、そのチップ面積のほと
んど全体に互って、定電流源セルが配置される。
一般に、集積回路においては、隣接した素子同志の相対
精度は良いが、離れた素子間の相対精度は必ずしも良い
とは限らない。従って、集積回路化したマトリクスセル
型のＤ−Ａ変換器においては、隣接した定電流源セル同
志はほぼ同じ定電流値Ｉｕとなることが期待できるが、
離れた定電流源セル同志では定電流値Ｉ０の間にある程
度大きい差があることが多い。
精度は良いが、離れた素子間の相対精度は必ずしも良い
とは限らない。従って、集積回路化したマトリクスセル
型のＤ−Ａ変換器においては、隣接した定電流源セル同
志はほぼ同じ定電流値Ｉｕとなることが期待できるが、
離れた定電流源セル同志では定電流値Ｉ０の間にある程
度大きい差があることが多い。
第６図は第２図の定電流源セルマトリクス３の各定電流
源セルの第１の定電流値分布を示す図である。
源セルの第１の定電流値分布を示す図である。
第６図に示すように、１６個の定電流源セルの定電流値
１．、の総和が１６Ｉ。どなるように各定電流源セルの
定電流値を規格化しである。従って、理想的な定電流値
１．からの偏差がそれぞれの定電流源セルの定電流値の
誤差となる。
１．、の総和が１６Ｉ。どなるように各定電流源セルの
定電流値を規格化しである。従って、理想的な定電流値
１．からの偏差がそれぞれの定電流源セルの定電流値の
誤差となる。
第６図では、定電流源セルマトリクス３の上部１ｍの定
電流源セルＩ１１〜１１４が全体的に大きな値で、下部
、の定電流源セルＩ４１〜Ｉ４４が全体的に小さな値の
場合を示す。
電流源セルＩ１１〜１１４が全体的に大きな値で、下部
、の定電流源セルＩ４１〜Ｉ４４が全体的に小さな値の
場合を示す。
前述したように、Ｄ−Ａ変換出力の誤差は各定電流源セ
ルの誤差の積重ねであるが、その積重ねの順番はＲＯＭ
５とＲＯＭ７からの制御信号により定められる。ＲＯＭ
５及びＲＯＭ７からの制御信号がそれぞれ第３図及び第
４図に示すコードである場合、入力ディジタル信号が０
ＯＯＯａから１１１１Ｂまで１ビツトずつ増加するのに
対応してスイッチングしてゆく定電流源セルの順番は、
Ｉ １□→ ■ １□→ Ｉ＋３→ Ｉ＋４→ Ｉ２１
→ Ｉ２２→ Ｉ２３→Ｉ ２４＝ １ ３１＝ Ｉ
３２″Ｉ３３″Ｉ３４″Ｉ４１°Ｉ４２″Ｉ４３とな
る。
ルの誤差の積重ねであるが、その積重ねの順番はＲＯＭ
５とＲＯＭ７からの制御信号により定められる。ＲＯＭ
５及びＲＯＭ７からの制御信号がそれぞれ第３図及び第
４図に示すコードである場合、入力ディジタル信号が０
ＯＯＯａから１１１１Ｂまで１ビツトずつ増加するのに
対応してスイッチングしてゆく定電流源セルの順番は、
Ｉ １□→ ■ １□→ Ｉ＋３→ Ｉ＋４→ Ｉ２１
→ Ｉ２２→ Ｉ２３→Ｉ ２４＝ １ ３１＝ Ｉ
３２″Ｉ３３″Ｉ３４″Ｉ４１°Ｉ４２″Ｉ４３とな
る。
第７図は第６図に示す第１の定電流値分布を有する定電
流源セルマトリクスに対し行デコーダの制御信号のコー
ドを変化した時の入力ディジタル信号とＤ−Ａ変換出力
誤差との相関を示す特性図である。
流源セルマトリクスに対し行デコーダの制御信号のコー
ドを変化した時の入力ディジタル信号とＤ−Ａ変換出力
誤差との相関を示す特性図である。
上記の順にスイッチングした時は、第７図の曲線２１の
ようになる。即ち、Ｄ−Ａ変換出力誤差は１．２ Ｉ。
ようになる。即ち、Ｄ−Ａ変換出力誤差は１．２ Ｉ。
に達する。
ここで、第６図に示すような、定電流源セルの第１の定
電流値分布が予想できる場合、ＲＯＭ ５からの制御信
号を変換して定電流源セルのスイッチングの順番を最適
化することにより、Ｄ−Ａ変換出力の誤差を小さくする
ことが期待できる。
電流値分布が予想できる場合、ＲＯＭ ５からの制御信
号を変換して定電流源セルのスイッチングの順番を最適
化することにより、Ｄ−Ａ変換出力の誤差を小さくする
ことが期待できる。
第８図は第６図に示す第１の定電流値分布に最適の行デ
コーダの論理動作の第３の真理値を示す図である。
コーダの論理動作の第３の真理値を示す図である。
第８図に示す制御信号を用いた場合、Ｉ）−Ａ変換出力
の誤差は第７図の曲線２２のように最大誤差が０．４１
．となり、上述の曲線２１に比べて１／３と大幅に改善
される。
の誤差は第７図の曲線２２のように最大誤差が０．４１
．となり、上述の曲線２１に比べて１／３と大幅に改善
される。
しかしながら、上述の改善は定電流源セルＩＩ。
の定電流値の分布が第６図に示す第１の定電流値分布に
対して行ったものであり、定電流値の分布が変わると結
果も変化する。
対して行ったものであり、定電流値の分布が変わると結
果も変化する。
第９図は第２図の定電流源セルマトリクスの各定電流源
セルの第２の定電流値分布を示す図である。
セルの第２の定電流値分布を示す図である。
第９図に示すように、第２の定電流値分布は定電流源セ
ルマトリクスの上部及び下部の定電流源セルＩＩＩ〜Ｉ
＋４及びＩ４１〜Ｉ４４の定電流値が小さく、中央部の
定電流源セルＩ２１〜Ｉ２４及びＩ３１〜Ｉ３４の定電
流値が大きくなっている。
ルマトリクスの上部及び下部の定電流源セルＩＩＩ〜Ｉ
＋４及びＩ４１〜Ｉ４４の定電流値が小さく、中央部の
定電流源セルＩ２１〜Ｉ２４及びＩ３１〜Ｉ３４の定電
流値が大きくなっている。
第１０図は第９図に示す第２の定電流値分布を有する定
電流源セルマトリクスに対し行デコーダの制御信号のコ
ードを変化した時の入力ディジタル信号対Ｄ−Ａ変換出
力誤差の相関を示す特性図である。
電流源セルマトリクスに対し行デコーダの制御信号のコ
ードを変化した時の入力ディジタル信号対Ｄ−Ａ変換出
力誤差の相関を示す特性図である。
第１０図において、曲線３１はＲＯＭ５からの制御信号
が第３図に示す第１の真理値である場合、曲線３２はＲ
ＯＭ５からの制御信号が第８図に示す第３の真理値であ
る場合のＤ−Ａ変換出力誤差を示す。いずれの場合も、
Ｄ−Ａ変換出力の最大誤差はＱ、Ａ１．であり、ＲＯＭ
５を変更したことによる誤差の改善はない。
が第３図に示す第１の真理値である場合、曲線３２はＲ
ＯＭ５からの制御信号が第８図に示す第３の真理値であ
る場合のＤ−Ａ変換出力誤差を示す。いずれの場合も、
Ｄ−Ａ変換出力の最大誤差はＱ、Ａ１．であり、ＲＯＭ
５を変更したことによる誤差の改善はない。
第１１図は第９図に示す第２の定電流値分布を有する定
電流源セルマトリクスに対し最適の行デコーダの論理動
作の第４の真理値を示す図である。
電流源セルマトリクスに対し最適の行デコーダの論理動
作の第４の真理値を示す図である。
ＲＯＭ５の制御信号を第４の真理値とした場合、第９図
に示す第２の定電流値分布を有する定電流源セルマトリ
クスをスイッチングするとＤ−Ａ変換出力誤差は、第１
０図の曲線３３に示すようになり、最大誤差が０．４１
．まで改善できる。
に示す第２の定電流値分布を有する定電流源セルマトリ
クスをスイッチングするとＤ−Ａ変換出力誤差は、第１
０図の曲線３３に示すようになり、最大誤差が０．４１
．まで改善できる。
しかしながら、第６図に示す第１の定電流値分布を有す
る定電流源セルマトリクスを、第１１図に示すＲＯＭ５
の制御信号を用いて制御した時は、Ｄ−Ａ変換出力誤差
は第７図に示す曲線２３のようになり、最大誤差は１．
２１．と全く改善されない。
る定電流源セルマトリクスを、第１１図に示すＲＯＭ５
の制御信号を用いて制御した時は、Ｄ−Ａ変換出力誤差
は第７図に示す曲線２３のようになり、最大誤差は１．
２１．と全く改善されない。
以上述べたように、Ｄ−Ａ変換出力の最大誤差と定電流
源セルのスイッチングの順番と定電流源セルマトリクス
内の定電流値分布の３者間には、極めて密接な関係が存
在し、従来のＤ−Ａ変換器では、定電流源セルのスイッ
チングの順番はＲ，ＯＭで決定しているので、集積回路
として作る場合に比較的初期の工程で決ってしまうのに
対し、電流値の分布は集積回路の製作の全工程に亙って
影響を受く、更には、完成したＤ−Ａ変換器の使用条件
にも影響されることが多く、極めて制御が難しく、結果
としてＤ−Ａ変換出力の誤差を小さく抑えることが困難
であるという問題点がある。
源セルのスイッチングの順番と定電流源セルマトリクス
内の定電流値分布の３者間には、極めて密接な関係が存
在し、従来のＤ−Ａ変換器では、定電流源セルのスイッ
チングの順番はＲ，ＯＭで決定しているので、集積回路
として作る場合に比較的初期の工程で決ってしまうのに
対し、電流値の分布は集積回路の製作の全工程に亙って
影響を受く、更には、完成したＤ−Ａ変換器の使用条件
にも影響されることが多く、極めて制御が難しく、結果
としてＤ−Ａ変換出力の誤差を小さく抑えることが困難
であるという問題点がある。
本発明の目的は、Ｄ−Ａ変換器の製作工程及び使用の条
件により定電流源セルマトリクス内の定電流値分布が変
化しても、Ｄ−Ａ変換出力の誤差を小さく抑えることが
可能なり−Ａ変換器を提供することにある。
件により定電流源セルマトリクス内の定電流値分布が変
化しても、Ｄ−Ａ変換出力の誤差を小さく抑えることが
可能なり−Ａ変換器を提供することにある。
本発明のＤ−Ａ変換器は、複数個の定電流源セル（をマ
トリクス状に配置する定電流源セルマトリゲスと、入力
ディジタル信号の上位ビット群に対応して前記定電流源
セルマトリクス内の定電流源セルを行ごとにスイッチン
グする制御信号を発生する行デコーダと、前記入力ディ
ジタル信号の下位ビット群に対応して前記定電流源セル
マトリクス内の定電流源セルを列ごとにスイッチングす
る制御信号を発生する列デコーダとを備えるＤ−Ａ変換
器において、前記行デコーダ及び前記列デコーダの少く
とも一方が書換え可能な記憶素子と、前記入力ディジタ
ル信号に対応して前記記憶素子の一部を選択するセレク
タと、該セレクタにより選択された記憶素子を書換える
書換え回路とを含んで構成される。
トリクス状に配置する定電流源セルマトリゲスと、入力
ディジタル信号の上位ビット群に対応して前記定電流源
セルマトリクス内の定電流源セルを行ごとにスイッチン
グする制御信号を発生する行デコーダと、前記入力ディ
ジタル信号の下位ビット群に対応して前記定電流源セル
マトリクス内の定電流源セルを列ごとにスイッチングす
る制御信号を発生する列デコーダとを備えるＤ−Ａ変換
器において、前記行デコーダ及び前記列デコーダの少く
とも一方が書換え可能な記憶素子と、前記入力ディジタ
ル信号に対応して前記記憶素子の一部を選択するセレク
タと、該セレクタにより選択された記憶素子を書換える
書換え回路とを含んで構成される。
次に、本発明の実施例について図面を整照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
第１図において本実施例は４ビツトの場合を示し、Ｉ＋
Ｊ（ｉ＝１〜４．ｊ＝１〜４）は定電流源セルであり、
定電流源セルマトリクス３を構成する。９は書換え可能
な記憶素子（以下、Ｐ ＲＯＭと記す）、４はセレクタ
でＰＲＯＭ９の内部の記憶素子を入力ディジタル信号の
上位ビット群に対応して選択する選択信号Ｅ１〜Ｅ４を
発生する。
Ｊ（ｉ＝１〜４．ｊ＝１〜４）は定電流源セルであり、
定電流源セルマトリクス３を構成する。９は書換え可能
な記憶素子（以下、Ｐ ＲＯＭと記す）、４はセレクタ
でＰＲＯＭ９の内部の記憶素子を入力ディジタル信号の
上位ビット群に対応して選択する選択信号Ｅ１〜Ｅ４を
発生する。
８はＰＲＯＭ９の記憶素子のデータを書換える書換え回
路で、書換えデータＤＴをクロック信号ＣＬに同期して
書換えデータ入力端子から読込み、書込みタイミング信
号ＷＲに同期してＰ ＲＯＭ ９を書換える書込信号Ａ
■〜Ａ １４．８１１〜Ｂ１４を発生する。
路で、書換えデータＤＴをクロック信号ＣＬに同期して
書換えデータ入力端子から読込み、書込みタイミング信
号ＷＲに同期してＰ ＲＯＭ ９を書換える書込信号Ａ
■〜Ａ １４．８１１〜Ｂ１４を発生する。
セレクタ４と書換え回路８とＰＲＯＭ９は入力ディジタ
ル信号の上位２ビツトの入力り、、Ｄ４に対応して定電
流源セルマトリクス３内の定電流源セルのスイッチング
を行ごとに制御する制御信号Ａ、〜Ａ４．Ｂ、〜Ｂ４を
発生する行デコーダ１を構成している。
ル信号の上位２ビツトの入力り、、Ｄ４に対応して定電
流源セルマトリクス３内の定電流源セルのスイッチング
を行ごとに制御する制御信号Ａ、〜Ａ４．Ｂ、〜Ｂ４を
発生する行デコーダ１を構成している。
６はセレクタでＲＯＭ７と共に入力ディジタル信号の下
位２ビツトの入力り、、Ｄ２に対応して定電流源セルマ
トリクス３内の定電流源セルのスイッチングを列ごとに
制御する制御信号Ｃ１〜Ｃ４を発生する列デコーダ２を
構成している。本実施例においては、列デコーダ２の動
作は前述した第４図に示す第２の真理値に従うものとす
る。
位２ビツトの入力り、、Ｄ２に対応して定電流源セルマ
トリクス３内の定電流源セルのスイッチングを列ごとに
制御する制御信号Ｃ１〜Ｃ４を発生する列デコーダ２を
構成している。本実施例においては、列デコーダ２の動
作は前述した第４図に示す第２の真理値に従うものとす
る。
第１図において、最初に、行デコーダ１からの制御信号
が前述した第３図に示す第１の真理値と一致するように
、ＰＲＯＭ９の内容をセレクタ４及び書換え回路８によ
って設定する。
が前述した第３図に示す第１の真理値と一致するように
、ＰＲＯＭ９の内容をセレクタ４及び書換え回路８によ
って設定する。
設定が終了したら、入力ディジタル信号を００００Ｂか
ら１１１１Ｂまで１ビツトずつ増加させ、Ｄ−Ａ変換出
力を観測する。この時、入力ディジタル信号の増加に対
応してスイッチングする定電流源セルの位置がわかって
いるので、定電流源セルマトリクス３内の定電流値分布
をＤ−Ａ変換出力から計算することができる。
ら１１１１Ｂまで１ビツトずつ増加させ、Ｄ−Ａ変換出
力を観測する。この時、入力ディジタル信号の増加に対
応してスイッチングする定電流源セルの位置がわかって
いるので、定電流源セルマトリクス３内の定電流値分布
をＤ−Ａ変換出力から計算することができる。
その後、得られた定電流値分布に対してＤ−Ａ変換出力
の誤差が最小となるような定電流源セルマトリクスの行
ごとのスイッチングの順番を決定し、再度、ＰＲＯＭ９
の内容をセレクタ４及び書換え回路８によって設定し直
すことにより、Ｄ−Ａ変換器の特性を改善できる。この
書換えは、Ｄ−Ａ変換器の製作の最終工程、又は、実際
の使用条件下で可能であることから、その改善結果は確
実に得られる。
の誤差が最小となるような定電流源セルマトリクスの行
ごとのスイッチングの順番を決定し、再度、ＰＲＯＭ９
の内容をセレクタ４及び書換え回路８によって設定し直
すことにより、Ｄ−Ａ変換器の特性を改善できる。この
書換えは、Ｄ−Ａ変換器の製作の最終工程、又は、実際
の使用条件下で可能であることから、その改善結果は確
実に得られる。
又、ＰＲＯＭが複数回数書換え可能であれば、定期的に
特性をチェックしＰＲＯＭの内容を更新することも可能
であり、経時変化等に対しても特性改善が期待できる。
特性をチェックしＰＲＯＭの内容を更新することも可能
であり、経時変化等に対しても特性改善が期待できる。
なお、本実施例においては行デコーダのみ制御信号の真
理値の変更を可能としているが、列デコーダに対しても
同様に適用できる。
理値の変更を可能としているが、列デコーダに対しても
同様に適用できる。
以上説明したように本発明のＤ−Ａ変換器は、製作工程
及び使用条件により定電流源セルマＩ〜リクス内の定電
流値分布が変化しても、その変化に対応して制御信号を
変更することにより、Ｄ−Ａ変換出力の誤差を小さく抑
えることができるという効果がある。
及び使用条件により定電流源セルマＩ〜リクス内の定電
流値分布が変化しても、その変化に対応して制御信号を
変更することにより、Ｄ−Ａ変換出力の誤差を小さく抑
えることができるという効果がある。
しかも、集積回路化した場合、チップ面積の大部分が定
電流源セルマトリクスに占められるので、本発明の実施
によるチップ面積の増加は実用上無視でき、従って価格
を上昇することなく特性を改善できるという効果がある
。
電流源セルマトリクスに占められるので、本発明の実施
によるチップ面積の増加は実用上無視でき、従って価格
を上昇することなく特性を改善できるという効果がある
。
第１図は本発明の一実施例のブロック図、第２図は従来
のＤ−Ａ変換器の一例のブロック図、第３図は第２図の
行デコーダの論理動作の第１の真理値を示す図、第４図
は第２図の列デコーダの論理動作の第２の真理値を示す
図、第５図は第２図の定電流源セルの詳細ブロック図、
第６図は第２図の定電流セルマトリクスの各定電流源セ
ルの第１の定電流値分布を示す図、第７図は第６図に示
す第１の定電流値分布を有する定電流源セルマトリクス
に対し行デコーダの制御信号のコードを変化した時の入
力ディジタル信号とＤ−Ａ変換出力誤差との相関を示す
特性図、第８図は第６図に示す第１の定電流値分布に最
適の行デコーダの論理動作の第３の真理値を示す図、第
９図は第２図の定電流源セルマトリクスの各定電流源セ
ルの第２の定電流値分布を示す図、第１Ｏ図は第９図に
示す第２の定電流値分布を有する定電流源セルマトリク
スに対し行デコーダの制御信号のコードを変１ヒレな時
の入力ディジタル信号とＤ−Ａ変換出力誤差との相関を
示す特性図、第１１図は第９図に示す第２の定電流値分
布に最適の行デコーダの論理動作の第４の真理値を示す
図である。 １．１′・・・行デコーダ、２・・・列デコーダ、３・
・・定電流源セルマトリクス、４・・・セレクタ、５・
・・ＲＯＭ、６・・・セレクタ、７・・・ＲＯＭ、８・
・・書換え回路、９・・・ＰＲＯＭ、１２・・・ＡＮＤ
ゲート、１３・・・ＯＲゲート、１４・・・定電流源、
１５・・・スイッチング素子、■１・・・定電流源セル
。 代理人 弁理士 内 原 −音１□ぐ 第３図 第６図 来８図 入カ残ジタル信号
第９図
のＤ−Ａ変換器の一例のブロック図、第３図は第２図の
行デコーダの論理動作の第１の真理値を示す図、第４図
は第２図の列デコーダの論理動作の第２の真理値を示す
図、第５図は第２図の定電流源セルの詳細ブロック図、
第６図は第２図の定電流セルマトリクスの各定電流源セ
ルの第１の定電流値分布を示す図、第７図は第６図に示
す第１の定電流値分布を有する定電流源セルマトリクス
に対し行デコーダの制御信号のコードを変化した時の入
力ディジタル信号とＤ−Ａ変換出力誤差との相関を示す
特性図、第８図は第６図に示す第１の定電流値分布に最
適の行デコーダの論理動作の第３の真理値を示す図、第
９図は第２図の定電流源セルマトリクスの各定電流源セ
ルの第２の定電流値分布を示す図、第１Ｏ図は第９図に
示す第２の定電流値分布を有する定電流源セルマトリク
スに対し行デコーダの制御信号のコードを変１ヒレな時
の入力ディジタル信号とＤ−Ａ変換出力誤差との相関を
示す特性図、第１１図は第９図に示す第２の定電流値分
布に最適の行デコーダの論理動作の第４の真理値を示す
図である。 １．１′・・・行デコーダ、２・・・列デコーダ、３・
・・定電流源セルマトリクス、４・・・セレクタ、５・
・・ＲＯＭ、６・・・セレクタ、７・・・ＲＯＭ、８・
・・書換え回路、９・・・ＰＲＯＭ、１２・・・ＡＮＤ
ゲート、１３・・・ＯＲゲート、１４・・・定電流源、
１５・・・スイッチング素子、■１・・・定電流源セル
。 代理人 弁理士 内 原 −音１□ぐ 第３図 第６図 来８図 入カ残ジタル信号
第９図
Claims (1)
- 複数個の定電流源セルをマトリクス状に配置する定電流
源セルマトリクスと、入力ディジタル信号の上位ビット
群に対応して前記定電流源セルマトリクス内の定電流源
セルを行ごとにスイッチングする制御信号を発生する行
デコーダと、前記入力ディジタル信号の下位ビット群に
対応して前記定電流源セルマトリクス内の定電流源セル
を列ごとにスイッチングする制御信号を発生する列デコ
ーダとを備えるＤ−Ａ変換器において、前記行デコーダ
及び前記列デコーダの少くとも一方が書換え可能な記憶
素子と、前記入力ディジタル信号に対応して前記記憶素
子の一部を選択するセレクタと、該セレクタにより選択
された記憶素子を書換える書換え回路とを含むことを特
徴とするＤ−Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13666986A JPS62292023A (ja) | 1986-06-11 | 1986-06-11 | Ｄ−ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13666986A JPS62292023A (ja) | 1986-06-11 | 1986-06-11 | Ｄ−ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62292023A true JPS62292023A (ja) | 1987-12-18 |
Family
ID=15180716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13666986A Pending JPS62292023A (ja) | 1986-06-11 | 1986-06-11 | Ｄ−ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62292023A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02156730A (ja) * | 1988-12-08 | 1990-06-15 | Mitsubishi Electric Corp | ディジタルアナログ変換器 |
| JPH02288420A (ja) * | 1989-04-27 | 1990-11-28 | Nec Corp | Ｄａ変換器 |
| JPH03502864A (ja) * | 1988-02-17 | 1991-06-27 | データ・コンバージョン・システムズ・リミテッド | ディジタル・アナログ変換機 |
| JPH0590968A (ja) * | 1991-09-25 | 1993-04-09 | Matsushita Electric Ind Co Ltd | デイジタル・アナログ変換器 |
| JP2006311198A (ja) * | 2005-04-28 | 2006-11-09 | Kawasaki Microelectronics Kk | Ｄａ変換器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5936421A (ja) * | 1982-08-23 | 1984-02-28 | Matsushita Electric Ind Co Ltd | Ｄ／ａコンバ−タ |
-
1986
- 1986-06-11 JP JP13666986A patent/JPS62292023A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5936421A (ja) * | 1982-08-23 | 1984-02-28 | Matsushita Electric Ind Co Ltd | Ｄ／ａコンバ−タ |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03502864A (ja) * | 1988-02-17 | 1991-06-27 | データ・コンバージョン・システムズ・リミテッド | ディジタル・アナログ変換機 |
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| JPH02288420A (ja) * | 1989-04-27 | 1990-11-28 | Nec Corp | Ｄａ変換器 |
| JPH0590968A (ja) * | 1991-09-25 | 1993-04-09 | Matsushita Electric Ind Co Ltd | デイジタル・アナログ変換器 |
| JP2006311198A (ja) * | 2005-04-28 | 2006-11-09 | Kawasaki Microelectronics Kk | Ｄａ変換器 |
| JP4596421B2 (ja) * | 2005-04-28 | 2010-12-08 | 川崎マイクロエレクトロニクス株式会社 | Ｄａ変換器 |
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