CN100438341C - 流水线型a/d转换器 - Google Patents

Abstract

运算电路(2)包含取样保持部(21)、加法部(22)、减法部(23)、子A/D转换器(24)和子D/A转换器(25)。加法部(22)将从前一级输出的第1和第2残差电压(Vres1A1、Vres1A2)相加。减法部(23)在第1保持模式时从在加法部(22)中进行了相加的电压中减去模拟电压(Vr2)，将该相减后的电压作为该级中的第1残差电压(Vres2A1)向下一级输出。减法部(23)在第2保持模式时，交换内部的电容器，从在加法部(22)中进行了相加的电压中减去模拟电压(Vr2A)，将该相减后的电压作为第2残差电压(Vres2A2)向下一级输出。

Description

流水线型A/D转换器

技术领域

本发明涉及A/D转换器，特别是涉及一边流水线式地向后级转送信号一边在各级进行A/D转换的流水线型A/D转换器。

背景技术

A/D转换器是将电压随时间连续变化的模拟信号在时间轴方向和电压轴方向离散化，转变为2进制数字信号的电路，它正作为各种装置的接口而被广泛应用。

关于将模拟信号的电压离散化的方法迄今已根据A/D转换器的精度及转换速度提出了种种方法。作为这些方法之一，已知有一边流水线式地向后级转送信号一边在各级进行A/D转换的流水线型A/D转换器。

图14是概略说明现有的流水线型A/D转换器的整体结构的方框图。

参照图14，A/D转换器100为(N-1)个级被流水线式地连接起来的结构，它具备：分别与从第1级到第(N-1)级的各级对应的运算电路101～103；接受从各级输出的位数据进行错误校正处理，输出最终的N位数字信号的数字纠错电路12。

在该A/D转换器100中，虽然除末级运算电路103外的各级运算电路基本上进行1位的转换，但设置了0.5位的冗余位，将1.5位(3值)的数据向数字纠错电路12输出。末级运算电路103将从其前一级接受的模拟信号转换成2位数据，向数字纠错电路12输出。

数字纠错电路12接受从各级输出的位数据，将各位数据相加，并进行错误处理，最终输出N位数字信号。

当该A/D转换器100中构成第1级的运算电路101接受到模拟输入信号Vin时，运算电路101将模拟输入信号Vin转换为1.5位的数据，并将该转换后的位数据向数字纠错电路12输出。然后，运算电路101向第2级输出将模拟输入信号Vin与对应于转换后的位数据的电压之残差加倍了的残差电压Vres1。

当构成第2级的运算电路102接受到残差电压Vres1时，将该残差电压Vres1转换为1.5位的数据，并将该转换后的位数据向纠错电路12输出。然后，运算电路102向下一级输出将残差电压Vres1与对应于转换后的位数据的电压之残差加倍了的残差电压Vres2。

其后，同样地，在各级中进行A/D转换，当构成最末的第(N-1)级的运算电路103从前一级接受到残差电压Vres(N-2)时，运算电路103将该残差电压Vres(N-2)转换成2位的数据，并将该转换后的位数据向纠错电路12输出。

然后，数字纠错电路12根据从各级输出的位数据将各位数据相加，并进行错误处理，最终输出N位数字信号。

图15是从功能方面说明图14所示的运算电路的结构的功能方框图。这里，各运算电路有完全相同的结构，图15代表性地示出了运算电路102的结构。另外，在未级运算电路103中，图15所示的1.5位的输出数据成为2位的输出数据。

参照图15，运算电路102包含取样保持部121、减法部122、放大部123、子A/D转换器24和子D/A转换器25。

取样保持部121对从前一级运算电路101输出的残差电压Vres1进行取样，并保持该电压。子A/D转换器24将残差电压Vres1转换为1.5位的数据，并将该转换后的位数据向未图示的数字纠错电路12输出。

子D/A转换器25将被子A/D转换器24进行了数字转换的数据转换成模拟电压Vr2。减法部122从被取样保持部121保持的电压Vres1中减去被子D/A转换器25进行了转换的模拟电压Vr2。

放大部123以2倍的放大率将从减法部122输出的电压放大，将该放大了的电压作为该第2级的残差电压Vres2向下一级输出。

通过这样做，在各级中，可以使输入范围有相同的电压幅度。

图16是示出图15所示的运算电路102的主要部分的结构的电路图。在图16中示出了图15所示的取样保持部121、减法部122和放大部123的具体电路结构。另外，在图14、图15中虽未特别示出，但该A/D转换器实际上是差动型的电路结构。具体地说，模拟输入信号Vin由VinA和对公用电压Vcom将VinA进行了反转的VinB构成，残差电压Vresi(i为1～N-2的自然数)由VresiA和对公用电压Vcom将VresiA进行了反转的VresiB构成，被子D/A转换器25进行了转换的模拟电压Vri由VriA和对公用电压Vcom将VriA进行了反转的VriB构成。

参照图16，运算电路102包含开关S101～S108，电容器C101～C104，差动放大器137，节点ND101～ND106，输入节点131～134和输出节点135、136。

输入节点132、133分别接受从前一级输出的残差电压Vres1A、Vres1B。输入节点131、134分别接受从子D/A转换器25输出的模拟电压Vr2A、Vr2B。开关S 101连接在输入节点131与节点ND101之间，开关S102连接在输入节点132与节点ND101之间，开关S103连接在输入节点133与节点ND102之间，开关S104连接在输入节点134与节点ND102之间。

开关S105连接在输出节点135与节点ND103之间，开关S106连接在节点ND101与节点ND103之间。开关S107连接在节点ND102与节点ND104之间，开关S108连接在输出节点136与节点ND104之间。

电容器C101连接在节点ND103与节点ND105之间，电容器C102连接在节点ND101与节点ND105之间。电容器C103连接在节点ND102与节点ND106之间，电容器C104连接在节点ND104与节点ND106之间

差动放大器137的输入端与节点ND105、ND106连接，其输出端与输出节点135、136连接。差动放大器137将节点ND105、ND106之间的电压差放大，向输出节点135、136输出。

该运算电路102具有“取样模式”和“保持模式”这2种工作模式。在图16中示出了取样模式时的状态。在取样模式下开关S102、S103、S106、S107接通，其他开关关断。因此，残差电压Vres1A被电容器C101、C102取样，残差电压Vres1B被电容器C103、C104取样。

图17是示出图15所示的运算电路102的保持模式时的状态的图。

参照图17，在保持模式下开关S101、S104、S105、S108接通，其他开关关断。据此，电容器C101、C104起作为反馈电容器的作用，从分别被电容器C101、C102保持的残差电压Vres1A中减去模拟电压Vr2A后的电压被输出至输出节点135，从分别被电容器C103、C104保持的残差电压Vres1B中减去模拟电压Vr2B后的电压被输出至输出节点136。具体而言，若用各电容器的符号表示各电容器的电容，则输出至节点135、136的残差电压Vres2A、Vres2B可用下式表示。

[式1]

$\mathrm{Vres}2A=(1+\frac{C102}{C101})\mathrm{Vres}1A-\frac{C102}{C101}\mathrm{Vr}2A...\left(1\right)$

$\mathrm{Vres}2B=(1+\frac{C103}{C104})\mathrm{Vres}1B-\frac{C103}{C104}\mathrm{Vr}2B...\left(2\right)$

根据上式，例如，若电容器C101、C102的尺寸，或者电容器C103、C104的尺寸准确地相同，则作为输入电压的残差电压Vres1A、Vres1B被准确地加倍。

但是，由于实际上电容器的尺寸存在分散性，所以不是将残差电压Vres1A、Vres1B准确地加倍，其误差对后级产生影响，A/D转换器的精度变差。具体而言，例如在14位的A/D转换器中，如果由于电容器的分散性而在所有级中都假定将输入电压提高1.999倍，则末级的输入电压只有1.999¹²＝4071.5倍，而在理想情况下为2¹²＝4096倍。

在“陈(Hsin-Shu Chen)及其他2人，《14位-20MHz的CMOS流水线型模/数转换器(A 14-b 20Msamples/s CMOS Pipelined ADC)》，(美国)，美国电气电子学会固体电路杂志(IEEE JOURNAL OFSOLID-STATE CIRCUITS)，Vol.36，No.6，p.997-1001，Jun.2001”中公开了解决这种由于电容器的分散性而导致精度变差的问题的一种方法。

以下将采用此方法的A/D转换器称为“平均化A/D转换器”。该平均化A/D转换器的整体结构与图14所示的结构相同，各级中运算电路的结构与上述A/D转换器100的不同。

图18是从功能方面说明平均化A/D转换器中的运算电路的结构的功能方框图。这里，各运算电路有完全相同的结构，在图18中代表性地示出了与第2级对应的运算电路102A的结构。另外，在末级运算电路中，图18所示的1.5位的输出数据成为2位的输出数据。

参照图18，运算电路102A包含取样保持部141、减法部142、放大部143、平均化部144、子A/D转换器24和子D/A转换器25。

取样保持部141对从前一级运算电路输出的残差电压Vres1进行取样，并保持该电压。子A/D转换器24和子D/A转换器25与在图15中说明过的相同。减法部142从被取样保持部141保持的电压Vres1中减去被子D/A转换器25转换后的模拟电压Vr2。

放大部143以2倍的放大率将从减法部142输出的电压放大。这里，该平均化A/D转换器具有“取样模式”、“保持模式”和“平均化模式”这3种工作模式。保持模式时放大部143以2倍的放大率将从减法部142输出的电压放大，平均化部144对从放大部143输出的电压Vout1取样。

其后，当为平均化模式时，放大部143如在后面的电路图说明中叙述的那样，以2倍的放大率将交换电容器后计算出的电压放大，平均化部144将从放大部143输出的电压Vout2与在保持模式时取样了的电压Vout1进行了平均。然后，平均化部144将该平均了的电压作为该第2级中的残差电压Vres2向下一级输出。

图19是示出图18所示的运算电路102A的主要部分的结构的电路图。在图19中示出了图18所示的取样保持部141、减法部142、放大部143和平均化部144的具体电路结构。另外，该平均化A/D转换器也与上述的现有A/D转换器100相同，实际上是差动型的电路结构。

参照图19，运算电路102A包含放大电路102A.1和平均化电路102A.2。放大电路102A.1是在图16所示的现有A/D转换器100中的运算电路102的结构中还包含开关S111～S115、节点ND111～ND114。平均化电路102A.2包含开关S121～S125，电容器C121～C124，差动放大器138，节点ND121～ND124和输出节点135、136。

开关S111连接在节点ND113与节点ND111之间，开关S112连接在节点ND101与节点ND111之间。开关S113连接在节点ND102与节点ND112之间，开关S114连接在节点ND114与节点ND112之间。开关S115连接在节点ND113与节点ND114之间。

开关S121连接在输出节点135与节点ND121之间，开关S122连接在节点ND113与节点ND121之间。开关S123连接在节点ND114与节点ND122之间，开关S124连接在输出节点136与节点ND122之间。开关S125连接在输出节点135、136之间。

电容器C121连接在节点ND121与节点ND123之间，电容器C122连接在节点ND114与节点ND123之间。电容器C123连接在节点ND113与节点ND124之间，电容器C124连接在节点ND122与节点ND124之间。

差动放大器138的输入端与节点ND123、ND124连接，其输出端与输出节点135、136连接。差动放大器138将节点ND123、ND124之间的电压差放大，向输出节点135、136输出。

如上所述，该运算电路102A具有“取样模式”、“保持模式”和“平均化模式”这3种工作模式。在图19中示出了取样模式时的状态。在取样模式下开关S102、S103、S106、S112、S113、S107、S115接通，其他开关关断。因此，残差电压Vres1A被电容器C101、C102取样，残差电压Vres1B被电容器C103、C104取样。

图20是示出图18所示的运算电路102A的保持模式时的状态的图。

参照图20，在保持模式下在放大电路102A.1中开关S101、S104、S105、S112、S113、S108接通，其他开关关断。据此，电容器C101、C104起作为反馈电容器的作用，电容器C102、C103分别起作为对模拟电压Vr2A、Vr2B进行取样的电容器的作用。

然后，从分别被电容器C101、C102保持的残差电压Vres1A中减去被电容器C102取样的模拟电压Vr2A后的电压被输出至节点ND113，从分别被电容器C103、C104保持的残差电压Vres1B中减去被电容器C103取样的模拟电压Vr2B后的电压被输出至节点ND114。具体而言，若用各电容器的符号表示各电容器的电容，则在保持模式时分别输出至节点ND113、ND114的电压Vout1A、Vout1B可用下式表示。

[式2]

$\mathrm{Vout}1A=(1+\frac{C102}{C101})\mathrm{Vres}1A-\frac{C102}{C101}\mathrm{Vr}2A...\left(3\right)$

$\mathrm{Vout}1B=(1+\frac{C103}{C104})\mathrm{Vres}1B-\frac{C103}{C104}\mathrm{Vr}2B...\left(4\right)$

另一方面，在平均化电路102A.2中，开关S122、S123接通，开关S121、S124关断。据此，在保持模式时从放大电路102A.1输出的电压Vout1A被电容器C121、C123取样，电压Vout1B被电容器C122、C124取样。

图21是示出图18所示的运算电路102A的平均化模式时的状态的图。

参照图21，在平均化模式下在放大电路102A.1中开关S101、S104、S106、S111、S114、S107接通，其他开关关断。据此，电容器C102、C103起作为反馈电容器的作用，电容器C101、C104分别起作为对模拟电压Vr2A、Vr2B进行取样的电容器的作用。即，在平均化模式下，相对于保持模式，放大电路102A.1中电容器被交换。

然后，从分别被电容器C101、C102保持的残差电压Vres1A中减去被电容器C101取样的模拟电压Vr2A后的电压输出至节点ND113，从分别被电容器C103、C104保持的残差电压Vres1B中减去被电容器C104取样的模拟电压Vr2B后的电压输出至节点ND114。具体而言，在平均化模式时分别输出至节点ND113、ND114的电压Vout2A、Vout2B可用下式表示。

[式3]

$\mathrm{Vout}2A=(1+\frac{C101}{C102})\mathrm{Vres}1A-\frac{C101}{C102}\mathrm{Vr}2A...\left(5\right)$

$\mathrm{Vout}2B=(1+\frac{C104}{C103})\mathrm{Vres}1B-\frac{C104}{C103}\mathrm{Vr}2B...\left(6\right)$

另一方面，在平均化电路102A.2中，开关S121、S124接通，开关S122、S123关断。据此，在保持模式时取样的电压Vout1A、Vout1B与在平均化模式时从放大电路102A.1输出的电压Vout2A、Vout2B进行了平均。具体而言，分别输出至输出节点135、136的残差电压Vres2A、Vres2B可用下式表示。

[式4]

$\mathrm{Vres}2A=\frac{1}{2}\{(1+\frac{C102}{C101})+(1+\frac{C101}{C102})\}\mathrm{Vres}1A$

$-\frac{1}{2}(\frac{C102}{C101}+\frac{C101}{C102})\mathrm{Vr}2A...\left(7\right)$

$\mathrm{Vres}2B=\frac{1}{2}\{(1+\frac{C103}{C104})+(1+\frac{C104}{C103})\}\mathrm{Vres}1B$

$-\frac{1}{2}(\frac{C103}{C104}+\frac{C104}{C103})\mathrm{Vr}2B...\left(8\right)$

这里，当假定C101＝C104＝C，C102＝103＝C(1+α)(α表示电容器的分散性)时，由于通常α的值很小，所以式(7)、式(8)可用下式表示。

[式5]

Vres2A＝2Vres1A-Vr2A                …(9)

Vres2B＝2Vres1B-Vr2B                …(10)

在上式中未出现α，借助于该平均化A/D转化器可以排除电容器的分散性的影响。

如上所述，在现有的A/D转换器中由于电容器的分散性其转换精度变差。与此相对照，平均化A/D转换器可以排除电容器的分散性的影响，能够实现高精度的转换。

但是，如图19～图21所示，平均化A/D转换器由于包含放大电路102A.1和平均化电路102A.2，所以电路面积增大。另外，仅在平均化电路102A.2中的差动放大器138的部分增加了噪声。还有，为了容许该噪声造成的影响，需要增大电容器的尺寸，因而电路面积进一步增大，功耗也增加。

另一方面，近年来，对于电子装置，高功能化以及随着小型化、便携化而来的低功耗的要求愈来愈强烈，因此对安装在其中的A/D转换器，小型化和低功耗的要求也变得苛刻。上述的平均化A/D转换器虽然在可以排除电容器的分散性的影响，求得高精度(高功能)方面是有用的，但不能够解决小型化及低功耗的课题。

发明内容

于是，本发明是为解决这样的课题而进行的，其目的在于提供精度高且面积代价小的A/D转换器。

还有，本发明的另一目的在于提供精度高且功耗低的A/D转换器。

按照本发明，A/D转换器是将模拟信号转换成数字信号的流水线型的A/D转换器，它具备：根据数字信号的位长设置的、串联连接的多个运算电路；以及根据从多个运算电路的每一个中输出的位数据输出数字信号的输出电路，多个运算电路的每一个都包含：将在第1工作模式时接受的第1输入电压转换为位数据进行输出的子A/D转换器；将位数据转换为模拟电压的子D/A转换器；将第1输入电压和在第2工作模式时接受的第2输入电压进行取样，将该取样了的第1和第2输入电压分别保持在第1和第2电压保持装置中的取样保持装置；将在取样保持装置中保持的电压进行相加的加法装置；以及从由加法装置进行了相加的电压中减去位数据的模拟电压后向下一级运算电路输出的减法装置，减法装置在第3工作模式时从相加后的电压中减去模拟电压作为下一级中的第1输入电压进行输出，在第4工作模式时从交换第1和第2电压保持装置后进行相加的电压中减去模拟电压作为下一级中的第2输入电压进行输出。

最好是多个运算电路的每一个与时钟信号同步地依次切换第1至第4工作模式，在第3和第4工作模式时前一级运算电路分别联动地成为第1和第2工作模式。

取样保持装置的第1和第2电压保持装置最好分别由第1和第2电容器构成。

最好是多个运算电路的每一个包含：接受第1或第2输入电压的第1输入节点；接受从子D/A转换器输出的模拟电压的第2输入节点；在第1和第2输入节点与第1和第2电容器之间设置的开关电路；将不与开关电路连接一侧的第1和第2电容器的端子进行连接的第1节点；其输入端与第1节点连接的放大电路；以及与放大电路的输出端连接的输出节点，放大电路的输出端与开关电路相连接，在第1工作模式时，开关电路将第1输入节点与第1电容器连接，第1电容器对第1输入电压进行取样和保持；在第2工作模式时，开关电路将第1输入节点与第2电容器连接，第2电容器对第2输入电压进行取样和保持；在第3工作模式时，开关电路将放大电路的输出端与第1和第2电容器的某一方连接，将第2输入节点与第1和第2电容器的另一方连接；在第4工作模式时，开关电路将放大电路的输出端与第1和第2电容器的另一方连接，将第2输入节点与第1和第2电容器的一方连接。

开关电路最好由如下部分构成：设置在第1输入节点与第2节点之间的第1开关；设置在第2输入节点与第2节点之间的第2开关；设置在第2节点与连接第1电容器的第3节点之间的第3开关；设置在第2节点与连接第2电容器的第4节点之间的第4开关；设置在放大电路的输出端与第3节点之间的第5开关；以及设置在放大电路的输出端与第4节点之间的第6开关，在第1工作模式时第1和第3开关接通，在第2工作模式时第1和第4开关接通，在第3工作模式时第2、第4和第5开关接通，在第4工作模式时第2、第3和第6开关接通。

放大电路最好由差动型电路构成，多个运算电路的每一个最好还包含设置在放大电路的输入端与输出端之间的又一个开关电路，在第1和第2工作模式时又一个开关电路将输出端与输入端进行电连接。

因此，按照本发明的A/D转换器，由于使下一级的运算电路分担了将电容器的分散性进行平均的功能，所以无需在运算电路中另外设置平均化电路，因而可以实现高精度且面积代价小的A/D转换器。

此外，由于无需另外设置电路，可以用与现有的A/D转换器同等水平的功耗实现高精度的A/D转换器。

本发明的上述和其他目的、特点、方面以及优点，从下面的结合附图可以理解的、本发明的详细说明中可以明白。

附图说明

图1是概略说明本发明的A/D转换器的整体结构的方框图。

图2是从功能方面说明图1所示的运算电路的结构的功能方框图。

图3是示出图2所示的运算电路的主要部分的结构的电路图。

图4是示出图2所示的运算电路的第2取样模式时的状态的图。

图5是示出图2所示的运算电路的第1保持模式时的状态的图。

图6是示出图2所示的运算电路的第2保持模式时的状态的图。

图7是示出相邻级间的工作模式的关系的图。

图8是示出第1级在第1取样模式时的状态的图。

图9是示出第1级在第2取样模式时的状态的图。

图10是示出第1、第2级分别在第1保持模式时和第1取样模式时的状态的图。

图11是示出第1、第2级分别在第2保持模式时和第2取样模式时的状态的图。

图12是示出第2级在第1保持模式时的状态的图。

图13是示出第2级在第2保持模式时的状态的图。

图14是概略说明现有的流水线型A/D转换器的整体结构的方框图。

图15是从功能方面说明图14所示的运算电路的结构的功能方框图。

图16是示出图15所示的运算电路的主要部分的结构的电路图。

图17是示出图15所示的运算电路的保持模式时的状态的图。

图18是从功能方面说明平均化A/D转换器中的运算电路的结构的功能方框图。

图19是示出图18所示的运算电路的主要部分的结构的电路图。

图20是示出图18所示的运算电路的保持模式时的状态的图。

图21是示出图18所示的运算电路的平均化模式时的状态的图。

具体实施方式

下面参照附图详细说明本发明的实施例。另外，对图中相同或相当的部分标以相同的符号，不再重复其说明。

图1是概略说明本发明的A/D转换器的整体结构的方框图。

参照图1，A/D转换器10呈(N-1)个级流水线式地连接起来的结构，它具备分别与从第1级至第N-1级的各级对应的运算电路1～N-1，以及接受从各级输出的位数据进行错误校正处理，输出最终的N位数字信号的数字纠错电路12。

A/D转换器10与在背景技术中说明过的现有的A/D转换器100一样，也是除末级运算电路N-1外的各级运算电路向数字纠错电路12输出1.5位(3值)的数据，末级运算电路N-1将从其前一级运算电路N-2接受的模拟信号转换成2位数据，向数字纠错电路12输出。数字纠错电路12与在背景技术中说明过的相同。

在本发明的A/D转换器10中，各运算电路1～N-1与时钟信号CLK同步地进行流水线式的工作。在各运算电路1～N-1中，与时钟信号的上升和下降同步地反复执行“第1取样模式”、“第2取样模式”、“第1保持模式”和“第2保持模式”等4个连续的工作模式。

另外，第1取样模式与“第1工作模式”对应，第2取样模式与“第2工作模式”对应，第1保持模式与“第3工作模式”对应，第2保持模式与“第4工作模式”对应，

构成第1级的运算电路1将在第1取样模式时接受的模拟输入信号Vin转换为1.5位的数据，并将该转换后的位数据向数字纠错电路12输出。另外，运算电路1在第1取样模式时用规定的电容器对模拟输入信号Vin进行取样，在第2取样模式时用与在第1取样模式时所用的电容器不同的电容器对模拟输入信号Vin进行取样。

当继第2取样模式之后成为第1保持模式时，运算电路1根据在第1和第2取样模式时取样了的模拟输入信号Vin计算残差电压Vres1A1，并将该残差电压Vres1A1向构成第2级的运算电路2输出。然后，在第2保持模式时，如后所述，运算电路1将交换电容器后计算的残差电压Vres1A2向运算电路2输出。

第2级的运算电路2将在运算电路2的第1取样模式时从第1级接受的残差电压Vres1A1转换为1.5位的数据，并将该转换后的位数据向数字纠错电路12输出。另外，运算电路2在第1取样模式时用规定的电容器对残差电压Vres1A1进行取样，在第2取样模式时用与在第1取样模式时所用的电容器不同的电容器对从第1级接受的残差电压Vres1A2进行取样。

当运算电路2在继第2取样模式之后成为第1保持模式时，根据分别在第1和第2取样模式时取样了的残差电压Vres1A1、Vres1A2计算残差电压Vres2A1，并将该残差电压Vres2A1向下一级运算电路输出。然后，在第2保持模式时，运算电路2将交换电容器后计算的残差电压Vres2A2向下一级输出。

其后，同样地，在各级中进行A/D转换，当构成最末的第(N-1)级的运算电路N-1从其前一级接受到残差电压Vres(N-2)A1时，运算电路N-1将该残差电压Vres(N-2)A1转换成2位数据，并将该转换后的位数据向数字纠错电路12输出。

然后，如上所述，数字纠错电路12根据从各级输出的位数据将各位数据相加，并进行错误处理，最终输出N位数字信号。

图2是从功能方面说明图1所示的运算电路的结构的功能方框图。这里，各运算电路有完全相同的结构，图2代表性地示出了运算电路2的结构。另外，在末级运算电路N-1中，图2所示的1.5位的输出数据成为2位的输出数据。

参照图2，运算电路2包含取样保持部21、加法部22、减法部23、子A/D转换器24和子D/A转换器25。

取样保持部21与时钟信号CLK同步工作，在第1和第2取样模式时对从前一级运算电路1分别输出的残差电压Vres1A1、Vres1A2进行取样和保持。子A/D转换器24和子D/A转换器25与在背景技术中说明过的相同。

加法部22与时钟信号CLK同步工作，将在第2取样模式时从前一级接受的残差电压Vres1A2加至被取样保持部21保持的残差电压Vres1A1上。

减法部23在第1保持模式时从由加法部22输出的电压中减去被子D/A转换器25转换后的模拟电压Vr2A，将该相减后的电压作为该第2级中的残差电压Vres2A1向下一级输出。另外，在继第1保持模式后的第2保持模式时，如在后面电路图的说明中叙述的那样，减法部23交换电容器，从由加法部22输出的电压中减去被子D/A转换器25转换成的模拟电压Vr2A，将该相减后的电压作为残差电压Vres2A2向下一级输出。

图3是示出图2所示的运算电路2的主要部分的结构的电路图。在图3中示出了图2所示的取样保持部21、加法部22和减法部23的具体电路结构。另外，本发明的A/D转换器10与上述现有的A/D转换器100相同，实际上也是差动型的电路结构。

参照图3，运算电路2包含开关S1～S14，电容器C1～C4，差动放大器37，节点ND1～ND8，输入节点31～34和输出节点35、36。

输入节点32、33在第1取样模式时分别接受从前一级输出的残差电压Vres1A1、Vres1B1。另外，如后所述，输入节点32、33在第2取样模式时分别接受从前一级输出的残差电压Vres1A2、Vres1B2。输入节点31、34分别接受从子D/A转换器25输出的模拟电压Vr2A、Vr2B。

开关S1连接在输入节点31与节点ND1之间，开关S2连接在输入节点32与节点ND1之间。开关S3连接在输入节点33与节点ND2之间，开关S4连接在输入节点34与节点ND2之间。开关S5连接在输出节点35与节点ND3之间，开关S6连接在节点ND1与节点ND3之间。开关S7连接在输出节点35与节点ND4之间，开关S8连接在节点ND1与节点ND4之间。

开关S9连接在节点ND2与节点ND5之间，开关S10连接在输出节点36与节点ND5之间。开关S11连接在节点ND2与节点ND6之间，开关S12连接在输出节点36与节点ND6之间。开关S13连接在输出节点35与节点ND7之间，开关S14连接在输出节点36与节点ND8之间。

电容器C1连接在节点ND3与节点ND7之间，电容器C2连接在节点ND4与节点ND7之间。电容器C3连接在节点ND5与节点ND8之间，电容器C4连接在节点ND6与节点ND18之间。

差动放大器37的输入端与节点ND7、ND8连接，其输出端与输出节点35、36连接。差动放大器37将节点ND7、ND8之间的电压差放大，向输出节点35、36输出。

在该图3中示出了第1取样模式时的状态。在第1取样模式下开关S2、S3、S6、S11、S13、S14与时钟信号CLK同步地接通，其他开关关断。因此，在第1取样模式时输入至输入节点32的残差电压Vres1A1被电容器C1取样，输入至输入节点33的残差电压Vres1B1被电容器C4取样。

这里，在该电路中，开关S13、S15接通，差动放大器37的输出端与输入端连接。这样一来，在电容器C1、C4上分别积累了同残差电压Vres1A1、Vres1B1与差动放大器37的偏移电压Voff的电压差相当的电荷。该偏移电压Voff是因构成差动放大器37的晶体管的失配产生的电压。若用各电容器的符号表示各电容器的电容，并计及该偏移电压Voff，则分别在电容器C1、C4的差动放大器37侧积累的电荷Q1、Q4实际上可用下式表示。

[式6]

Q1＝C1(Voff-Vres1A1)                    …(11)

Q4＝C4(Voff-Vres1B1)                    …(12)

图4是示出图2所示的运算电路2的第2取样模式时的状态的图。

参照图4，在第2取样模式下开关S2、S3、S8、S9、S13、S14与时钟信号CLK同步地接通，其他开关关断。因此，在第2取样模式时输入至输入节点32的残差电压Vres1A2被电容器C2取样，输入至输入节点33的残差电压Vres1B2被电容器C3取样。具体而言，若用各电容器的符号表示各电容器的电容，则分别在电容器C2、C3的差动放大器37侧积累的电荷Q2、Q3可用下式表示。

[式7]

Q2＝C2(Voff-Vres1A2)                    …(13)

Q3＝C3(Voff-Vres1B2)                    …(14)

这里，由于电容器C1、C2用节点ND7连接，所以电容器C1、C2的电荷相加，被电容器C1、C2取样了的残差电压Vres1A1、Vres1A2以模拟方式相加。另一方面，关于电容器C3、C4，也是由于电容器C3、C4用节点ND8连接，所以被电容器C3、C4取样了的残差电压Vres1B1、Vres1B2以模拟方式相加。

图5是示出图2所示的运算电路2的第1保持模式时的状态的图。

参照图5，在第1保持模式下开关S1、S4、S5、S8、S9、S12与时钟信号CLK同步地接通，其他开关关断。这样一来，电容器C1、C4起作为反馈电容器的作用，电容器C2、C3分别起作为对模拟电压Vr2A、Vr2B进行取样的电容器的作用。

然后，从用电容器C1、C2进行相加的电压中减去被电容器C2取样的模拟电压Vr2A后的电压被输出到输出节点35，从用电容器C3、C4进行相加的电压中减去被电容器C3取样的模拟电压Vr2B后的电压被输出到输出节点36。具体地说，在第1保持模式时输出至输出节点35、36的残差电压Vres2A1、Vres2B1可用下式表示。

[式8]

$\mathrm{Vres}2A1=\mathrm{Vres}1A1+\frac{C2}{C1}\mathrm{Vres}1A2-\frac{C2}{C1}\mathrm{Vr}2A...\left(15\right)$

$\mathrm{Vres}2B1=\mathrm{Vres}1B1+\frac{C3}{C4}\mathrm{Vres}1B2-\frac{C3}{C4}\mathrm{Vr}2B...\left(16\right)$

可以知道，在上式中，偏移电压Voff被消除，进行了差动放大器37的偏移电压补偿。

图6是示出图2所示的运算电路2的第2保持模式时的状态的图。

参照图6，在第2保持模式下开关S1、S4、S6、S7、S10、S11与时钟信号CLK同步地接通，其他开关关断。这样一来，电容器C2、C3起作为反馈电容器的作用，电容器C1、C4分别起作为对模拟电压Vr2A、Vr2B取样的电容器的作用。

然后，从用电容器C1、C2进行相加的电压中减去被电容器C1取样的模拟电压Vr2A后的电压被输出到输出节点35，从用电容器C3、C4进行相加的电压中减去被电容器C4取样的模拟电压Vr2B的电压被输出到输出节点36。具体地说，在第2保持模式时输出至输出节点35、36的残差电压Vres2A2、Vres2B2可用下式表示。

[式9]

$\mathrm{Vres}2A2=\mathrm{Vres}1A1+\frac{C1}{C2}\mathrm{Vres}1A2-\frac{C1}{C2}\mathrm{Vr}2A...\left(17\right)$

$\mathrm{Vres}2B2=\mathrm{Vres}1B1+\frac{C4}{C3}\mathrm{Vres}1B2-\frac{C4}{C3}\mathrm{Vr}2B...\left(18\right)$

在该A/D转换器10中，当在第1和第2保持模式时分别输出的残差电压被下一级运算电路中的加法部相加时，运算电路中的电容器的分散性被消除。下面对此进行说明。

图7是示出相邻级间的工作模式的关系的图。

参照图7，在时刻T1、时钟信号CLK上升时第1级(运算电路1)成为第1取样模式，以后，与时钟信号CLK的下降和上升同步地变化为第2取样模式、第1保持模式、第2保持模式。

第2级(运算电路2)从第1级延迟1个周期，成为第1取样模式。即，在时刻T3，根据第1级成为第1保持模式，第2级成为第1取样模式。因此，构成第2级的运算电路2对从构成第1级的运算电路1根据第1保持模式而输出的残差电压Vres1A1、Vres1B1进行取样。

然后，在时刻T4，第2级成为第2取样模式，对从运算电路1根据第2保持模式而输出的残差电压Vres1A2、Vres1B2进行取样。接着，在时刻T5、T6，第2级的工作模式分别变化为第1保持模式、第2保持模式。

图8～图13是说明图7所示的各时刻间的第1级和/或第2级的状态的图。为易于理解，在这里，图8～图13未准确示出上述的电路图，而是部分简化地示出。另外，在图中为了对各级进行区别，在参照符号后添加了表示级别的符号。

图8是示出第1级在第1取样模式时的状态的图。

参照图8，在构成第1级的运算电路1中，开关S6.1、S11.1与时钟信号CLK同步地接通，开关S8.1、S9.1关断。这样一来，模拟输入信号VinA、VinB分别被电容器C1.1、C4.1取样。另外，子A/D转换器24.1将模拟输入信号VinA、VinB转换为1.5位的数字信号，子D/A转换器25.1将该转换后的数字信号分别转换成模拟电压Vr1A、Vr1B。

图9是示出第1级在第2取样模式时的状态的图。

参照图9，在运算电路1中，开关S8.1、S9.1与时钟信号CLK同步地接通，开关S6.1、S11.1关断。这样一来，模拟输入信号VinA、VinB分别被电容器C2.1、C3.1取样。

图10是示出第1、第2级分别在第1保持模式时和第1取样模式时的状态的图。

参照图10，在运算电路1中，电容器C1.1、C4.1起作为反馈电容器的作用，模拟电压Vr1A、Vr1B分别被电容器C2.1、C3.1取样。然后，运算电路1输出残差电压Vres1A1、Vres1B1。

这里，在运算电路1中，当假定电容器C1.1～C4.1的电容为C1.1＝C4.1＝C，C2.1＝C3.1＝C(1+α)(α表示运算电路1中的电容器的分散性)时，利用上述的式(15)、式(16)，残差电压Vres1A1、Vres1B1可用下式表示。

[式10]

$\mathrm{Vres}1A1=\mathrm{VinA}+\frac{C(1+\mathrm{\α})}{C}\mathrm{VinA}-\frac{C(1+\mathrm{\α})}{C}\mathrm{Vr}1A...\left(19\right)$

$\mathrm{Vres}1B1=\mathrm{VinB}+\frac{C(1+\mathrm{\α})}{C}\mathrm{VinB}-\frac{C(1+\mathrm{\α})}{C}\mathrm{Vr}1B...\left(20\right)$

另一方面，在构成第2级的运算电路2中，开关S6.2、S11.2与时钟信号CLK同步地接通，开关S8.2、S9.2关断。这样一来，从运算电路1输出的残差电压Vres1A1、Vres1B1分别被电容器C1.2、C4.2取样。另外，子A/D转换器24.2将残差电压Vres1A1、Vres1B1转换为1.5位的数字信号，子D/A转换器25.2将该转换后的数字信号分别转换成模拟电压Vr2A、Vr2B。

图11是示出第1、2级分别在第2保持模式时和第2取样模式时的状态的图。

参照图11，在运算电路1中，电容器C2.1、C3.1起作为反馈电容器的作用，模拟电压Vr1A、Vr1B分别被电容器C1.1、C4.1取样。然后，运算电路1输出残差电压Vres1A2、Vres1B2。利用上述的式(17)、式(18)，残差电压Vres1A2、Vres1B2可用下式表示。

[式11]

$\mathrm{Vres}1A2=\mathrm{VinA}+\frac{C}{C(1+\mathrm{\α})}\mathrm{VinA}-\frac{C}{C(1+\mathrm{\α})}\mathrm{Vr}1A...\left(21\right)$

$\mathrm{Vres}1B2=\mathrm{VinB}+\frac{C}{C(1+\mathrm{\α})}\mathrm{VinB}-\frac{C}{C(1+\mathrm{\α})}\mathrm{Vr}1B...\left(22\right)$

另一方面，在运算电路2中，开关S8.2、S9.2与时钟信号CLK同步地接通，开关S6.2、S11.2关断，从运算电路1输出的残差电压Vres1A2、Vres1B2分别被电容器C2.2、C3.2取样。

图12是示出第2级在第1保持模式时的状态的图。

参照图12，在运算电路2中，电容器C1.2、C4.2起作为反馈电容器的作用，模拟电压Vr2A、Vr2B分别被电容器C2.2、C3.2取样。然后，运算电路2输出残差电压Vres2A1、Vres2B1。

这里，在运算电路2中，当假定电容器C1.2～C4.2的电容为C1.2＝C4.2＝C，C2.2＝C 3.2＝C(1+β)(β表示运算电路2中的电容器的分散性)，将式(19)和式(21)代入式(15)中，将式(20)和式(22)代入式(16)中进行整理时，残差电压Vres2A1、Vres2B1可分别用下式表示。

[式12]

Vres2A1＝2(2VinA-Vr1A)-Vr2A+β(2VinA-Vr1A-Vr2A)

                                         …(23)

Vres2B1＝2(2VinB-Vr1B)-Vr2B+β(2VinB-Vr1B-Vr2B)

                                         …(24)

图13是示出第2级在第2保持模式时的状态的图。

参照图13，在运算电路2中，电容器C2.2、C3.2起作为反馈电容器的作用，模拟电压Vr2A、Vr2B分别被电容器C1.2、C4.2取样。然后，运算电路2输出残差电压Vres2A2、Vres2B2。这里，将式(19)和式(21)代入式(17)中，将式(20)和式(22)代入式(18)中进行整理时，残差电压Vres2A2、Vres2B2可分别用下式表示。

[式13]

Vres2A2＝2(2VinA-Vr1A)-Vr2A-β(2VinA-Vr1A-Vr2A)

                                         …(25)

Vres2B2＝2(2VinB-Vr1B)-Vr2B-β(2VinB-Vr1B-Vr2B)

                                         …(26)

由以上的式(23)～式(26)可知，在这些式中α被消除，第1级中的电容器的分散性α在下一级的第2级中被消除。然后，通过在各级间重复此现象，所有级中的电容器的分散性被消除。

另外，虽然在上面的说明中将A/D转换器10制成了差动型的电路结构，但并非必须是差动型的电路结构。之所以制成差动型的电路结构是因为可以扩大输入范围的缘故。

虽然详细地说明并示出了本发明，但可以清楚地理解，这只是为了示例，而不成为限制，发明的宗旨和范围只被所附的权利要求范围限定。

Claims (5)

1.一种A/D转换器，它是将模拟信号转换成数字信号的流水线型的A/D转换器，其特征在于：

包含：

根据上述数字信号的位长设置的、串联连接的多个运算电路；以及

根据从上述多个运算电路的每一个中输出的位数据输出上述数字信号的数字纠错电路，

上述多个运算电路的每一个都包含：

将在取样模式时接受的输入电压转换为上述位数据进行输出的子A/D转换器，上述取样模式包括第1和第2工作模式；

将上述位数据转换为模拟电压的子D/A转换器；

将分别在上述取样模式中的第1和第2工作模式时接受的第1和第2输入电压进行取样，将该取样了的第1和第2输入电压分别保持在第1和第2电压保持装置中的取样保持装置；

将在上述取样保持装置中保持的电压进行相加的加法装置；以及

从由上述加法装置进行了相加的电压中减去上述位数据的模拟电压后向下一级运算电路输出的减法装置，

上述减法装置在第3工作模式时从上述相加后的电压中减去上述模拟电压作为下一级中的上述第1输入电压进行输出，在第4工作模式时从交换上述第1和第2电压保持装置后进行相加的上述电压中减去上述模拟电压作为下一级中的上述第2输入电压进行输出，

上述多个运算电路的每一个与时钟信号同步地依次切换为上述第1至第4工作模式，在上述第3和第4工作模式时前一级运算电路分别联动地成为上述第1和第2工作模式。

2.如权利要求1所述的A/D转换器，其特征在于：

上述取样保持装置的上述第1和第2电压保持装置分别由第1和第2电容器构成。

3.如权利要求2所述的A/D转换器，其特征在于：

上述多个运算电路的每一个包含：

接受上述第1或第2输入电压的第1输入节点；

接受从上述子D/A转换器输出的上述模拟电压的第2输入节点；

在上述第1和第2输入节点与上述第1和第2电容器之间设置的开关电路；

将不与上述开关电路连接一侧的上述第1和第2电容器的端子进行连接的第1节点；

其输入端与上述第1节点连接的放大电路；以及

与上述放大电路的输出端连接的输出节点，

上述放大电路的输出端与上述开关电路连接，

在上述第1工作模式时，

上述开关电路将上述第1输入节点与上述第1电容器连接，

上述第1电容器对上述第1输入电压进行取样和保持；

在上述第2工作模式时，

上述开关电路将上述第1输入节点与上述第2电容器连接，

上述第2电容器对上述第2输入电压进行取样和保持；

在上述第3工作模式时，

上述开关电路将上述放大电路的输出端与上述第1和第2电容器的某一方连接，将上述第2输入节点与上述第1和第2电容器的另一方连接；

在上述第4工作模式时，

上述开关电路将上述放大电路的输出端与上述第1和第2电容器的上述另一方连接，将上述第2输入节点与上述第1和第2电容器的上述一方连接。

4.如权利要求3所述的A/D转换器，其特征在于：

上述开关电路由如下部分构成：

设置在上述第1输入节点与第2节点之间的第1开关；

设置在上述第2输入节点与上述第2节点之间的第2开关；

设置在上述第2节点与连接上述第1电容器的第3节点之间的第3开关；

设置在上述第2节点与连接上述第2电容器的第4节点之间的第4开关；

设置在上述放大电路的输出端与上述第3节点之间的第5开关；以及

设置在上述放大电路的输出端与上述第4节点之间的第6开关，

在上述第1工作模式时，

上述第1和第3开关接通，

在上述第2工作模式时，

上述第1和第4开关接通，

在上述第3工作模式时，

上述第2、第4和第5开关接通，

在上述第4工作模式时，

上述第2、第3和第6开关接通。

5.如权利要求3所述的A/D转换器，其特征在于：

上述放大电路由差动型电路构成，

上述多个运算电路的每一个还包含设置在上述放大电路的输入端与输出端之间的又一个开关电路，

在上述第1和第2工作模式时上述又一个开关电路将上述输出端与上述输入端进行电连接。

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