CN113169714A - 用于控制切片器工作电流的带稳定高频峰化功能的可编程连续时间线性均衡器 - Google Patents

用于控制切片器工作电流的带稳定高频峰化功能的可编程连续时间线性均衡器 Download PDF

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Abstract

描述的方法和系统包括：驱动有源负载电路的差分放大器，该有源负载电路包括一对负载晶体管和高频增益处理级，该高频增益处理级根据频率响应特性为所述有源负载电路提供高频峰化功能，所述频率响应特性部分由分别与所述一对负载晶体管的栅极连接的一对有源电阻器的阻值确定；以及偏置电路，该偏置电路用于在所述一对有源电阻器的栅极生成工艺与温度变化(PVT)相关的控制电压，以稳定该对有源电阻器的阻值，从而抵消所述一对负载晶体管的栅极的PVT相关的电压，以稳定所述高频增益处理级的高频峰化功能。

Description

用于控制切片器工作电流的带稳定高频峰化功能的可编程连 续时间线性均衡器
相关申请的交叉引用
本申请要求申请号为62/729,404，申请日为2018年9月10日，发明人为ArminTajalli，名称为“用于控制切片器工作电流的可编程连续时间线性均衡器”的美国临时申请的权益，并将其全部内容援引于此，以供所有目的之用。
参考文献
以下在先申请通过引用整体并入本文，以供所有目的之用：
公开号为2011/0268225，申请号为12/784,414，申请日为2010年5月20日，发明人为Harm Cronie和Amin Shokrollahi，名称为“正交差分向量信令”的美国专利申请，下称《Cronie一》；
公开号为2011/0302478，申请号为12/982,777，申请日为2010年12月30日，发明人为Harm Cronie和Amin Shokrollahi，名称为“具有抗共模噪声和抗同步开关输出噪声能力的高引脚利用率、高功率利用率芯片间通信”的美国专利申请，下称《Cronie二》；
申请号为13/542,599，申请日为2012年7月5日，发明人为Armin Tajalli，HarmCronie及Amin Shokrollahi，名称为“用于高效平衡码处理和检测的方法和电路”的美国专利申请，下称《Tajalli一》；
申请号为13/842,740，申请日为2013年3月15日，发明人为Brian Holden，AminShokrollahi和Anant Singh，名称为“芯片间通信用向量信令码时偏耐受方法和系统以及芯片间通信用向量信令码高级检测器”的美国专利申请，下称《Holden一》；
申请号为61/946,574，申请日为2014年2月28日，发明人为Amin Shokrollahi，Brian Holden和Richard Simpson，名称为“时钟内嵌向量信令码”的美国临时专利申请，下称《Shokrollahi一》；
申请号为14/612,241，申请日为2015年8月4日，发明人为Amin Shokrollahi，AliHormati及Roger Ulrich，名称为“低符号间干扰比低功率芯片间通信方法和装置”的美国专利申请，下称《Shokrollahi二》；
申请号为13/895,206，申请日为2013年5月15日，发明人为Roger Ulrich和PeterHunt，名称为“以差和高效检测芯片间通信用向量信令码的电路”的美国专利申请，下称《Ulrich一》；
申请号为14/816,896，申请日为2015年8月3日，发明人为Brian Holden和AminShokrollahi，名称为“带内嵌时钟的正交差分向量信令码”的美国专利申请，下称《Holden二》；
申请号为14/926,958，申请日为2015年10月29日，发明人为Richard Simpson，Andrew Stewart及Ali Hormati，名称为“用于向量信令码通信链路的时钟数据对齐系统”的美国专利申请，下称《Stewart一》；
申请号为14/925,686，申请日为2015年10月28日，发明人为Armin Tajalli，名称为“改进式相位插值器”的美国专利申请，下称《Tajalli二》；
申请号为62/286,717，申请日为2016年1月25日，发明人为Armin Tajalli，名称为“具有更大高频增益的电压采样驱动器”的美国临时专利申请，下称《Tajalli三》；
申请号为16/435,412，申请日为2019年6月7日，发明人为Armin Tajalli，名称为“多线路总线正交码所用无源多输入比较器”的美国专利申请，下称《Tajalli四》。
技术领域
本发明实施方式总体涉及通信系统电路，尤其涉及获得接收信号电压相对于给定时钟信号的瞬态测量值，以作为从芯片间通信所用的高速多线路接口检测接收通信信号的一环。
背景技术
在现代数字系统中，数字信息必须得到高效可靠的处理。在这一背景下，须将数字信息理解为含于离散值(即非连续值)内的信息。数字信息不但可由比特和比特集合表示，而且还可由有限集合内的数字表示。
为了提高总带宽，大多数芯片间或装置间通信系统采用多条线路进行通信。这些线路当中的每一条或每一对均可称为信道或链路，而且多个信道组成电子器件之间的通信总线。在物理电路层级上，芯片间通信系统内的总线通常由芯片与主板之间的封装电导体、印刷电路板(PCB)上的封装电导体、或PCB间线缆和连接器内的封装电导体构成。此外，在高频应用中，还可采用微带或带状PCB迹线。
常用总线线路信号传输方法包括单端信令法和差分信令法。在需要高速通信的应用中，这些方法还可以在功耗和引脚利用率方面(尤其高速通信中的这些方面)进一步优化。最近提出的向量信令法可在芯片间通信系统的功耗、引脚利用率及噪声稳健性方面实现更加优化的权衡取舍。此类向量信令系统将发送器的数字信息转换为向量码字这一不同表示空间，并且根据传输信道的特性和通信系统的设计约束选择不同的向量码字，以在功耗、引脚利用率及速度之间做出更优的权衡取舍。这一过程在本申请中称为“编码”。编码后的码字以一组信号的形式从发射器发送至一个或多个接收器。接收器将所接收的与码字对应的信号反转为最初的数字信息表示空间。这一过程在本申请中称为“解码”。
无论采取何种编码方法，均须对接收装置所接收的信号进行间隔采样(或者以其他方式记录其信号值)，而且无论传输信道的延迟、干扰及噪声条件如何，该采样间隔均须使得采样值能够以最佳方式表示最初的发送值。这一采样(或称切片)操作的时间安排由相关时钟数据恢复(CDR)定时系统控制，并由该系统确定合适的采样时间。
发明内容
为了对经通信系统发送的数据值进行可靠检测，接收器需要在精心选择的时间点上精确测量接收信号值的幅度。在一些实施方式中，首先利用已知采样保持电路或跟踪保持电路(或其放大保持电路或积分保持电路等其他已知形式)，在所选时间点上捕获接收信号值，然后以已知电压比较电路，并相对于一个或多个参考值，对所得值进行测量。在其他实施方式中，首先通过比较器对模拟信号进行“切片”，以获得数字结果值，然后通过钟控数字锁存器以数字方式对所得二进制值进行采样。在其他实施方式中，利用能够施加时域和幅域两种约束条件的电路，生成表示相对于给定参考电平的特定时间点输入值的结果值。
在信号采样之前，可通过常采用连续时间线性均衡器(CTLE)形式的输入放大操作，对传输信号的损失进行补偿，并提供足以实现可靠检测的信号幅度。采用如《Cronie一》中描述的正交差分向量信令(ODVS)的系统还可进一步通过通常称为“多输入比较器”(MIC)的加权线性求和元件将多个输入信号组合而恢复出编码数据流。
在许多实施方式中，可通过以多个采样电路对接收信号源进行测量而有助于以高于单个数据处理系统的速率进行数据接收(即所谓的多相接收器架构)，或者支持时钟同步、测试/诊断支持等辅助功能。在此类实施方式中，一个采样器内发生的源于时钟切换等原因的能量泄漏可表现为采样器输入端上的瞬态能量(本文中称为“反冲能量”)，此类瞬态能量随后可能会对其他采样器对同一输入信号的测量造成干扰。在每一接收信号源必须驱动多个采样器的情形中，例如，多相接收器实施方式中，采用环路展开式或推测式判定反馈均衡(DFE)的系统中，或者时钟数据恢复(CDR)或诊断眼图等辅助功能中，此类干扰会得到放大。输出驱动能力相对较弱的线性处理电路，尤其试图最大程度降低总功耗的系统，尤其易于受到此类干扰的影响。本文所述为因反冲能量水平极低而极其适合用于上述应用情形的采样器实施方式，以及针对此类采样器进行优化的CTLE和MIC驱动器实施方式。
在本文所述的方法和系统中：接收待采样信号，并随之在一对公共节点上生成表示所述接收信号的差分电流；接收多个采样间隔信号，每一采样间隔信号均在多个采样相位当中的一个相应采样相位下被接收；对于每一采样相位，以接收所述采样间隔信号的一对预充电场效应晶体管(FET)，对相应一对输出节点进行预充电；通过与所述一对公共节点连接的一对放电FET对所述相应一对输出节点进行放电而形成差分输出电压，所述一对FET接收所述采样间隔信号，并选择性地使所述差分电流能够将所述相应一对输出节点放电；以及将所述差分输出电压锁存。
附图说明
图1为钟控电压采样器实施方式的示意图。
图2为进一步包括偏移电压补偿器的钟控电压采样器实施方式的示意图。
图3A、图3B以及图3C为根据一些实施方式进一步包括向量信令码线性解码功能的钟控电压采样器实施方式的示意图。
图4为另一钟控电压采样器实施方式的示意图。
图5为根据一些实施方式的低输入反冲多相采样器的框图。
图6A和图6B为根据一些实施方式的采样间隔信号的时序图。
图7为根据一些实施方式的方法流程图。
图8为输入驱动器与采样器组合的示意图。
图9为根据一些实施方式的方法流程图。
具体实施方式
为了对经通信系统发送的数据值进行可靠检测，通信接收器须在精心选择的时间点上精确测量接收信号值的幅度。所述时间点一般选择于接收信号处于跃迁之间稳定时间段的中心或其附近。该中心点通常称为“眼图中心”(指众所周知的描述各时钟间隔内信号幅度变化的“眼图”)，并通常以设置为在所期望的采样时间点具有相应行为的本地“接收时钟”确定。此类接收时钟定时方案的生成和持续控制在本领域中已为人熟知，例如，时钟数据对齐(CDA)系统能够测量采样时间，且根据接收信号的稳定时间不断地调节采样时间，以实现采样时间的优化。
在一些实施方式中，首先利用采样保持电路或跟踪保持电路在所选时间点上捕获接收信号值，然后以已知电压比较电路，并相对于一个或多个参考值，对所得值进行测量。在其他实施方式中，先以电压比较器持续测量信号幅度，然后以钟控数字锁存器根据时间对数字结果进行采样。
在其他实施方式中，利用能够施加时域和幅域两种约束条件的电路，生成表示相对于给定参考电平的特定时间点的输入值的结果值。
具体而言，《Cronie一》、《Cronie二》及《Shokrollahi二》所述类型的向量信令码可有效地通过《Holden一》和《Tajalli一》中描述的所谓多输入比较器(MIC)进行解码。在一种此类实施方式中，每一MIC均进行如下形式的模拟信号计算：
Sign(a0*x0+…+am-1*xm-1) 式1
其中，(x0,x1,...,xm-1)为接收向量信令码值，a0，a1，……，am-1为各输入值的关联“加权系数”，该符号函数定义如下：
当x>0时，sign(x)＝+1；当x<0时，sign(x)＝-1；当x＝0时，sign(x)无定义
《Holden一》中还指出，式1能够有效地应用于具有多个正输入结构和多个负输入结构的差分放大器构造，每一此类输入结构均表示式1中的一个元素。《Ulrich一》中进一步指出，此类输入结构的加权系数可有效地表示为：集成电路实施方式内不同尺寸的晶体管；或者多个并联的晶体管实例，在该情形中，上式中的一组加权系数可表示为整数值。
在向量信令码接收器中，每一子信道具有用于实施以下操作的MIC构成：子信道解码所需的混频或加权求和操作；对所得输出进行采样后针对具体实施情况的数据处理操作。在高的数据速率下，为了与解码器的接收符号速率相匹配，可以采用四个或更多个数据处理相位，每一相位通常使用自身的采样器。
由此可见，可通过以多个采样电路对单个接收信号源进行测量而有助于以高于单个数据处理系统的速率进行数据接收，或者支持时钟同步、测试/诊断支持等辅助功能。在此类实施方式中，一个采样器内发生的源于时钟切换等原因的能量泄漏可表现为采样器输入端上的瞬态能量(本文中称为“反冲能量”)，此类瞬态能量随后可能会对其他采样器对同一输入信号的测量造成干扰。本文所述采样器实施方式所产生的反冲能量水平极低，此极其适合用于上述应用情形。
低反冲采样器
在许多实施方式中，可通过以多个采样电路对接收信号源进行测量而有助于以高于单个数据处理系统的速率进行数据接收(即所谓的多相接收器架构)，或者支持时钟同步、测试/诊断支持等辅助功能。在此类实施方式中，一个采样器内发生的源于时钟切换等原因的能量泄漏可表现为采样器输入端上的瞬态能量(本文中称为“反冲能量”)，此类瞬态能量随后可能会对其他采样器对同一输入信号的测量造成干扰。下文所述采样器实施方式所产生的反冲能量水平极低，此极其适合用于上述应用情形。
图1为输入端上反冲能量极低的钟控采样器实施方式示意图。当CK为低电平时，中央的两个放电场效应晶体管(FET)114，116打开，两个PMOS预充电FET104，106导通，以对输出节点(漏极接线端)上的寄生电容114和116充电。在两个输出节点完成充电后，或门锁存器110的输入端均为表示逻辑1的高电压，从而使得OUT Ph#1的两个输出端均为表示逻辑0的低电压。VIP(Vin+)和VIN(Vin-)分别施加至拖尾电流源122，124。当CK升至高电平时，PMOS预充电FET104，106关断，NMOS放电FET114，116导通。取决于Vin的极性，VIP或VIN为高电平。无论哪一者为高电平，均将使得FET 122或FET 124导通电流，从而使得FET114(当VIP为高电平时)或FET116(当VIN为高电平时)的相应输出节点放电。随着相应输出节点跃迁至逻辑0，锁存器110的相应或非门跃迁至逻辑1。举例而言，如果VIP为高电平，FET 122将导通电流且使得放电FET 114的漏极输出节点放电，从而使得锁存器110底部或非门的两个输入端为逻辑0，进而使得其输出端输出逻辑1。与此同时，锁存器110顶部或非门的输出端锁定至逻辑0。类似地，FET112，118，102，108和锁存器120以相同方式操作，但定时方案对应于时钟相位
Figure BDA0003057158150000071
此外，上述PMOS/NMOS构造不应视为限制，在一些实施方式中，也可使用相反构造。
采样器100本质为由互补时钟CK和(CK)-控制的两相采样器，其对差分信号输入端VIP和VIN进行采样，并生成数字结果OUTPh#1和OUTPh#2。该电路的对称结构使得可能存在的时钟相关噪声注入被抵消，或者呈现为较易处理的共模输入干扰。由于节点A和节点B因处于虚拟接地电平而几乎不存在电压摆幅，因此其相对不受采样器输出端或时钟输入端的寄生路径所致噪声的干扰。由于节点A和B因与输出节点隔绝而仅存在少量的电压摆幅，因此可以减小引入输入信号VIP和VIN的输入反冲量。此外，由于输入端VIP和VIN的关联晶体管的米勒(Miller)电容极低且极为恒定，因此可以进一步减小输入反冲。
作为替代方案，输入端VIP和VIN当中的一者可用作参考电压输入端，另一者用作单端接收信号输入端。
图5所示为根据一些实施方式的低输入反冲多相采样器。如图所示，该多相采样器包括差分电流发生器503，该差分电流发生器503用于接收待采样信号，并随之在一对公共节点504上生成表示接收信号的差分电流。该装置还包括采样间隔信号发生器505，该采样间隔信号发生器505用于接收符号时钟，并随之在多个采样间隔相位输出端上生成采样间隔信号P1，P2，…，Pn。该装置还包括多个采样器510a/510b/…/510n，每一采样器均与一对公共节点504相连。在一些实施方式中，每一采样器包括一对预充电FET，该对预充电FET具有控制输入端，该控制输入端与所述多个采样间隔相位输出端当中的一个连接，以对一对输出节点进行预充电。此外，每一采样器可包括一对FET，该对FET中的每一FET均与所述一对公共节点当中的一个相应公共节点连接，该对FET具有控制输入端，该控制输入端与所述多个采样间隔相位输出端中的一个连接，并用于选择性地使所述差分电流能够对所述一对输出节点放电，以形成差分输出电压。所述采样器还包括与所述一对FET的输出节点连接的锁存器，该锁存器用于锁存所述差分输出电压，以形成Out Ph#1等。
参考图1给出的示例可以看出，图1示意图包括2个采样器。第一采样器包括与采样间隔信号CK连接的一对预充电FET 104/106，并包括一对放电FET114/116，该对放电FET与采样间隔信号CK连接，以通过由接收待采样信号VIN/VIP的电流源122和124组成的差分电流发生器，对与锁存器110连接的输出节点进行放电。类似地，图1包括接收采样间隔信号
Figure BDA0003057158150000081
的第二采样器，该第二采样器由一对预充电FET 102/108，一对FET 112/118以及锁存器120构成。
上述架构可以扩展，以支持同一采样电路内的更多采样相位。图4为另一实施方式的示意图，其中，采样器100的与图1中节点A和节点B相连的两个相位晶体管元件为上述元件的全同复本。在所得的四相钟控采样器实施方式400中，时钟相位P1，P2，P3，P4为四个互不重叠的时钟相位，各个相位分别控制相应差分输出OUT Ph#1，OUT Ph#2，OUT Ph#3，OUTPh#4的采样时间。通过以与上述示例类似的方式设置相应数目的晶体管结构，还可支持其他数目的采样相位。
图6A和图6B为根据一些实施方式的采样间隔信号时序图。如图所示，图6A所示为根据图1的采样间隔信号CK和
Figure BDA0003057158150000091
如图所示，采样间隔信号CK和
Figure BDA0003057158150000092
为50％占空比的时钟信号，而且相互间具有180度相位差，因此互不重叠。图6B所示为根据图4的一组四个采样间隔信号P1/P2/P3/P4。如图所示，每一采样间隔信号P1/P2/P3/P4具有25％的占空比，因此互不重叠。在一些实施方式中，对于给定相位数n，每一采样间隔的占空比可以为
Figure BDA0003057158150000093
在一些实施方式中，所述采样间隔信号发生器可根据接收符号时钟操作，该接收符号时钟可：从多线路总线的不同线路中接收；内嵌于正交编码实施方式的子信道中；得自多线路总线中的信号跃迁或者各种其他时钟数据恢复(CDR)方式。在一些实施方式中，如图6A所示，可直接使用所述符号时钟。然而，在替代实施方式中，也可生成如图6B采样间隔信号P1/P2/P3/P4的互不重叠信号。
图7为根据一些实施方式的方法700流程图。如图所示，在方法700的起始步骤702中，接收待采样信号，并随之在一对公共节点上生成表示所述接收信号的差分电流。在步骤704中，接收多个采样间隔信号，每一采样间隔信号均在多个采样相位的相应采样相位下接收。例如，如图1所示，采样相位OUT Ph#1接收采样间隔信号CK，而采样相位OUT Ph#2接收采样间隔信号
Figure BDA0003057158150000094
在步骤706中，对于每一采样相位，以接收所述采样间隔信号的一对预充电FET，对相应的一对输出节点进行预充电。在图1中，一对预充电FET可包括FET104和106。在步骤708中，通过经一对放电FET对相应的一对输出节点进行放电而形成差分输出电压，所述一对放电FET例如为与所述一对公共节点连接的一对FET 114/116，该对FET接收所述采样间隔信号，并选择性地使所述差分电流对所述相应一对输出节点进行放电。在最后的步骤710中，例如通过SR锁存器110，将所述差分输出电压锁存。
在一些实施方式中，待采样接收信号为差分输入信号，例如图1所示的VIN/VIP。在替代方案中，待采样接收信号包括与向量信令码的码字符号对应的多个信号分量，如图3A所示信号分量Vin1/Vin2/Vin3/Vin4。在一些实施方式中，生成所述差分电流包括：形成待采样接收信号的信号分量线性组合。图3A至图3C所示为用于形成所述线性组合的电路。具体而言，图3A所示为(Vin1+Vin2)-(Vin3+Vin4)这一线性组合。在此类实施方式中，各线性组合通过多个电流源形成。在一些实施方式中，如图3A和图3B所示，所述多个电流源中的每一电流源均具有相等的大小。作为替代方案，所述多个电流源中的第一电流源的大小大于所述多个电流源中的第二电流源的大小。此方面的一种实施方式示于图3C，其中，电流源350的大小为2倍大小，而晶体管310和320的大小均为1倍大小。
在一些实施方式中，所述一对公共节点为用于将待采样接收信号与所述一对输出节点隔绝的虚拟接地。
在一些实施方式中，例如如图2所示，所述方法还包括：在所述一对公共节点注入偏移电压。
在一些实施方式中，如图6A和图6B所示，所述多个采样间隔信号互不重叠。
偏移电压补偿
图2为将图1钟控电压采样器与偏移电压补偿电路相组合的实施方式示意图。如图所示，偏移电压补偿电路的形式为一对差分补偿FET 210/220。采样器100与图1电路本质上相同，而偏移电压补偿器200在采样器100的处于节点A和节点B处的一对公共节点注入校正电压VOS+和VOS-。电压VB为偏移电压补偿器200提供偏置电流，且应该选择为使得在偏移电压补偿器200内，PMOS一侧的电流不超过NMOS一侧的电流。VB还对采样器增益具有辅助控制效果，其中，偏移电压补偿器200中PMOS电流相对于NMOS电流越小，则采样器100的增益越小；类似地，偏移电压补偿器200中PMOS电流相对于NMOS电流相差不大时，则采样器100的增益越大。
与需要为每一处理相位的每一采样器设置一个校正电路的已知现有技术方法相比，通过使一个采样器100向两个处理相位提供结果且为每个采样器100设置一个偏移电压校正电路200，可以降低采样器系统的总功耗。
上述校正电压可用于调节电路参数，以补偿部件不匹配或漂移导致的电路不平衡。作为替代方案，在至少一种实施方式中，上述校正电压包括故意引入的信号测量阈值，此类阈值用于控制采样器输出结果的切换点。在另一实施方式中，上述校正电压包括通信网络补偿值，此类补偿值例如由判定反馈补偿(DFE)系统产生。
线性解码器与采样器的组合
图1钟控电压采样器还可与多输入比较器(MIC)的功能相组合，以产生对向量信令码输入进行混频(即解码)且对解码结果进行采样的单个电路。图3A为一种此类实施方式的示意图，其中，多个并联输入晶体管310，320，330，340接收待采样接收信号的信号分量，这些信号分量分别图示为向量信令码输入Vin1，Vin2，Vin3，Vin4。所述信号分量可通过线性组合而形成输出。图3A所示线性组合由(Vin1+Vin2)-(Vin3+Vin4)这一等式表示。此外，如《Holden一》、《Ulrich一》及《Tajalli一》所述，节点A和/或节点B上还可连入其他并联晶体管，以支持更多的输入，或者为特定的输入端提供整数比率加权功能。在图3B示意图中，晶体管330和340均接收Vin3，以向Vin3施加2这一权重；与此同时，Vin1和Vin2的权重均为1。如此，图3B电路仅进行(Vin1+Vin2)-(2·Vin3)这一线性组合。在一些实施方式中，节点A和节点B所连接的总权重相等，以表示平衡条件。图3C所示为采用加权功能的另一实施方式，其中，权重均为1的晶体管330和340由接收Vin3且权重为2的单个晶体管350代替。在此类实施方式中，晶体管350可与分别向Vin1和Vin2施加1这一权重的晶体管310和320具有不同特性。此类特征可例如包括不同的晶体管宽度/长度。与图3B类似，图3C电路表示(Vin1+Vin2)-(2·Vin3)这一线性组合。在一些实施方式中，采样300可通过与图2中的偏移电压补偿器200组合而在节点A和节点B注入偏移电压校正量，以例如支持DFE校正。
CTLE/混频器与采样器的匹配
图8所示为可供配置的CTLE电路，该电路还可选提供与MIC类似的多输入信号混频功能，该功能已优化至能够有效地将输入偏置驱入且提供至一个或多个采样器元件。最为简易的实施方式包括一对差分输入晶体管以及用作有源负载的一对负载晶体管。在图8中，所述一对差分输入晶体管810的末端电路为电流宿，即图示的有源负载晶体管821和822，此两晶体管进一步通过电阻器/电容器网络840b提供取决于频率的增益或“增益峰化”功能。
该有源负载电路的高频峰化部分由分别与所述一对负载晶体管821和822的栅极相连的一对有源电阻器841的阻值确定，从而产生所需的CTLE频率响应特性。其中，偏置电路803设定图中示为固定偏置电流IBCtle的差分放大器工作电流，而第二偏置电路830通过在有源电阻器841的栅极生成取决于工艺与温度波动(PVT)的控制电压Vrb而使所述高频增益处理级的高频峰化功能稳定，以使得有源电阻器841上的Vgs相对于有源电阻器841源极处的取决于PVT的电压保持恒定不变，从而保持稳定的电阻值。
如之前《Ulrich一》和《Shokrollahi二》中已详细描述的一样，与多输入比较器的情形一致，可通过对输入信号进行加权混频，实现ODVS检测。在另一实施方式中，所述混频操作通过多个差分放大器810的实例实现，其中，每一实例均接收输入信号Vin<5:0>中的一个，而且多对差分放大器的输出端基本并联连接。对于每一输入信号，所需的加权功能均通过使用多个差分放大器810的实例的方式实现。例如，两个实例可实现2这一权重，一个实例可实现1这一权重，零个实例可实现0这一权重。负的权重值可通过将施加至811和812的差分输入信号反转的方式实现。作为替代方案，可利用《Tajalli四》中描述的无源MIC，实现输入信号Vin<5:0>的部分组合。《Tajalli四》中描述的无源MIC利用电阻网络生成输入信号的模拟求和结果，并生成差分信号，该差分信号作为输出信号提供给差分放大器810，并随后可由切片电路切片。除此之外，还可通过纳入具有不同阈值的其他切片电路(例如由与图8切片器的晶体管871和872并联的偏移差分对实现)，对提供给差分放大器810的具有多于两个可能值的差分输入进行多电平检测。此方面的一种具体应用为脉冲幅度调制(PAM)信号的检测。
CTLE差分放大器810的工作电流由电流镜设定，该电流镜由晶体管801和802构成，用于形成固定偏置参考电流803(此处，其值示为IBCtle)的镜像电流。偏置晶体管801和802应与差分输入晶体管811和812具有相同的几何结构和功能特性，以减小电路工作状况随PVT发生的波动。
众所周知，取决于频率的CTLE电路小信号增益分类为两个或更多个频率范围或频域，不同频域之间发生跃迁的频率称为“拐点频率”。对于图8电路，第一频域(低频频域)内的小信号增益主要取决于所述一对输入差分晶体管811/812之间的晶体管跨导(Gm)比与有源负载晶体管821/822。类似地，第二频域(高频频域)内的小信号增益主要取决于输入晶体管811/812的跨导与有源负载821/822的有效负载阻抗之间的乘积，而后者由取决于PVT的控制电压Vrb，即偏置电路830产生的偏置电压决定。两个工作频域之间的拐点频率取决于高频峰化电路840b的RC时间常数，其中，R的有效值也取决于控制有源电阻器841沟道电阻的Vrb。
如图8所示，与其中一个有源负载晶体管821/822连接的每一高频峰化电路840b均可采取图8所示代表性电路840a的形式，其中，电路840a中的有源电阻器841对应于每一高频增益处理级840b实例中示出的“电阻器”，类似地，电路840a中的有源电容器842对应于每一高频增益处理级840b实例中示出的“电容器”。因此，箭头表示的电路840a的输出表示每一高频增益处理级840b与对应有源负载晶体管821/822的连接。此外，图8包括关联的偏置电压源830。在操作中，偏置电压源830中包含的电流源831生成电流源803的缩放后固定偏置电流IBCtle/N，而该缩放后固定偏置电流镜像至CTLE差分放大器810的有源负载晶体管821或822。包括全同复本有源电阻器832和全同复本负载晶体管833在内的偏置电压源晶体管应该与晶体管841，821，822具有相同的几何结构和功能特性，以使得全同复本负载晶体管833的栅源电压Vgs因PVT发生的波动能够在全同复本有源电阻器832生成的Vrb中引入相应补偿量，从而抵消有源电阻器841以及有源负载晶体管821和822的Vgs所发生的大小相当的PVT所致波动。
由于高频增益处理级840b并不汲取电流，因此多个高频增益处理级的实例840b可由单个偏置电路的实例830所产生的取决于PVT的控制电压驱动。在图8示例中，设有电阻器/电容器高频增益处理级840a的两个实例840b，每一实例840b均按照上述方式与其中一个有源负载晶体管821或822连接，因此IBCtle/N中的“N”为2。有源电阻器841的阻抗用作与所述电路取决于频率的增益特性相关联的R/C网络中的电阻器，而晶体管842的电容用作相应电容器。
在一种能够实现可供配置的CTLE增益峰化功能控制的适宜实施方式中，采用高频增益电路840b的多个并联实例，并结合使用相应的有源负载晶体管821和822。举例而言，当以四个并联实例代替图8中高频增益电路840b的每一实例时(即共使用8个实例，每一实例对于电流源831的N值均为8)，直流特性保持不变，但R/C网络中的有效电容增大四倍，从提高了CTLE的总增益峰化效果。在一种此类实施方式中，通过禁用或启用不同并联实例中的有源电阻器841，对有效实例的数目进行控制。在高频增益电路840b的其他实施方式中，还可采用其他已知方式，对电阻元件或电容元件进行配置，或同时对此两类元件进行配置，此方面并无限制。
如图8所示，差分放大器810用于在一对差分输出节点上生成差分输出信号Ctle+/Ctle-。在一些实施方式中，差分输出信号Ctle+/Ctle-表示由高频增益处理级840b配置的频率选择性增益放大后的输入Vin<5:0>的相应加权混频(即模拟线性组合)结果。在一些此类实施方式中，差分放大器810可对应于用于根据多个相互正交的子信道向量当中的一个相应子信道向量生成输入信号Vin<5:0>的线性组合的多输入比较器(MIC)。在一些实施方式中，所述MIC可对应于多对差分晶体管(如多组晶体管811/812)。在此类实施方式中，可通过接收Vin<5:0>中的相同输入信号的晶体管811/812的尺寸或并联晶体管数施加权重。作为替代方案，可由《Tajalli四》中描述的无源MIC电路生成线性组合的各个部分，其中，所述无源MIC生成的差分输出信号直接提供给差分放大器810。在替代实施方式中，差分放大器810可接收差分不归零(NRZ)信号，或者包括但不限于PAM-3、PAM-4或其他PAM-M信号在内的各种其他类型差分信号。在此类多电平PAM实施方式中，可通过在CTLE电路中连入具有不同阈值的其他切片电路而对所述多个电平进行检测。此类差分输出信号还含有由IBCtle确定的针对后续切片器输入处理级的所需输入偏置电平，以下将对此进行进一步详细描述。
图示切片器输入端为现有技术中的动态积分器/采样器。在时钟信号Ck和CkB确定的第一时钟相位期间，晶体管851，852，853，854对差分输出节点Integ000和Integ180进行预充电，以实现此两差分输出节点的初始化。在第二时钟相位内，晶体管861，862，863，864以电流宿871和872控制的与线性组合器/CTLE的混频及放大后输出成比例的放电速度，对预充电后的节点进行放电，从而实现所需的积分采样功能。需要注意的是，在替代实施方式中，也可先对差分输出节点Integ000和Integ180进行预放电，然后根据输入信号Ctle+/Ctle-对此两差分输出节点进行充电。根据电容器842在低频下基本呈开路状态这一观察结果可知，有源电阻器841中既无交流电流也无直流电流流过。这表明，其上的电压降基本上为零，因此偏置电路830对晶体管821和822的Vgs的上述PVT补偿能够实现对晶体管871和872的Vgs的类似控制，以同样起到针对PVT稳定切片器电路电流宿工作点的效果。也就是说，在低频下，有源负载晶体管821和822的栅极电压等于切片电路晶体管871和872的栅极电压。如此，即将有源负载晶体管821/822内流过的电流有效地镜像至切片器的电流装置871/872，从而使得固定偏置参考电流803能够同样为切片器电流间接地提供参考。这一稳定化作用还能够减小采样器电路有效积分时间的波动，从而减小采样输出中的波动。
在一种此类实施方式中，PMOS晶体管801，802，851，852，853，854具有相同的尺寸和特性，而且各对差分晶体管811/812，861/862，863/864同样如此。类似地，NMOS晶体管821，822，871，872，832，833，841也具有相同的尺寸和特性。线性连续时间CTLE电路与动态切片器输入电路之间的这种密切匹配及高拓扑结构相似度有助于对电路特性随温度和电压的变化进行密切跟踪。如此，无论电压和温度如何变化，电流源803为CTLE输入电路设置的偏置电平均能够与切片器输入端所需的输入偏置电平良好匹配。在一些实施方式中，由于这一密切匹配结果，可以免于进行背景校准(如切片器阈值的背景校准)，或者降低背景校准的频次，从而降低系统总功耗。
图9为根据一些实施方式的方法900的流程图。如图9所示，方法900包括：以差分放大器810驱动902有源负载电路，该有源负载电路具有一对负载晶体管821/822和高频增益处理级840b，该高频增益处理级根据频率响应特性为所述有源负载电路提供高频峰化功能，所述频率响应特性部分由分别与所述一对负载晶体管821/822的栅极连接的一对有源电阻器841的阻值确定。方法900还包括：由偏置电路830在有源电阻器841的栅极生成904取决于工艺与温度变化(PVT)的控制电压Vrb，以通过稳定所述一对有源电阻器的阻值而抵消所述一对负载晶体管栅极上取决于PVT的电压，所述取决于PVT的控制电压可稳定所述高频增益处理级的高频峰化功能。
需要注意的是，“电路”一词可尤其指单个有源和/或无源器件，或者通过相互连在一起而提供或执行所需功能的多个有源和/或无源器件。“电路系统”一词可尤其指：电路；成组的此类电路；一个或多个处理器；一个或多个状态机；实现软件的一个或多个处理器；一个或多个门阵列、可编程门阵列和/或现场可编程门阵列；或者一个或多个电路(无论处于集成或其他状态)，一个或多个状态机，一个或多个处理器，实现软件的一个或多个处理器，一个或多个门阵列、可编程门阵列和/或现场可编程门阵列的组合。
还需注意的是，本文公开的各种电路和电路系统可通过计算机辅助设计工具，例如在行为、寄存器传递、逻辑器件、晶体管、布局几何结构和/或其他特性方面，描述且表达(或表现)为包含于各种计算机可读介质内的数据和/或指令。可以供此类电路表达形式在其内实现的文件和其他对象的格式包括但不限于：支持C、Verilog、HLDL等行为描述语言的格式；支持RTL等寄存器传输级描述语言的格式；支持GDSII、GDSIII、GDSIV、CIF、MEBES等几何描述语言的格式；以及任何其他合适的格式和语言。可供上述格式的数据和/或指令包含于其内的计算机可读介质包括但不限于：各种形式的非易失性存储介质(如光、磁或半导体存储介质)；以及可用于经无线、光学或有效信令介质或其任何组合传输上述格式的数据和/或指令的载波。经载波对上述格式的数据和/或指令的传输例如包括但不限于经一个或多个数据传输协议(如HTTP、FTP、SMTP等)在因特网和/或其他计算机网络中的传输(上传、下载、电子邮件等)。上述实施方式还涉及本文所述电路系统以及/或者其所实现的技术的上述表现形式，因此此类表现形式也旨在落于本申请实施方式的范围之内。
此外，本文公开的各种电路、电路系统以及技术可利用计算机辅助设计、仿真和/或测试工具，以仿真形式和基于仿真指令的表达形式进行表现。本文所述的电路系统及/或其实现的技术的仿真可通过计算机系统实现，其中，此类电路系统及其实现的技术的特性和操作由计算机系统仿真、模拟、复制、分析和/或预测。因此，本文所述装置和/或电路系统及/或其实现的技术的仿真和测试旨在落于本申请实施方式的范围之内。此外，与此类仿真和/或测试工具对应的计算机可读介质和数据也旨在落于本申请实施方式的范围之内。

Claims (15)

1.一种装置，其特征在于，包括：
驱动有源负载电路的差分放大器，
所述有源负载电路包括一对负载晶体管和高频增益处理级，其中，所述高频增益处理级根据频率响应特性为所述有源负载电路提供高频峰化功能，所述频率响应特性部分由分别与所述一对负载晶体管的栅极连接的一对有源电阻器的阻值确定；以及
偏置电路，所述偏置电路用于在所述一对有源电阻器的栅极生成工艺与温度变化相关控制电压，以稳定所述一对有源电阻器的所述阻值，从而抵消所述一对负载晶体管的栅极的工艺与温度变化相关电压，以稳定所述高频增益处理级的高频峰化功能。
2.如权利要求1所述的装置，其特征在于，所述偏置电路包括与所述负载晶体管匹配的全同复本负载晶体管，其中，所述全同复本负载晶体管用于跟踪所述一对负载晶体管的栅极上的所述工艺与温度变化相关电压。
3.如权利要求1或2所述的装置，其特征在于，所述偏置电路包括与所述一对有源电阻器匹配的全同复本有源电阻器，其中，所述全同复本有源电阻器用于在所述有源电阻器的栅极生成所述工艺与温度变化相关控制电压。
4.如权利要求1至3当中任何一项所述的装置，其特征在于，所述高频增益处理级包括并联连接的多个有源电阻器。
5.如权利要求1至4当中任何一项所述的装置，其特征在于，所述差分放大器用于在与所述有源负载电路连接的一对差分输出节点上生成差分输出信号。
6.如权利要求5所述的装置，其特征在于，所述差分放大器为多输入比较器，其中，所述多输入比较器用于接收由至少三个输入信号组成的一组输入信号，并且以响应方式对由所述至少三个输入信号组成的所述一组输入信号进行线性组合来生成所述差分输出信号，
由所述至少三个输入信号组成的所述一组输入信号以及所述线性组合与多个相互正交的子信道向量当中的相应的子信道向量相关联。
7.如权利要求5所述的装置，其特征在于，还包括与所述一对差分输出节点连接的切片器电路，其中，所述切片器电路部分由所述一对负载晶体管的栅极上的所述工艺与温度变化相关电压驱动。
8.如权利要求1至5当中任何一项所述的装置，其特征在于，所述有源电阻器的栅极上的所述工艺与温度变化相关控制电压使所述有源电阻器的栅源电压相对于所述负载晶体管的栅极上的所述工艺与温度变化相关电压保持恒定。
9.一种方法，其特征在于，包括：
以差分放大器驱动有源负载电路，其中，所述有源负载电路具有一对负载晶体管和高频增益处理级，所述高频增益处理级根据频率响应特性为所述有源负载电路提供高频峰化功能，所述频率响应特性部分由分别与所述一对负载晶体管的栅极连接的一对有源电阻器的阻值确定；以及
由偏置电路在所述一对有源电阻器的栅极生成工艺与温度变化相关控制电压，以稳定所述一对有源电阻器的所述阻值，从而抵消所述一对负载晶体管的栅极上的工艺与温度变化相关电压，其中，所述工艺与温度变化相关控制电压对所述高频增益处理级的高频峰化功能进行稳定。
10.如权利要求9所述的方法，其特征在于，生成所述工艺与温度变化相关控制电压包括：通过所述偏置电路内的全同复本负载晶体管，跟踪所述一对负载晶体管的栅极上的所述工艺与温度变化相关电压，其中，所述全同复本负载晶体管与所述一对负载晶体管匹配。
11.如权利要求9或10所述的方法，其特征在于，所述工艺与温度变化相关控制电压由所述偏置电路中与所述一对有源电阻器匹配的全同复本有源电阻器生成。
12.如权利要求9至11当中任何一项所述的方法，其特征在于，驱动所述有源负载电路包括：在一对差分输出节点上生成差分输出信号。
13.如权利要求12所述的方法，其特征在于，生成所述差分输出信号包括：由多输入比较器接收由至少三个输入信号组成的一组输入信号，并且以响应方式将所述差分输出信号生成为由所述至少三个输入信号组成的所述一组输入信号的线性组合，其中，由所述至少三个输入信号组成的所述一组输入信号以及所述线性组合与多个相互正交的子信道向量当中的相应的子信道向量相关联。
14.如权利要求12所述的方法，其特征在于，所述一对差分输出节点驱动与所述一对差分输出节点连接的切片器电路，其中，所述切片器电路部分由所述一对负载晶体管的栅极上的所述工艺与温度变化相关电压驱动。
15.如权利要求9至12当中任何一项所述的方法，其特征在，所述有源电阻器的栅极上的所述工艺与温度变化相关控制电压使所述有源电阻器的栅源电压相对于所述负载晶体管的栅极上的所述工艺与温度变化相关电压保持恒定。
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