JP7215737B2 - 電気信号を制御可能に遅延させるためのデバイス及び方法 - Google Patents

電気信号を制御可能に遅延させるためのデバイス及び方法 Download PDF

Info

Publication number
JP7215737B2
JP7215737B2 JP2019501930A JP2019501930A JP7215737B2 JP 7215737 B2 JP7215737 B2 JP 7215737B2 JP 2019501930 A JP2019501930 A JP 2019501930A JP 2019501930 A JP2019501930 A JP 2019501930A JP 7215737 B2 JP7215737 B2 JP 7215737B2
Authority
JP
Japan
Prior art keywords
stage
current
source
quiescent current
differential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019501930A
Other languages
English (en)
Other versions
JP2019525588A (ja
Inventor
ブロン，トーマス
Original Assignee
シリコン・ライン・ゲー・エム・ベー・ハー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シリコン・ライン・ゲー・エム・ベー・ハー filed Critical シリコン・ライン・ゲー・エム・ベー・ハー
Publication of JP2019525588A publication Critical patent/JP2019525588A/ja
Application granted granted Critical
Publication of JP7215737B2 publication Critical patent/JP7215737B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H03L7/0998—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator using phase interpolation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H03K3/0322—Ring oscillators with differential cells
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Description

本発明は、基本的に、クロック及び／又はデータリカバリ（ＣＤＲ）の技術分野に関し、特に、本発明は、電気信号を制御可能に遅延させるためのデバイス、及び、少なくとも一つのこのようなデバイスを含むオシレータリングに関する。
さらに、本発明は、電気信号の前記遅延を制御するための方法、及び、少なくとも一つの前記デバイスによる、及び／又は、少なくとも一つの前記オシレータリングによる前記電気信号のこの遅延に関する。
最後に、本発明は、少なくとも一つの前記デバイス及び／又は、少なくとも一つの前記オシレータリング及び／又は、少なくとも一つの前記方法の使用に関する。
本発明の科学技術的背景に関して、まず、国際公開第２０１３／１７４３７７号及び国際公開第２０１３／１８９４９４号に注目する。
国際公開第２０１３／１７４３７７号には、クロック及びデータリカバリ用の電圧制御オシレータに提供される少なくとも一つの起動信号を較正するための回路配置及び方法が開示されている。
二位相検出器を備えるクロック及びデータリカバリ用の回路すなわちＣＤＲ回路において、当該位相検出器が、二つのデジタル位相検出器出力信号「ｕｐ」（加速用）及び「ｄｏｗｎ」（遅延用）を出力することができる回路を参照する。
国際公開第２０１３／１７４３７７号に係る回路配置は、二つの同調入力を備える電圧制御リングオシレータにおいて、当該リングオシレータの周波数が、前記二つの同調入力を介して別々に設定されることができるオシレータを想定している。周波数変化は、四つの別々のバラクタ（バラクタダイオード）によって調整される。
このオシレータの不利益は、当該オシレータではより多くの寄生容量が生じるように四つのバラクタが必要であるために当該オシレータの出力周波数が低いことである。
できるだけ前記出力周波数を増加させるために、国際公開第２０１３／１７４３７７Ａ２号文書によれば、少なくとも一つの較正オシレータ、当該較正オシレータに割り当てられる少なくとも一つのリファレンスオシレータ、前記較正オシレータの下流かつ前記リファレンスオシレータの下流に接続される少なくとも一つのクロックカウンタ、及び、当該クロックカウンタの下流に接続される少なくとも一つのデジタル‐アナログ変換器を備えるクロック及びデータリカバリ用の電圧制御オシレータに提供される前記起動信号を較正するための前記回路配置において、前記クロックカウンタが、前記較正オシレータと前記リファレンスオシレータのそれぞれのクロック数をカウントするように、かつ、これらの二つのクロック数の間の差から生じるクロック誤差を積分するように具体化され、前記デジタル‐アナログ変換器が、前記クロック誤差を、前記較正された起動信号を導き出すことができるアナログ同調信号に変換するように具体化される、前記回路配置を具体化することが提案されている。
前記電圧制御オシレータは、当該電圧制御オシレータにおいて、バラクタ（バラクタダイオード）を四つではなく二つしか必要としないように駆動され、前記周波数変化が、二つの起動信号ではなく一つの起動信号のみで達成されるようになるが、前記リファレンスオシレータと前記較正オシレータは両方とも、それぞれ、依然として四つのバラクタ（バラクタダイオード）も含有している。
国際公開第２０１３／１８９４９４号からは、電圧制御リングオシレータが使用されるクロック及び／又はデータリカバリ用の回路配置及び方法が知られている。四つの電圧制御オシレータバッファ段の形で実施されるこのようなリングオシレータ、及び、このような電圧制御オシレータバッファ段の実施が示されている。
かかる電圧制御オシレータバッファ段は四つのバラクタを含み、当該四つのバラクタの容量値は、当該バラクタのアノード対端子に給送することができる二つの同調電圧ｕｐ及びｄｎｂを介して調整可能であり、当該四つのバラクタは、前記リングオシレータの発振周波数を決定する。
前記バラクタの容量性負荷により、当該バラクタは、周波数変動の周波数（共同）決定素子として機能する。
特に二つの僅かに異なる電圧が調整されなくてはならないため、前記バラクタは、
低容量の動作点、
高容量の動作点
という二つの動作点で動作させる。
上方又は下方の周波数変動が生じるべきではない場合、前記バラクタは、中間容量の動作点で動作させる。しかしながら、この容量は、前記オシレータの最大達成可能周波数を減少させる。
また、前記オシレータの信号経路に前記バラクタを挿入するだけでは、当該さらなる配線により、寄生容量性負荷の増大につながり、これもまた、当該オシレータの前記最大達成可能周波数を減少させる。
国際公開第２０１３／１７４３７７号 国際公開第２０１３／１８９４９４号
上記に説明した不利益及び欠点から始まり、かつ、概説した従来技術を考慮して、本発明の目的は、寄生容量性負荷を防止又は、少なくとも低減することである。
本発明によれば、この目的は、請求項１に記載の特徴を有するデバイスによって、請求項１３に記載の特徴を有するオシレータリングによって、及び、請求項１４に記載の特徴を有する方法によって達成される。本発明の有利な実施形態及び好都合なさらなる発展形態は、それぞれの従属請求項において特徴付けされる。
言い換えれば、本発明は、電気信号を制御可能に遅延させるためのデバイスを提供し、
当該デバイスは、
信号入力と信号出力との間の第一の信号伝達経路であって、第一の差動対、特にエミッタ結合トランジスタ乃至ソース結合トランジスタ、及び、共通の調整可能な第一の静止電流源を備える第一の信号伝達段を有する第一の信号伝達経路と、
前記信号入力と前記信号出力との間の第二の信号伝達経路であって、第二の差動対、特にエミッタ結合トランジスタ乃至ソース結合トランジスタ、及び、共通の調整可能な第二の静止電流源を備える第二の信号伝達段、並びに、前記信号入力と前記第二の信号伝達段との間に配置され、第三の差動対、特にエミッタ結合トランジスタ乃至ソース結合トランジスタ、及び、共通の調整可能な第三の静止電流源を備える内部遅延段とを有する第二の信号伝達経路と、
前記第一の信号伝達経路を介して伝達される電気信号に前記第二の信号伝達経路を介して伝達される電気信号を付加的に重畳するための信号結合段とを含み、
前記第一及び／又は第二及び／又は第三の静止電流源のうちの少なくとも一つの静止電流を調整するための少なくとも一つの電流変調段、特に少なくとも一つの第一及び／又は第二及び／又は第三の電流変調段が設けられる。
本発明の有利な一実施形態によれば、上記目的は、さらに、前記第一の静止電流源の前記静止電流を調整するための第一の電流変調段、及び、前記第三の静止電流源の前記静止電流を調整するための第二の電流変調段を備えるデバイスによって達成される。
本発明のさらなる有利な一実施形態によれば、上記目的は、前記第一の静止電流源の前記静止電流を調整するための第一の電流変調段、及び、前記第二の静止電流源の前記静止電流を調整するための第三の電流変調段を備えるデバイスによっても達成される。
本発明の有利な一実施形態において、上記目的は、さらに、前記第一の電流変調段及び／又は前記第二の電流変調段及び／又は前記第三の電流変調段が、それぞれ、
第一の電流変調差動対、特にエミッタ結合トランジスタ乃至ソース結合トランジスタ、及び、該第一の電流変調差動対に共通の調整可能な第一の電流変調静止電流源、並びに
第二の電流変調差動対、特にエミッタ結合トランジスタ乃至ソース結合トランジスタ、及び、該第二の電流変調差動対に共通の調整可能な第二の電流変調静止電流源を有し、
前記第一の電流変調差動対に、周波数増加のための離散化信号を第一の制御信号として供給可能であり、
前記第二の電流変調差動対に、周波数減少のための離散化信号を第二の制御信号として供給可能であり、
各電流変調段の前記第一の電流変調静止電流源及び前記第二の電流変調静止電流源は共通に調整可能であることを特徴とするデバイスによって達成される。
本発明のさらなる一実施形態によれば、上記目的は、前記第一の電流変調段及び／又は前記第二の電流変調段及び／又は前記第三の電流変調段が、前記第一の静止電流源乃至前記第二の静止電流源乃至前記第三の静止電流源の静止電流調整に、それぞれの付加的な電流を給送及び供給するように設計されるデバイスによって有利に達成される。
本発明の別の有利な一実施形態によれば、上記目的は、前記第一の電流変調段乃至前記第二の電流変調段乃至前記第三の電流変調段において、それぞれ、前記第一の電流変調静止電流源及び前記第二の電流変調静止電流源が、前記第一の静止電流源乃至前記第二の静止電流源乃至前記第三の静止電流源の静止電流調整において、それぞれ、前記第一の制御信号及び前記第二の制御信号によって制御される、それぞれの付加的な電流を給送及び供給するように設計されることを特徴とするデバイスによって達成される。
上記目的は、さらに、上記で説明したタイプの少なくとも一つのデバイスを含むオシレータリングによって達成される。
さらに、上記目的は、電気信号の遅延を制御するため、並びに、上記で説明したタイプの少なくとも一つのデバイスによって、及び／又は、上記で説明したタイプの少なくとも一つのオシレータリングによって、前記電気信号の遅延を行うための方法であって、
前記第一の電流変調段及び／又は前記第二の電流変調段及び／又は前記第三の電流変調段が、それぞれ
第一の制御信号として、周波数増加のための離散化信号、及び／又は、
第二の制御信号として、周波数減少のための離散化信号が供給され、
前記第一の制御信号及び／又は前記第二の制御信号によって制御され、
前記第一の電流変調段及び／又は前記第二の電流変調段及び／又は前記第三の電流変調段において、それぞれの付加的な電流が生成され、かつ、
前記第一の電流変調段及び／又は前記第二の電流変調段及び／又は前記第三の電流変調段の前記それぞれの付加的な電流が、前記第一の静止電流源及び／又は前記第二の静止電流源及び／又は前記第三の静止電流源のうちの少なくとも一つの前記静止電流を調整するために、前記第一の静止電流源乃至前記第二の静止電流源乃至前記第三の静止電流源の静止電流調整に給送されることを特徴とする方法によって達成される。
上記目的は、さらに、少なくとも一つのデジタル位相検出器によるクロック及び／又はデータリカバリにおける、上記で説明したタイプの少なくとも一つのデバイスの使用、及び／又は、上記で説明したタイプの少なくとも一つのオシレータリングの使用、及び／又は、上記で説明したタイプの少なくとも一つの方法の使用において、前記少なくとも一つのデジタル位相検出器から、周波数増加のための離散化信号が第一の制御信号として供給され、かつ／又は、周波数減少のための離散化信号が第二の制御信号として供給される、使用によって達成される。
周波数切替を備える本オシレータの例示的な技術的適用領域に関して、特に二位相検出器を備えるクロックリカバリ回路（ＣＤＲ＝クロック及び／又はデータリカバリ）における使用のためには、中間周波数に対して小さな周波数変動のみが必要であることを考慮しなければならないので、ここでは、前記オシレータ差動段、すなわち、前記第一及び／又は第二の信号伝達段、及び／又は、前記内部遅延段の動作電流の僅かな変動のみによって有利に所望の周波数変動を達成することができる。
さらなる例示的な技術的応用分野は、
デジタル位相検出器を備えるＣＤＲ（クロック及び／又はデータリカバリ）用オシレータ、
シリアルデータストリームの受信機における、データクロックが当該データストリームに埋め込まれている場合、すなわち、ローカルクロックリファレンスが利用できない場合の、クロックリカバリ、又は
デジタル位相検出器を備えるデジタルＰＬＬ（周波数合成用の、位相同期ループ）用オシレータである。
上記において既に議論したように、本発明の教示を有利な方法で具体化しさらに発展させるための様々な可能性が存在する。この目的を達成するために、一方では、請求項１に従属する請求項を参照し、他方では、本発明のさらなる実施形態、特徴及び利益を、特に図１及び図２によって示される例示的実施形態に基づいて、下記により詳細に説明する。
本発明に係るオシレータリングであって、いくつかの同一の遅延段を含むオシレータリングの例示的実施形態の回路図である。 本発明に係るこれらの遅延段のうちの一つの例示的実施形態の詳細な回路図である。
同様の、類似の又は対応する実施形態、要素又は特徴は、図１において及び図２において同一の参照番号が付与され、これらの実施形態、要素又は特徴の繰り返しの説明は省略される。
この時点で、第一の差動対と第二の差動対のみ及び内部遅延段と共通の負荷抵抗を備えて具体化される遅延段が、一般的に補間遅延段として知られる、例えば、Ｂｅｈｚａｄ Ｒａｚａｖｉによる研究論文「Ｄｅｓｉｇｎ ｏｆ Ａｎａｌｏｇ ＣＭＯＳ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ」、５１８頁及び５１９頁、図１４．４８及び図１４．４９に示されている技術的現状に対応しているということに触れておかねばならない。
図１４．４８（ａ）及び図１４．４９（ｂ）によれば、前記第一の差動対、前記第二の差動対及び前記内部遅延段は、それぞれ、制御電圧Ｖｃｏｎｔによって制御される静止電流源Ｉｓｓを含み、前記第一の差動対の前記静止電流源の前記制御電圧ひいては静止電流は、前記第二の差動対の前記静止電流源及び前記内部遅延段の前記静止電流源の前記制御電圧ひいては静止電流とは反対方向に変動する。
したがって、前記補間遅延段の遅延は、一方で前記第一の差動対の―高速な第一の信号伝達経路の―遅延によって決定する極値と、他方で前記内部遅延段との前記第二の差動対の相互接続の―遅い第二の信号伝達経路の―遅延によって決定する極値との間の前記制御電圧の変動によって全体的に変動する。
しかしながら、このような補間遅延段によって具体化されるリングオシレータの、前記遅い第二の信号伝達経路のみがスイッチオンされるときの最小発振周波数と、前記高速な信号伝達経路のみがスイッチオンされるときの最大発振周波数との間で上記のように得られる前記周波数変動は、中間周波数に対する上記で言及したごく小さな周波数変動をはるかに超えている。
本発明に係るリングオシレータには、前記静止電流源のうちの少なくとも一つの前記静止電流を調整するため、すなわち、第一の信号伝達段の前記第一の差動対の前記静止電流源―本発明の本実施形態において第一の静止電流源と呼ぶ―の前記静止電流、及び／又は、第二の信号伝達段の前記第二の差動対の前記静止電流源―本発明の本実施形態において第二の静止電流源と呼ぶ―の前記静止電流、前記内部遅延段の第三の差動対の前記静止電流源―本発明の本実施形態において第三の静止電流源と呼ぶ―の前記静止電流、の調整のために、電流変調段が追加される。
有利には、これらのさらなる差動段は、図２に示すように、前記第一の静止電流源の前記静止電流を調整する（＝第一の電流変調）ための第一の電流変調段として、及び、前記第一の差動対の前記静止電流の変調（＝第一の電流変調）又は前記内部遅延段の前記静止電流の変調（＝第二の電流変調）のために前記第三の静止電流源の前記静止電流を調整する（＝第二の電流変調）ための第二の電流変調段として配置される。
図示しない本発明の別の実施形態では、これらのさらなる差動段は、有利には、前記第一の静止電流源の前記静止電流を調整する（＝第一の電流変調）ための前記第一の電流変調段として、及び、前記第一の差動対の前記静止電流の変調（＝第一の電流変調）又は前記第二の差動対の前記静止電流の変調（＝第三の電流変調）のための前記第二の静止電流源の前記静止電流を調整する（＝第三の電流変調）ための第三の電流変調段として配置される。
同様に図示しない本発明のさらに別の実施形態は、前記第一の静止電流源の前記静止電流を調整する（＝第一の電流変調）ための第一の電流変調段、前記第三の静止電流源の前記静止電流を調整する（＝第二の電流変調）ための第二の電流変調段、及び、前記第二の静止電流源の前記静止電流を調整する（＝第三の電流変調）ための第三の電流変調段を含む。
上記図面に係るデバイスをここでより詳細に説明するが、同一の図面要素は同一の参照番号を備え、これらの図面要素の繰り返しの説明は、不要な繰り返しを避けるために省略する。したがって、本発明の構成、特徴及び利点に関して、下記の解説は、別段の定めがない限り、図１及び図２によって示す本発明の全ての実施形態について触れている。
図１は、いくつかの、ここでは四つの、同一の遅延段２００を有するオシレータリング乃至リングオシレータ１００を一実施形態として示す。
かかる遅延段２００は、以下において、本発明に係る電気信号の制御可能な遅延のためのデバイスと呼ぶ。当該遅延段２００は、例えば、以下で図２に示すように、補間遅延段２００として具体化される。
四つの遅延段２００の各々は、二つの入力端子２０２、２０３を備える差動入力２０１及び二つの出力端子２０５、２０６を備える差動出力２０４を有する。
差動入力２０１に供給された電気信号は、定義された調整可能な遅延によって差動出力２０４において出力される。この電気信号のために、遅延段２００は、電気的な四端子網を形成する。
これらの四端子網の四つ、すなわち、四つの遅延段２００は、図１では、カスケード接続で相互接続され、当該遅延段２００のうちの第一の遅延段２００、すなわち、当該カスケード接続において先行する遅延段２００の差動出力２０４は、遅延段２００のうちの第二の遅延段２００、すなわち、前記カスケード接続において後続の遅延段２００の差動入力２０１と接続される。
前記カスケード接続の最後では、遅延段２００のうちの最後の遅延段２００の差動出力２０４は、遅延段２００のうちの第一の遅延段２００の差動入力２０１と交差接続される。これにより、一方では前記オシレータリングが形成され、他方では、遅延段２００のうちの前記最後の遅延段２００の差動出力２０４からの前記電気信号が、遅延段２００のうちの第一の遅延段２００の差動入力２０１に逆極性で給送される。
このようにして、前記電気信号は、交互の極性で前記カスケード接続を通過するので、差動入力２０１及び差動出力２０４において、当該カスケード接続のすべての遅延段２００の前記遅延の合計によって決定される周波数によって発振する。
図２は、本発明の一実施形態に係るこれらの遅延段２００のうちの一つを詳細に示す。
図２に係る遅延段２００は、当該遅延段２００の差動入力２０１として具体化される信号入力と、当該遅延段２００の差動出力２０４として具体化される信号出力との間に第一の信号伝達経路２０７を備える。
第一の信号伝達経路２０７は、ソース結合トランジスタ２１０、２１１の第一の差動対２０９及び共通の調整可能な第一の静止電流源２１２を有する第一の信号伝達段２０８を備える。当該遅延段２００は、さらに、差動入力２０１と差動出力２０４との間に第二の信号伝達経路２１３を備えて構成される。
第二の信号伝達経路２１３は、ソース結合トランジスタ２１６、２１７の第二の差動対２１５及び共通の調整可能な第二の静止電流源２１８を有する第二の信号伝達段２１４、並びに、ソース結合トランジスタ２２１、２２２の第三の差動対２２０及び共通の調整可能な第三の静止電流源２２３を有する、差動入力２０１と第二の信号伝達段２１４との間に配置される内部遅延段２１９を備える。
第一の信号伝達経路２０７の全てのトランジスタ及び第二の信号伝達経路２１３の全てのトランジスタ、すなわち、第一の差動対２０９の第一及び第二のソース結合トランジスタ２１０、２１１、並びに、当該第一の差動対２０９に共通の調整可能な第一の静止電流源２１２、第二の差動対２１５の第一及び第二のソース結合トランジスタ２１６、２１７、並びに、当該第二の差動対２１５に共通の調整可能な第二の静止電流源２１８、及び、第三の差動対２２０の第一及び第二のソース結合トランジスタ２２１、２２２、並びに、当該第三の差動対２２０に共通の調整可能な第三の静止電流源２２３は、本発明の前記図示の実施形態において、ＮＭＯＳ電界効果トランジスタとして形成されている。
遅延段２００は、さらに、第一の信号伝達経路２０７を介して伝送される電気信号に、第二の信号伝達経路２１３を介して伝送される電気信号を付加的に重畳するための信号結合段２２４を備える。
このために、信号結合段２２４は、第一の信号伝達段２０８の第一の差動対２０９及び第二の信号伝達段２１４の第二の差動対２１５に共通の、第一の負荷抵抗２２５及び第二の負荷抵抗２２６を含む抵抗性負荷を備える。
信号結合段２２４の第一の負荷抵抗２２５は、一方で、第一の信号伝達段２０８の第一の差動対２０９の第一のソース結合トランジスタ２１０のドレイン端子及び第二の信号伝達段２１４の第二の差動対２１５の第一のソース結合トランジスタ２１６のドレイン端子の第一の接続点２２７と接続され、他方で、第一の供給電位ＶＤＤを有する第一の供給電圧端子２２９と接続される。
信号結合段２２４の第二の負荷抵抗２２６は、一方で、第一の信号伝達段２０８の第一の差動対２０９の第二のソース結合トランジスタ２１１のドレイン端子及び第二の信号伝達段２１４の第二の差動対２１５の第二のソース結合トランジスタ２１７のドレイン端子の第二の接続点２２８と接続され、他方で、第一の供給電圧端子２２９と接続される。
第一及び第二の接続点２２７、２２８は、それぞれ、第一のソース結合トランジスタ２１０、２１６の前記ドレイン端子乃至第二のソース結合トランジスタ２１１、２１７の前記ドレイン端子における前記電流の付加的な重畳のための電流ノードを形成する。
次に、前記負荷抵抗においては、前記ドレイン端子における前記付加的に重畳される電流に比例する電圧がそれぞれ発生し、両方の電圧がともに遅延段２００の差動出力２０４において差動信号を形成する。
内部遅延段２１９もまた、二つの負荷抵抗、すなわち、一方で、内部遅延段２１９の第三の差動対２２０の第一のソース結合トランジスタ２２１のドレイン端子及び第二の信号伝達段２１４の第二の差動対２１５の第一のソース結合トランジスタ２１６のゲート端子の第三の接続点２３２と接続され、他方で、第一の供給電圧端子２２９と接続される第三の負荷抵抗２３０、並びに、一方で、内部遅延段２１９の第三の差動対２２０の第二のソース結合トランジスタ２２２のドレイン端子及び第二の信号伝達段２１４の第二の差動対２１５の第二のソース結合トランジスタ２１７のゲート端子の第四の接続点２３３と接続され、他方で、第一の供給電圧端子２２９と接続される第四の負荷抵抗２３１を含む。
第一の静止電流源２１２は、一方で、第一の信号伝達段２０８の差動対２０９のソース結合トランジスタ２１０、２１１の相互接続されたソース端子と接続され、他方で、第二の供給電位ＶＳＳを有する第二の供給電圧端子２３４と接続される。
第二の静止電流源２１８は、一方で、第二の信号伝達段２１４の第二の差動対２１５のソース結合トランジスタ２１６、２１７の相互接続されたソース端子と接続され、他方で、第二の供給電圧端子２３４と接続される。
第三の静止電流源２２３は、一方で、内部遅延段２１９の第三の差動対２２０のソース結合トランジスタ２２１、２２２の相互接続されたソース端子と接続され、他方で、第二の供給電圧端子２３４と接続される。
有利には、第一の、第二の及び第三の差動対２０９、２１５、２２０のそれぞれのための静止電流源２１２、２１８、２２３の前記静止電流調整は、静止電流源２１２、２１８乃至２２３を形成する前記ＮＭＯＳ電界効果トランジスタのゲート端子に供給される制御電圧によって行うことができ、特に、第二の供給電位ＶＳＳとして接地電位が選択され、第一の供給電位ＶＤＤとして、接地に対して正の電位が選択される。
説明される本実施形態によれば、図２に係る前記デバイス、すなわち、遅延段２００は、第一の静止電流源２１２の前記静止電流を調整するための第一の電流変調段２３５、及び、第三の静止電流源２２３の前記静止電流を調整するための第二の電流変調段２３６を備えて構成される。
本実施形態の図示しない一変形において、第二の静止電流源２１８の前記静止電流を調整するために、第三の電流変調段がさらに設けられてもよく、この第三の電流変調段の構成は、第一の電流変調段２３５の構成及び第二の電流変調段２３６の構成と少なくとも実質的に同一である。
さらに、前記第一の、前記第二の、又は前記第三の電流変調段のいずれかのみが設けられる変形、又は、前記第一の及び前記第三の電流変調段のみ、又は、前記第二の及び前記第三の電流変調段のみが設けられる変形が考えられる。全てのこれらの変形は、本発明の上記課題を解決する。一例として、図２に係る本実施形態のみをここでは説明する。
図２に係る本実施形態では、第一の電流変調段２３５及び第二の電流変調段２３６は、全く同一に構成されている。二つの電流変調段２３５、２３６の各々は、それぞれ、二つのソース結合トランジスタ２４１及び２４２乃至２４５及び２４６乃至２４３及び２４４乃至２４７及び２４８に対し、それぞれ、第一の差動段２３７乃至２３９、及び、それぞれ、第二の差動段２３８乃至２４０を含む。
第一の電流変調段２３５の第一の差動段２３７の第二のソース結合トランジスタ２４２のドレイン端子及び第一の電流変調段２３５の第二の差動段２３８の第一のソース結合トランジスタ２４３のドレイン端子、並びに、第二の電流変調段２３６の第一の差動段２３９の第二のソース結合トランジスタ２４６のドレイン端子及び第二の電流変調段２３６の第二の差動段２４０の第一のソース結合トランジスタ２４７のドレイン端子は、第二の供給電位ＶＳＳを有する第二の供給電圧端子２３４と接続される。
第一の電流変調段２３５の第一の差動段２３７の第一のソース結合トランジスタ２４１のドレイン端子及び第一の電流変調段２３５の第二の差動段２３８の第二のソース結合トランジスタ２４４のドレイン端子は互いに接続され、かつ、第一の信号伝達段２０８の第一の差動対２０９の第一のソース結合トランジスタ２１０及び第二のソース結合トランジスタ２１１の前記結合されたソース端子の、第一の信号伝達段２０８の第一の差動対２０９に対する第一の静止電流源２１２との、第五の接続点２４９と接続される。
第二の電流変調段２３６の第一の差動段２３９の第一のソース結合トランジスタ２４５のドレイン端子と第二の電流変調段２３６の第二の差動段２４０の第二のソース結合トランジスタ２４８のドレイン端子は互いに接続され、かつ、内部遅延段２１９の第三の差動対２２０の第一のソース結合トランジスタ２２１及び第二のソース結合トランジスタ２２２の前記結合されたソース端子の、内部遅延段２１９の第三の差動対２２０に対する第三の静止電流源２２３との、第六の接続点２５０と接続される。
第一の電流変調段２３５において、第一の差動段２３７の第一のソース結合トランジスタ２４１のソース端子及び第二のソース結合トランジスタ２４２のソース端子は互いに接続され、かつ、第一の電流変調段２３５が含む第四の静止電流源２５１を形成するトランジスタのドレイン端子と接続され、さらに、第二の差動段２３８の第一のソース結合トランジスタ２４３のソース端子及び第二のソース結合トランジスタ２４４のソース端子は互いに接続され、かつ、第一の電流変調段２３５が含む第五の静止電流源２５２を形成するトランジスタのドレイン端子と接続される。
第四及び第五の静止電流源２５１、２５２を形成する前記トランジスタのソース端子は、第一の供給電位ＶＤＤを有する第一の供給電圧端子２２９と接続される。
第四及び第五の静止電流源２５１、２５２を形成する前記トランジスタのゲート端子は、共通の制御電圧端子２５５と接続され、当該制御電圧端子２５５を介して、当該第四及び第五の静止電流源２５１、２５２において静止電流を調整する、特に、一致させるために、当該第四及び第五の静止電流源２５１、２５２に対して共通の制御電圧が動作時に供給される。第四及び第五の静止電流源２５１、２５２は、したがって、前記ゲート端子において前記共通の制御電圧による共通の静止電流調整を含む。
同様に、第二の電流変調段２３６において、第一の差動段２３９の第一のソース結合トランジスタ２４５のソース端子及び第二のソース結合トランジスタ２４６のソース端子は互いに接続され、かつ、第二の電流変調段２３６が含む第六の静止電流源２５３を形成するトランジスタのドレイン端子と接続され、さらに、第二の差動段２４０の第一のソース結合トランジスタ２４７のソース端子及び第二のソース結合トランジスタ２４８のソース端子は互いに接続され、かつ、第二の電流変調段２３６が含む第七の静止電流源２５４を形成するトランジスタのドレイン端子と接続される。
第六及び第七の静止電流源２５３、２５４を形成する前記トランジスタのソース端子もまた、第一の供給電位ＶＤＤを有する第一の供給電圧端子２２９と接続される。
したがって、第六及び第七の静止電流源２５３、２５４を形成する前記トランジスタのゲート端子は、共通の制御電圧端子２５６と接続され、当該制御電圧端子２５６を介して、当該第六及び第七の静止電流源２５３、２５４において静止電流を調整する、特に、一致させるために、当該第六及び第七の静止電流源２５３、２５４に対して共通の制御電圧が動作時に供給される。第六及び第七の静止電流源２５３、２５４は、したがって、前記ゲート端子において前記共通の制御電圧による共通の静止電流調整を含む。
第一の及び第二の電流変調段２３５、２３６における全てのトランジスタは、図２に係る本実施形態においてはＰＭＯＳ電界効果トランジスタとして具体化されている。
電流変調段２３５乃至２３６の各々の二つの差動段２３７、２３８、乃至、２３９、２４０は、差動段２３７乃至２３８乃至２３９乃至２４０のソース結合トランジスタ２４１、２４２、乃至、２４３、２４４、乃至、２４５、２４６、乃至、２４７、２４８のゲート端子における制御信号によって制御される。
ソース結合トランジスタ２４１、２４２乃至２４３、２４４乃至２４５、２４６乃至２４７、２４８の前記ゲート端子のこれらの制御信号は、好ましくはデジタル位相検出器によって供給可能な、離散化制御信号であることが好ましい。
前記位相検出器からの前記制御信号は、通例、周波数増加のための離散化信号（図２において、差動信号ｕｐ／ｕｐｂとして具体化されており、ｕｐｂはｕｐに対する相補信号である）、及び、周波数減少のための離散化信号（図２においては、差動信号ｄｎ／ｄｎｂとして具体化されており、ｄｎｂは、ｄｎに対する相補信号である）からなる。
特に、図２に係る本実施形態においては、
第一の電流変調段２３５の第一の差動段２３７の第一のソース結合トランジスタ２４１の前記ゲート端子には、周波数増加のための差動信号ｕｐが供給され、
第一の電流変調段２３５の第一の差動段２３７の第二のソース結合トランジスタ２４２の前記ゲート端子には、周波数増加のための相補的な差動信号ｕｐｂが供給され、
第一の電流変調段２３５の第二の差動段２３８の第一のソース結合トランジスタ２４３の前記ゲート端子には、周波数減少のための差動信号ｄｎが供給され、
第一の電流変調段２３５の第二の差動段２３８の第二のソース結合トランジスタ２４４の前記ゲート端子には、周波数減少のための相補的な差動信号ｄｎｂが供給され、
第二の電流変調段２３６の第一の差動段２３９の第一のソース結合トランジスタ２４５の前記ゲート端子には、周波数増加のための差動信号ｕｐが供給され、
第二の電流変調段２３６の第一の差動段２３９の第二のソース結合トランジスタ２４６の前記ゲート端子には、周波数増加のための相補的な差動信号ｕｐｂが供給され、
第二の電流変調段２３６の第二の差動段２４０の第一のソース結合トランジスタ２４７の前記ゲート端子には、周波数減少のための差動信号ｄｎが供給され、
第二の電流変調段２３６の第二の差動段２４０の第二のソース結合トランジスタ２４８の前記ゲート端子には、周波数減少のための相補的な差動信号ｄｎｂが供給される。
共通の制御電圧端子２５５乃至２５６における共通の制御電圧は、それぞれ、第一、第二及び第三の差動対２０９、２１５及び２２０のための静止電流源２１２、２１８、２３３の静止電流調整用の静止電流源２１２、２１８及び２２３を形成する前記ＮＭＯＳ電界効果トランジスタの前記ゲート端子にそれぞれ供給される前記制御電圧とは独立して選択可能である。
第一から第三の静止電流源２１２、２１８、２２３の前記トランジスタ及び第四から第七の静止電流源２５１、２５２、２５３、２５４の前記トランジスタのこの相互に独立した配置（Ｄｉｍｅｎｓｉｏｎｉｅｒｕｎｇ）により、前記第一、第二及び第三の静止電流源２１２、２１８、２２３の前記静止電流とは独立して、第四から第七の静止電流源２５１、２５２、２５３、２５４の前記静止電流を、例えば、より低い電流強度に調整することが可能になる。
リングオシレータ１００の動作中又は遅延段２００の動作中に、第四から第七の静止電流源２５１、２５２、２５３、２５４の前記静止電流は、周波数増加のための信号ｕｐ／ｕｐｂ及び周波数減少のための信号ｄｎ／ｄｎｂによって制御されて、それぞれ、第一の信号伝達段２０８の第一の差動対２０９の第一のソース結合トランジスタ２１０及び第二のソース結合トランジスタ２１１の前記結合されたソース端子の、第一の信号伝達段２０８の第一の差動対２０９に対する第一の静止電流源２１２との、第五の接続点２４９に対して、又は、内部遅延段２１９の第三の差動対２２０の第一のソース結合トランジスタ２２１及び第二のソース結合トランジスタ２２２の前記結合されたソース端子の、内部遅延段２１９の第三の差動対２２０に対する第三の静止電流源２２３との、第六の接続点２５０に対して選択的に給送される。
これにより、第四から第七の静止電流源２５１、２５２、２５３、２５４のうちの少なくとも一つによって、ソース結合トランジスタ２１０、２１１の第一の差動対２０９、乃至、ソース結合トランジスタ２２１、２２２の第三の差動対２２０の、第一の及び第三の静止電流源２１２、２２３の前記静止電流において―好ましくは、第一の及び第三の静止電流源２１２及び２２３の前記静止電流と比べて僅かな―変化が生じる。
これは、周波数増加のための信号ｕｐ／ｕｐｂ乃至周波数減少のための信号ｄｎ／ｄｎｂによってそれぞれ引き起こされるトランジスタ２１０、２１１乃至２２１、２２２の前記結合したソース端子における電流変調に対応し、すなわち、トランジスタ２１０、２１１乃至２２１、２２２の前記結合したソース端子において結果的に生じる前記静止電流は、周波数増加のための信号ｕｐ／ｕｐｂ乃至周波数減少のための信号ｄｎ／ｄｎｂによって、それぞれ、好ましくは第一の乃至第三の静止電流源２１２乃至２２３の前記静止電流に対して僅かに変化する。
第一の電流変調段２３５の差動段２３７、２３８及び第二の電流変調段２３６の差動段２３９、２４０は、このようにして、僅かな量子化した、すなわち、この電流変調によって達成されるいわゆるデジタル電流変調をもたらし、したがって、本質的には、それぞれ、第一の差動対２０９におけるソース結合トランジスタ２１０、２１１、乃至、内部遅延段２１９の第三の差動対２２０におけるソース結合トランジスタ２２１、２２２―及び／又は、本実施形態の上記変形のうちの一つに係る第二の差動対２１５における―トランスコンダクタンスの変調によって、それぞれ、第一の乃至第二の乃至第三の差動対２０９乃至２１５乃至２２０における前記信号の遅延の変調につながり、ひいてはオシレータ１００の前記発振周波数の対応する変調につながる。
このタイプの量子化周波数変調は、特に、デジタル位相検出器によるＣＤＲに対して有利に適用可能である。前記第一の電流変調のための第一の電流変調段２３５のためのモジュール用の前記制御信号及び前記第二の電流変調のための第二の電流変調段２３６のためのモジュールのための前記制御信号は、前記ＣＤＲの前記位相検出器から給送される。
前記位相検出器からの前記言及した制御信号ｕｐ／ｕｐｂ、ｄｎ／ｄｎｂによって、［ａ］、［ｂ］及び［ｃ］の三つの場合に分類される。
［ａ］の場合は、ｕｐ＝１及びｄｎ＝０だけ中間周波数と比べて前記周波数を増加させ、
［ｂ］の場合は、ｕｐ＝０及びｄｎ＝１だけ中間周波数と比べて前記周波数を減少させ、
［ｃ］の場合は、ｕｐ＝０及びｄｎ＝０だけ前記中間周波数を維持する。
［ａ］の場合
第一の電流変調段２３５の、周波数増加信号ｕｐ／ｕｐｂが給送される第一の差動段２３７、並びに、周波数減少信号ｄｎ／ｄｎｂが給送される第二の差動段２３８は、第一の差動対２０９のソース結合トランジスタ２１０、２１１の前記静止電流調整に電流を給送しない。
したがって、第一の静止電流源２１２の前記静止電流全体は、第一の差動対２０９に対して利用可能であり、第一の差動対２０９のソース結合トランジスタ２１０、２１１の前記トランスコンダクタンスが最大化され、その結果、前記オシレータリング、すなわち、リングオシレータ１００の発振周波数が最大になる。
同じことは、内部遅延段２１９の前記静止電流調整時の第二の電流変調段２３６の、周波数増加信号ｕｐ／ｕｐｂ並びに周波数減少信号ｄｎ／ｄｎｂが同様に給送される第一の及び、第二の差動段２３９乃至２４０の効果のそれぞれに当てはまる。
［ｂ］の場合。
第一の電流変調段２３５の、周波数増加信号ｕｐ／ｕｐｂ並びに周波数減少信号ｄｎ／ｄｎｂによって順番に駆動される第一の及び第二の差動段２３７、２３８は、第一の差動段２３７の第一のソース結合トランジスタ２４１及び第二の差動段２３８の第二のソース結合トランジスタ２４４を介して、ソース結合トランジスタ２１０、２１１の第一の差動対２０９の前記静止電流調整に、さらなる電流、すなわち、第四の静止電流源２５１の前記静止電流及び第五の静止電流源２５２の前記静止電流を給送する。
したがって、この電流によって、すなわち、第四の静止電流源２５１の前記静止電流及び第五の静止電流源２５２の前記静止電流の電流合計によって、第一の差動対２０９の前記静止電流が減少し、第一の差動対２０９の前記トランスコンダクタンスが減少し、その結果、オシレータリング１００の発振周波数が減少する。
同じことは、内部遅延段２１９の前記静止電流調整時の第二の電流変調段２３６の、周波数増加信号ｕｐ／ｕｐｂと周波数減少信号ｄｎ／ｄｎｂが同様に給送される第一の及び第二の差動段２３９乃至２４０の効果のそれぞれに当てはまる。
［ｃ］の場合。
第一の差動段２３７がこの場合も同様に周波数増加信号ｕｐ／ｕｐｂによって駆動される。第一の電流変調段２３５は、第一の差動段２３７の第一のソース結合トランジスタ２４１を介して、ソース結合トランジスタ２１０、２１１の第一の差動対２０９の前記静止電流調整に、さらなる電流、すなわち、第四の静止電流源２５１の前記静止電流を給送するが、周波数減少信号ｄｎ／ｄｎｂによって駆動される第二の差動段２３８は、給送しない。
したがって、ソース結合トランジスタ２１０、２１１の第一の差動対２０９の前記静止電流調整に関して、［ａ］の場合及び［ｂ］の場合の間の途中の状況が発生し、中間オシレータ周波数の設定につながる。
同じことは、前記内部遅延段の前記静止電流調整時の第二の電流変調段２３６の、周波数増加信号ｕｐ／ｕｐｂと周波数減少信号ｄｎ／ｄｎｂが同様に給送される第一の及び第二の差動段２３９乃至２４０の効果のそれぞれに当てはまる。
本発明の本質的な利点は、前記オシレータの前記信号経路への周波数変動素子の前記挿入による寄生容量、特に、寄生容量性負荷が発生しないことである。
さらなる利点は、第一の電流変調段２３５の前記静止電流調整及び第二の電流変調段２３６の前記静止電流調整の変動により、前記周波数変調のレベルを比較的広い範囲で調整することができることである。
例えば、ＣＤＲ（＝クロック及び／又はデータリカバリ）において使用されるとき、前記周波数変調の前記レベルが前記ＣＤＲの帯域幅を決定するため、ＣＤＲの前記帯域幅は、さらなる寄生素子に敏感に反応する、オシレータ１００の前記信号経路へのさらなる介入なしに、さらに変動させることができる。
これは、上述した技術的現状では、前記信号経路にさらなるバラクタを追加することによってのみ可能であろう。しかし、さらなる寄生配線キャパシタを追加しなければ不可能であり、これは、前記オシレータの最大発振周波数を減少させる。
これとは対照的に、本発明は、前記信号伝達経路における容量性負荷を回避又は、少なくとも低減する。リングオシレータの遅延段として、本発明に係る前記デバイスは、より高い発振周波数を可能にする。
１００ オシレータリング又はリングオシレータ
２００ デバイス、特に遅延段
２０１ デバイス２００の差動入力
２０２ 差動入力２０１の入力端子
２０３ 差動入力２０１の入力端子
２０４ デバイス２００の差動出力
２０５ 差動出力２０４の出力端子
２０６ 差動出力２０４の出力端子
２０７ デバイス２００の第一の信号伝達経路
２０８ 第一の信号伝達経路２０７の第一の信号伝達段
２０９ 第一の信号伝達段２０８のソース結合トランジスタ２１０、２１１の第一の差動対
２１０ 第一の差動対２０９の第一のソース結合トランジスタ
２１１ 第一の差動対２０９の第二のソース結合トランジスタ
２１２ 第一の差動対２０９に対して第一の信号伝達段２０８の共通の調整可能な第一の静止電流源
２１３ デバイス２００の第二の信号伝達経路
２１４ 第二の信号伝達経路２１３の第二の信号伝達段
２１５ 第二の信号伝達段２１４のソース結合トランジスタ２１６、２１７の第二の差動対
２１６ 第二の差動対２１５の第一のソース結合トランジスタ
２１７ 第二の差動対２１５の第二のソース結合トランジスタ
２１８ 第二の差動対２１５に対する第二の信号伝達段２１４の共通の調整可能な第二の静止電流源
２１９ 第二の信号伝達経路２１３の内部遅延段
２２０ 内部遅延段２１９のソース結合トランジスタ２２１、２２２の第三の差動対
２２１ 第三の差動対２２０の第一のソース結合トランジスタ
２２２ 第三の差動対２２０の第二のソース結合トランジスタ
２２３ 第三の差動対２２０に対する内部遅延段２１９の共通の調整可能な第三の静止電流源
２２４ 第一の差動対２０９及び第二の差動対２１５に対して共通の抵抗性負荷を備える、デバイス２００の信号結合段
２２５ 信号結合段２２４内の共通の抵抗性負荷が含む、第一の負荷抵抗
２２６ 信号結合段２２４内の共通の抵抗性負荷が含む、第二の負荷抵抗
２２７ 第一のソース結合トランジスタ２１０、２１６のドレイン端子の第一の接続点、特に、第一のソース結合トランジスタ２１０、２１６のドレイン端子における電流の付加的な重畳のための電流ノード
２２８ 第二のソース結合トランジスタ２１１、２１７のドレイン端子の第二の接続点、特に、第二のソース結合トランジスタ２１１、２１７のドレイン端子における電流の付加的な重畳のための電流ノード
２２９ 第一の供給電位ＶＤＤを有する、第一の供給電圧端子
２３０ 内部遅延段２１９における第三の負荷抵抗
２３１ 内部遅延段２１９における第四の負荷抵抗
２３２ 第一のソース結合トランジスタ２２１のドレイン端子及び第一のソース結合トランジスタ２１６のゲート端子の第三の接続点
２３３ 第二のソース結合トランジスタ２２２のドレイン端子及び第二のソース結合トランジスタ２１７のゲート端子の第四の接続点
２３４ 第二の供給電位ＶＳＳを有する、第二の供給電圧端子
２３５ 第一の静止電流源２１２の静止電流を調整するための第一の電流変調段
２３６ 第三の静止電流源２２３の静止電流を調整するための第二の電流変調段
２３７ 第一の電流変調段２３５のソース結合トランジスタ２４１、２４２の第一の差動段
２３８ 第一の電流変調段２３５のソース結合トランジスタ２４３、２４４の第二の差動段
２３９ 第二の電流変調段２３６のソース結合トランジスタ２４５、２４６の第一の差動段
２４０ 第二の電流変調段２３６のソース結合トランジスタ２４７、２４８の第二の差動段
２４１ 第一の差動段２３７の第一のソース結合トランジスタ
２４２ 第一の差動段２３７の第二のソース結合トランジスタ
２４３ 第二の差動段２３８の第一のソース結合トランジスタ
２４４ 第二の差動段２３８の第二のソース結合トランジスタ
２４５ 第一の差動段２３９の第一のソース結合トランジスタ
２４６ 第一の差動段２３９の第二のソース結合トランジスタ
２４７ 第二の差動段２４０の第一のソース結合トランジスタ
２４８ 第二の差動段２４０の第二のソース結合トランジスタ
２４９ 第一のソース結合トランジスタ２１０及び第二のソース結合トランジスタ２１１の結合したソース端子の、第一の静止電流源２１２との、第五の接続点
２５０ 第一のソース結合トランジスタ２２１及び第二のソース結合トランジスタ２２２の結合したソース端子の、第三の静止電流源２２３との、第六の接続点
２５１ 第一の差動段２３７に対する第一の電流変調段２３５の第四の静止電流源
２５２ 第二の差動段２３８に対する第一の電流変調段２３５の第五の静止電流源
２５３ 第一の差動段２３９に対する第二の電流変調段２３６の第六の静止電流源
２５４ 第二の差動段２４０に対する第二の電流変調段２３６の第七の静止電流源
２５５ 第四の静止電流源２５１及び第五の静止電流源２５２の共通の制御電圧端子
２５６ 第六の静止電流源２５３及び第七の静止電流源２５４の共通の制御電圧端子
ｄｎ 第一のソース結合トランジスタ２４３、２４７における周波数減少のための差動離散化信号
ｄｎｂ 第二のソース結合トランジスタ２４４、２４８における、差動離散化信号ｄｎに対して相補的な信号
ｕｐ 第一のソース結合トランジスタ２４１、２４５における周波数増加のための差動離散化信号
ｕｐｂ 第二のソース結合トランジスタ２４２、２４６における、差動離散化信号ｕｐに対して相補的な信号
ＶＤＤ 第一の供給電圧端子２２９における、特に第二の供給電位ＶＳＳと比べて正の、第一の供給電位
ＶＳＳ 第二の供給電圧端子２３４における第二の供給電位、特に接地電位

Claims (11)

  1. 電気信号を制御可能に遅延させるためのデバイス（２００）であって、
    信号入力（２０１）と信号出力（２０４）との間の第一の信号伝達経路（２０７）であって、少なくとも二つのエミッタ結合トランジスタ乃至ソース結合トランジスタ（２１０、２１１）を有する第一の差動対（２０９）、及び、当該少なくとも二つのエミッタ結合トランジスタ乃至ソース結合トランジスタ（２１０、２１１）に共通の調整可能な第一の静止電流源（２１２）、を備える第一の信号伝達段（２０８）を有する前記第一の信号伝達経路（２０７）と、
    前記信号入力（２０１）と前記信号出力（２０４）との間の第二の信号伝達経路（２１３）であって、少なくとも二つのエミッタ結合トランジスタ乃至ソース結合トランジスタ（２１６、２１７）を有する第二の差動対（２１５）、及び、当該少なくとも二つのエミッタ結合トランジスタ乃至ソース結合トランジスタ（２１６、２１７）に共通の調整可能な第二の静止電流源（２１８）、を備える第二の信号伝達段（２１４）、並びに、前記信号入力（２０１）と前記第二の信号伝達段（２１４）との間に配置され、少なくとも二つのエミッタ結合トランジスタ乃至ソース結合トランジスタ（２２１、２２２）を有する第三の差動対（２２０）、及び、当該少なくとも二つのエミッタ結合トランジスタ乃至ソース結合トランジスタ（２２１、２２２）に共通の調整可能な第三の静止電流源（２２３）、を備える内部遅延段（２１９）とを有する前記第二の信号伝達経路（２１３）と、
    前記第一の信号伝達経路（２０７）を介して伝達される電気信号に前記第二の信号伝達経路（２１３）を介して伝達される電気信号を付加的に重畳するための信号結合段（２２４）とを含むデバイスであって、
    前記第一及び／又は第二及び／又は第三の静止電流源（２１２、２１８、２２３）のうちの少なくとも一つの静止電流を調整するための少なくとも二つの電流変調段（２３５、２３６）によって特徴付けられ、
    前記第一の電流変調段（２３５）及び／又は前記第二の電流変調段（２３６）は、前記第一の静止電流源（２１２）乃至前記第二の静止電流源（２１８）乃至前記第三の静止電流源（２２３）の静止電流調整に、それぞれの付加的な電流を給送及び供給するように設計され、
    前記第一の電流変調段（２３５）及び／又は前記第二の電流変調段（２３６）は、それぞれ、
    少なくとも二つのトランジスタを有する第一の差動段（２３７、２３９）、及び、該第一の差動段（２３７、２３９）の少なくとも二つの前記トランジスタに共通の調整可能な第一の電流変調静止電流源（２５１、２５３）、並びに
    少なくとも二つのトランジスタを有する第二の差動段（２３８、２４０）、及び、該第二の差動段（２３８、２４０）の少なくとも二つの前記トランジスタに共通の調整可能な第二の電流変調静止電流源（２５２、２５４）を有し、
    前記第一の差動段（２３７、２３９）に、周波数増加のための離散化信号（ｕｐ／ｕｐｂ）を第一の制御信号として供給可能であり、
    前記第二の差動段（２３８、２４０）に、周波数減少のための離散化信号（ｄｎ／ｄｎｂ）を第二の制御信号として供給可能であり、
    各電流変調段（２３５、２３６）の前記第一の電流変調静止電流源（２５１、２５３）及び前記第二の電流変調静止電流源（２５２、２５４）は共通に調整可能であることを特徴とするデバイス（２００）。
  2. 前記第二の静止電流源（２１８）の前記静止電流を調整するための第三の電流変調段によって特徴付けられる請求項１に記載のデバイス。
  3. 前記第一の差動段（２３７、２３９）は、第一の電流変調差動対を有し、かつ／又は
    前記第二の差動段（２３８、２４０）は、第二の電流変調差動対を有することを特徴とする請求項１から２のいずれか一項に記載のデバイス。
  4. 前記第一の差動段（２３７、２３９）は、少なくとも二つのエミッタ結合トランジスタ乃至ソース結合トランジスタ（２４１、２４２、２４５、２４６）を有し、かつ／又は
    前記第二の差動段（２３８、２４０）は、少なくとも二つのエミッタ結合トランジスタ乃至ソース結合トランジスタ（２４３、２４４、２４７、２４８）を有することを特徴とする請求項１から３のいずれか一項に記載のデバイス。
  5. 前記第一の電流変調静止電流源は、少なくとも一つの第四の静止電流源（２５１）乃至第六の静止電流源（２５３）を有し、かつ／又は
    前記第二の電流変調静止電流源は、少なくとも一つの第五の静止電流源（２５２）乃至第七の静止電流源（２５４）を有することを特徴とする請求項１から４のいずれか一項に記載のデバイス。
  6. 前記第一の電流変調段（２３５）乃至前記第二の電流変調段（２３６）において、それぞれ、前記第一の電流変調静止電流源（２５１、２５３）及び前記第二の電流変調静止電流源（２５２、２５４）は、
    前記第一の静止電流源（２１２）乃至前記第二の静止電流源（２１８）乃至前記第三の静止電流源（２２３）の静止電流調整において、それぞれ、前記第一の制御信号（ｕｐ／ｕｐｂ）及び前記第二の制御信号（ｄｎ／ｄｎｂ）によって制御される、それぞれの付加的な電流を給送及び供給するように設計されることを特徴とする請求項１から５のいずれか一項に記載のデバイス。
  7. 第一の供給電圧端子（２２９）における第一の供給電位（ＶＤＤ）によって、かつ
    第二の供給電圧端子（２３４）における第二の供給電位（ＶＳＳ）によって特徴付けられる請求項１から６のいずれか一項に記載のデバイス。
  8. 前記第二の供給電位（ＶＳＳ）は、接地電位であり、及び／又は、
    前記第一の供給電位（ＶＤＤ）は、前記第二の供給電位（ＶＳＳ）と比べて正であることを特徴とする請求項７に記載のデバイス。
  9. 請求項１から８のいずれか一項に記載の少なくとも一つのデバイス（２００）を有する、オシレータリング（１００）。
  10. 電気信号の遅延を制御するため、並びに、請求項１から８のいずれか一項に記載の少なくとも一つのデバイス（２００）によって、及び／又は、請求項９に記載の少なくとも一つのオシレータリング（１００）によって、前記電気信号の遅延を行うための方法であって、
    前記第一の電流変調段（２３５）及び／又は前記第二の電流変調段（２３６）は、それぞれ
    第一の制御信号として、周波数増加のための離散化信号（ｕｐ／ｕｐｂ）、及び／又は、
    第二の制御信号として、周波数減少のための離散化信号（ｄｎ／ｄｎｂ）が供給され、
    前記第一の制御信号（ｕｐ／ｕｐｂ）及び／又は前記第二の制御信号（ｄｎ／ｄｎｂ）によって制御され、
    前記第一の電流変調段（２３５）及び／又は前記第二の電流変調段（２３６）において、それぞれの付加的な電流が生成され、かつ、
    前記第一の電流変調段（２３５）及び／又は前記第二の電流変調段（２３６）の前記それぞれの付加的な電流は、前記第一の静止電流源（２１２）及び／又は前記第二の静止電流源（２１８）及び／又は前記第三の静止電流源（２２３）のうちの少なくとも一つの前記静止電流を調整するために、前記第一の静止電流源（２１２）乃至前記第二の静止電流源（２１８）乃至前記第三の静止電流源（２２３）の静止電流調整に給送されることを特徴とする方法。
  11. 少なくとも一つのデジタル位相検出器によるクロック及び／又はデータリカバリにおける、請求項１から８のいずれか一項に記載の少なくとも一つのデバイス（２００）の使用、及び／又は、請求項９に記載の少なくとも一つのオシレータリング（１００）の使用、及び／又は、請求項１０に記載の方法の使用であって、
    前記少なくとも一つのデジタル位相検出器から、周波数増加のための離散化信号（ｕｐ／ｕｐｂ）が第一の制御信号として供給され、かつ／又は、周波数減少のための離散化信号（ｄｎ／ｄｎｂ）が第二の制御信号として供給される、使用。
JP2019501930A 2016-07-14 2017-07-12 電気信号を制御可能に遅延させるためのデバイス及び方法 Active JP7215737B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
DE102016113031.1 2016-07-14
DE102016113031 2016-07-14
DE102017114602.4 2017-06-29
DE102017114602 2017-06-29
PCT/DE2017/100578 WO2018010732A2 (de) 2016-07-14 2017-07-12 Vorrichtung und verfahren zum steuerbaren verzoegern elektrischer signale

Publications (2)

Publication Number Publication Date
JP2019525588A JP2019525588A (ja) 2019-09-05
JP7215737B2 true JP7215737B2 (ja) 2023-01-31

Family

ID=60021848

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019501930A Active JP7215737B2 (ja) 2016-07-14 2017-07-12 電気信号を制御可能に遅延させるためのデバイス及び方法

Country Status (5)

Country Link
US (1) US10951217B2 (ja)
EP (1) EP3485573A2 (ja)
JP (1) JP7215737B2 (ja)
DE (1) DE112017003509A5 (ja)
WO (1) WO2018010732A2 (ja)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000040965A (ja) 1998-07-23 2000-02-08 Oki Electric Ind Co Ltd Ｄａ変換器
JP2005236675A (ja) 2004-02-19 2005-09-02 Nec Micro Systems Ltd 電流出力型ディジタル・アナログコンバータ回路
US20060071722A1 (en) 2004-09-29 2006-04-06 Fabrice Paillet Delay interpolation in a ring oscillator delay stage
JP2006217544A (ja) 2005-02-07 2006-08-17 Sanyo Electric Co Ltd 発振器
JP2008017007A (ja) 2006-07-04 2008-01-24 Hitachi Ltd 周波数可変発振器及びそれを用いた通信回路
JP2009529271A (ja) 2006-03-07 2009-08-13 インターナショナル・ビジネス・マシーンズ・コーポレーション 電圧制御型装置のためのハイブリッド電流枯渇型位相補間型回路
WO2010041353A1 (ja) 2008-10-06 2010-04-15 パナソニック株式会社 差動スイッチ、d/aコンバータ、半導体集積回路、および通信機器
JP2014160990A (ja) 2013-02-20 2014-09-04 Asahi Kasei Electronics Co Ltd Ｄ／ａ変換器およびデルタシグマ型ｄ／ａ変換器
JP2015528230A (ja) 2012-06-18 2015-09-24 シリコン・ライン・ゲー・エム・ベー・ハー クロック及び／又はデータ回復のための回路装置及び方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6529077B1 (en) * 2001-08-22 2003-03-04 Institute Of Microelectronics Gain compensation circuit for CMOS amplifiers
EP2853029B1 (de) 2012-05-23 2016-05-18 Silicon Line GmbH Schaltungsanordnung und verfahren zum kalibrieren von ansteuersignalen für spannungsgesteuerte oszillatoren
US10075156B2 (en) * 2016-09-30 2018-09-11 Texas Instruments Incorporated Synchronous clock generation using an interpolator

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000040965A (ja) 1998-07-23 2000-02-08 Oki Electric Ind Co Ltd Ｄａ変換器
JP2005236675A (ja) 2004-02-19 2005-09-02 Nec Micro Systems Ltd 電流出力型ディジタル・アナログコンバータ回路
US20060071722A1 (en) 2004-09-29 2006-04-06 Fabrice Paillet Delay interpolation in a ring oscillator delay stage
JP2006217544A (ja) 2005-02-07 2006-08-17 Sanyo Electric Co Ltd 発振器
JP2009529271A (ja) 2006-03-07 2009-08-13 インターナショナル・ビジネス・マシーンズ・コーポレーション 電圧制御型装置のためのハイブリッド電流枯渇型位相補間型回路
JP2008017007A (ja) 2006-07-04 2008-01-24 Hitachi Ltd 周波数可変発振器及びそれを用いた通信回路
WO2010041353A1 (ja) 2008-10-06 2010-04-15 パナソニック株式会社 差動スイッチ、d/aコンバータ、半導体集積回路、および通信機器
JP2015528230A (ja) 2012-06-18 2015-09-24 シリコン・ライン・ゲー・エム・ベー・ハー クロック及び／又はデータ回復のための回路装置及び方法
JP2014160990A (ja) 2013-02-20 2014-09-04 Asahi Kasei Electronics Co Ltd Ｄ／ａ変換器およびデルタシグマ型ｄ／ａ変換器

Also Published As

Publication number Publication date
WO2018010732A3 (de) 2018-03-08
JP2019525588A (ja) 2019-09-05
US20190245545A1 (en) 2019-08-08
EP3485573A2 (de) 2019-05-22
DE112017003509A5 (de) 2019-06-06
WO2018010732A2 (de) 2018-01-18
US10951217B2 (en) 2021-03-16

Similar Documents

Publication Publication Date Title
US7501867B2 (en) Power supply noise rejection in PLL or DLL circuits
US7521977B2 (en) Voltage-controlled oscillator generating output signal finely tunable in wide frequency range and variable delay circuits included therein
US7382203B2 (en) Voltage controlled oscillator and delay circuit thereof
US8212596B2 (en) PLL circuit
JP3776798B2 (ja) 制御発振器
JP7037174B2 (ja) Ｐｌｌ回路およびｃｄｒ装置
US10812056B1 (en) Method of generating precise and PVT-stable time delay or frequency using CMOS circuits
US9419632B1 (en) Charge pump for use in phase-locked loop
WO2007101824A1 (en) Hybrid current-starved phase-interpolation circuit for voltage-controlled devices
US7386085B2 (en) Method and apparatus for high speed signal recovery
JP2017153019A (ja) 半導体装置
KR20050113969A (ko) 전원 전압의 노이즈에 둔감한 딜레이 셀
KR20230125303A (ko) 위상 고정 루프 회로 및 신호 처리 장치
US20070296511A1 (en) Digital adjustment of an oscillator
JP7215737B2 (ja) 電気信号を制御可能に遅延させるためのデバイス及び方法
JP2004208152A (ja) 遅延回路
US7642867B2 (en) Simple technique for reduction of gain in a voltage controlled oscillator
US7495485B2 (en) Controllable current source for a phase locked loop
US6058033A (en) Voltage to current converter with minimal noise sensitivity
TW441189B (en) PLL and gain control for clock recovery
WO2023218656A1 (ja) Ｐｌｌに用いられるループフィルタおよびｐｌｌ
JP2006086609A (ja) 電圧制御発振回路
KR20070032201A (ko) 클록 분배 회로

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200710

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210409

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210420

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20210720

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20210917

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211020

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220301

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20220601

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20220801

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220831

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221213

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230112

R150 Certificate of patent or registration of utility model

Ref document number: 7215737

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150