WO2015004863A1

WO2015004863A1 - スイッチトキャパシタ回路及びその駆動方法

Info

Publication number: WO2015004863A1
Application number: PCT/JP2014/003335
Authority: WO
Inventors: 徳永　祐介
Original assignee: パナソニック株式会社
Priority date: 2013-07-09
Filing date: 2014-06-20
Publication date: 2015-01-15
Also published as: US9491385B2; US20160037108A1; JPWO2015004863A1; JP6329949B2

Abstract

　スイッチトキャパシタ回路（２００）は、第１端子と第２端子とを有し第１端子に入力電圧が印加されるように配置された容量（２１１）と、第２入力端子が第２端子と接続された反転増幅器（２２１）と、第３端子と第４端子と第５端子とを有し第５端子が出力端子（２０８）と接続された容量（２３１）と、第６端子と第７端子と第８端子とを有し第８端子が第３端子と接続され第６端子が第２出力端子と接続された容量（２４１）と、第２端子と出力端子（２０８）との間に直列接続された容量（２５１）と、反転増幅器（２２１）の短絡電圧値を有するオフセット電圧を第４端子及び第７端子に出力するオフセット補償部（２０６）とを備える。

Description

スイッチトキャパシタ回路及びその駆動方法

　本開示は、スイッチトキャパシタ回路及びその駆動方法に関し、特に、相関レベルシフト動作を行うスイッチトキャパシタ回路に関する。

　従来のスイッチトキャパシタ回路を用いた積分器及びサンプルホールド回路においては、スイッチトキャパシタ回路の反転アンプのゲインにより、それらの精度が決定される。しかしながら、一般に、高ゲインアンプには大きな消費電流や遅い動作速度に難点があるため、上記積分器及びサンプルホールド回路を、高ゲインアンプを用いて高精度化する場合には、消費電力や速度の課題がある。

　これに対して、高速動作を行う反転アンプとして、インバータをそのままアンプとして用いる手法が提案されている（非特許文献１）。インバータ型アンプは非線形動作時に大電流駆動を行うことができるため、高速反転アンプに適する。しかしながら、ゲインは高々３０ｄＢ程度であり、積分器やサンプルホールド回路等に組み込んでも、それら単体では高精度を実現することは不可能である。

　これを解決するために、相関レベルシフト（Ｃｏｒｒｅｌａｔｅｄ　Ｌｅｖｅｌ　Ｓｈｉｆｔｉｎｇ：以下、ＣＬＳと記す）技術が提案されている（非特許文献２）。このＣＬＳ技術を、例えば、積分回路やサンプルホールド回路に適用する場合、蓄積容量に並列に接続された補償容量が充電された後に、当該補償容量がアンプ出力端子と積分容量との間に直列に接続し直される。これにより、出力電圧の「上げ底」（レベルシフト）が実現される。この場合、「上げ底」（レベルシフト）の底の部分に位置するアンプ出力端の電圧を自己フィードバック状態とほぼ等しくできる。このため、出力変動による入力換算オフセットが最小化され、低いゲインのアンプを用いているにもかかわらず、あたかも高いゲインのアンプを用いたに等しい高精度積分器を実現することができる。

　図２６は、非特許文献２に開示された従来のスイッチトキャパシタ回路の構成図である。同図に開示されたスイッチトキャパシタ回路は、ＣＬＳ技術を組み込んでおり、２倍増幅器として動作する。このスイッチトキャパシタ回路は、容量１００１、１００２及び１００４と、演算増幅器１００３と、スイッチ１００５、１００６、１００７及び１００８と、基準電圧源１００９と、入力端子１０１０と、出力端子１０１１とで構成される。動作にあたっては、各スイッチのオンオフ制御により、サンプリング期間、転送期間、及びＣＬＳ期間に順番に遷移する。なお、スイッチトキャパシタ回路であるため、各期間は同一時刻で互いに重なり合ってはならない。以下、上記スイッチトキャパシタ回路の動作を、上記期間ごとに説明する。

　図２７Ａ、図２７Ｂ及び図２７Ｃは、それぞれ、非特許文献２に開示されたスイッチトキャパシタ回路のサンプリング期間、転送期間、及びＣＬＳ期間における接続関係を表す回路図である。

　まず、図２７Ａに示されるように、サンプリング期間では、スイッチ１００５及び１００６は入力端子１０１０と接続され、スイッチ１００７は短絡され、スイッチ１００８の一方により基準電圧源１００９と容量１００４とが接続され、他方により演算増幅器１００３の出力端と出力端子１０１１とが接続される。このとき、入力端子１０１０の電圧をＶｉｎ［Ｖ］、基準電圧源１００９の基準電圧を０［Ｖ］とすると、容量１００１には図中左側を正極としてＣ・Ｖｉｎ［Ｃ］の電荷が蓄積される。一方、容量１００２には図中右側を正極としてＣ・Ｖｉｎ［Ｃ］の電荷が蓄積される。

　次に、図２７Ｂに示されるように、転送期間では、スイッチ１００５は基準電圧源１００９と接続され、スイッチ１００６は出力端子１０１１と接続され、スイッチ１００７は開放され、スイッチ１００８の接続関係は維持される。このとき、容量１００１に蓄積された電荷は、全て容量１００２に転送されようとする。つまり、容量１００２の両端電圧は２Ｖｉｎ［Ｖ］になろうとする。また、容量１００４も演算増幅器１００３に駆動されて、その両端電圧は２Ｖｉｎ［Ｖ］になろうとする。

　しかしながら、演算増幅器１００３のゲインが充分でない場合、演算増幅器１００３の負入力端子の電圧（すなわち、システムの仮想接地電圧）が浮き上がってしまう。このため、容量１００１の電荷は、完全には容量１００２に転送されず、出力端子１０１１の電圧は正確に２Ｖｉｎ［Ｖ］とはならない。これは、演算増幅器１００３の出力端電圧が約２Ｖｉｎ［Ｖ］となり、仮想接地電圧（=基準電圧源１００９の電圧）から大きくずれてしまうため生じる。

　次に、図２７Ｃに示されるように、ＣＬＳ期間では、スイッチ１００５、１００６及び１００７の接続関係は維持され、スイッチ１００８の一方により演算増幅器１００３の出力端と容量１００４とが接続され、他方は開放される。このとき、演算増幅器１００３の出力端と出力端子１０１１との間に容量１００４が挿入される。容量１００４には約２Ｖｉｎ［Ｖ］の両端電圧があるため、これが「上げ底効果」（レベルシフト効果）となり、約２Ｖｉｎ［Ｖ］であった演算増幅器１００３の出力端の電圧は基準電圧源１００９の電圧（＝０Ｖ）とほぼ等しい電圧になる。これにより、演算増幅器１００３の負入力端電圧（＝システムの仮想接地電圧）の浮き上がりが大きく抑制されるので、容量１００１の電荷はほぼ完全に容量１００２に転送される。よって、結果的に、容量１００２の両端電圧は、ほとんど２Ｖｉｎと等しくなり、低いゲインの演算増幅器を用いているにもかかわらず、高精度な２倍増幅動作を達成できる。

Ｙ．Ｃｈａｅ，ｅｔ　ａｌ．，"Ａ　２．１Ｍ　Ｐｉｘｅｌｓ，１２０　Ｆｒａｍｅｓ／ｓ　ＣＭＯＳ　Ｉｍａｇｅ　Ｓｅｎｓｏｒ　Ｗｉｔｈ　Ｃｏｌｕｍｎ－Ｐａｒａｌｌｅｌ　ΔΣＡＤＣ　Ａｒｃｈｉｔｅｃｔｕｒｅ"，　ＩＥＥＥ　Ｊ．Ｓｏｌｉｄ－Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ，　ｖｏｌ．４６，ｎｏ．１，ｐｐ．２３６－２４７，Ｊａｎ．２０１１．Ｂ．Ｒ．Ｇｒｅｇｏｉｒｅ，ｅｔ　ａｌ．，"Ａｎ　Ｏｖｅｒ－６０ｄＢ　Ｔｒｕｅ　Ｒａｉｌ－ｔｏ－Ｒａｉｌ　Ｐｅｒｆｏｒｍａｎｃｅ　Ｕｓｉｎｇ　Ｃｏｒｒｅｌａｔｅｄ　Ｌｅｖｅｌ　Ｓｈｉｆｔｉｎｇ　ａｎｄ　ａｎ　Ｏｐａｍｐ　Ｗｉｔｈ　Ｏｎｌｙ　３０ｄＢ　Ｌｏｏｐ　Ｇａｉｎ"，　ＩＥＥＥ　Ｊ．Ｓｏｌｉｄ－Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ，　ｖｏｌ．４３，ｎｏ．１２，ｐｐ．２６２０－２６３０，Ｄｅｃ．２００８．

　しかしながら、前述した非特許文献２に開示されたスイッチトキャパシタ回路では、差動型の演算増幅器を用いているため、回路動作の高速化、低消費電力化及び回路の小面積化ができないという課題を有する。

　そこで、本開示は、回路動作の高速化、低消費電力化及び小面積化が可能であり、かつ、高精度であるスイッチトキャパシタ回路及びその駆動方法を提供する。

　上記目的を達成するために、本開示の一形態に係るスイッチトキャパシタ回路は、入力電圧が入力される第１入力端子と、出力電圧が出力される第１出力端子と、第１端子と第２端子とを有し、前記第１端子に前記入力電圧が印加されるように配置されたサンプリング容量と、第２入力端子と第２出力端子とを有し、前記第２入力端子が前記第２端子と接続された反転増幅器と、一方の容量電極である第５端子と、他方の容量電極である第４端子と、前記第５端子及び前記第４端子のいずれかへの接続切替が可能な第３端子とを有し、前記第５端子が前記第１出力端子と接続された第１レベルシフト容量と、一方の容量電極である第８端子と、他方の容量電極である第７端子と、前記第８端子及び前記第７端子のいずれかへの接続切替が可能な第６端子とを有し、前記第８端子が前記第３端子と接続され、前記第６端子が前記第２出力端子と接続された第２レベルシフト容量と、第９端子と第１０端子とを有し、前記第９端子が前記第２端子と接続され、前記第１０端子が前記第１出力端子と接続された蓄積容量と、第１１端子を有し、前記第１１端子と前記第４端子及び前記第７端子との短絡及び開放の切替が可能であり、前記第２入力端子と前記第２出力端子とが短絡された場合の前記反転増幅器の短絡電圧と同じ電圧値のオフセット電圧を前記第１１端子から出力するオフセット補償回路とを備える。　

　本開示に係るスイッチトキャパシタ回路及びその駆動方法によれば、差動型の演算増幅器でなく、シングルエンド型の反転増幅器を用いていることから、高速動作、低消費電力及び小面積を実現でき、かつ、出力電圧にオフセット電圧が印加されない高精度な積分動作及びサンプルホールド動作が可能となる。

図１は、２倍増幅器を有するスイッチトキャパシタを適用した積分器の一例を示す回路構成図である。図２Ａは、２倍増幅器を有するスイッチトキャパシタを適用した積分器のサンプリング期間における接続関係を表す回路図である。図２Ｂは、２倍増幅器を有するスイッチトキャパシタを適用した積分器の転送期間における接続関係を表す回路図である。図２Ｃは、２倍増幅器を有するスイッチトキャパシタを適用した積分器のＣＬＳ期間における接続関係を表す回路図である。図３は、実施の形態１に係るスイッチトキャパシタ回路の機能ブロック図である。図４は、実施の形態１に係るスイッチトキャパシタ回路の回路構成図である。図５Ａは、実施の形態１に係るスイッチトキャパシタ回路のサンプリング期間における接続関係を表す回路図である。図５Ｂは、実施の形態１に係るスイッチトキャパシタ回路の転送期間における接続関係を表す回路図である。図５Ｃは、実施の形態１に係るスイッチトキャパシタ回路のＣＬＳ期間における接続関係を表す回路図である。図５Ｄは、実施の形態１に係るスイッチトキャパシタ回路の転送期間からＣＬＳ期間への過渡状態における電流パスの等価回路図である。図６Ａは、実施の形態２に係るスイッチトキャパシタ回路の第１ＣＬＳ期間における接続関係を表す回路図である。図６Ｂは、実施の形態２に係るスイッチトキャパシタ回路の第２ＣＬＳ期間における接続関係を表す回路図である。図７は、比較例に係るスイッチトキャパシタ回路の機能ブロック図である。図８は、比較例に係るスイッチトキャパシタ回路の回路構成図である。図９Ａは、比較例に係るスイッチトキャパシタ回路のサンプリング期間における接続関係を表す回路図である。図９Ｂは、比較例に係るスイッチトキャパシタ回路の転送期間における接続関係を表す回路図である。図９Ｃは、比較例に係るスイッチトキャパシタ回路のＣＬＳ期間における接続関係を表す回路図である。図１０Ａは、実施の形態１及び２に係るＣＬＳ技術を用いたスイッチトキャパシタ回路の積分特性を比較したグラフである。図１０Ｂは、実施の形態１及び２に係るＣＬＳ技術を用いたスイッチトキャパシタ回路の１積分あたりの出力電圧を比較したグラフである。図１１は、実施の形態３に係るスイッチトキャパシタ回路の機能ブロック図である。図１２は、実施の形態３に係るスイッチトキャパシタ回路の回路構成図である。図１３Ａは、実施の形態３に係るスイッチトキャパシタ回路のサンプリング期間における接続関係を表す回路図である。図１３Ｂは、実施の形態３に係るスイッチトキャパシタ回路の転送期間における接続関係を表す回路図である。図１３Ｃは、実施の形態３に係るスイッチトキャパシタ回路の第１ＣＬＳ期間における接続関係を表す回路図である。図１３Ｄは、実施の形態３に係るスイッチトキャパシタ回路の第２ＣＬＳ期間における接続関係を表す回路図である。図１４は、実施の形態４に係るスイッチトキャパシタ回路の機能ブロック図である。図１５は、実施の形態４に係るスイッチトキャパシタ回路の回路構成図である。図１６Ａは、実施の形態４に係るスイッチトキャパシタ回路のサンプリング期間における接続関係を表す回路図である。図１６Ｂは、実施の形態４に係るスイッチトキャパシタ回路の転送期間における接続関係を表す回路図である。図１６Ｃは、実施の形態４に係るスイッチトキャパシタ回路の第１ＣＬＳ期間における接続関係を表す回路図である。図１６Ｄは、実施の形態４に係るスイッチトキャパシタ回路の第２ＣＬＳ期間における接続関係を表す回路図である。図１７は、実施の形態５に係る反転増幅部の回路構成図である。図１８は、実施の形態５の変形例に係る反転増幅部の回路構成図である。図１９Ａは、実施の形態６及び実施の形態７に係る蓄積容量部の構成図である。図１９Ｂは、実施の形態６の変形例及び実施の形態７の変形例に係る蓄積容量部の構成図である。図２０Ａは、実施の形態６に係る制御信号の第１のタイミングチャートである。図２０Ｂは、実施の形態７に係る制御信号の第１のタイミングチャートである。図２１Ａは、実施の形態６に係る制御信号の第２のタイミングチャートである。図２１Ｂは、実施の形態７に係る制御信号の第２のタイミングチャートである。図２２は、本開示の積分器を備えるΔΣ変調器のブロック構成図である。図２３は、本開示のΔΣ変調器を備えるセンサ回路のブロック構成図である。図２４は、本開示のＡＤ変換器を備える撮像素子のブロック構成図である。図２５Ａは、デジタルスチルカメラの一例を示す外観図である。図２５Ｂは、本開示の撮像素子を備えるデジタルカメラのブロック構成図である。図２６は、非特許文献２に開示された従来のスイッチトキャパシタ回路の構成図である。図２７Ａは、非特許文献２に開示された従来のスイッチトキャパシタ回路のサンプリング期間における接続関係を表す回路図である。図２７Ｂは、非特許文献２に開示された従来のスイッチトキャパシタ回路の転送期間における接続関係を表す回路図である。図２７Ｃは、非特許文献２に開示された従来のスイッチトキャパシタ回路のＣＬＳ期間における接続関係を表す回路図である。

　（発明の基礎となった知見）
　本発明者は、以下の課題を見出した。

　非特許文献２に開示された従来のスイッチトキャパシタ回路では、２倍増幅の例のみが開示されている。そこで、まず、上記従来技術を積分回路に一般化した上で、本発明にて解決する課題を説明する。

　図１は、２倍増幅器を有するスイッチトキャパシタを適用した積分器の一例を示す回路構成図である。同図に示された積分器１００は、容量１０１、１０２及び１０４と、演算増幅器１０３と、スイッチ１０５、１０６、１０７、１０８及び１０９と、基準電圧源１１０と、入力端子１１１と、出力端子１１２とで構成される。積分器１００の動作においては、各スイッチのオンオフ制御により、サンプリング期間、転送期間及びＣＬＳ期間に順番に遷移する。なお、スイッチトキャパシタ回路を基本動作とするため、各期間は同一時刻で互いに重なり合ってはならない。以下、上記積分器１００の動作を、上記期間ごとに説明する。

　図２Ａ、図２Ｂ及び図２Ｃは、それぞれ、２倍増幅器を有するスイッチトキャパシタを適用した積分器のサンプリング期間、転送期間、及びＣＬＳ期間における接続関係を表す回路図である。

　まず、図２Ａに示されるように、サンプリング期間では、スイッチ１０５及び１０９は短絡、スイッチ１０６及び１０８は開放、スイッチ１０７の一方により基準電圧源１１０と容量１０４とが接続され、スイッチ１０７の他方により演算増幅器１０３の出力端と出力端子１１２とが接続される。このとき、入力端子１１１の電圧をＶｉｎ［Ｖ］、基準電圧源１１０の基準電圧を０Ｖとすると、容量１０１には図中左側を正極としてＣｓ・Ｖｉｎ［Ｃ］の電荷が蓄積される。一方、容量１０２は、過去の状態を保持している。ここでは、説明を簡単にするため、容量１０２の初期電荷を０［Ｃ］とする。

　次に、図２Ｂに示されるように、転送期間では、スイッチ１０５及び１０９は開放、スイッチ１０６及び１０８は短絡、スイッチ１０７は接続を維持する。このとき、容量１０１に蓄積された電荷は、全て容量１０２に転送されようとする。つまり、容量１０２の両端電圧は、Ｃｓ・Ｖｉｎ／Ｃｉ［Ｖ］になろうとする。また、容量１０４も演算増幅器１０３に駆動され、その両端電圧はＣｓ・Ｖｉｎ／Ｃｉ［Ｖ］になろうとする。

　しかしながら、演算増幅器１０３のゲインが充分でない場合、演算増幅器１０３の負入力端子の電圧（すなわち、システムの仮想接地電圧）が浮き上がってしまう。このため、容量１０１の電荷は、完全には容量１０２に転送されず、出力端子１１２の電圧は、正確にＣｓ・Ｖｉｎ／Ｃｉ［Ｖ］とはならない。これは、演算増幅器１０３の出力端の電圧が約Ｃｓ・Ｖｉｎ／Ｃｉ［Ｖ］となり、演算増幅器１０３の負入力端子の電圧が基準電圧源１１０の電圧から大きくずれてしまうため生じる。

　次に、図２Ｃに示されるように、ＣＬＳ期間では、スイッチ１０５及び１０９は開放を維持、スイッチ１０６及び１０８は短絡を維持、スイッチ１０７の一方により演算増幅器１０３の出力端と容量１０４とが接続され、スイッチ１０７の他方は開放される。このとき、演算増幅器１０３の出力端と出力端子１１２との間に容量１０４が挿入される。容量１０４には約Ｃｓ・Ｖｉｎ／Ｃｉ［Ｖ］の両端電圧があるため、これが「上げ底効果」（レベルシフト効果）となり、約Ｃｓ・Ｖｉｎ／Ｃｉ［Ｖ］であった演算増幅器１０３の出力端の電圧は基準電圧源１１０の基準電圧（＝０Ｖ）とほぼ等しい電圧になる。これにより、演算増幅器１０３の負入力端電圧（＝システムの仮想接地電圧）の浮き上がりが大きく抑制されるので、容量１０１の電荷は、ほぼ完全に容量１０２に転送される。よって、結果的に、容量１０２の両端電圧は、ほとんどＣｓ・Ｖｉｎ／Ｃｉ［Ｖ］と等しくなり、低いゲインの演算増幅器を用いているにもかかわらず、高精度な電荷転送を達成できる。

　以降、上記サンプリング期間から上記ＣＬＳ期間を繰り返すことで、低いゲインの演算増幅器を用いているにもかかわらず、高精度な積分動作を達成できる。

　しかしながら、図１に示された積分器１００では、差動型の演算増幅器１０３が用いられているため、高速動作、低消費電力及び小面積という観点からは十分でない。やはり、シングルエンド型の反転増幅器を用いる方が上記観点では優れている。

　そこで、本開示は、上記課題を解決するものであり、高速動作、低消費電力、小面積が可能であり、かつ、高精度であるスイッチトキャパシタ回路及びその駆動方法、さらには、当該スイッチトキャパシタ回路を適用した積分器を提供することを目的とする。

　この構成によれば、差動型の演算増幅器でなく、シングルエンド型の反転増幅器を用いていることから、高速動作、低消費電力及び小面積を実現しつつ、出力電圧にオフセット電圧が印加されない高精度なスイッチトキャパシタ回路を実現できる。

　また、サンプリング期間において、前記反転増幅器は、前記第２入力端子と前記第２出力端子とが短絡されて前記短絡電圧を生成し、前記サンプリング容量は、前記入力電圧と前記短絡電圧との電位差をサンプリングし、前記サンプリング容量に蓄積された電荷が転送される転送期間において、前記第２入力端子と前記第２出力端子とが開放されることにより前記電荷が前記蓄積容量に転送され、前記第３端子と前記第５端子とが短絡され前記第６端子と前記第８端子とが短絡されることにより、前記第１レベルシフト容量と前記第２レベルシフト容量とは、それぞれ、前記第１１端子と前記第１出力端子との間の電位差をサンプリングする。

　また、前記第２出力端子の電圧レベルがシフトするレベルシフト期間において、前記第３端子と前記第５端子とが開放され、前記第６端子と前記第８端子とが開放され、前記第１レベルシフト容量が前記第３端子及び前記第４端子と前記第５端子との間に電気的に直列挿入され、前記第２レベルシフト容量が前記第６端子及び前記第７端子と前記第８端子との間に電気的に直列挿入されることにより、前記第１レベルシフト容量と前記第２レベルシフト容量とは、前記第１出力端子と前記第２出力端子との間に直列容量を構成する。

　上記構成によれば、レベルシフト期間において、第１出力端子と第２出力端子との間に、第１レベルシフト容量と第２レベルシフト容量とが電気的に直列挿入される。このとき、回路全体が新たな平衡状態に向かう過程で、反転増幅器の第２出力端子の電圧レベルは必ず仮想接地電圧を跨ぐ。この現象を利用して、蓄積容量、第１レベルシフト容量及び第２レベルシフト容量を調整することにより、反転増幅器の第２入力端子電圧と第２出力端子電圧とが仮想接地電圧と等しくなるポイントで平衡状態を作ることが可能となる。これにより、システムの仮想接地電圧の浮き上がりが大きく抑制されるので、サンプリング１１の電荷は、ほぼ完全に蓄積容量に転送される。よって、低いゲインの反転増幅器を用いた場合でも、高精度な電荷転送を達成できる。

　また、前記第２出力端子の電圧レベルがシフトするレベルシフト期間は、第１レベルシフト期間と第２レベルシフト期間とに分割され、前記第１レベルシフト期間において、前記第３端子と前記第５端子とが開放され、前記第１レベルシフト容量が前記第３端子及び前記第４端子と前記第５端子との間に電気的に直列挿入され、前記第２レベルシフト期間において、前記第６端子と前記第８端子とが開放され、前記第２レベルシフト容量が前記第６端子及び前記第７端子と前記第８端子との間に電気的に直列挿入される。

　これにより、第１レベルシフト期間では、第１レベルシフト容量に保持されている電圧が「上げ底効果」（レベルシフト効果）となり、反転増幅器の第２出力端子の電圧が第２レベルシフト容量の両端電圧とほぼ等しい電圧になる。これにより、反転増幅器の第２入力端子の電圧（＝システムの仮想接地電圧）の浮き上がりが抑制される。さらに、第２レベルシフト期間では、第２レベルシフト容量に保持されている電圧が「上げ底効果」となり、反転増幅器の第２出力端子の電圧が、第２レベルシフト容量の両端電圧よりもさらに小さい電圧となる。よって、反転増幅器の第２入力端子の電圧（＝システムの仮想接地電圧）の浮き上がりが抑制される。よって、低いゲインの反転増幅器を用いた場合でも、高精度な電荷転送を達成できる。

　また、本開示の一形態に係るスイッチトキャパシタ回路は、入力電圧が入力される第１入力端子と、出力電圧が出力される第１出力端子と、第１端子と第２端子とを有し、前記第１端子に前記入力電圧が印加されるように配置されたサンプリング容量と、第３端子と第４端子とを有し、前記第３端子が前記第２端子と接続された第１クランプ容量と、第２入力端子と第２出力端子とを有し、前記第２入力端子が前記第４端子と接続された反転増幅器と、第５端子と第６端子とを有し、前記第５端子が前記第２出力端子と接続された第２クランプ容量と、一方の容量電極である第７端子と、前記第７端子及び他方の電極のいずれかへの接続切替が可能な第８端子とを有し、前記第７端子が前記第１出力端子と接続された第１レベルシフト容量と、一方の容量電極である第９端子と、前記第９端子及び他方の電極のいずれかへの接続切替が可能な第１０端子とを有し、前記第９端子が前記第８端子と接続され、前記第１０端子が前記第６端子との接続及び開放の切替が可能な第２レベルシフト容量と、第１１端子と第１２端子とを有し、前記第１１端子が前記第２端子と接続され、前記第１２端子が前記第１出力端子と接続された蓄積容量とを備える。

　この構成によれば、差動型の演算増幅器でなく、１つのシングルエンド型の反転増幅器を用いていることから、高速動作、低消費電力及び小面積を実現しつつ、出力電圧にオフセット電圧が印加されない高精度なスイッチトキャパシタ回路を実現できる。

　また、サンプリング期間において、前記反転増幅器は、前記第２入力端子と前記第２出力端子とが短絡されて前記短絡電圧を生成し、前記第１クランプ容量と前記第２クランプ容量とは、前記短絡電圧と基準電圧との電位差をサンプリングし、前記サンプリング容量に蓄積された電荷が転送される転送期間において、前記第２入力端子と前記第２出力端子とが開放されることにより前記電荷が前記蓄積容量に転送され、前記第１クランプ容量は、前記第２端子と前記第２入力端子との間に電気的に直列挿入され、前記第２クランプ容量は、前記第５端子または前記第６端子が開放され、前記第７端子と前記第８端子とが短絡され前記第９端子と前記第１０端子とが短絡されることにより、前記第１レベルシフト容量は、前記基準電圧と前記第１出力端子との間の電位差をサンプリングし、前記第２出力端子の電圧レベルがシフトする第１レベルシフト期間において、前記第２クランプ容量が前記第２出力端子と前記第１０端子の間に電気的に直列挿入され、前記第７端子と前記第８端子とが開放され、前記第１レベルシフト容量が前記第８端子と前記第１出力端子との間に電気的に直列挿入されると同時に、前記第２レベルシフト容量が前記第９端子と前記基準電圧との間の電位差をサンプリングし、前記第２出力端子の電圧レベルがシフトする第２レベルシフト期間において、前記第９端子と前記第１０端子が開放され、前記第２レベルシフト容量が前記第９端子と前記第６端子との間に電気的に直列挿入される。

　これにより、第１レベルシフト期間では、第１レベルシフト容量に保持されている電圧が「上げ底効果」となり、反転増幅器の第２出力端子の電圧が第２レベルシフト容量の両端電圧とほぼ等しい電圧になる。これにより、反転増幅器の第２入力端子の電圧の浮き上がりが抑制される。さらに、第２レベルシフト期間では、第２レベルシフト容量に保持されている電圧が「上げ底効果」となり、反転増幅器の第２出力端子の電圧が、第２レベルシフト容量の両端電圧よりもさらに小さい電圧となる。よって、反転増幅器の第２入力端子の電圧の浮き上がりが抑制される。よって、低いゲインの反転増幅器を用いた場合でも、高精度な電荷転送を達成できる。

　また、さらに、第１３端子と第１４端子とを有し、前記第１３端子が前記第２出力端子と接続され、前記第１４端子が前記第６端子及び前記第１０端子との接続及び開放の切替が可能な第３クランプ容量を備える。

　また、サンプリング期間において、前記反転増幅器は、前記第２入力端子と前記第２出力端子とが短絡されて前記短絡電圧を生成し、前記第１クランプ容量と前記第２クランプ容量と前記第３クランプ容量とは、前記短絡電圧と基準電圧との電位差をサンプリングし、前記サンプリング容量に蓄積された電荷が転送される転送期間において、前記第２入力端子と前記第２出力端子とが開放されることにより前記電荷が前記蓄積容量に転送され、前記第１クランプ容量は、前記第２端子と前記第２入力端子との間に電気的に直列挿入され、前記第２クランプ容量は、前記第５端子または前記第６端子が開放され、前記第３クランプ容量は、前記第１３端子または前記第１４端子が開放され、前記第７端子と前記第８端子とが短絡され前記第９端子と前記第１０端子とが短絡されることにより、前記第１レベルシフト容量は、前記基準電圧と前記第１出力端子との間の電位差をサンプリングし、前記第２出力端子の電圧レベルがシフトする第１レベルシフト期間において、前記第２クランプ容量が前記第２出力端子と前記第１０端子との間に電気的に直列挿入され、前記第７端子と前記第８端子とが開放され、前記第１レベルシフト容量が前記第８端子と前記第１出力端子の間に電気的に直列挿入されると同時に、前記第２レベルシフト容量が前記第９端子と前記基準電圧との間の電位差をサンプリングし、前記第２出力端子の電圧レベルがシフトする第２レベルシフト期間において、前記第２クランプ容量は、前記第５端子または前記第６端子が開放され、前記第３クランプ容量が前記第２出力端子と前記第１０端子との間に電気的に直列挿入され、前記第７端子と前記第８端子とが開放され、前記第２レベルシフト容量が前記第９端子と前記第６端子の間に電気的に直列挿入される。

　第２レベルシフト期間では、反転増幅器の出力電圧のクランプ動作については、第１レベルシフト期間にて蓄積電荷が変動した第２のクランプ容量に替わり、電荷変動の無い第３のクランプ容量に機能させる。これにより、第２レベルシフト期間において第２のクランプ容量を機能させた構成と比較して、反転増幅器の第２入力端子の電圧がより小さくなる。よって、低いゲインの反転増幅器を用いた場合でも、より高精度な電荷転送を達成できる。

　また、前記反転増幅器は、インバータ回路を含む。

　これにより、反転増幅器を、低ゲインではあるが１入力１出力型の素子により構成できるので、回路の高速動作、低消費電力及び小面積が可能となる。

　また、前記インバータ回路は、スイッチトカレント型のバイアス回路を備える。

　これにより、反転増幅器の電流のばらつきを抑制することが可能となる。

　また、前記インバータ回路は、ダイナミック電流型回路である。

　これにより、反転増幅器に流れ込む電流を、時間によって増減させることができ、セトリング初期の大電流が必要な期間であるサンプリング期間の初期及び転送期間でのみ、大電流を印加し、それ以後は徐々に電流を少なくするというインバータ動作をすることが可能となる。よって、セトリング速度を維持しつつ消費電力を低減することが可能となる。

　また、本発明は、このようなスイッチトキャパシタ回路を備える各種機器として実現できる。例えば、本発明は、上記スイッチトキャパシタ回路を備える積分器、サンプルホールド回路、センサ回路、アナログデジタル変換器、当該アナログデジタル変換器を備える撮像素子、及び、当該撮像素子を備えるデジタルカメラとして実現できる。

　さらに、本発明は、このようなスイッチトキャパシタ回路として実現できるだけでなく、スイッチトキャパシタ回路に含まれる特徴的な手段をステップとするスイッチトキャパシタ回路の駆動方法として実現できる。

　以下、本発明の実施の形態を、図面を参照して詳しく説明する。なお、図中の同一又は相当部分には同一の符号を付しその説明は繰り返さない。

　なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。本発明は、請求の範囲によって特定される。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。

　（実施の形態１）
　図３は、実施の形態１に係るスイッチトキャパシタ回路の機能ブロック図である。同図に記載されたスイッチトキャパシタ回路２００は、サンプリング容量部２０１と、反転増幅部２０２と、第１のＣＬＳ部２０３と、第２のＣＬＳ部２０４と、蓄積容量部２０５と、オフセット補償部２０６と、入力端子２０７と、出力端子２０８と、駆動部２０９とを備える。スイッチトキャパシタ回路２００の動作は、駆動部２０９が各部を制御することにより、サンプリング期間、転送期間及びＣＬＳ期間に順番に遷移する。なお、スイッチトキャパシタ回路２００は、各期間が同一時刻で互いに重なり合ってはならない。

　サンプリング容量部２０１は入力端及び出力端を有し、サンプリング期間では、入力端が入力端子２０７と接続され、入力端子２０７に印加される入力電圧と第１の基準電圧との電位差をサンプリングする。また、サンプリング容量部２０１は、転送期間及びＣＬＳ期間では、入力端が入力端子２０７と非接続となり、基準電圧源２１４と接続され、第１の基準電圧が印加される。

　反転増幅部２０２は入力端及び出力端を有し、サンプリング期間では、入力端と出力端とが短絡され、転送期間及びＣＬＳ期間では、当該短絡が解放される。

　オフセット補償部２０６は、入力端と出力端とが短絡され、サンプリング期間及び転送期間では、当該短絡電圧が第１のＣＬＳ部２０３及び第２のＣＬＳ部２０４に印加される。

　第１のＣＬＳ部２０３は入力端及び出力端を有し、サンプリング期間及び転送期間では、オフセット補償部２０６の短絡電圧と反転増幅部２０２の出力端の電圧との電位差をサンプリングする。また、ＣＬＳ期間では、上記電位差を保持した容量が、第２のＣＬＳ部２０４の出力端と出力端子２０８との間に挿入される。

　第２のＣＬＳ部２０４は入力端及び出力端を有し、サンプリング期間及び転送期間では、オフセット補償部２０６の短絡電圧と反転増幅部２０２の出力端の電圧との電位差をサンプリングする。また、ＣＬＳ期間では、上記電位差を保持した容量が、反転増幅部２０２の出力端と第１のＣＬＳ部２０３の入力端との間に挿入される。

　また、サンプリング期間では、蓄積容量部２０５を含んだ、サンプリング容量部２０１の出力端から出力端子２０８に至る経路が開放され、転送期間およびＣＬＳ期間では、当該経路が接続される。

　駆動部２０９は、上述した各端子間の接続及び開放、ならびに、容量の挿入を制御する。

　図４は、実施の形態１に係るスイッチトキャパシタ回路の回路構成図である。同図に示されたスイッチトキャパシタ回路２００は、図３に示されたスイッチトキャパシタ回路２００を構成する各部（駆動部２０９を除く）の回路構成を例示したものである。ここで、入力端子２０７は第１入力端子であり、出力端子２０８は第１出力端子である。

　サンプリング容量部２０１は、容量２１１と、入力端子２０７及び容量２１１の第１電極を接続または開放するスイッチ２１２と、容量２１１の第１電極及び基準電圧源２１４を接続または開放するスイッチ２１３とで構成される。なお、基準電圧源２１４は、基準電圧が設定されており、本実施の形態では、基準電圧は０Ｖである。容量２１１は、第１端子と第２端子とを有し、第１端子に入力電圧が印加されるように配置されたサンプリング容量である。

　反転増幅部２０２は、シングルエンド型の反転増幅器２２１と、反転増幅器２２１の入力端及び出力端を接続または開放するスイッチ２２２とで構成される。反転増幅器２２１は、第２入力端子と第２出力端子とを有し、第２入力端子が第２端子と接続された反転増幅器である。

　第１のＣＬＳ部２０３は、容量２３１と、容量２３１の第１電極と第２のＣＬＳ部２０４の出力端とを接続または開放するスイッチ２３２と、容量２３１の第１電極とオフセット補償部２０６の出力端とを接続または開放するスイッチ２３３と、第１のＣＬＳ部２０３の入力端と出力端とを接続または開放するスイッチ２３４とで構成される。第１のＣＬＳ部２０３は、第２電極である第５端子と、第１電極である第４端子と、第５端子及び第４端子のいずれかへの接続切替が可能な第３端子とを有し、第５端子が第１出力端子と接続された第１レベルシフト容量である。

　第２のＣＬＳ部２０４は、容量２４１と、容量２４１の第２電極と反転増幅器２２１の出力端とを接続または開放するスイッチ２４２と、容量２４１の第１電極とオフセット補償部２０６の出力端とを接続または開放するスイッチ２４３と、容量２４１の第１電極と反転増幅器２２１の出力端とを接続または開放するスイッチ２４４とで構成される。第２のＣＬＳ部２０４は、第２電極である第８端子と、第１電極である第７端子と、第８端子及び第７端子のいずれかへの接続切替が可能な第６端子とを有し、第８端子が第３端子と接続され、第６端子が第２出力端子と接続された第２レベルシフト容量である。容量２３１と容量２４１との直列接続が反転増幅器２２１の出力端と出力端子２０８との間の電気経路上に配置されたときに、第２出力端子の電圧レベルをシフトする。

　蓄積容量部２０５は、容量２５１と、容量２５１の第１電極及び反転増幅器２２１の入力端を接続または開放するスイッチ２５２とで構成される。蓄積容量部２０５は、第９端子と第１０端子とを有し、第９端子が第２端子に接続されるよう、かつ、第１０端子が第１出力端子に接続されるように配置された蓄積容量である。

　オフセット補償部２０６は、反転増幅器２２１と同様の自己フィードバック電圧を出力する反転増幅器２６１で構成される。具体的には、入力端と出力端とが短絡接続されることにより自己フィードバック電圧を出力する。オフセット補償部２０６は、第１１端子を有し、当該第１１端子と第４端子及び第７端子との短絡及び開放の切替が可能であり、第２入力端子と第２出力端子とが短絡された場合の反転増幅器２２１の短絡電圧と同じ電圧値のオフセット電圧を第１１端子から出力するオフセット補償回路である。

　また、図３に示された駆動部２０９は、図４の回路構成としては図示していないが、各部のスイッチ２１２、２１３、２２２、２３２－２３４、２４２－２４４、及び２５２の動作を制御する。

　スイッチトキャパシタ回路２００の動作においては、各スイッチのオンオフ制御により、サンプリング期間、転送期間及びＣＬＳ期間に順番に遷移する。なお、スイッチトキャパシタ回路であるため、各期間は同一時刻で互いに重なり合ってはならない。以下、上記スイッチトキャパシタ回路２００の動作を、上記期間ごとに説明する。なお、反転増幅器２６１は、反転増幅器２２１のレプリカであり、入力端と出力端とが短絡され、その短絡電圧Ｖｘ［Ｖ］は、容量２３１及び容量２４１のバイアス電圧となる。また、短絡電圧Ｖｘ［Ｖ］は、反転増幅器２２１の仮想接地電圧でもあるため、出力端子２０８の電圧は、Ｖｘ［Ｖ］のオフセットが付加された電圧となる。以下、上記スイッチトキャパシタ回路２００の動作を、上記期間ごとに説明する。

　図５Ａ、図５Ｂ及び図５Ｃは、それぞれ、実施の形態１に係るスイッチトキャパシタ回路のサンプリング期間、転送期間、及びＣＬＳ期間における接続関係を表す回路図である。

　まず、図５Ａに示されるように、サンプリング期間では、スイッチ２１２、２２２、２３３、２３４、２４２及び２４３は短絡され、スイッチ２１３、２３２、２４４及び２５２は開放される。

　このとき、反転増幅器２２１は入力端と出力端とが短絡されており、その短絡電圧は仮想接地電圧Ｖｘ［Ｖ］に等しい。このとき、入力端子２０７の電圧をＶｉｎ［Ｖ］とすると、容量２１１には左側をプラスとしてＣｓ（Ｖｉｎ－Ｖｘ）［Ｃ］の電荷が蓄積される。なお、容量２１１の静電容量値をＣｓとしている。一方、容量２５１の電荷は過去の状態が保持されている。ここでは、説明を簡単にするために容量２５１の初期電荷を０［Ｃ］とする。なお、このとき、スイッチ２３３、２３４、２４２及び２４３は、短絡及び開放のいずれでも良いが、容量２３１及び２４１の初期化を確実に実施する観点から、短絡する方がより好ましい。

　次に、図５Ｂに示されるように、転送期間では、スイッチ２１２、２２２、２３２及び２４４は開放され、スイッチ２１３、２３３、２３４、２４２、２４３及び２５２は短絡される。

　このとき、基準電圧源２１４の電圧を０［Ｖ］とすると、反転増幅器２２１によって、容量２１１からＣｓＶｉｎ［Ｃ］に相当する電荷が容量２５１に転送されようとする。ここで、反転増幅器２２１のゲインをＡとし、反転増幅器２２１の出力電圧の仮想接地電圧からの変動電圧をΔＶとすると、反転増幅器２２１の入力端電圧は－ΔＶ／Ａとなる。従って、容量２５１の両端電位差は、第２電極（右側）を正としてΔＶ＋ΔＶ／Ａとなり、容量２３１及び２４１の両端電位差は、各々第２電極（右側）を正としてΔＶとなる。

　次に、図５Ｃに示されるように、ＣＬＳ期間では、スイッチ２１２、２２２、２３３、２３４、２４２及び２４３は開放され、スイッチ２１３、２３２、２４４及び２５２は短絡される。この接続関係となった瞬間には反転増幅器２２１は応答できないため、反転増幅器２２１の出力電圧は瞬間的に－ΔＶにシフトする。したがって、反転増幅器２２１の入力電圧は、新たな仮想接地電圧＋ΔＶ／Ａに近づくように状態遷移を始める。このとき、図５Ｃに示した電流パスの向きに流れる電流は、容量２５１の両端電圧を増加させ、容量２３１及び２４１の両端電圧を減少させる。

　このことは重要なことを示唆している。すなわち、回路全体が新たな平衡状態に向かう過程で必ず仮想接地電圧を跨ぐため、容量２５１、２３１及び２４１を上手く調整することで、ちょうど反転増幅器２２１の入力端電圧と出力端電圧とが仮想接地電圧と等しくなるポイントで平衡状態を作ることができることを示している。

　図５Ｄは、実施の形態１に係るスイッチトキャパシタ回路の転送期間からＣＬＳ期間への過渡状態における電流パスの等価回路図である。なお、説明を容易にするため、同図には必要最小限の回路素子のみが表されている。

　反転増幅器２２１の入力端が仮想接地電圧と等しいとき（すなわち、仮想接地電圧との誤差が０のとき）、容量２５１の両端電圧は、第２電極（右側）を正として、ΔＶ＋ΔＶ／Ａ＋ＣｓΔＶ／（ＡＣｉ）の両端電圧が保持される。ここで、容量２１１の静電容量値をＣｓとし、容量２５１の静電容量値をＣｉとする。

　また、容量２３１には、第２電極（上側）を正としてΔＶ－ＣｓΔＶ／（ＡＣｌｓ_１）、容量２４１には、第２電極（上側）を正としてΔＶ－ＣｓΔＶ／（ＡＣｌｓ_２）の両端電圧がそれぞれ保持される。ここで、容量２３１の静電容量値をＣｌｓ_１とし、容量２４１の静電容量値をＣｌｓ_２とする。このとき、反転増幅器２２１の出力電圧の仮想接地電圧からの誤差も０となる条件は、容量２５１の電圧と、容量２３１の電圧及び容量２４１の電圧の和とが等しいことであるから以下の式１のように表される。

　上記式１を展開してまとめると、以下の式２のように表される。

　以上のように、反転増幅器２２１の出力端の電圧レベルをΔＶから－ΔＶへシフトさせるＣＬＳ期間では、駆動部２０９は、出力端子２０８と反転増幅器２２１の出力端との間に、容量２３１と容量２４１とを電気的に直列挿入する。このとき、回路全体が新たな平衡状態に向かう過程で、反転増幅器２２１の出力端の電圧レベルは必ず仮想接地電圧を跨ぐ。これに着目して、容量２５１、２３１及び２４１を上記式２の条件となるよう調整することにより、反転増幅器２２１の入力端電圧と出力端電圧とが仮想接地電圧Ｖｘ［Ｖ］と等しくなるポイントで平衡状態を作ることが可能となる。これにより、システムの仮想接地電圧の浮き上がりが大きく抑制されるので、容量２１１の電荷は、ほぼ完全に容量２５１に転送される。よって、結果的に、容量２５１の両端電圧は、ほとんどＣｓ・Ｖｉｎ／Ｃｉ［Ｖ］と等しくなり、低いゲインの反転増幅器を用いているにもかかわらず、高精度な電荷転送を達成できる。

　上記構成によれば、差動型の演算増幅器でなく、１個のシングルエンド型の反転増幅器を用いていることから、高速動作、低消費電力及び小面積を実現しつつ、出力電圧にオフセット電圧が印加されない高精度なスイッチトキャパシタ回路を実現できる。

　なお、本実施の形態において、駆動部２０９は、図４に示されたスイッチトキャパシタ回路２００が有する各部に対して各期間で同期的に制御信号を供給することにより、サンプリング期間、転送期間及びＣＬＳ期間に遷移するとしたが、この制御方式に限られない。例えば、各部が備えるスイッチのオンオフの切り換えタイミングを受けて、または、当該タイミングに連動してその他のスイッチが非同期的かつ自律的に切り換え動作を実行してもよい。

　（実施の形態２）
　本実施の形態では、実施の形態１に係るスイッチトキャパシタ回路２００の回路構成を用い、実施の形態１と異なる制御方法により、高精度な電荷転送を達成するものである。つまり、スイッチトキャパシタ回路２００における駆動部２０９が実行する各スイッチの開閉タイミングが、実施の形態１と比較して異なる。本実施の形態における駆動部２０９の動作にあたっては、サンプリング期間、転送期間、第１ＣＬＳ期間及び第２ＣＬＳ期間を有する。なお、実施の形態１と同様、各期間は同一時刻で互いに重なり合ってはならない。

　まず、サンプリング期間では、実施の形態１におけるサンプリング期間と同様の動作が実行される。すなわち、図５Ａに示されるように、スイッチ２１２、２２２、２３３、２３４、２４２及び２４３は短絡され、スイッチ２１３、２３２、２４４及び２５２は開放される。

　このとき、反転増幅器２２１は入力端と出力端とが短絡されており、その短絡電圧は仮想接地電圧Ｖｘ［Ｖ］に等しい。このとき、容量２１１には左側をプラスとしてＣｓ（Ｖｉｎ－Ｖｘ）［Ｃ］の電荷が蓄積される。一方、容量２５１の電荷は過去の状態が保持されている。ここでは、説明を簡単にするために容量２５１の初期電荷を０［Ｃ］とする。なお、このとき、スイッチ２３３、２３４、２４２及び２４３は、容量２３１及び２４１の初期化を確実に実施する観点から、短絡されている。

　次に、転送期間では、実施の形態１における転送期間と同様の動作が実行される。すなわち、図５Ｂに示されるように、スイッチ２１２、２２２、２３２及び２４４は開放され、スイッチ２１３、２３３、２３４、２４２、２４３及び２５２は短絡される。

　このとき、反転増幅器２２１によって、容量２１１からＣｓＶｉｎ［Ｃ］に相当する電荷が容量２５１に転送されようとする。ここで、反転増幅器２２１のゲインをＡとし、反転増幅器２２１の出力電圧の仮想接地電圧からの変動電圧をΔＶとすると、反転増幅器２２１の入力端電圧は－ΔＶ／Ａとなる。従って、容量２５１の両端電位差は、第２電極（右側）を正としてΔＶ＋ΔＶ／Ａとなり、容量２３１及び２４１の両端電位差は、各々第２電極（右側）を正としてΔＶとなる。

　この場合、反転増幅器２２１のゲインが充分でない場合、反転増幅器２２１の入力端の電圧（すなわち、システムの仮想接地電圧）がＶｘ［Ｖ］から浮き上がってしまう。このため、容量２１１の電荷は、完全には容量２５１に転送されず、出力端子２０８の電圧は、正確にＣｓ・Ｖｉｎ／Ｃｉ＋Ｖｘ［Ｖ］とはならない。これは、反転増幅器２２１の出力端の電圧が、仮想接地電圧Ｖｘ［Ｖ］から大きくずれてしまうため生じる。

　図６Ａ及び図６Ｂは、それぞれ、実施の形態２に係るスイッチトキャパシタ回路の第１ＣＬＳ期間及び第２ＣＬＳ期間における接続関係を表す回路図である。

　次に、第１ＣＬＳ期間では、スイッチ２１２、２２２、２３３、２３４及び２４４は開放され、スイッチ２１３、２３２、２４２、２４３及び２５２は短絡される。

　このとき、反転増幅器２２１の出力端と出力端子２０８との間に、容量２３１が挿入される。容量２３１には、ΔＶの両端電圧が保持されているため、これが「上げ底効果」（レベルシフト効果）となり、ΔＶであった反転増幅器２２１の出力端の電圧が、容量２４１の両端電圧ΔＶｐ（＜＜ΔＶ）とほぼ等しい電圧になる。これにより、反転増幅器２２１の入力端の電圧（＝システムの仮想接地電圧）の浮き上がりが抑制される。

　次に、第２ＣＬＳ期間では、スイッチ２１２、２２２、２３３、２３４、２４２及び２４３は開放され、スイッチ２１３、２３２、２４４及び２５２は短絡される。

　このとき、第１ＣＬＳ期間と比較して、さらに、容量２３１の第１電極と反転増幅器２２１の出力端との間に、容量２４１が挿入される。容量２４１には、ΔＶｐの両端電圧が保持されているため、これが「上げ底効果」（レベルシフト効果）となり、ΔＶｐであった反転増幅器２２１の出力端の電圧が、さらに小さいΔＶｐｐ（＜＜ΔＶｐ）となる。このときの反転増幅器２２１の入力端の電圧は－ΔＶｐｐ／Ａとなり、－Ｖｐ／Ａよりも充分に小さくなる。これにより、後述する比較例のＣＬＳ技術よりもさらに高精度を達成できる。これにより、反転増幅器２２１の入力端の電圧（＝システムの仮想接地電圧）の浮き上がりが抑制される。

　また、サンプリング期間～第２ＣＬＳ期間が繰り返されることにより、低いゲインの演算増幅器を用いているにもかかわらず、高精度な積分動作を達成できる。

　上記構成によれば、差動型の演算増幅器でなく、シングルエンド型の反転増幅器を用いていることから、高速動作を実現しつつ高精度なスイッチトキャパシタ回路を実現できる。

　なお、容量２３１及び２４１と同様の接続関係を有する容量がさらに多段接続された回路構成において、第２ＣＬＳ期間に後続する第３ＣＬＳ期間、第４ＣＬＳ期間などを実行することにより、より高精度なＣＬＳ技術が可能となる。

　（比較例）
　ここで、上記実施の形態１及び２に係るスイッチトキャパシタ回路の性能を比較するため、比較例に係るスイッチトキャパシタ回路を示しておく。

　図７は、比較例に係るスイッチトキャパシタ回路の機能ブロック図である。同図に記載されたスイッチトキャパシタ回路８００は、サンプリング容量部８０１と、反転増幅部８０２と、ＣＬＳ部８０３と、蓄積容量部８０４と、オフセット補償部８０５と、入力端子８０７と、出力端子８０８と、駆動部８０６とを備える。スイッチトキャパシタ回路８００の動作は、駆動部８０６が各部を制御することにより、サンプリング期間、転送期間及びＣＬＳ期間に順番に遷移する。

　図８は、比較例に係るスイッチトキャパシタ回路の回路構成図である。同図に示されたスイッチトキャパシタ回路９００は、図７に示されたスイッチトキャパシタ回路８００を構成する各部（駆動部８０６を除く）の回路構成を例示したものである。スイッチトキャパシタ回路９００は、容量９１１、９３２及び９４１と、反転増幅器９２３及び９５１と、スイッチ９１２、９１３、９２１、９３２及び９４２と、基準電圧源９１４と、入力端子８０７と、出力端子８０８とで構成される。

　サンプリング容量部８０１は、容量９１１と、入力端子８０７及び容量９１１の第１電極を接続または開放するスイッチ９１２と、容量９１１の第１電極及び基準電圧源９１４を接続または開放するスイッチ９１３とで構成される。

　反転増幅部８０２は、シングルエンド型の反転増幅器９２３と、反転増幅器９２３の入力端及び出力端子８０８を接続または開放するスイッチ９２１とで構成される。

　ＣＬＳ部８０３は、容量９３１と、容量９３１の第１電極と反転増幅器９２３及び９５１の出力端とを接続または開放するスイッチ９３２とで構成される。

　蓄積容量部８０４は、容量９４１と、容量９４１の第２電極及び出力端子８０８を接続または開放するスイッチ９４２とで構成される。

　オフセット補償部８０５は、反転増幅器９２３と同様の自己フィードバック電圧を出力する反転増幅器９５１で構成される。具体的には、入力端と出力端とが短絡接続されることにより自己フィードバック電圧を出力する。

　また、図７に示された駆動部８０６は、図８の回路構成としては図示していないが、各部のスイッチ９１２、９１３、９２１、９３２及び９４２の動作を制御する。

　スイッチトキャパシタ回路９００の動作においては、各スイッチのオンオフ制御により、サンプリング期間、転送期間及びＣＬＳ期間に順番に遷移する。以下、上記スイッチトキャパシタ回路９００の動作を、上記期間ごとに説明する。

　図９Ａ、図９Ｂ及び図９Ｃは、それぞれ、比較例に係るスイッチトキャパシタ回路のサンプリング期間、転送期間、及びＣＬＳ期間における接続関係を表す回路図である。

　まず、図９Ａに示されるように、サンプリング期間では、スイッチ９１２及び９２１は短絡され、スイッチ９１３及び９４２は開放され、スイッチ９３２の一方により反転増幅器９５１の出力端と容量９３１とが接続され、スイッチ９３２の他方により反転増幅器９２３の第２出力端子と出力端子８０８とが接続される。このとき、反転増幅器９２３は入力端子と出力端子とが短絡されており、その短絡電圧はＶｘ［Ｖ］に等しい。ここで、入力端子８０７の電圧をＶｉｎ［Ｖ］とし、基準電圧源９１４の基準電圧を０［Ｖ］とすると、容量９１１の第１端子（図中左側）を正極としてＣｓ（Ｖｉｎ－Ｖｘ）［Ｃ］の電荷が蓄積される。一方、容量９４１は過去の状態を保持している。ここでは、説明を簡単にするために容量９４１の初期電荷を０［Ｃ］とする。

　次に、図９Ｂに示されるように、転送期間では、スイッチ９１２及び９２１は開放され、スイッチ９１３及び９４２は短絡され、スイッチ９３２は接続を維持する。このとき、容量９１１に蓄積されたＣｓ・Ｖｉｎ［Ｃ］に相当する電荷は、全て容量９４１に転送されようとする。つまり、容量９４１の両端電圧はＣｓ・Ｖｉｎ／Ｃｉ［Ｖ］になろうとする。また、容量９３１も反転増幅器９２３に駆動されて、その両端電圧はＣｓ・Ｖｉｎ／Ｃｉ［Ｖ］になろうとする。

　しかしながら、反転増幅器９２３のゲインが充分でない場合、反転増幅器９２３の入力端子の電圧（すなわち、システムの仮想接地電圧）がＶｘ［Ｖ］から浮き上がってしまう。このため、容量９１１の電荷は、完全には容量９４１に転送されず、出力端子８０８の電圧は、正確にＣｓ・Ｖｉｎ／Ｃｉ＋Ｖｘ［Ｖ］とはならない。これは、反転増幅器９２３の出力端子の電圧が約Ｃｓ・Ｖｉｎ／Ｃｉ＋Ｖｘ［Ｖ］となり、仮想接地電圧Ｖｘ［Ｖ］から大きくずれてしまうため生じる。

　次に、図９Ｃに示されるように、ＣＬＳ期間では、スイッチ９１２及び９２１は開放を維持し、スイッチ９１３及び９４２は短絡を維持し、スイッチ９３２の一方により反転増幅器９２３の出力端と容量９３１とが接続され、スイッチ９３２の他方は開放される。このとき、反転増幅器９２３の出力端子と出力端子８０８との間に、容量９３１が挿入される。容量９３１には、約Ｃｓ・Ｖｉｎ／Ｃｉ［Ｖ］の両端電圧が保持されているため、これが「上げ底効果」（レベルシフト効果）となり、約Ｃｓ・Ｖｉｎ／Ｃｉ＋Ｖｘ［Ｖ］であった反転増幅器９２３の出力端子の電圧が、仮想接地電圧Ｖｘ［Ｖ］とほぼ等しい電圧になる。これにより、反転増幅器９２３の入力端子の電圧（＝システムの仮想接地電圧）の浮き上がりが大きく抑制されるので、容量９１１の電荷は、ほぼ完全に容量９４１に転送される。よって、結果的に、容量９４１の両端電圧は、ほとんどＣｓ・Ｖｉｎ／Ｃｉ［Ｖ］と等しくなり、低いゲインの反転増幅器を用いているにもかかわらず、高精度な電荷転送を達成できる。

　（性能比較）
　以下、実施の形態１に係るスイッチトキャパシタ回路２００を用いた積分器（以下ＣＬＳ１．０と記す場合がある）、実施の形態２に係るスイッチトキャパシタ回路２００を用いた積分器（以下ＣＬＳ２．０と記す場合がある）、及び比較例に係るスイッチトキャパシタ回路９００を用いた積分器の性能を比較する。

　図１０Ａは、実施の形態１及び２に係るＣＬＳ技術を用いたスイッチトキャパシタ回路の積分特性を比較したグラフである。また、図１０Ｂは、実施の形態１及び２に係るＣＬＳ技術を用いたスイッチトキャパシタ回路の１積分あたりの出力電圧を比較したグラフである。

　図１０Ａ及び図１０Ｂに表された従来の積分器（反転増幅器ゲイン：６０ｄＢ）では、１回の積分動作ごとに高精度な積分値が得られており、積分回数と積分値とはほぼ線形の関係となっている。これに対して、従来の積分器（反転増幅器ゲイン：２０ｄＢ）では、積分回数と積分値との線形特性は崩れ、積分を１８回実行した場合の積分値が目標積分電圧（１．８Ｖ）から逸脱している。

　これに対して、実施の形態１に係るＣＬＳ技術を用いたスイッチトキャパシタ回路２００（ＣＬＳ１．０）では、反転増幅器のゲインが２０ｄＢである場合には、１回の積分動作ごとに高精度な積分値が得られており、積分回数と積分値とはほぼ線形の関係となっている。同じ低ゲインの反転増幅器を有する従来の積分器と比較して、３０ｄＢ以下の低いゲインの反転増幅器を用いても、特性が大幅に改善されている。

　また、実施の形態２に係るＣＬＳ技術を用いたスイッチトキャパシタ回路２００（ＣＬＳ２．０）では、反転増幅器のゲインが２０ｄＢである場合には、ＣＬＳ１．０よりも積分特性は劣る。これは、反転増幅器２２１の出力端の電圧を０とはできない（ΔＶｐｐ）ため、高精度化という観点では、原理的にＣＬＳ１．０に及ばない。しかしながら、従来の積分器（反転増幅器ゲイン：２０ｄＢ）及び比較例に係るＣＬＳ技術を用いたスイッチトキャパシタ回路９００よりも高精度な積分値が得られており、積分回数と積分値とはほぼ線形の関係となっている。ＣＬＳ１．０においても、同じ低ゲインの反転増幅器を有する従来の積分器と比較して、３０ｄＢ以下の低いゲインの反転増幅器を用いても、特性が大幅に改善されている。

　実施の形態２に係るＣＬＳ２．０の場合、駆動部２０９は、サンプリング期間、転送期間、第１ＣＬＳ期間及び第２ＣＬＳ期間におけるスイッチの開閉を制御するため、四相クロックを必要とする。これに対して、実施の形態１に係るＣＬＳ１．０の場合、駆動部２０９は、サンプリング期間、転送期間及びＣＬＳ期間におけるスイッチの開閉を制御するため三相クロックでよい。よって、実施の形態１に係るＣＬＳ１．０の方が消費電力を抑制できる。

　一方、実施の形態１に係るＣＬＳ１．０の場合、上記式２に反転増幅器のゲインＡが含まれているため、最適条件の設定が厳しく、スイッチトキャパシタ回路２００の製造プロセスのバラツキの影響を受け易い。これに対して、実施の形態２に係るＣＬＳ２．０の場合、ＣＬＳ技術を実行するにあたり、反転増幅器のゲインＡの調整は含まれていないため、ＣＬＳ１．０よりも量産性に優れている。

　（実施の形態３）
　本実施の形態では、実施の形態２に係るスイッチトキャパシタ回路２００に対して、オフセット補償部のかわりに第１及び第２のクランプ回路が配置されている点が構成として異なる。これにより、実施の形態１及び２と同様に、従来の課題を解決することが可能となる。

　図１１は、実施の形態３に係るスイッチトキャパシタ回路の機能ブロック図である。同図に記載されたスイッチトキャパシタ回路３００は、サンプリング容量部３０１と、第１のクランプ容量部３０２と、反転増幅部３０３と、第２のクランプ容量部３０４と、第１のＣＬＳ部３０５と、第２のＣＬＳ部３０６と、蓄積容量部３０７と、入力端子３０８と、出力端子３０９と、駆動部３１０とを備える。スイッチトキャパシタ回路３００の動作は、駆動部３１０が各部を制御することにより、サンプリング期間、転送期間、第１ＣＬＳ期間及び第２ＣＬＳ期間に順番に遷移する。なお、スイッチトキャパシタ回路３００では、各期間が同一時刻で互いに重なり合ってはならない。

　サンプリング容量部３０１は入力端及び出力端を有し、サンプリング期間では、入力端が入力端子３０８と接続され、入力端子３０８に印加される入力電圧と第１の基準電圧との電位差をサンプリングする。また、サンプリング容量部３０１は、転送期間、第１ＣＬＳ期間及び第２ＣＬＳ期間では、入力端が入力端子３０８と非接続となり、入力端には第１の基準電圧が印加される。

　第１のクランプ容量部３０２は、サンプリング期間では、第１の基準電圧と反転増幅部３０３の入力端の電圧との電位差をサンプリングする。また、転送期間、第１ＣＬＳ期間及び第２ＣＬＳ期間では、上記電位差を保持する容量が、サンプリング容量部３０１の出力端と反転増幅部３０３の入力端との間に直列挿入される。

　反転増幅部３０３は入力端及び出力端を有し、サンプリング期間では、入力端と出力端とが短絡され、転送期間、第１ＣＬＳ期間及び第２ＣＬＳ期間では、当該短絡が解放される。

　第２のクランプ容量部３０４は、サンプリング期間では、反転増幅部３０３の出力端と第１の基準電圧との電位差をサンプリングする。また、第２のクランプ容量部３０４は、転送期間では、反転増幅部３０３の出力端と第２のＣＬＳ部３０６の入力端とを短絡すると同時に上記電位差を保持する。また、第１ＣＬＳ期間では、上記電位差が保持された容量が、反転増幅部３０３の出力端と第１のＣＬＳ部３０５の入力端との間に直列挿入される。また、第２ＣＬＳ期間では、上記容量が、反転増幅部３０３の出力端と第２のＣＬＳ部３０６の入力端との間に直列挿入される。

　第１のＣＬＳ部３０５は入力端及び出力端を有し、サンプリング期間及び転送期間では、反転増幅部３０３の出力端の電圧と第１の基準電圧との電位差をサンプリングする。また、第１ＣＬＳ期間では、上記電位差を保持した容量が、第２のＣＬＳ部３０６の出力端と出力端子３０９との間に挿入される。

　第２のＣＬＳ部３０６は入力端及び出力端を有し、サンプリング期間及び転送期間では、反転増幅部２０２の出力端の電圧と第１の基準電圧との電位差をサンプリングする。また、第２ＣＬＳ期間では、上記電位差を保持した容量が、反転増幅部３０３の出力端と第１のＣＬＳ部３０５の入力端との間に挿入される。

　また、サンプリング期間では、蓄積容量部３０７を含んだ、サンプリング容量部３０１の出力端から出力端子３０９に至る経路が開放され、転送期間、第１ＣＬＳ期間及び第２ＣＬＳ期間では、当該経路が接続される。

　駆動部３１０は、上述した各端子間の接続及び開放、ならびに、容量の挿入を制御する。

　図１２は、実施の形態３に係るスイッチトキャパシタ回路の回路構成図である。同図に示されたスイッチトキャパシタ回路３００は、図１１に示されたスイッチトキャパシタ回路３００を構成する各部（駆動部３１０を除く）の回路構成を例示したものである。ここで、入力端子３０８は第１入力端子であり、出力端子３０９は第１出力端子である。

　サンプリング容量部３０１は、容量３１１と、入力端子３０８及び容量３１１の第１電極を接続または開放するスイッチ３１２と、容量３１１の第１電極及び基準電圧源３１４を接続または開放するスイッチ３１３とで構成される。なお、基準電圧源３１４は、基準電圧が設定されており、本実施の形態では、基準電圧は０Ｖである。容量３１１は、第１端子と第２端子とを有し、第１端子に入力電圧が印加されるように配置されたサンプリング容量である。

　第１のクランプ容量部３０２は、容量３２１と、容量３２１の第１電極及び基準電圧源３１４を接続または開放するスイッチ３２２とで構成される。容量３２１は、第３端子と第４端子とを有し、第３端子が第２端子と接続された第１クランプ容量である。

　反転増幅部３０３は、シングルエンド型の反転増幅器３３１と、反転増幅器３３１の入力端及び出力端を接続または開放するスイッチ３３２とで構成される。反転増幅器３３１は、第２入力端子と第２出力端子とを有し、第２入力端子が第４端子と接続された反転増幅器である。

　第２のクランプ容量部３０４は、容量３４１と、容量３４１の第２電極及び第２のＣＬＳ部３０６の入力端を接続または開放するスイッチ３４２及び３４３と、第２のＣＬＳ部３０６の入力端及び基準電圧源３１４を接続または開放するスイッチ３４４とで構成される。容量３４１は、第５端子と第６端子とを有し、第５端子が第２出力端子と接続された第２クランプ容量である。容量３４１は、第２入力端子と第２出力端子とが接続された短絡状態であるときに、反転増幅器３３１の短絡電圧と基準電圧との電位差をサンプリングする。

　第１のＣＬＳ部３０５は、容量３５１と、容量３５１の第１電極及び第２のＣＬＳ部３０６の出力端を接続または開放するスイッチ３５２と、容量３５１の第１電極及び基準電圧源３１４を接続または開放するスイッチ３５３と、第２のＣＬＳ部３０６の出力端及び出力端子３０９を接続または開放するスイッチ３５４とで構成される。第１のＣＬＳ部３０５は、第２電極第ある第７端子と、当該第７端子及び第１電極のいずれかへの接続切替が可能な第８端子とを有し、第７端子が第１出力端子と接続された第１レベルシフト容量である。容量３５１は、容量３６１の第２電極と第１出力端子との間に電気的に直列挿入されたときに、第２出力端子の電圧レベルをシフトする。

　第２のＣＬＳ部３０６は、容量３６１と、第２のクランプ容量部３０４の出力端及び第１のＣＬＳ部３０５の入力端を接続または開放するスイッチ３６２と、容量３６１の第１電極及び基準電圧源３１４を接続または開放するスイッチ３６３と、容量３６１の第１電極及び第２のクランプ容量部３０４の出力端を接続または開放するスイッチ３６４とで構成される。第２のＣＬＳ部３０６は、第２電極である第９端子と、当該第９端子及び第１電極のいずれかへの接続切替が可能な第１０端子とを有し、第９端子が第８端子と接続され、第１０端子が第６端子との接続及び開放の切替が可能な第２レベルシフト容量である。容量３６１は、容量３５１の第８端子と第６端子との間に電気的に直列挿入されたときに、第２出力端子の電圧レベルをシフトする。

　蓄積容量部３０７は、容量３７１と、容量３７１の第１電極及び容量３２１の第１電極を接続または開放するスイッチ３７２とで構成される。容量３７１は、第１１端子と第１２端子とを有し、第１１端子が第２端子に接続されるよう、かつ、第１２端子が第１出力端子に接続されるように配置された蓄積容量である。

　また、図１１に示された駆動部３１０は、図１２の回路構成としては図示していないが、各部のスイッチ３１２、３１３、３２２、３３２、３４２－３４４、３５２－３５４、３６２－３６４及び３７２の動作を制御する。

　スイッチトキャパシタ回路３００の動作においては、各スイッチのオンオフ制御により、サンプリング期間、転送期間、第１ＣＬＳ期間及び第２ＣＬＳ期間に順番に遷移する。以下、上記スイッチトキャパシタ回路３００の動作を、上記期間ごとに説明する。

　図１３Ａ、図１３Ｂ、図１３Ｃ及び図１３Ｄは、それぞれ、実施の形態３に係るスイッチトキャパシタ回路のサンプリング期間、転送期間、第１ＣＬＳ期間及び第２ＣＬＳ期間における接続関係を表す回路図である。

　まず、図１３Ａに示されるように、サンプリング期間では、スイッチ３１２、３２２、３３２、３４３、３５３、３５４、３６２及び３６３は短絡され、スイッチ３１３、３４２、３５２、３６４及び３７２は開放される。

　このとき、反転増幅器３３１は入力端と出力端とが短絡されており、その短絡電圧は仮想接地電圧Ｖｘ［Ｖ］に等しい。そのため、基準電圧源３１４の電圧を０［Ｖ］とすると、容量３２１は右側を正としてＶｘ［Ｖ］の両端電圧がかかる。一方、容量３４１は左側を正としてＶｘ［Ｖ］の両端電圧がかかる。また、入力端子３０８の電圧をＶｉｎ［Ｖ］とすると、容量３１１には左側をプラスとしてＣｓ（Ｖｉｎ－Ｖｘ）［Ｃ］の電荷が蓄積される。なお、容量３１１の静電容量値をＣｓとしている。一方、容量３７１の電荷は過去の状態が保持されている。ここでは、説明を簡単にするために容量３７１の初期電荷を０［Ｃ］とする。なお、このとき、スイッチ３５３、３５４、３６２及び３６３は、短絡及び開放のいずれでも良いが、容量３５１及び３６１の初期化を確実に実施する観点から、短絡する方がより好ましい。

　次に、図１３Ｂに示されるように、転送期間では、スイッチ３１２、３２２、３３２、３４３、３４４、３５２及び３６４は開放され、スイッチ３１３、３４２、３５３、３５４、３６２、３６３及び３７２は短絡される。

　このとき、基準電圧源３１４の電圧を０［Ｖ］とすると、反転増幅器３３１によって、容量３１１からＣｓＶｉｎ［Ｃ］に相当する電荷が容量３７１に転送されようとする。ここで、反転増幅器３３１のゲインをＡとし、反転増幅器３３１の出力電圧の仮想接地電圧からの変動電圧をΔＶとすると、反転増幅器３３１の入力端電圧は－ΔＶ／Ａとなる。従って、容量３７１の両端電位差は、第２電極（右側）を正としてΔＶ＋ΔＶ／Ａとなり、容量３５１及び３６１の両端電位差は、各々第２電極（右側）を正としてΔＶとなる。

　次に、図１３Ｃに示されるように、第１ＣＬＳ期間では、スイッチ３１２、３２２、３４２、３４４、３５３、３５４及び３６４は開放され、スイッチ３１３、３４３、３５２、３６２、３６３及び３７２は短絡される。

　このとき、反転増幅器３３１の出力端と出力端子３０９との間に、容量３５１が挿入される。容量３５１には、ΔＶの両端電圧が保持されているため、これが「上げ底効果」（レベルシフト効果）となり、ΔＶであった反転増幅器３３１の出力端の電圧が、容量３６１の両端電圧ΔＶｐ（＜＜ΔＶ）とほぼ等しい電圧になる。これにより、反転増幅器３３１の入力端の電圧（＝システムの仮想接地電圧）の浮き上がりが抑制される。このときのＣＬＳ精度は、比較例に係るＣＬＳ精度と同程度である。

　次に、第２ＣＬＳ期間では、スイッチ３１２、３２２、３３２、３４２、３４４、３５３、３５４、３６２及び３６３は開放され、スイッチ３１３、３４３、３５２、３６４及び３７２は短絡される。

　このとき、第１ＣＬＳ期間と比較して、さらに、容量３５１の第１電極と反転増幅器３３１の出力端との間に、容量３６１が挿入される。容量３６１には、ΔＶｐの両端電圧が保持されているため、これが「上げ底効果」（レベルシフト効果）となり、ΔＶｐであった反転増幅器３３１の出力端の電圧が、さらに小さいΔＶｐｐ（＜＜ΔＶｐ）となる。このときの反転増幅器３３１の入力端の電圧は－ΔＶｐｐ／Ａとなり、－Ｖｐ／Ａよりも充分に小さくなる。これにより、比較例のＣＬＳ技術よりもさらに高精度を達成できる。よって、反転増幅器３３１の入力端の電圧（＝システムの仮想接地電圧）の浮き上がりが抑制される。

　また、上記サンプリング期間から上記第２ＣＬＳ期間が繰り返されることにより、低いゲインの演算増幅器を用いているにもかかわらず、高精度な積分動作を達成できる。

　なお、容量３５１及び３６１と同様の接続関係を有する容量がさらに多段接続された回路構成において、第２ＣＬＳ期間に後続する第３ＣＬＳ期間、第４ＣＬＳ期間、を実行することにより、より高精度なＣＬＳ技術が可能となる。

　（実施の形態４）
　本実施の形態では、実施の形態３に係るスイッチトキャパシタ回路３００に対して、さらに、第３のクランプ容量部を付加する点が構成として異なる。これにより、実施の形態３と比較して、より高精度に従来の課題を解決することが可能となる。

　図１４は、実施の形態４に係るスイッチトキャパシタ回路の機能ブロック図である。同図に記載されたスイッチトキャパシタ回路４００は、サンプリング容量部４０１と、第１のクランプ容量部４０２と、反転増幅部４０３と、第２のクランプ容量部４０４と、第１のＣＬＳ部４０５と、第２のＣＬＳ部４０６と、第３のクランプ容量部４０７と、蓄積容量部４０８と、入力端子４０９と、出力端子４１０と、駆動部４２０とを備える。スイッチトキャパシタ回路４００の動作は、駆動部４２０が各部を制御することにより、サンプリング期間、転送期間、第１ＣＬＳ期間及び第２ＣＬＳ期間に順番に遷移する。なお、スイッチトキャパシタ回路４００では、各期間が同一時刻で互いに重なり合ってはならない。

　サンプリング容量部４０１、第１のクランプ容量部４０２、反転増幅部４０３、第２のクランプ容量部４０４、第１のＣＬＳ部４０５、第２のＣＬＳ部４０６、及び蓄積容量部４０８は、それぞれ、実施の形態３に係るサンプリング容量部３０１、第１のクランプ容量部３０２、反転増幅部３０３、第２のクランプ容量部３０４、第１のＣＬＳ部３０５、第２のＣＬＳ部３０６、及び蓄積容量部３０７と同様の構成である。

　第３のクランプ容量部４０７は、サンプリング期間では、反転増幅部４０３の出力端と第１の基準電圧との電位差をサンプリングする。また、第３のクランプ容量部４０７は、転送期間では、上記電位差を保持する。また、第１ＣＬＳ期間では、上記電位差を保持する。また、第２ＣＬＳ期間では、上記容量が、反転増幅部４０３の出力端と第２のＣＬＳ部４０６の入力端との間に直列挿入される。

　駆動部４２０は、上述した各端子間の接続及び開放、ならびに、容量の挿入を制御する。

　図１５は、実施の形態４に係るスイッチトキャパシタ回路の回路構成図である。同図に示されたスイッチトキャパシタ回路４００は、図１４に示されたスイッチトキャパシタ回路４００を構成する各部（駆動部４２０を除く）の回路構成を例示したものである。ここで、入力端子４０９は第１入力端子であり、出力端子４１０は第１出力端子である。

　なお、サンプリング容量部４０１、第１のクランプ容量部４０２、反転増幅部４０３、第２のクランプ容量部４０４、第１のＣＬＳ部４０５、第２のＣＬＳ部４０６、及び蓄積容量部４０８の、具体的な回路構成については、説明を省略する。

　第３のクランプ容量部４０７は、容量４７１と、容量４７１の第２電極及び第２のＣＬＳ部４０６の入力端を接続または開放するスイッチ４７２とで構成される。第３のクランプ容量部４０７は、第１３端子と第１４端子とを有し、第１３端子が第２出力端子と接続され、第１４端子が第６端子及び第１０端子との接続及び開放の切替が可能な第３クランプ容量である。容量４７１は、第２入力端子と第２出力端子とが接続された短絡状態であるときに、反転増幅器４３１の短絡電圧と基準電圧との電位差をサンプリングする。

　また、図１４に示された駆動部４２０は、図１５の回路構成としては図示していないが、各部のスイッチ４１２、４１３、４２２、４３２、４４２－４４４、４５２－４５４、４６２－４６４、４７２及び４８２の動作を制御する。

　スイッチトキャパシタ回路４００の動作においては、各スイッチのオンオフ制御により、サンプリング期間、転送期間、第１ＣＬＳ期間及び第２ＣＬＳ期間に順番に遷移する。以下、上記スイッチトキャパシタ回路４００の動作を、上記期間ごとに説明する。

　図１６Ａ、図１６Ｂ、図１６Ｃ及び図１６Ｄは、それぞれ、実施の形態４に係るスイッチトキャパシタ回路のサンプリング期間、転送期間、第１ＣＬＳ期間及び第２ＣＬＳ期間における接続関係を表す回路図である。

　まず、図１６Ａに示されるように、サンプリング期間では、スイッチ４１２、４２２、４３２、４４３、４５３、４５４、４６２、４６３及び４７２は短絡され、スイッチ４１３、４４２、４５２、４６４及び４８２は開放される。

　このとき、反転増幅器４３１は入力端と出力端とが短絡されており、その短絡電圧は仮想接地電圧Ｖｘ［Ｖ］に等しい。そのため、基準電圧源４１４の電圧を０［Ｖ］とすると、容量４２１は右側を正としてＶｘ［Ｖ］の両端電圧がかかる。一方、容量４４１は左側を正としてＶｘ［Ｖ］の両端電圧がかかる。また、入力端子４０９の電圧をＶｉｎ［Ｖ］とすると、容量４１１には左側をプラスとしてＣｓ（Ｖｉｎ－Ｖｘ）［Ｃ］の電荷が蓄積される。なお、容量４１１の静電容量値をＣｓとしている。一方、容量４８１の電荷は過去の状態が保持されている。ここでは、説明を簡単にするために容量４８１の初期電荷を０［Ｃ］とする。なお、このとき、スイッチ４５３、４５４、４６２及び４６３は、短絡及び開放のいずれでも良いが、容量４５１及び４６１の初期化を確実に実施する観点から、短絡する方がより好ましい。

　次に、図１６Ｂに示されるように、転送期間では、スイッチ４１２、４２２、４３２、４４３、４４４、４５２、４６４及び４７２は開放され、スイッチ４１３、４４２、４５３、４５４、４６２、４６３及び４８２は短絡される。

　このとき、基準電圧源４１４の電圧を０［Ｖ］とすると、反転増幅器４３１によって、容量４１１からＣｓＶｉｎ［Ｃ］に相当する電荷が容量４８１に転送されようとする。ここで、反転増幅器４３１のゲインをＡとし、反転増幅器４３１の出力電圧の仮想接地電圧からの変動電圧をΔＶとすると、反転増幅器４３１の入力端電圧は－ΔＶ／Ａとなる。従って、容量４８１の両端電位差は、第２電極（右側）を正としてΔＶ＋ΔＶ／Ａとなり、容量４５１及び４６１の両端電位差は、各々第２電極（右側）を正としてΔＶとなる。

　次に、図１６Ｃに示されるように、第１ＣＬＳ期間では、スイッチ４１２、４２２、４４２、４４４、４５３、４５４、４６４及び４７２は開放され、スイッチ４１３、４４３、４５２、４６２、４６３及び４８２は短絡される。

　このとき、反転増幅器４３１の出力端と出力端子４１０との間に、容量４５１が挿入される。容量４５１には、ΔＶの両端電圧が保持されているため、これが「上げ底効果」（レベルシフト効果）となり、ΔＶであった反転増幅器４３１の出力端の電圧が、容量４６１の両端電圧ΔＶｐ（＜＜ΔＶ）とほぼ等しい電圧になる。これにより、反転増幅器４３１の入力端の電圧（＝システムの仮想接地電圧）の浮き上がりが抑制される。このときのＣＬＳ精度は、比較例に係るＣＬＳ精度と同程度である。

　次に、図１６Ｄに示されるように、第２ＣＬＳ期間では、スイッチ４１２、４２２、４３２、４４２、４４４、４５３、４５４、４６２及び４６３は開放され、スイッチ４１３、４４３、４５２、４６４、４７２及び４８２は短絡される。

　このとき、反転増幅器４３１の出力電圧のクランプ動作については、第１のＣＬＳ期間にてΔＶ→ΔＶｐの仮想接地変動に対応して蓄積電荷が変動した第２のクランプ容量部４０４の容量４４１に替わり、電荷変動の無い第３のクランプ容量部４０７の容量４７１に機能させる。第２ＣＬＳ期間では、第１ＣＬＳ期間と比較して、さらに、容量４５１の第１電極と反転増幅器４３１の出力端との間に、容量４６１が挿入される。容量４６１には、ΔＶｐの両端電圧が保持されているため、これが「上げ底効果」（レベルシフト効果）となり、ΔＶｐであった反転増幅器４３１の出力端の電圧が、さらに小さいΔＶｐｐｐ（＜＜ΔＶｐ）となる。このときの反転増幅器４３１の入力端の電圧は－ΔＶｐｐｐ／Ａとなり、－Ｖｐ／Ａよりも充分に小さくなる。これにより、比較例のＣＬＳ技術よりもさらに高精度を達成できる。なお、第２のＣＬＳ期間において第３のクランプ容量部４０７を用いているため、ΔＶｐｐｐ＜ΔＶｐｐとなり、実施の形態３に係るＣＬＳ技術よりも、より高精度を達成できる。

　よって、反転増幅器４３１の入力端の電圧（＝システムの仮想接地電圧）の浮き上がりが抑制される。

　なお、容量４５１及び４６１と同様の接続関係を有する容量がさらに多段接続された回路構成において、第２ＣＬＳ期間に後続する第３ＣＬＳ期間及び第４ＣＬＳ期間に対応させて第４のクランプ容量部及び第５のクランプ容量部を配置することにより、より高精度なＣＬＳ技術が可能となる。

　（実施の形態５）
　本実施の形態では、低消費電力化と高速化とを実現する反転増幅部の構成について説明する。実施の形態１～４に係る反転増幅器は、例えば、インバータ回路で構成される。上記反転増幅器を構成するインバータ回路は、例えば、スイッチトカレント型のバイアス回路が挙げられる。

　図１７は、実施の形態５に係る反転増幅部の回路構成図である。以下、同図に示すように、実施の形態３に係る反転増幅器３３１及びスイッチ３３２で構成される反転増幅部３０３を用いて説明する。

　反転増幅部３０３は、定電流源５０２と、ＮＭＯＳトランジスタ５０３、５０４Ａ、５０４Ｂ及び５０６と、ＰＭＯＳトランジスタ５０５と、容量５０７とで構成される。ここで、スイッチ３３２を構成するＮＭＯＳトランジスタ５０４Ａ及び５０４Ｂは、制御信号５０１で制御され、サンプリング期間φ１の期間だけオンされ、それ以外の期間ではオフされる。サンプリング期間φ１では、ＮＭＯＳトランジスタ５０３と５０６とで構成されるカレントミラーによって、定電流源５０２から流れる電流と等しい電流がダイオード接続されたＰＭＯＳトランジスタ５０５に流れる。そして、このときのＮＭＯＳトランジスタ５０６及びＰＭＯＳトランジスタ５０５のゲート電圧が、容量５０７の両端電圧として保存される。このときの容量５０７の両端電圧は、短絡電圧Ｖｘ［Ｖ］に相当する。つまり、サンプリング期間では、定電流源５０２から流れる電流により、ＰＭＯＳトランジスタ５０５及びＮＭＯＳトランジスタ５０６に流れる電流が常に一定に保たれるため、プロセス、温度および電源電圧の変動に依存しない安定した特性、特に安定した消費電流を実現できる。よって、１個のシングルエンド型のインバータ回路を用いていることから、高速動作、低消費電力及び小面積を実現できる。

　また、サンプリング期間φ１以外の期間では、ＰＭＯＳトランジスタ５０５及びＮＭＯＳトランジスタ５０６のゲート電圧が容量５０７でバイアスされたインバータ動作が実行される。

　上述したスイッチトカレント型のバイアス回路の利点は、定電流源５０２によって直流電流を固定しつつ、ＰＭＯＳトランジスタ５０５及びＮＭＯＳトランジスタ５０６のＷ／Ｌ比を大きくすることで、低消費電力化と高速化とを両立できる点である。

　また、さらなる低消費電力化のためには、反転増幅器に流れ込む電流を、時間によって増減させることが効果的である。すなわち、セトリング初期の大電流が必要な期間であるサンプリング期間の初期及び転送期間でのみ、大電流を印加し、それ以後は徐々に電流を少なくするというダイナミック電流型のインバータ動作をすることで、セトリング速度を維持しつつ消費電力を低減することが可能となる。

　図１８は、実施の形態５の変形例に係る反転増幅部の回路構成図である。同図において、反転増幅部３０３は、定電流源５０２と、ＮＭＯＳトランジスタ５０３、５５２－５５４、５５６、５５８及び５６０－５７５と、ＰＭＯＳトランジスタ５５５、５５７及び５５９と、容量５０７とで構成される。スイッチ３３２を構成するＮＭＯＳトランジスタ５５２－５５４及び５６１－５７５は、サンプリング期間が３等分された制御信号５５１で制御される。具体的には、φ１及びφ４の期間は、それぞれ、４個のＰＭＯＳ及びＮＭＯＳトランジスタで駆動され、φ２及びφ５の期間は、それぞれ、２個のＰＭＯＳ及びＮＭＯＳトランジスタで駆動され、φ３及びφ６の期間は、それぞれ、１個のＰＭＯＳ及びＮＭＯＳトランジスタで駆動される。本実施の形態５においては、φ３とφ６の位相で動作するトランジスタ（最後段のＰＭＯＳトランジスタ５５９とＮＭＯＳトランジスタ５６０）は全ての位相で常に駆動されているため、特にスイッチで制御する必要はなく、図１８では制御スイッチを省略したが、制御スイッチを用いてもよい。

　なお、図１８の例では、サンプリング期間の駆動能力を３段階に分けているが、その数の限定はしない。２段階であっても４段階であっても、それ以上であっても良い。

　（実施の形態６）
　実施の形態１～４に係るスイッチトキャパシタ回路を積分器に適用する場合、図１９Ａに示されるように蓄積容量部を構成することができる。

　図１９Ａは、実施の形態６に係る蓄積容量部の構成図である。同図に示された蓄積容量部２０５は、容量２５３と、容量２５３に並列に配置されたスイッチ２５４とを備える。スイッチ２５４は、駆動部２０９からのリセット信号５９１によって短絡または開放される。

　リセット信号５９１がＨｉｇｈの時に、スイッチ２５４が短絡され、リセット信号５９１がＬｏｗの時に、スイッチ２５４が開放されるとすると、リセット信号５９１の起動タイミングは、図２０Ａのタイミングチャート５１１または図２１Ａのタイミングチャート５２１に表されたタイミングとなる。

　図２０Ａは、実施の形態６に係る制御信号の第１のタイミングチャートである。図２０Ａに示された第１のタイミングチャートは、実施の形態１に係るスイッチトキャパシタ回路２００を積分器として適用する場合のものである。

　一方、図２１Ａは、実施の形態６に係る制御信号の第２のタイミングチャートである。図２１Ａに示された第１のタイミングチャートは、実施の形態２に係るスイッチトキャパシタ回路２００、実施の形態３に係るスイッチトキャパシタ回路３００、及び実施の形態４に係るスイッチトキャパシタ回路４００を積分器として適用する場合のものである。

　図２０Ａ及び図２１Ａに表されたように、積分動作の開始前に、一回だけリセット信号５９１をＨｉｇｈにし、それ以後はＬｏｗを維持すればよい。リセット信号５９１をＨｉｇｈにすることにより、リセット時に容量２５３の電荷が０［Ｃ］に初期化される。

　また、実施の形態１～４に係るスイッチトキャパシタ回路を積分器に適用する場合、図１９Ｂに示されるように、蓄積容量部を構成することも可能である。

　図１９Ｂは、実施の形態６の変形例に係る蓄積容量部の構成図である。同図に示された蓄積容量部２０５は、容量２５３と、容量２５３の一方の端子と基準電圧源５９８とを接続するスイッチ２５４ａと、容量２５３の他方の端子と基準電圧源５９９とを接続するスイッチ２５４ｂとを備える。スイッチ２５４ａ及び２５４ｂは、駆動部２０９からのリセット信号５９１により短絡または開放される。リセット信号５９１の起動タイミングは、図２０Ａのタイミングチャート５１１または図２１Ａのタイミングチャート５２１に表されたタイミングとなる。蓄積容量部２０５の上記構成及びリセット信号５９１の上記起動タイミングにより、リセット時に容量２５３の電圧が、基準電圧源５９８及び５９９で規定される一定電圧に初期化される。

　（実施の形態７）
　実施の形態１～４に係るスイッチトキャパシタ回路をサンプルホールド回路に適用する場合、図１９Ａに示されるように蓄積容量部を構成することができる。

　リセット信号５９１がＨｉｇｈの時に、スイッチ２５４が短絡され、リセット信号５９１がＬｏｗの時に、スイッチ２５４が開放されるとすると、リセット信号５９１の起動タイミングは、図２０Ｂのタイミングチャート５１２または図２１Ｂのタイミングチャート５２２に表されたタイミングとなる。

　図２０Ｂは、実施の形態７に係る制御信号の第１のタイミングチャートである。図２０Ｂに示された第１のタイミングチャートは、実施の形態１に係るスイッチトキャパシタ回路２００をサンプルホールド回路として適用する場合のものである。

　一方、図２１Ｂは、実施の形態７に係る制御信号の第２のタイミングチャートである。図２１Ｂに示された第１のタイミングチャートは、実施の形態２に係るスイッチトキャパシタ回路２００、実施の形態３に係るスイッチトキャパシタ回路３００、及び実施の形態４に係るスイッチトキャパシタ回路４００をサンプルホールド回路として適用する場合のものである。

　図２０Ｂ及び図２１Ｂに表されたように、初期化時、ならびに、ＣＬＳ期間とサンプリング期間との間にリセット期間が必要となる。

　また、実施の形態１～４に係るスイッチトキャパシタ回路をサンプルホールド回路に適用する場合、図１９Ｂに示されるように蓄積容量部を構成することができる。

　スイッチ２５４ａ及び２５４ｂは、駆動部２０９からのリセット信号５９１により短絡または開放される。リセット信号５９１の起動タイミングは、図２０Ｂのタイミングチャート５１２または図２１Ｂのタイミングチャート５２２に表されたタイミングとなる。蓄積容量部２０５の上記構成及びリセット信号５９１の上記起動タイミングにより、リセット時に容量２５３の電圧が、基準電圧源５９８及び５９９で規定される一定電圧に初期化される。

　（実施の形態８）
　本実施の形態では、上記実施の形態１～７で説明したスイッチトキャパシタ回路、積分器及びサンプルホールド回路のいずれかを用いた機器について説明する。

　図２２は、本開示の積分器を備えるΔΣ変調器のブロック構成図である。実施の形態６及びその変形例に係る積分器を、図２２に示されたΔΣ変調器６００に適用することができる。図２２に開示されたΔΣ変調器の構成は、例えば、非特許文献３（Ｍ．Ａ．Ｐ．Ｐｅｒｔｉｊｓ，ｅｔ　ａｌ．，“Ａ　ＣＭＯＳ　Ｓｍａｒｔ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｅｎｓｏｒ　Ｗｉｔｈａ　３σ　Ｉｎｎａｃｃｕｒａｃｙ　ｏｆ　±０．１℃　Ｆｒｏｍ　－５５℃　ｔｏ　１２５℃”，　ＩＥＥＥ　Ｊ．Ｓｏｌｉｄ－Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ，　ｖｏｌ．４０，ｎｏ．１２，ｐｐ．２８０５－２８１５，Ｄｅｃ．２００５．）に記載されたΔΣ変調器の積分器を、本開示の積分器に置き換えたものである。ΔΣ変調器６００は、本開示の積分器６０１と、クロック同期型コンパレータ６０２とを備える。本開示の積分器６０１により、低消費電流を維持しつつ高速かつ高精度な積分動作を実現できるため、ΔΣ変調器６００全体を高精度化することが可能となる。

　さらに、図２２に示されたΔΣ変調器６００をＡＤ変換器に用いることで、温度センサを実現できる。

　図２３は、本開示のΔΣ変調器を備えるセンサ回路のブロック構成図である。図２３に開示された温度センサ回路は、非特許文献３で提案されている温度センサ回路のＡＤ変換器を、本開示のＡＤ変換器７００に置き換えたものである。同図に記載された温度センサ回路は、ＡＤ変換器７００と、バイアス回路７０１と、バイポーラコア７０２とを備える。ＡＤ変換器７００は、本開示のΔΣ変調器６００と、デシメーションフィルタ７１１とを備える。上記構成の温度センサ回路において、システム全体の精度はＡＤ変換器７００によって決定される。本開示のスイッチトキャパシタ回路による積分器６０１を組み込んだＡＤ変換器７００を用いることで、低消費電流を維持しつつ高速かつ高精度な温度センサ回路を実現できる。

　（実施の形態９）
　本実施の形態では、上記実施の形態８で説明したＡＤ変換器を用いた撮像素子及びデジタルカメラについて説明する。図２３に示されたＡＤ変換器７００を撮像素子に適用することが可能である。

　図２４は、本開示のＡＤ変換器を備える撮像素子のブロック構成図である。同図に示された撮像素子７２０は、ＡＤ変換器アレイ７２１及び７２２と、複数の受光素子が行列状に配置された受光素子アレイ７２３と、コントローラ７２４と、周辺回路７２５とを備える。

　一般にＣＭＯＳイメージセンサに搭載される撮像素子の画素数は受光素子の感度で決まるが、ＡＤ変換器の消費電力も重要な要素である。一般的なカラム並列型のＡＤ変換器の場合、受光素子アレイ７２３の上下にＡＤ変換器アレイ７２１及び７２２が配置される。また、各ＡＤ変換器アレイ７２１及び７２２には、数千個のオーダーで、ＡＤ変換器が配置されている。これにより、こられのＡＤ変換器での合計消費電力は大きく、熱及びバッテリ寿命の問題で画素数の拡大が難しい。

　これに対して、上述したＡＤ変換器７００を用いることで、消費電流を必要最小限度まで絞ることができる。これにより、画素数の拡大、発熱の低減及びバッテリ寿命の延長を実現できる。また、小面積化に貢献できる。このように、本開示のスイッチトキャパシタ回路による積分器を組み込んだＡＤ変換器７００を用いることで、低消費電流を維持しつつ高速かつ高精度な撮像素子を実現できる。

　さらに、本開示は、上記撮像素子７２０を備える、デジタルスチルカメラ又はデジタルビデオカメラ等のデジタルカメラ又は携帯電話として実現してもよい。撮像素子７２０は、図２５Ａに示されたデジタルスチルカメラ、さらには、携帯電話等のモバイル機器向けカメラモジュール等の撮像装置において、その撮像デバイスとして用いて好適なものである。

　図２５Ｂは、本開示の撮像素子を備えるデジタルカメラのブロック構成図である。同図に示されたように、本実施の形態に係るデジタルカメラ７５０は、レンズ７９０を含む光学系、撮像デバイス７６０、カメラ信号処理回路７７０及びシステムコントローラ７８０等によって構成されている。レンズ７９０は、被写体からの像光を撮像デバイス７６０の撮像面に結像する。撮像デバイス７６０は、レンズ７９０によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。この撮像デバイス７６０として、本実施の形態に係る撮像素子７２０が用いられる。

　カメラ信号処理回路７７０は、撮像デバイス７６０から出力される画像信号に対して種々の信号処理を行う。システムコントローラ７８０は、撮像デバイス７６０やカメラ信号処理回路７７０に対する制御を行う。

　上記構成により、低消費電力の特性が反映されたバッテリ寿命の延長、かつ高精度なデジタルカメラ７５０を実現できる。

　以上、上記実施の形態１～９及びそれらの変形例に係るスイッチトキャパシタ回路及びその駆動方法、ならびに当該スイッチトキャパシタ回路を用いた機器について説明したが、本発明は、この実施の形態に限定されるものではない。

　また、上記実施の形態に係るＡＤ変換器及び撮像素子に含まれる各処理部は典型的には集積回路であるシステムＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。

　また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。

　また、上記各実施の形態１～９及びそれらの変形例に係る、スイッチトキャパシタ回路、ＡＤ変換器、及びそれらの変形例の機能又は構成のうち少なくとも一部を組み合わせてもよい。

　また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、Ｈｉｇｈ／Ｌｏｗにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示されたスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。また、トランジスタ等のｎ型及びｐ型等は、本発明を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。

　また、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。また、類似する機能を有する複数の機能ブロックの機能を単一のハードウェア又はソフトウェアが並列又は時分割に処理してもよい。

　また、上記説明では、ＭＯＳトランジスタを用いた例を示したが、他の種類のトランジスタを用いてもよい。

　また、上記回路図に示す回路構成は、一例であり、本発明は上記回路構成に限定されない。つまり、上記回路構成と同様に、本発明の特徴的な機能を実現できる回路も本発明に含まれる。例えば、上記回路構成と同様の機能を実現できる範囲で、ある素子に対して、直列又は並列に、スイッチング素子（トランジスタ）、抵抗素子、又は容量素子等の素子を接続したものも本発明に含まれる。言い換えると、上記実施の形態における「接続される」とは、２つの端子（ノード）が直接接続される場合に限定されるものではなく、同様の機能が実現できる範囲において、当該２つの端子（ノード）が、素子を介して接続される場合も含む。

　更に、本発明の主旨を逸脱しない限り、上記実施の形態１～９及びそれらの変形例に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。

　本発明は、低消費電力かつ高精度が要求されるＡＤ変換器、温度センサ、撮像素子、デジタルカメラ、及び電池等に有用である。

　１００　　積分器
　１０１、１０２、１０４、２１１、２３１、２４１、２５１、２５３、３１１、３２１、３４１、３５１、３６１、３７１、４１１、４２１、４４１、４５１、４６１、４７１、４８１、５０７、９１１、９３１、９４１、１００１、１００２、１００４　　容量
　１０３、１００３　　演算増幅器
　１０５、１０６、１０７、１０８、１０９、２１２、２１３、２２２、２３２、２３３、２３４、２４２、２４３、２４４、２５２、２５４、２５４ａ、２５４ｂ、３１２、３１３、３２２、３３２、３４２、３４３、３４４、３５２、３５３、３５４、３６２、３６３、３６４、３７２、４１２、４１３、４２２、４３２、４４２、４４３、４４４、４５２、４５３、４５４、４６２、４６３、４６４、４７２、４８２、９１２、９１３、９２１、９３２、９４２、１００５、１００６、１００７、１００８　　スイッチ
　１１０、２１４、３１４、４１４、５９８、５９９、９１４、１００９　　基準電圧源
　１１１、２０７、３０８、４０９、８０７、１０１０　　入力端子
　１１２、２０８、３０９、４１０、８０８、１０１１　　出力端子
　２００、３００、４００、８００、９００　　スイッチトキャパシタ回路
　２０１、３０１、４０１、８０１　　サンプリング容量部
　２０２、３０３、４０３、８０２　　反転増幅部
　２０３、４０５、３０５　　第１のＣＬＳ部
　２０４、４０６、３０６　　第２のＣＬＳ部
　２０５、３０７、４０８、８０４　　蓄積容量部
　２０６、８０５　　オフセット補償部
　２０９、３１０、４２０、８０６　　駆動部
　２２１、２６１、３３１、４３１、９２３、９５１　　反転増幅器
　３０２、４０２　　第１のクランプ容量部
　３０４、４０４　　第２のクランプ容量部
　４０７　　第３のクランプ容量部
　５０１、５５１　　制御信号
　５０２　　定電流源
　５０３、５０４Ａ、５０４Ｂ、５０６、５５２、５５３、５５４、５５６、５５８、５６０、５６１、５６２、５６３、５６４、５６５、５６６、５６７、５６８、５６９、５７０、５７１、５７２、５７３、５７４、５７５　　ＮＭＯＳトランジスタ
　５０５、５５５、５５７、５５９　　ＰＭＯＳトランジスタ
　５１１、５１２、５２１、５２２　　タイミングチャート
　５９１　　リセット信号
　５９２　　サンプリング信号
　５９３　　転送信号
　５９４　　ＣＬＳ信号
　５９４ａ　　第１ＣＬＳ信号
　５９４ｂ　　第２ＣＬＳ信号
　６００　　ΔΣ変調器
　６０１　　積分器
　６０２　　クロック同期型コンパレータ
　７００　　ＡＤ変換器
　７０１　　バイアス回路
　７０２　　バイポーラコア
　７１１　　デシメーションフィルタ
　７２０　　撮像素子
　７２１、７２２　　ＡＤ変換器アレイ
　７２３　　受光素子アレイ
　７２４　　コントローラ
　７２５　　周辺回路
　７５０　　デジタルカメラ
　７６０　　撮像デバイス
　７７０　　カメラ信号処理回路
　７８０　　システムコントローラ
　７９０　　レンズ
　８０３　　ＣＬＳ部

Claims

　入力電圧が入力される第１入力端子と、
　出力電圧が出力される第１出力端子と、
　第１端子と第２端子とを有し、前記第１端子に前記入力電圧が印加されるように配置されたサンプリング容量と、
　第２入力端子と第２出力端子とを有し、前記第２入力端子が前記第２端子と接続された反転増幅器と、
　一方の容量電極である第５端子と、他方の容量電極である第４端子と、前記第５端子及び前記第４端子のいずれかへの接続切替が可能な第３端子とを有し、前記第５端子が前記第１出力端子と接続された第１レベルシフト容量と、
　一方の容量電極である第８端子と、他方の容量電極である第７端子と、前記第８端子及び前記第７端子のいずれかへの接続切替が可能な第６端子とを有し、前記第８端子が前記第３端子と接続され、前記第６端子が前記第２出力端子と接続された第２レベルシフト容量と、
　第９端子と第１０端子とを有し、前記第９端子が前記第２端子と接続され、前記第１０端子が前記第１出力端子と接続された蓄積容量と、
　第１１端子を有し、前記第１１端子と前記第４端子及び前記第７端子との短絡及び開放の切替が可能であり、前記第２入力端子と前記第２出力端子とが短絡された場合の前記反転増幅器の短絡電圧と同じ電圧値のオフセット電圧を前記第１１端子から出力するオフセット補償回路とを備える
　スイッチトキャパシタ回路。
　サンプリング期間において、
　前記反転増幅器は、前記第２入力端子と前記第２出力端子とが短絡されて前記短絡電圧を生成し、
　前記サンプリング容量は、前記入力電圧と前記短絡電圧との電位差をサンプリングし、
　前記サンプリング容量に蓄積された電荷が転送される転送期間において、
　前記第２入力端子と前記第２出力端子とが開放されることにより前記電荷が前記蓄積容量に転送され、
　前記第３端子と前記第５端子とが短絡され前記第６端子と前記第８端子とが短絡されることにより、前記第１レベルシフト容量と前記第２レベルシフト容量とは、それぞれ、前記第１１端子と前記第１出力端子との間の電位差をサンプリングする
　請求項１に記載のスイッチトキャパシタ回路。
　前記第２出力端子の電圧レベルがシフトするレベルシフト期間において、
　前記第３端子と前記第５端子とが開放され、前記第６端子と前記第８端子とが開放され、前記第１レベルシフト容量が前記第３端子及び前記第４端子と前記第５端子との間に電気的に直列挿入され、前記第２レベルシフト容量が前記第６端子及び前記第７端子と前記第８端子との間に電気的に直列挿入されることにより、前記第１レベルシフト容量と前記第２レベルシフト容量とは、前記第１出力端子と前記第２出力端子との間に直列容量を構成する
　請求項１または２に記載のスイッチトキャパシタ回路。
　前記第２出力端子の電圧レベルがシフトするレベルシフト期間は、第１レベルシフト期間と第２レベルシフト期間とに分割され、
　前記第１レベルシフト期間において、
　前記第３端子と前記第５端子とが開放され、前記第１レベルシフト容量が前記第３端子及び前記第４端子と前記第５端子との間に電気的に直列挿入され、
　前記第２レベルシフト期間において、
　前記第６端子と前記第８端子とが開放され、前記第２レベルシフト容量が前記第６端子及び前記第７端子と前記第８端子との間に電気的に直列挿入される
　請求項１または２に記載のスイッチトキャパシタ回路。
　入力電圧が入力される第１入力端子と、
　出力電圧が出力される第１出力端子と、
　第１端子と第２端子とを有し、前記第１端子に前記入力電圧が印加されるように配置されたサンプリング容量と、
　第３端子と第４端子とを有し、前記第３端子が前記第２端子と接続された第１クランプ容量と、
　第２入力端子と第２出力端子とを有し、前記第２入力端子が前記第４端子と接続された反転増幅器と、
　第５端子と第６端子とを有し、前記第５端子が前記第２出力端子と接続された第２クランプ容量と、
　一方の容量電極である第７端子と、前記第７端子及び他方の電極のいずれかへの接続切替が可能な第８端子とを有し、前記第７端子が前記第１出力端子と接続された第１レベルシフト容量と、
　一方の容量電極である第９端子と、前記第９端子及び他方の電極のいずれかへの接続切替が可能な第１０端子とを有し、前記第９端子が前記第８端子と接続され、前記第１０端子が前記第６端子との接続及び開放の切替が可能な第２レベルシフト容量と、
　第１１端子と第１２端子とを有し、前記第１１端子が前記第２端子と接続され、前記第１２端子が前記第１出力端子と接続された蓄積容量とを備える
　スイッチトキャパシタ回路。
　サンプリング期間において、
　前記反転増幅器は、前記第２入力端子と前記第２出力端子とが短絡されて前記短絡電圧を生成し、
　前記第１クランプ容量と前記第２クランプ容量とは、前記短絡電圧と基準電圧との電位差をサンプリングし、
　前記サンプリング容量に蓄積された電荷が転送される転送期間において、
　前記第２入力端子と前記第２出力端子とが開放されることにより前記電荷が前記蓄積容量に転送され、
　前記第１クランプ容量は、前記第２端子と前記第２入力端子との間に電気的に直列挿入され、
　前記第２クランプ容量は、前記第５端子または前記第６端子が開放され、
　前記第７端子と前記第８端子とが短絡され前記第９端子と前記第１０端子とが短絡されることにより、前記第１レベルシフト容量は、前記基準電圧と前記第１出力端子との間の電位差をサンプリングし、
　前記第２出力端子の電圧レベルがシフトする第１レベルシフト期間において、
　前記第２クランプ容量が前記第２出力端子と前記第１０端子の間に電気的に直列挿入され、
　前記第７端子と前記第８端子とが開放され、前記第１レベルシフト容量が前記第８端子と前記第１出力端子との間に電気的に直列挿入されると同時に、前記第２レベルシフト容量が前記第９端子と前記基準電圧との間の電位差をサンプリングし、
　前記第２出力端子の電圧レベルがシフトする第２レベルシフト期間において、
　前記第９端子と前記第１０端子が開放され、前記第２レベルシフト容量が前記第９端子と前記第６端子との間に電気的に直列挿入される
　請求項５に記載のスイッチトキャパシタ回路。
　さらに、
　第１３端子と第１４端子とを有し、前記第１３端子が前記第２出力端子と接続され、前記第１４端子が前記第６端子及び前記第１０端子との接続及び開放の切替が可能な第３クランプ容量を備える
　請求項５に記載のスイッチトキャパシタ回路。
　サンプリング期間において、
　前記反転増幅器は、前記第２入力端子と前記第２出力端子とが短絡されて前記短絡電圧を生成し、
　前記第１クランプ容量と前記第２クランプ容量と前記第３クランプ容量とは、前記短絡電圧と基準電圧との電位差をサンプリングし、
　前記サンプリング容量に蓄積された電荷が転送される転送期間において、
　前記第２入力端子と前記第２出力端子とが開放されることにより前記電荷が前記蓄積容量に転送され、
　前記第１クランプ容量は、前記第２端子と前記第２入力端子との間に電気的に直列挿入され、
　前記第２クランプ容量は、前記第５端子または前記第６端子が開放され、
　前記第３クランプ容量は、前記第１３端子または前記第１４端子が開放され、
　前記第７端子と前記第８端子とが短絡され前記第９端子と前記第１０端子とが短絡されることにより、前記第１レベルシフト容量は、前記基準電圧と前記第１出力端子との間の電位差をサンプリングし、
　前記第２出力端子の電圧レベルがシフトする第１レベルシフト期間において、
　前記第２クランプ容量が前記第２出力端子と前記第１０端子との間に電気的に直列挿入され、
　前記第７端子と前記第８端子とが開放され、前記第１レベルシフト容量が前記第８端子と前記第１出力端子の間に電気的に直列挿入されると同時に、前記第２レベルシフト容量が前記第９端子と前記基準電圧との間の電位差をサンプリングし、
　前記第２出力端子の電圧レベルがシフトする第２レベルシフト期間において、
　前記第２クランプ容量は、前記第５端子または前記第６端子が開放され、
　前記第３クランプ容量が前記第２出力端子と前記第１０端子との間に電気的に直列挿入され、
　前記第７端子と前記第８端子とが開放され、前記第２レベルシフト容量が前記第９端子と前記第６端子の間に電気的に直列挿入される
　請求項７に記載のスイッチトキャパシタ回路。
　前記反転増幅器は、インバータ回路を含む
　請求項１～８のいずれか１項に記載のスイッチトキャパシタ回路。
　前記インバータ回路は、スイッチトカレント型のバイアス回路を備える
　請求項９に記載のスイッチトキャパシタ回路。
　前記インバータ回路は、ダイナミック電流型回路である
　請求項９または１０に記載のスイッチトキャパシタ回路。
　請求項１～３及び９～１１のいずれか１項に記載のスイッチトキャパシタ回路を備える積分器であって、
　さらに、前記蓄積容量に蓄えられた電荷を放電する初期化機構を具備し、
　サンプリング期間、前記サンプリング期間においてサンプリングされた電圧が転送される転送期間、及び、前記第２出力端子の電圧レベルがシフトするレベルシフト期間が、前記サンプリング期間、前記転送期間及び前記レベルシフト期間の順に繰り返し実行され、
　前記初期化機構は、最初の前記サンプリング期間が開始される前のみに作動する
　積分器。
　請求項１、２及び４～１１のいずれか１項に記載のスイッチトキャパシタ回路を備える積分器であって、
　さらに、前記蓄積容量に蓄えられた電荷を放電する初期化機構を具備し、
　サンプリング期間、前記サンプリング期間においてサンプリングされた電圧が転送される転送期間、ならびに、前記第２出力端子の電圧レベルがシフトする第１レベルシフト期間及び第２レベルシフト期間が、前記サンプリング期間、前記転送期間、前記第１レベルシフト期間及び前記第２レベルシフト期間の順に繰り返し実行され、
　前記初期化機構は、最初の前記サンプリング期間が開始される前のみに作動する
　積分器。
　請求項１～３及び９～１１のいずれか１項に記載のスイッチトキャパシタ回路を備えるサンプルホールド回路であって、
　さらに、前記蓄積容量に蓄えられた電荷を放電する初期化機構を具備し、
　サンプリング期間、前記サンプリング期間においてサンプリングされた電圧が転送される転送期間、及び、前記第２出力端子の電圧レベルがシフトするレベルシフト期間が、前記サンプリング期間、前記転送期間及び前記レベルシフト期間の順に実行され、
　前記レベルシフト期間と前記サンプリング期間との間において、前記初期化機構が作動する
　サンプルホールド回路。
　請求項１、２及び４～１１のいずれか１項に記載のスイッチトキャパシタ回路を備えるサンプルホールド回路であって、
　さらに、前記蓄積容量に蓄えられた電荷を放電する初期化機構を具備し、
　サンプリング期間、前記サンプリング期間においてサンプリングされた電圧が転送される転送期間、ならびに、前記第２出力端子の電圧レベルがシフトする第１レベルシフト期間及び第２レベルシフト期間が、前記サンプリング期間、前記転送期間、前記第１レベルシフト期間及び前記第２レベルシフト期間の順に繰り返し実行され、
　前記第２レベルシフト期間と前記サンプリング期間との間において、前記初期化機構が作動する
　サンプルホールド回路。
　請求項１２に記載の積分器、請求項１３に記載の積分器、請求項１４に記載のサンプルホールド回路、及び請求項１５に記載のサンプルホールド回路のうちいずれかを具備する
　センサ回路。
　請求項１２に記載の積分器、請求項１３に記載の積分器、請求項１４に記載のサンプルホールド回路、及び請求項１５に記載のサンプルホールド回路のうちいずれかを具備する
　アナログデジタル変換器。
　請求項１７に記載のアナログデジタル変換器を具備する
　撮像素子。
　請求項１８に記載の撮像素子を具備する
　デジタルカメラ。
　入力電圧端子から入力された入力電圧の電圧レベルを変換し、当該変換された電圧を出力電圧端子から出力するスイッチトキャパシタ回路の駆動方法であって、
　前記入力電圧の印加が可能なサンプリング容量と前記出力電圧端子との間に配置された蓄積容量を介した電気経路を開放した状態で、前記反転増幅器の入力端子と出力端子とが短絡された状態の前記反転増幅器の短絡電圧と前記入力電圧との電位差を前記サンプリング容量によりサンプリングするサンプリングステップと、
　前記サンプリングステップの後、（１）前記反転増幅器の入力端子と出力端子とを開放し、かつ、前記電気経路を接続して前記サンプリング容量から前記蓄積容量へ電荷を転送し、（２）第１レベルシフト容量の第１端子及び第２レベルシフト容量の第１端子と前記反転増幅器の出力端子とを接続し、第１レベルシフト容量の第２端子及び第２レベルシフト容量の第２端子と前記短絡電圧を出力するオフセット補償回路とを接続して、前記出力電圧端子と前記オフセット補償回路との間の電位差をサンプリングする転送ステップと、
　前記転送ステップの後、前記電気経路を接続した状態で、（１）前記出力電圧端子と前記第２レベルシフト容量の第１端子とを接続し、前記第２レベルシフト容量の第２端子と前記オフセット補償回路とを開放して当該第２端子と前記第２レベルシフト容量の第１端子とを接続し、かつ、（２）前記第２レベルシフト容量の第２端子と前記オフセット補償回路とを開放して当該第２端子と前記反転増幅器の出力端子とを接続して、前記反転増幅器の出力端子の電圧をレベルシフトするレベルシフトステップとを含む
　スイッチトキャパシタ回路の駆動方法。
　入力電圧端子から入力された入力電圧の電圧レベルを変換し、当該変換された電圧を出力電圧端子から出力するスイッチトキャパシタ回路の駆動方法であって、
　前記入力電圧の印加が可能なサンプリング容量と前記出力電圧端子との間に配置された蓄積容量を介した電気経路を開放した状態で、前記反転増幅器の入力端子と出力端子とが短絡された状態の前記反転増幅器の短絡電圧と前記入力電圧との電位差を前記サンプリング容量によりサンプリングするサンプリングステップと、
　前記サンプリングステップの後、（１）前記反転増幅器の入力端子と出力端子とを開放し、かつ、前記電気経路を接続して前記サンプリング容量から前記蓄積容量へ電荷を転送し、（２）第１レベルシフト容量の第１端子及び第２レベルシフト容量の第１端子と前記反転増幅器の出力端子とを接続し、第１レベルシフト容量の第２端子及び第２レベルシフト容量の第２端子と前記短絡電圧を出力するオフセット補償回路とを接続して、前記出力電圧端子と前記オフセット補償回路との間の電位差をサンプリングする転送ステップと、
　前記転送ステップの後、前記電気経路を接続した状態で、前記第１レベルシフト容量の第２端子と前記オフセット補償回路とを開放し、前記出力電圧端子と前記反転増幅器の出力端子との間に前記第１レベルシフト容量を電気的に直列挿入することにより、前記反転増幅器の出力端子の電圧をレベルシフトする第１レベルシフトステップと、
　前記第１レベルシフトステップの後、前記電気経路を接続した状態で、前記第２レベルシフト容量の第２端子と前記オフセット補償回路とを開放し、前記第１レベルシフト容量の第２端子と前記反転増幅器の出力端子との間に前記第２レベルシフト容量を電気的に直列挿入することにより、前記反転増幅器の出力端子の電圧をレベルシフトする第２レベルシフトステップとを含む
　スイッチトキャパシタ回路の駆動方法。
　入力電圧端子から入力された入力電圧の電圧レベルを変換し、当該変換された電圧を出力電圧端子から出力するスイッチトキャパシタ回路の駆動方法であって、
　（１）前記出力電圧端子に接続され、反転増幅器の出力端子の電圧レベルをシフトするための第１レベルシフト容量の両端子及び第２レベルシフト容量の両端子を短絡し、かつ、（２）前記入力電圧の印加が可能なサンプリング容量と前記出力電圧端子との間に配置された蓄積容量を介した電気経路を開放した状態で、前記入力電圧と基準電圧との電位差を前記サンプリング容量によりサンプリングし、かつ、前記反転増幅器の入力端子と出力端子とが短絡された状態の前記反転増幅器の短絡電圧と前記基準電圧との電位差を、それぞれ、第１クランプ容量及び第２クランプ容量によりサンプリングするサンプリングステップと、
　前記サンプリングステップの後、前記サンプリング容量の両端子のうち前記入力電圧の印加が可能な入力印加端子を前記基準電圧に設定し、前記第１クランプ容量を前記反転増幅器の入力端子と前記サンプリング容量の両端子のうち前記入力印加端子と異なる端子との間に電気的に直列挿入し、前記電気経路を接続して前記サンプリング容量から前記蓄積容量へ電荷を転送し、前記第１レベルシフト容量及び前記第２レベルシフト容量のそれぞれに前記基準電圧と前記反転増幅器の出力端子の電圧との電位差を保持する転送ステップと、
　前記転送ステップの後、前記第１レベルシフト容量の第２端子と基準電圧端子とを開放し、前記出力電圧端子と前記第２のクランプ容量の他方の端子との間に前記第１レベルシフト容量を電気的に直列挿入することにより、前記反転増幅器の出力端子の電圧をレベルシフトする第１レベルシフトステップと、
　前記第１レベルシフトステップの後、前記第２レベルシフト容量の第２端子と基準電圧端子とを開放し、前記第１レベルシフト容量の第２端子と前記第２のクランプ容量の他方の端子との間に前記第２レベルシフト容量を電気的に直列挿入することにより、前記反転増幅器の出力端子の電圧をレベルシフトする第２レベルシフトステップとを含む
　スイッチトキャパシタ回路の駆動方法。
　入力電圧端子から入力された入力電圧の電圧レベルを変換し、当該変換された電圧を出力電圧端子から出力するスイッチトキャパシタ回路の駆動方法であって、
　（１）前記出力電圧端子に接続され、反転増幅器の出力端子の電圧レベルをシフトするための第１レベルシフト容量の両端子及び第２レベルシフト容量の両端子を短絡し、かつ、（２）前記入力電圧の印加が可能なサンプリング容量と前記出力電圧端子との間に配置された蓄積容量を介した電気経路を開放した状態で、前記入力電圧と基準電圧との電位差を前記サンプリング容量によりサンプリングし、かつ、前記反転増幅器の入力端子と出力端子とが短絡された状態の前記反転増幅器の短絡電圧と前記基準電圧との電位差を、それぞれ、第１クランプ容量、第２クランプ容量及び第３クランプ容量によりサンプリングするサンプリングステップと、
　前記サンプリングステップの後、前記サンプリング容量の両端子のうち前記入力電圧の印加が可能な入力印加端子を前記基準電圧に設定し、前記第１クランプ容量を前記反転増幅器の入力端子と前記サンプリング容量の両端子のうち前記入力印加端子と異なる端子との間に電気的に直列挿入し、前記電気経路を接続して前記サンプリング容量から前記蓄積容量へ電荷を転送し、前記第１レベルシフト容量及び前記第２レベルシフト容量のそれぞれに前記基準電圧と前記反転増幅器の出力端子の電圧との電位差を保持する転送ステップと、
　前記転送ステップの後、前記第１レベルシフト容量の第２端子と基準電圧端子とを開放し、前記出力電圧端子と前記第２のクランプ容量の他方の端子との間に前記第１レベルシフト容量を電気的に直列挿入することにより、前記反転増幅器の出力端子の電圧をレベルシフトする第１レベルシフトステップと、
　前記第１レベルシフトステップの後、前記第２レベルシフト容量の第２端子と基準電圧端子とを開放し、前記第１レベルシフト容量の第２端子と前記第３のクランプ容量の他方の端子との間に前記第２レベルシフト容量を電気的に直列挿入することにより、前記反転増幅器の出力端子の電圧をレベルシフトする第２レベルシフトステップとを含む
　スイッチトキャパシタ回路の駆動方法。