JP2013504920A - スイッチトキャパシタ回路 - Google Patents

スイッチトキャパシタ回路 Download PDF

Info

Publication number
JP2013504920A
JP2013504920A JP2012528734A JP2012528734A JP2013504920A JP 2013504920 A JP2013504920 A JP 2013504920A JP 2012528734 A JP2012528734 A JP 2012528734A JP 2012528734 A JP2012528734 A JP 2012528734A JP 2013504920 A JP2013504920 A JP 2013504920A
Authority
JP
Japan
Prior art keywords
pair
signal
turned
response
switched capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012528734A
Other languages
English (en)
Inventor
グンヒー ハン，
ヤンチョル チャエ，
インヒー リー，
ドンミャン リー，
ションヒュン イム，
ジ ミン チェン，
Original Assignee
インダストリー−アカデミック コーペレイション ファウンデイション， ヨンセイ ユニバーシティ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インダストリー−アカデミック コーペレイション ファウンデイション， ヨンセイ ユニバーシティ filed Critical インダストリー−アカデミック コーペレイション ファウンデイション， ヨンセイ ユニバーシティ
Publication of JP2013504920A publication Critical patent/JP2013504920A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/005—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements using switched capacitors, e.g. dynamic amplifiers; using switched capacitors as resistors in differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/211—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only using a combination of several amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/70—Charge amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
    • H03F3/45928—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H19/00—Networks using time-varying elements, e.g. N-path filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H19/00—Networks using time-varying elements, e.g. N-path filters
    • H03H19/004—Switched capacitor networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45512—Indexing scheme relating to differential amplifiers the FBC comprising one or more capacitors, not being switched capacitors, and being coupled between the LC and the IC
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45514—Indexing scheme relating to differential amplifiers the FBC comprising one or more switched capacitors, and being coupled between the LC and the IC
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45534—Indexing scheme relating to differential amplifiers the FBC comprising multiple switches and being coupled between the LC and the IC
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45631—Indexing scheme relating to differential amplifiers the LC comprising one or more capacitors, e.g. coupling capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45644—Indexing scheme relating to differential amplifiers the LC comprising a cross coupling circuit, e.g. comprising two cross-coupled transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45724—Indexing scheme relating to differential amplifiers the LC comprising two cross coupled switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45726—Indexing scheme relating to differential amplifiers the LC comprising more than one switch, which are not cross coupled

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

【課題】半導体回路の活用範囲を拡大しつつ電力消耗と回路が占める面積を減らすことのできるスイッチトキャパシタ回路を提供する。
【解決手段】本発明に係るスイッチトキャパシタ回路は、チョッパ安定化回路を用いてオフセットを除去するための反転増幅器と、入力端子と前記反転増幅器との間に接続されるサンプリングユニットと、前記反転増幅器に並列接続されるフィードバックユニットとを備える。
【選択図】 図１

Description

本発明は半導体回路に関し、より具体的にはスイッチトキャパシタ（switched capacitor）回路に関する。
半導体回路では、集積度の向上と低電力回路を設計するためにスイッチトキャパシタ回路が幅広く用いられている。このようなスイッチトキャパシタ回路の性能は、ＣＭＯＳアナログ回路技術の発展と共に急速に向上している。
スイッチトキャパシタ回路は、積分器、加算器、アナログフィルタ、アナログ−デジタルコンバータ（ＡＤＣ）、デジタル−アナログコンバータ（ＤＡＣ）などのアナログ回路に様々に用いられている。ここで、スイッチトキャパシタ回路の主要ブロックの１つとして、動作増幅器が主に用いられている。しかし、このような動作増幅器は、電力消耗が多く、また、広い面積を占める問題がある。したがって、スイッチトキャパシタ回路に動作増幅器の代わりに比較的に電力消耗の少ない反転増幅器の使用が増加している。
本発明の目的は、半導体回路の活用範囲を拡大しつつ電力消耗と面積を減らすことのできるスイッチトキャパシタ回路を提供することにある。
本発明の一実施形態に係るスイッチトキャパシタ回路は、チョッパ安定化回路を用いてオフセットを除去するための反転増幅器と、入力端子と前記反転増幅器との間に接続されるサンプリングユニットと、前記反転増幅器に並列接続されるフィードバックユニットとを備える。
実施形態において、前記反転増幅器は、差動形態の反転器対と、前記反転器対の入力端に接続され、入力信号を周期的に反転させて前記反転器対に送信する第１チョッパ安定化回路と、前記反転器対の出力端に接続され、前記反転器対の出力信号を周期的に反転させて出力端子に送信する第２チョッパ安定化回路とを備える。
実施形態において、前記サンプリングユニットは、前記入力端子と第１ノード対との間に接続され、第１制御信号に応答してターンオンされる第１スイッチ対と、前記第１ノード対と接地との間に接続され、第２制御信号に応答してターンオンされる第２スイッチ対と、第２ノード対と接地との間に接続され、前記第１制御信号に応答してターンオンされる第３スイッチ対と、前記第２ノード対と第３ノード対との間に接続され、前記第２制御信号に応答してターンオンされる第４スイッチ対と、前記第１ノード対と前記第２ノード対との間に接続されたサンプリングキャパシタ対とを備える。
実施形態において、前記フィードバックユニットは、フィードバックキャパシタ対を備える。
実施形態において、前記第１チョッパ安定化回路は、第１チョッピング信号に応答してターンオンされると、前記第３ノード対の信号を前記反転器対にそのまま送信する第５スイッチ対と、第２チョッピング信号に応答してターンオンされると、前記第３ノード対の信号を前記反転器対に反転して送信する第６スイッチ対とを備える。
実施形態において、前記第２チョッパ安定化回路は、第３チョッピング信号に応答してターンオンされると、前記反転器対の出力信号を前記出力端子にそのまま送信する第７スイッチ対と、第４チョッピング信号に応答してターンオンされると、前記反転器対の出力信号を前記出力端子に反転して送信する第８スイッチ対とを備える。
実施形態において、前記第１チョッパ安定化回路を制御する前記第１チョッピング信号と前記第２チョッピング信号は互いに重ならない２相クロックである。
実施形態において、前記第２チョッパ安定化回路を制御する前記第３チョッピング信号と前記第４チョッピング信号は互いに重ならない２相クロックである。
実施形態において、前記第１チョッピング信号と前記第３チョッピング信号は、パルスの持続時間の差を置いて互いに重なるクロックである。
実施形態において、前記第２チョッピング信号と前記第４チョッピング信号は、パルスの持続時間の差を置いて互いに重なるクロックである。
実施形態において、互いに並列接続される複数のサンプリングユニットと、前記フィードバックキャパシタ対の一端に接続され、前記第２制御信号に応答してターンオンされる第９スイッチ対と、前記フィードバックキャパシタ対の前記一端と接地との間に接続され、前記第１制御信号に応答してターンオンされる第１０スイッチ対とを備える。
実施形態において、前記第１制御信号と前記第２制御信号は互いに重ならない２相クロックである。
本発明の実施形態に係る反転増幅器は、差動形態の反転器対と、前記反転器対の入力端に接続され、入力信号を周期的に反転させて前記反転器対に送信する第１チョッパ安定化回路と、前記反転器対の出力端に接続され、前記反転器対の出力信号を周期的に反転させて出力端子に送信する第２チョッパ安定化回路とを備える。
実施形態において、前記第１チョッパ安定化回路は、第１チョッピング信号に応答してターンオンされると、入力信号が前記第１チョッパ安定化回路の出力端にそのまま送信する第１スイッチ対と、第２チョッピング信号に応答してターンオンされると、入力信号が前記第１チョッパ安定化回路の出力端に反転して送信する第２スイッチ対とを備える。
実施形態において、前記第２チョッパ安定化回路は、第３チョッピング信号に応答してターンオンされると、入力信号が前記出力端子にそのまま送信する第３スイッチ対と、第４チョッピング信号に応答してターンオンされると、入力信号が前記出力端子に反転して送信する第４スイッチ対とを備える。
本発明に係るスイッチトキャパシタ回路は、オフセット及びフリッカー雑音を除去するためのチョッパ安定化回路が備えられた反転増幅器を用いることで、半導体回路の活用範囲を拡大しつつ電力消耗と面積を減らすことができる。
本発明の実施形態に係るスイッチトキャパシタ回路を示すブロック図である。 図１に示すスイッチトキャパシタ回路の第１実施形態を示す回路図である。 図１に示すスイッチトキャパシタ回路の第２実施形態を示す回路図である。 図１に示すスイッチトキャパシタ回路の第３実施形態を示す回路図である。 図４に示すスイッチトキャパシタ回路で用いられた信号波形を示す図である。 図１に示すスイッチトキャパシタ回路の第４実施形態を示す回路図である。
以下は、本発明が属する技術分野において通常の知識を有する者が本発明の技術的な思想を容易に実施できるように本発明の実施形態を添付する図面を参照しながら説明する。
図１は、本発明の実施形態に係るスイッチトキャパシタ回路１００を示すブロック図である。図１を参照すれば、スイッチトキャパシタ回路１００は、サンプリングユニット１１０、フィードバックユニット１２０、１３０、及び増幅器１４０を備える。
スイッチトキャパシタ回路１００はサンプリング（sampling）モードと積分（integration）モードによって積分器または加算器の機能を行う。サンプリングモードにおいて、入力電圧はサンプリングユニット１１０に充電される。充電が完了すれば、入力電圧がサンプリングユニット１１０にサンプリングされることになる。積分モードにおいて、サンプリングユニット１１０に充電された電荷はフィードバックユニット１２０、１３０に送信される。
サンプリングユニット１１０は、入力端子ＩＮＰ、ＩＮＭと増幅器１４０との間に接続される。フィードバックユニット１２０、１３０と増幅器１４０はサンプリングユニット１１０と出力端子ＯＵＴＰ、ＯＵＴＭとの間に並列接続される。サンプリングユニット１１０は、サンプリングモード時に入力端子ＩＮＰ、ＩＮＭに印加される入力電圧によって電荷を充電する。また、サンプリングユニット１１０は、積分モード時にサンプリングユニット１１０に充電された電荷をフィードバックユニット１２０、１３０に送信する。これは、フィードバックユニット１２０、１３０と増幅器１４０が形成するフィードバックループによって行われる。スイッチトキャパシタ回路１００の動作過程は下記で詳細に説明する。
図２は、図１に示すスイッチトキャパシタ回路１００の第１実施形態を示す回路図である。図２を参照すれば、スイッチトキャパシタ回路２００は、サンプリングユニット２１０、フィードバックユニット２２０、２３０、及び動作増幅器２４０を備える。
サンプリングユニット２１０は、入力端子ＩＮＰ、ＩＮＭと動作増幅器２４０との間に接続される。フィードバックユニット２２０、２３０と動作増幅器２４０はサンプリングユニット２１０と出力端子ＯＵＴＰ、ＯＵＴＭとの間に並列接続される。
サンプリングユニット２１０は、スイッチ対（Ｓ1A、Ｓ1B）（Ｓ2A、Ｓ2B）（Ｓ3A、Ｓ3B）（Ｓ4A、Ｓ4B）及びキャパシタ対（Ｃ1A、Ｃ1B）を含む。スイッチ対（Ｓ1A、Ｓ1B）は入力端子（ＩＮＰ、ＩＮＭ）とノード対（Ｎ1A、Ｎ1B）との間にそれぞれ接続される。スイッチ対（Ｓ2A、Ｓ2B）はノード対（Ｎ1A、Ｎ1B）と接地との間にそれぞれ接続される。スイッチ対（Ｓ3A、Ｓ3B）はノード対（Ｎ2A、Ｎ2B）と接地との間にそれぞれ接続される。スイッチ対（Ｓ4A、Ｓ4B）はノード対（Ｎ2A、Ｎ2B）とノード対（Ｎ3A、Ｎ3B）との間にそれぞれ接続される。キャパシタ対（Ｃ1A、Ｃ1B）はノード対（Ｎ1A、Ｎ1B）とノード対（Ｎ2A、Ｎ2B）との間にそれぞれ接続される。フィードバックユニット２２０、２３０はキャパシタ対（Ｃ2A、Ｃ2B）である。
サンプリングモードで第１制御信号（Φ1）に応答してスイッチ対（Ｓ1A、Ｓ1B）（Ｓ3A、Ｓ3B）はターンオンされ、スイッチ対（Ｓ2A、Ｓ2B）（Ｓ4A、Ｓ4B）はターンオフされる。同時にサンプリングユニット２１０は、入力端子（ＩＮＰ、ＩＮＭ）に印加される入力電圧によってキャパシタ対（Ｃ1A、Ｃ1B）に電荷を充電する。積分モードで第２制御信号（Φ2）に応答してスイッチ対（Ｓ1A、Ｓ1B）（Ｓ3A、Ｓ3B）はターンオフされ、スイッチ対（Ｓ2A、Ｓ2B）（Ｓ4A、Ｓ4B）はターンオンされる。同時に、キャパシタ対（Ｃ1A、Ｃ1B）に充電された電荷はキャパシタ対（Ｃ2A、Ｃ2B）に送信される。これはキャパシタ対（Ｃ2A、Ｃ2B）と動作増幅器２４０が形成するフィードバックループによって行われる。スイッチトキャパシタ回路２００は、サンプリングモードと積分モードを繰り返しながら積分器として動作する。
図３は、図１に示すスイッチトキャパシタ回路１００の第２実施形態を示す回路図である。図３を参照すれば、スイッチトキャパシタ回路３００は、サンプリングユニット３１０、フィードバックユニット３２０、３３０、反転増幅器３４０、オフセットスイッチ対（ＳOSA、ＳOSB）及びオフセットキャパシタ対（ＣOSA、ＣOSB）を含む。
サンプリングユニット３１０は、入力端子（ＩＮＰ、ＩＮＭ）とオフセットキャパシタ対（ＣOSA、ＣOSB）との間に接続される。フィードバックユニット３２０、３３０は、サンプリングユニット３１０と出力端子（ＯＵＴＰ、ＯＵＴＭ）との間に接続される。オフセットキャパシタ対（ＣOSA、ＣOSB）はサンプリングユニット３１０と反転増幅器３４０との間に接続される。反転増幅器３４０とオフセットスイッチ対（ＳOSA、ＳOSB）はオフセットキャパシタ対（ＣOSA、ＣOSB）と出力端子（ＯＵＴＰ、ＯＵＴＭ）との間にそれぞれ並列接続される。
サンプリングユニット３１０は、スイッチ対（Ｓ5A、Ｓ5B）（Ｓ6A、Ｓ6B）（Ｓ7A、Ｓ7B）及びキャパシタ対（Ｃ3A、Ｃ3B）を含む。スイッチ対（Ｓ5A、Ｓ5B）は入力端子（ＩＮＰ、ＩＮＭ）とノード対（Ｎ4A、Ｎ4B）との間にそれぞれ接続される。スイッチ対（Ｓ6A、Ｓ6B）はノード対（Ｎ5A、Ｎ5B）と接地との間にそれぞれ接続される。スイッチ対（Ｓ7A、Ｓ7B）はノード対（Ｎ5A、Ｎ5B）と接地との間にそれぞれ接続される。キャパシタ対（Ｃ3A、Ｃ3B）はノード対（Ｎ4A、Ｎ4B）とノード対（Ｎ5A、Ｎ5B）との間にそれぞれ接続される。フィードバックユニット３２０、３３０は、スイッチ対（Ｓ8A、Ｓ8B）及びキャパシタ対（Ｃ4A、Ｃ4B）を含む。スイッチ対（Ｓ8A、Ｓ8B）はキャパシタ対（Ｃ4A、Ｃ4B）にそれぞれ接続される。反転増幅器３４０は反転器（ＩＮＶ）対及び共通モードフィードバック回路（ＣＭＦＢ）を含む。共通モードフィードバック回路（ＣＭＦＢ）は出力端子（ＯＵＴＰ、ＯＵＴＭ）の間に接続される。ここで、共通モードフィードバック回路（ＣＭＦＢ）は差動形態に具現されたスイッチトキャパシタ回路の出力信号を安定化させる。
サンプリングモードにおいてオフセットスイッチ対（ＳOSA、ＳOSB）は第１制御信号（Φ1）に応答してターンオンされる。同時に、反転器（ＩＮＶ）対の入力と出力が短絡される。そして、オフセットキャパシタ対（ＣOSA、ＣOSB）に反転器（ＩＮＶ）対のオフセット電圧に該当する電荷が充電される。その後、積分モードに変更されても反転器（ＩＮＶ）対は内部的に開放されているため、オフセットキャパシタ対（ＣOSA、ＣOSB）にオフセット電圧がそのまま維持される。ここで、オフセット電圧を充電して維持する動作を除いたサンプリングモードにおける動作と積分モードにおける動作は、図２に示すスイッチトキャパシタ回路２００の動作と実質的に同一である。したがって、これに対する説明は省略する。結局、スイッチトキャパシタ回路３００は、動作増幅器２４０の代わりに反転増幅器３４０を用いることから電力消耗と回路が占める面積が多く軽減される。
図４は、図１に示すスイッチトキャパシタ回路１００の第３実施形態を示す回路図である。図４を参照すれば、スイッチトキャパシタ回路４００は、サンプリングユニット４１０、フィードバックユニット４２０、４３０、反転増幅器４４０を備える。ここで、反転増幅器４４０はチョッパ安定化回路４４１、４４２を含む。チョッパ安定化回路４４１、４４２は、オフセットキャパシタ対（ＣOSA、ＣOSB）を使用しなくても反転増幅器４４０が信号を安定して増幅されるようにする。チョッパ安定化回路４４１、４４２を使用すると、図３に示すスイッチトキャパシタ回路３００からオフセットキャパシタ対（ＣOSA、ＣOSB）を除去することができるため、電力消耗と回路が占める面積がより軽減される。
図４に示すサンプリングユニット４１０とフィードバックユニット４２０、４３０は、図２に示すものと実質的に同一に構成されているため、これに対する説明は省略する。
チョッパ安定化機能を備えた反転増幅器４４０は反転器（ＩＮＶ）対、共通モードフィードバック回路（ＣＭＦＢ）、第１チョッパ安定化回路４４１及び第２チョッパ安定化回路４４２を備える。第１チョッパ安定化回路４４１は、サンプリングユニット４１０と反転器（ＩＮＶ）対との間に接続される。第２チョッパ安定化回路４４２は、反転器（ＩＮＶ）対と出力端子（ＯＵＴＰ、ＯＵＴＭ）との間に接続される。共通モードフィードバック回路（ＣＭＦＢ）は出力端子（ＯＵＴＰ、ＯＵＴＭ）との間に接続される。ここで、共通モードフィードバック回路（ＣＭＦＢ）は、差動形態に具現されたスイッチトキャパシタ回路の出力信号を安定化させる。
第１チョッパ安定化回路４４１は、スイッチ対（ＳCH1A、ＳCH1B）及びスイッチ対（ＳCH2A、ＳCH2B）を含む。第１チョッピング信号（ΦCh1）に応答してターンオンされるスイッチ対（ＳCH1A、ＳCH1B）はターンオンされる場合、入力信号が第１チョッパ安定化回路４４１の出力端にそのまま送信されるように構成される。そして、第２チョッピング信号（ΦCh2）に応答してターンオンされるスイッチ対（ＳCH2A、ＳCH2B）はターンオンされる場合、入力信号が第１チョッパ安定化回路４４１の出力端に反転して送信されるように構成される。第２チョッパ安定化回路４４２は、スイッチ対（ＳCH3A、ＳCH3B）及びスイッチ対（ＳCH4A、ＳCH4B）を含む。第３チョッピング信号（ΦCh3）に応答してターンオンされるスイッチ対（ＳCH3A、ＳCH3B）はターンオンされる場合、入力信号が出力端子にそのまま送信されるように構成される。そして、第４チョッピング信号（ΦCh4）に応答してターンオンされるスイッチ対（ＳCH4A、ＳCH4B）はターンオンされる場合、入力信号が出力端子に反転して送信されるように構成される。
第１チョッパ安定化回路４４１は、積分モードに反転増幅器４４０から入力される信号を周期的に反転させて反転器（ＩＮＶ）対に送信する。第２チョッパ安定化回路４４２は、積分モードに反転器（ＩＮＶ）対から出力される信号を周期的に反転させて出力端子（ＯＵＴＰ、ＯＵＴＭ）に送信する。
一般的に増幅雑音は、高い利益を有する増幅器で不要な直流信号の増幅によって発生する。不要な直流信号は、増幅器の入力と出力との間の電圧差（オフセット）によるものである。図３に示すスイッチトキャパシタ回路３００の場合、このようなオフセットを除去するために増幅器の入力と出力との間の直流電圧の差を同一にするようオフセットキャパシタ対（ＣOSA、ＣOSB）によってオフセット電圧が維持される。
一方、チョッパ安定化回路４４１、４４２は直流信号が交流信号になるよう一時的に変換する。これは不要な直流信号の増幅を防止するためである。また、チョッパ安定化回路４４１、４４２はフリッカー雑音を除去することができる。そして、チョッパ安定化回路を備えた反転増幅器４４０に代替するだけで、図２に示すスイッチトキャパシタ回路２００と図４に示すスイッチトキャパシタ回路４００は機能ブロック単位（ここでは、積分器）で実質的に同じ動作を行うようになる。
図５は、図４に示すスイッチトキャパシタ回路４００で用いられた信号波形を示す図である。図５を参照すれば、第１制御信号（Φ1）と第２制御信号（Φ2）は互いに重ならない２相クロック（nonoverlapping two-phase clocks）である。第１チョッパ安定化回路４４１を制御する第１チョッピング信号（ΦCh1）と第２チョッピング信号（ΦCh2）は互いに重ならない２相クロックである。そして、第２チョッパ安定化回路４４２を制御する第３チョッピング信号（ΦCh3）と第４チョッピング信号（ΦCh4）は互いに重ならない２相クロックである。また、第１チョッピング信号（ΦCh1）と第３チョッピング信号（ΦCh3）はパルスの持続時間の差を置いて互いに重なるクロックである。そして、第２チョッピング信号（ΦCh2）と第４チョッピング信号（ΦCh4）はパルスの持続時間の差を置いて互いに重なるクロックである。
図５を参照すれば、積分モードでチョッピング安定化回路４４１、４４２の接続状態を転換させるためにチョッピング信号（ΦCh1〜ΦCh4）はサンプリングモードで高電位（低電位）から低電位（高電位）に反転する。したがって、現在の積分モードでチョッピング信号が高電位（低電位）であれば、次の積分モードにおいてチョッピング信号は低電位（高電位）に反転するパターンが続く。
図６は、図１に示すスイッチトキャパシタ回路１００の第４実施形態を示す回路図である。図６を参照すれば、スイッチトキャパシタ回路５００は、サンプリングユニット５１０、フィードバックユニット５２０、５３０及び反転増幅器５４０を備える。ここで、反転増幅器５４０は、図４に示す反転増幅器４４０と実質的に同一の構造を有する。したがって、増幅雑音を除去するためのオフセットキャパシタ対（ＣOSA、ＣOSB）が除去され得る。
図６に示すスイッチトキャパシタ回路５００は、図４に示すスイッチトキャパシタ回路４００の構造は基本的に類似する。相異点について説明すれば、図６に示すサンプリングユニット５１０は、図４で示す２個のサンプリングユニット４１０を備える。したがって、図６に示すスイッチトキャパシタ回路５００は、第１入力端子（ＩＮ１Ｐ、ＩＮ１Ｍ）と第２入力端子（ＩＮ２Ｐ、ＩＮ２Ｍ）に印加される各入力電圧を加える加算器の機能を行う。ここで、さらに多い入力電圧に対する加算器を実現するために多いサンプリングユニット４１０を備えてもよい。
また、フィードバックユニット５２０、５３０はフィードバックキャパシタの各端と接地との間に接続され、第１制御信号（Φ1）に応答してターンオンされるスイッチ対（Ｓ10A、Ｓ10B）（Ｓ11A、Ｓ11B）、及び第２制御信号（Φ2）に応答してターンオンされるスイッチ対（Ｓ9A、Ｓ9B）（Ｓ12A、Ｓ12B）を含む。サンプリングモードでスイッチ対（Ｓ10A、Ｓ10B）（Ｓ11A、Ｓ11B）がターンオンされると、フィードバックユニット５２０、５３０に充電された電荷は放電される。したがって、スイッチトキャパシタ回路５００は入力電圧を累積して加えることを防止することができる。
本発明のスイッチトキャパシタ回路は様々な形態に変形と適用が可能である。例えば、本発明のスイッチトキャパシタ回路を用いて入力電圧については低帯域フィルタ、ノイズに対しては高帯域フィルタとなるシグマデルタモジュレータ、映像撮影装置のＣＤＳ（Correlated-double sampling）増幅器、または、疑似差動増幅器（Pseudo differential integrator）などにも用いられてもよい。
上述したように、本発明を限定された実施形態と図面によって説明したが、本発明は、上記の実施形態に限定されることなく、本発明が属する分野における通常の知識を有する者であれば、このような実施形態から多様な修正及び変形が可能である。
したがって、本発明の範囲は、開示された実施形態に限定されるものではなく、特許請求の範囲だけではなく特許請求の範囲と均等なものなどによって定められるものである。

Claims (15)

  1. チョッパ安定化回路を用いてオフセットを除去するための反転増幅器と、
    入力端子と前記反転増幅器との間に接続されるサンプリングユニットと、
    前記反転増幅器に並列接続されるフィードバックユニットと、
    を備えることを特徴とするスイッチトキャパシタ回路。
  2. 前記反転増幅器は、
    差動形態の反転器対と、
    前記反転器対の入力端に接続され、入力信号を周期的に反転させて前記反転器対に送信する第１チョッパ安定化回路と、
    前記反転器対の出力端に接続され、前記反転器対の出力信号を周期的に反転させて出力端子に送信する第２チョッパ安定化回路と、
    を備えることを特徴とする請求項１に記載のスイッチトキャパシタ回路。
  3. 前記サンプリングユニットは、
    前記入力端子と第１ノード対との間に接続され、第１制御信号に応答してターンオンされる第１スイッチ対と、
    前記第１ノード対と接地との間に接続され、第２制御信号に応答してターンオンされる第２スイッチ対と、
    第２ノード対と接地との間に接続され、前記第１制御信号に応答してターンオンされる第３スイッチ対と、
    前記第２ノード対と第３ノード対との間に接続され、前記第２制御信号に応答してターンオンされる第４スイッチ対と、
    前記第１ノード対と前記第２ノード対との間に接続されたサンプリングキャパシタ対と、
    を備えることを特徴とする請求項２に記載のスイッチトキャパシタ回路。
  4. 前記フィードバックユニットは、フィードバックキャパシタ対を備えることを特徴とする請求項３に記載のスイッチトキャパシタ回路。
  5. 前記第１チョッパ安定化回路は、
    第１チョッピング信号に応答してターンオンされると、前記第３ノード対の信号を前記反転器対にそのまま送信する第５スイッチ対と、
    第２チョッピング信号に応答してターンオンされると、前記第３ノード対の信号を前記反転器対に反転して送信する第６スイッチ対と、
    を備えることを特徴とする請求項４に記載のスイッチトキャパシタ回路。
  6. 前記第２チョッパ安定化回路は、
    第３チョッピング信号に応答してターンオンされると、前記反転器対の出力信号を前記出力端子にそのまま送信する第７スイッチ対と、
    第４チョッピング信号に応答してターンオンされると、前記反転器対の出力信号を前記出力端子に反転して送信する第８スイッチ対と、
    を備えることを特徴とする請求項５に記載のスイッチトキャパシタ回路。
  7. 前記第１チョッパ安定化回路を制御する前記第１チョッピング信号と前記第２チョッピング信号は互いに重ならない２相クロックであることを特徴とする請求項６に記載のスイッチトキャパシタ回路。
  8. 前記第２チョッパ安定化回路を制御する前記第３チョッピング信号と前記第４チョッピング信号は互いに重ならない２相クロックであることを特徴とする請求項７に記載のスイッチトキャパシタ回路。
  9. 前記第１チョッピング信号と前記第３チョッピング信号は、パルスの持続時間の差を置いて互いに重なるクロックであることを特徴とする請求項８に記載のスイッチトキャパシタ回路。
  10. 前記第２チョッピング信号と前記第４チョッピング信号は、パルスの持続時間の差を置いて互いに重なるクロックであることを特徴とする請求項９に記載のスイッチトキャパシタ回路。
  11. 互いに並列接続される複数のサンプリングユニットと、
    前記フィードバックキャパシタ対の一端に接続され、前記第２制御信号に応答してターンオンされる第９スイッチ対と、
    前記フィードバックキャパシタ対の前記一端と接地との間に接続され、前記第１制御信号に応答してターンオンされる第１０スイッチ対と、
    前記フィードバックキャパシタ対の他の一端と接地との間に接続され、前記第１制御信号に応答してターンオンされる第１１スイッチ対と、
    前記フィードバックキャパシタ対の前記他の一端に接続され、前記第２制御信号に応答してターンオンされる第１２スイッチ対と、
    をさらに備えることを特徴とする請求項６に記載のスイッチトキャパシタ回路。
  12. 前記第１制御信号と前記第２制御信号は互いに重ならない２相クロックであることを特徴とする請求項１１に記載のスイッチトキャパシタ回路。
  13. 差動形態の反転器対と、
    前記反転器対の入力端に接続され、入力信号を周期的に反転させて前記反転器対に送信する第１チョッパ安定化回路と、
    前記反転器対の出力端に接続され、前記反転器対の出力信号を周期的に反転させて出力端子に送信する第２チョッパ安定化回路と、
    を備えることを特徴とする反転増幅器。
  14. 前記第１チョッパ安定化回路は、
    第１チョッピング信号に応答してターンオンされると、入力信号が前記第１チョッパ安定化回路の出力端にそのまま送信する第１スイッチ対と、
    第２チョッピング信号に応答してターンオンされると、入力信号が前記第１チョッパ安定化回路の出力端に反転して送信する第２スイッチ対と、
    を備えることを特徴とする請求項１３に記載の反転増幅器。
  15. 前記第２チョッパ安定化回路は、
    第３チョッピング信号に応答してターンオンされると、入力信号が前記出力端子にそのまま送信する第３スイッチ対と、
    第４チョッピング信号に応答してターンオンされると、入力信号が前記出力端子に反転して送信する第４スイッチ対と、
    を備えることを特徴とする請求項１４に記載の反転増幅器。
JP2012528734A 2009-09-10 2010-07-12 スイッチトキャパシタ回路 Pending JP2013504920A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020090085217A KR101087246B1 (ko) 2009-09-10 2009-09-10 스위치드 커패시터 회로
KR10-2009-0085217 2009-09-10
PCT/KR2010/004512 WO2011031003A2 (ko) 2009-09-10 2010-07-12 스위치드 커패시터 회로

Publications (1)

Publication Number Publication Date
JP2013504920A true JP2013504920A (ja) 2013-02-07

Family

ID=43732897

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012528734A Pending JP2013504920A (ja) 2009-09-10 2010-07-12 スイッチトキャパシタ回路

Country Status (5)

Country Link
US (1) US8723597B2 (ja)
JP (1) JP2013504920A (ja)
KR (1) KR101087246B1 (ja)
CN (1) CN102687392A (ja)
WO (1) WO2011031003A2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014083736A1 (ja) * 2012-11-30 2014-06-05 パナソニック株式会社 スイッチトキャパシタ回路及びその駆動方法
JP2014183515A (ja) * 2013-03-21 2014-09-29 Seiko Epson Corp 信号補正回路、物理量検出装置、電子機器及び移動体
WO2015004863A1 (ja) * 2013-07-09 2015-01-15 パナソニック株式会社 スイッチトキャパシタ回路及びその駆動方法
JP2015508980A (ja) * 2012-02-29 2015-03-23 日本テキサス・インスツルメンツ株式会社 デジタル入力クラスｄオーディオアンプ

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8604861B1 (en) * 2012-06-19 2013-12-10 Infineon Technologies Ag System and method for a switched capacitor circuit
KR102092904B1 (ko) * 2013-11-06 2020-03-24 삼성전자주식회사 스위치드-커패시터 적분기, 이의 동작 방법, 및 이를 포함하는 장치들
US9525426B2 (en) * 2015-02-05 2016-12-20 Infineon Technologies Ag Cross-coupled input voltage sampling and driver amplifier flicker noise cancellation in a switched capacitor analog-to-digital converter
JP6796953B2 (ja) * 2016-06-02 2020-12-09 エイブリック株式会社 増幅回路、及びマルチパスネステッドミラー増幅回路
EP3300251B1 (en) * 2016-09-27 2020-11-18 ams International AG Integration circuit and method for providing an output signal
US10594311B2 (en) * 2016-11-07 2020-03-17 Mediatek Inc. Driver circuit
IT201700071213A1 (it) * 2017-06-26 2018-12-26 St Microelectronics Srl Circuito di lettura per sensori hall, dispositivo e procedimento corrispondenti
WO2019229678A1 (en) * 2018-05-30 2019-12-05 King Abdullah University Of Science And Technology Successive approximation register (sar) analog to digital converter (adc)
CN109743032B (zh) * 2019-01-08 2020-09-11 北京智芯微电子科技有限公司 具有共模反馈控制电路的反相伪全差分放大器
US11061100B2 (en) 2019-06-12 2021-07-13 Texas Instruments Incorporated System for continuous calibration of hall sensors
US11867773B2 (en) 2019-06-18 2024-01-09 Texas Instruments Incorporated Switched capacitor integrator circuit with reference, offset cancellation and differential to single-ended conversion
KR102301728B1 (ko) * 2020-02-21 2021-09-13 동국대학교 산학협력단 스위치-커패시터 적분기를 이용한 이미지 마스크 처리 회로 및 방법
CN112564711B (zh) * 2021-02-20 2021-06-01 坤元微电子(南京)有限公司 一种连续时间斩波Delta Sigma调制器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05175787A (ja) * 1991-06-06 1993-07-13 Crystal Semiconductor Corp チョッパ安定化をサンプリングレートで行なうスイッチトキャパシタ積分器
WO2008131326A2 (en) * 2007-04-23 2008-10-30 Qualcomm Incorporated Switched capacitor integration and summing circuits

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5703589A (en) * 1996-03-08 1997-12-30 Burr-Brown Corporation Switched capacitor input sampling circuit and method for delta sigma modulator
US6529070B1 (en) * 1999-10-25 2003-03-04 Texas Instruments Incorporated Low-voltage, broadband operational amplifier
US6456159B1 (en) * 2000-09-08 2002-09-24 Analog Devices, Inc. CMOS operational amplifier
US20030146786A1 (en) * 2002-02-04 2003-08-07 Kush Gulati ADC having chopper offset cancellation
US6639460B1 (en) * 2002-04-16 2003-10-28 Texas Instruments Incorporated Residual offset correction method and circuit for chopper stabilized amplifiers
US7038532B1 (en) 2003-04-15 2006-05-02 University Of Rochester Switched-capacitor high-pass mirrored integrator
US7292095B2 (en) * 2006-01-26 2007-11-06 Texas Instruments Incorporated Notch filter for ripple reduction in chopper stabilized amplifiers
JP4441495B2 (ja) 2006-02-10 2010-03-31 株式会社エーシーティー・エルエスアイ 差動型スイッチドキャパシタｃｖ変換回路
KR100794310B1 (ko) * 2006-11-21 2008-01-11 삼성전자주식회사 스위치드 커패시터 회로 및 그것의 증폭 방법
JP4446998B2 (ja) * 2006-12-14 2010-04-07 株式会社半導体理工学研究センター 全差動増幅器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05175787A (ja) * 1991-06-06 1993-07-13 Crystal Semiconductor Corp チョッパ安定化をサンプリングレートで行なうスイッチトキャパシタ積分器
WO2008131326A2 (en) * 2007-04-23 2008-10-30 Qualcomm Incorporated Switched capacitor integration and summing circuits

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JPN6012054134; Ｃｈｉｒｓ　Ｂｉｎａｎ　Ｗａｎｇ: 'Ａ　２０-ｂｉｔ　２５-ｋＨｚ　Ｄｅｌｔａ-Ｓｉｇｍａ　Ａ／Ｄ　Ｃｏｎｖｅｒｔｅｒ　Ｕｔｉｌｉｚｉｎｇ　ａ　Ｆｒｅｑｕｅｎｃｙ-Ｓｈａｐｅｄ　Ｃｈｏｐｐｅｒ　Ｓｔａｂｉｌｉｚａｔｉｏｎ　Ｓｃｈｅｍｅ' ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　ＳＯＬＩＤ-ＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ ｖｏｌ．３６，ｎｏ．３, 200103, ｐｐ．５６６-５６９ *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015508980A (ja) * 2012-02-29 2015-03-23 日本テキサス・インスツルメンツ株式会社 デジタル入力クラスｄオーディオアンプ
WO2014083736A1 (ja) * 2012-11-30 2014-06-05 パナソニック株式会社 スイッチトキャパシタ回路及びその駆動方法
JP2014183515A (ja) * 2013-03-21 2014-09-29 Seiko Epson Corp 信号補正回路、物理量検出装置、電子機器及び移動体
WO2015004863A1 (ja) * 2013-07-09 2015-01-15 パナソニック株式会社 スイッチトキャパシタ回路及びその駆動方法
US9491385B2 (en) 2013-07-09 2016-11-08 Panasonic Corporation Switched capacitor circuit and method for driving the same
JPWO2015004863A1 (ja) * 2013-07-09 2017-03-02 パナソニック株式会社 スイッチトキャパシタ回路及びその駆動方法

Also Published As

Publication number Publication date
KR101087246B1 (ko) 2011-11-29
US8723597B2 (en) 2014-05-13
KR20110027221A (ko) 2011-03-16
US20120229204A1 (en) 2012-09-13
CN102687392A (zh) 2012-09-19
WO2011031003A3 (ko) 2011-05-05
WO2011031003A2 (ko) 2011-03-17

Similar Documents

Publication Publication Date Title
JP2013504920A (ja) スイッチトキャパシタ回路
JP5754550B2 (ja) Δς変調器及びδς型ａ／ｄ変換器
KR100794310B1 (ko) 스위치드 커패시터 회로 및 그것의 증폭 방법
JP5565859B2 (ja) デルタシグマａｄ変換器
Kuo et al. A Low-Voltage Fourth-Order Cascade Delta–Sigma Modulator in 0.18-$\mu\hbox {m} $ CMOS
WO2003067752A2 (en) Adc having chopper offset cancellation
JP2010147992A (ja) 増幅回路及びａ／ｄ変換器
Honarparvar et al. A 0.9-V 100-$\mu $ W Feedforward Adder-Less Inverter-Based MASH $\Delta\Sigma $ Modulator With 91-dB Dynamic Range and 20-kHz Bandwidth
JP3839027B2 (ja) Ａｄ変換器
JP4662826B2 (ja) スイッチ制御回路、δς変調回路、及びδς変調型ａｄコンバータ
US8624767B2 (en) Electronic device and method for analog to digital conversion according to delta-sigma modulation using double sampling
US6956515B2 (en) Digital to analog converter augmented with direct charge transfer techniques
TW201349757A (zh) 積分三角轉換器中用於將參考電流自輸入信號分隔開之方法及裝置
JP2009260605A (ja) Δς変調器及びδς型ａｄ変換器
JP2009290439A (ja) 相関二重サンプリング回路
Liu et al. A low-voltage low-power sigma-delta modulator for bio-potential signals
JP2008219404A (ja) 増幅回路
JP6158532B2 (ja) 演算増幅回路
Prasad et al. A 120db 300mw stereo audio a/d converter with 110db thd+ n
US9628103B2 (en) Multi-mode discrete-time delta-sigma modulator power optimization using split-integrator scheme
JP2007300225A (ja) デルタシグマａｄ変換器および電子機器
JP2006074084A (ja) 増幅回路
Yates et al. A low-voltage low-power front-end for wearable EEG systems
JP2009044379A (ja) スイッチドキャパシタ積分器
JP2020174303A (ja) Ｄａ変換装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131126

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140221

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140228

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140326

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140812