JP6158532B2 - 演算増幅回路 - Google Patents

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Description

本発明は、演算増幅回路に関する。
図３は、従来の演算増幅回路を示す図である。
入力端子Ｖｉｎｎ及びＶｉｎｐに信号電圧が入力されると、チョッピング回路８１により信号電圧が高周波に変調される。変調された信号電圧は、増幅段８２に入力され増幅される。このとき、変調された信号電圧と共に増幅段８２の入力オフセット電圧も同時に増幅される。増幅段８２の出力電圧は、チョッピング回路８３に入力され、信号電圧の復調と増幅段８２の入力オフセット電圧の高周波への変調が行われる。このオフセット電圧の変調電圧は、チョッピング雑音となる。チョッピング回路８３の出力する信号電圧は、増幅段８４と容量８５及び８６で構成される積分回路で積分されて三角波となる。積分回路の出力は、スイッチトキャパシタ型ノッチフィルタ８７に入力される。スイッチトキャパシタ型ノッチフィルタ８７は、スイッチ９３〜１００と容量１０１〜１０３とで構成される。スイッチ９３〜９４及び９９〜１００の制御クロックとスイッチ９５〜９８の制御クロックは、周波数がチョッピング回路８１及び８３の制御クロックと同じで、波形が反転した関係にある。
ここで、信号電圧は直流電圧とし、チョッピング回路８２及び８３の制御クロックとスイッチトキャパシタ型ノッチフィルタ８７の制御クロックの位相差は９０°であると仮定する。このとき、容量１０１及び容量１０２は、周期的なスイッチトキャパシタ型ノッチフィルタ８７の信号電圧の一定のポイントの電荷を保持して容量１０３に転送する。そのため、容量１０３に蓄積される電荷は常に一定となる。これにより増幅段８２の入力オフセット電圧成分が除去される。
スイッチトキャパシタ型ノッチフィルタ８７の出力する信号電圧は、増幅段８８によって増幅され、増幅段８０によって増幅された信号電圧と加算される。さらに、その信号電圧は増幅段８９よって増幅され、演算増幅回路の出力電圧となる。増幅段８２の入力オフセット電圧が除去されているため、この演算増幅回路に帰還をかけて使用すると演算増幅器の入力オフセット電圧を小さく見せることが可能である。また、このときスイッチトキャパシタ型ノッチフィルタ８７により増幅段８２の入力オフセット電圧を変調することによるチョッピング雑音も除去される。
米国特許第７５３５２９５号明細書
従来の演算増幅回路は、増幅段８４と容量８５及び８６とで構成される積分回路を用いて三角波を生成する事が必要であるが、これにより消費電流の増大を招く。
本発明は、上記課題に鑑みてなされ、積分回路による三角波を生成することなく入力オフセット電圧低減可能な演算増幅回路を提供する。
本発明は、上記課題を解決するため、以下のような構成の演算増幅回路とした。
増幅段とＦＩＲフィルタとサンプルアンドホールド回路を直列に接続することにより、積分回路を用いることなく入力オフセット電圧の低減と入力信号電圧の増幅が可能な演算増幅回路。
上述のように構成した本発明の演算増幅回路は、積分回路を用いることなく入力オフセット電圧低減可能である。従って、本発明の演算増幅回路は、消費電流が低いと言う効果がある。
本実施形態の演算増幅回路を示すブロック図である。 本実施形態の演算増幅回路の入力信号の増幅動作を示すタイミングチャートである。 従来の演算増幅回路を示すブロック図である。
以下、本発明の実施形態を、図面を参照して説明する。
まず、演算増幅回路の構成について説明する。図１は、本実施形態の演算増幅回路を示すブロック図である。
本発明の実施形態の演算増幅回路は、増幅段１０、チョッピング回路１１、増幅段１２、遅延回路１４と重み付け回路１５と重み付け回路１６と加算回路１７とで構成されるＦＩＲフィルタ１３、サンプルアンドホールド回路１８、増幅段１９、増幅段２０、位相補償容量２１、位相補償容量２２、位相補償容量２３を備える。
チョッピング回路１１の入力端子は、演算増幅回路の入力端子Ｖｉｎｎ及びＶｉｎｐに接続される。増幅段１２の入力端子は、チョッピング回路１１の出力端子に接続される。遅延回路１４の入力端子は、増幅段１２出力端子に接続される。重みづけ回路１６の入力端子は、遅延回路１４の出力端子に接続される。重みづけ回路１５の入力端子は、増幅段１２出力端子に接続される。加算回路１７の入力端子は、重み付け回路１５の出力端子と重み付け回路１６の出力端子とに接続される。サンプルアンドホールド回路１８入力端子は、加算回路１７の出力端子に接続される。増幅段１９の入力端子は、サンプルアンドホールド回路１８の出力端子に接続される。増幅段２０の一方の入力端子は、増幅段１０の出力端子と増幅段１９の出力端子に接続される。増幅段２０の他方の入力端子は、接地端子に接続される。演算増幅回路の出力端子は、増幅段２０の出力端子に接続される。位相補償容量２１は、増幅段２０の出力端子と一方の入力端子の間に接続される。位相補償容量２２は、増幅段２０の出力端子と増幅段１２の一方の出力端子の間に接続される。位相補償容量２３は、増幅段１２の他方の出力端子と接地端子の間に接続される。
なお、遅延回路１４と重み付け回路１５と重み付け回路１６と加算回路１７とはＦＩＲフィルタ１３を構成する。
次に、本実施形態の演算増幅回路の動作について説明する。
入力信号電圧Ｖｉｎ＝０の場合における、増幅段１２の入力オフセット電圧Ｖｏｓの除去について説明する。増幅段１２の増幅率はＡ12である。
ここで、増幅段１２の入力信号電圧Ｖｉｎ＝０Ｖと仮定する。増幅段１２の出力端子の電圧Ｖｏ１２は、増幅段１２の入力オフセット電圧Ｖｏｓが増幅段１２で増幅されたＡ12×Ｖｏｓである。増幅段１２の出力端子の電圧Ｖｏ１２は、ＦＩＲフィルタ１３の入力端子に入力される。ここで、重み付け回路１５と重み付け回路１６の増幅率を０．５、遅延回路１４の遅延時間をチョッピング回路１１とサンプルアンドホールド回路１８の制御クロックの半周期とする。重み付け回路１５の出力端子の電圧Ｖｏ１５は、Ｖｏ１５＝０．５×Ｖｏ１２＝０．５×Ａ12×Ｖｏｓとなる。また、重み付け回路１６の出力端子の電圧Ｖｏ１６は、増幅段１２の出力端子の電圧Ｖｏ１２が遅延回路１４でチョッピング回路１１の制御クロックの半周期分遅延された、電圧Ｖｏ１６＝０．５×Ｖｏ１２＝０．５×Ａ12×Ｖｏｓとなる。加算回路１７では、重み付け回路１５の出力端子の電圧Ｖｏ１５と重み付け回路１６の出力端子の電圧Ｖｏ１６とが加算される。加算回路１７の出力端子の電圧Ｖｏ１７は、電圧Ｖｏ１５と電圧Ｖｏ１６とは電圧が同じで極性が反転しているため０Ｖとなる。加算回路１７の出力端子の電圧Ｖｏ１７は、サンプルアンドホールド回路１８の入力端子に入力され電荷の蓄積と保持が行われる。ここでは、加算回路１７の出力端子の電圧Ｖｏ１７は直流のため、サンプルアンドホールド回路１８の出力端子の電圧Ｖｏ１８は電圧Ｖｏ１７（０Ｖ）と同じになる。これは、増幅段１２の入力オフセット電圧Ｖｏｓが除去されたことを示している。
図２は、増幅段１２の入力オフセット電圧を０と仮定した場合の、入力信号電圧Ｖｉｎの増幅動作を示すタイミングチャートである。波形（ａ）は、入力信号電圧Ｖｉｎである。波形（ｂ）は、チョッピング回路１１とサンプルアンドホールド回路１８の制御クロックＣＬＫであり、入力信号電圧Ｖｉｎの周波数よりも十分に高い周波数である。波形（ｃ）は、増幅段１２の出力端子電圧Ｖｏ１２を示したおり、入力信号電圧Ｖｉｎがチョッピング回路１１で変調され、増幅段１２で増幅された電圧である。波形（ｄ）は、重み付け回路１５の出力端子電圧Ｖｏ１５を示しており、増幅段１２の出力端子電圧Ｖｏ１２が０．５倍された電圧である。波形（ｅ）は、重み付け回路１６の出力端子電圧Ｖｏ１６を示しており、増幅段１２の出力端子電圧Ｖｏ１２が遅延回路１４でチョッピング回路１１の制御クロックＣＬＫの半周期分遅延され、０．５倍された電圧である。波形（ｆ）は、加算回路１７の出力端子電圧Ｖｏ１７を示しており、重み付け回路１５の出力端子電圧Ｖｏ１５と重み付け回路１６の出力端子電圧Ｖｏ１６とを加算した電圧である。波形（ｇ）は、サンプルアンドホールド回路１８の出力端子電圧Ｖｏ１８を示す。電圧Ｖｏ１８は、制御クロックＣＬＫがＨｉｇｈの時、加算回路１７の出力端子電圧Ｖｏ１７に追従し、制御クロック４１がＬｏｗの時、その電圧が保持される。波形（ｇ）に示すように、サンプルアンドホールド回路１８の出力端子電圧Ｖｏ１８は増幅段１２の出力端子電圧Ｖｏ１２とほぼ等しい電圧となる。これは、入力信号電圧Ｖｉｎがほぼ線形に増幅されたことを示している。
上述の説明により、本発明の実施形態の演算増幅回路は、増幅段１２の入力オフセット電圧を除去しつつ、入力信号電圧Ｖｉｎを増幅可能なことが示された。
１０、１２、１９、２０ 増幅段
１１ チョッピング回路
１３ ＦＩＲフィルタ
１４ 遅延回路
１５、１６ 重み付け回路
１７ 加算回路
１８ サンプルアンドホールド回路
２１、２２，２３ 位相補償容量

Claims (1)

  1. 入力端子に入力された信号を増幅して出力端子に出力する演算増幅回路であって、
    前記演算増幅回路の入力端子に接続される第一増幅段と、
    前記演算増幅回路の入力端子に接続され、第一クロックで制御され、入力信号を変調する機能を有するチョッピング回路と、
    前記チョッピング回路の出力端子に接続される第二増幅段と、
    前記第二増幅段の出力端子に接続されるＦＩＲフィルタと、
    前記ＦＩＲフィルタに接続され、前記第一クロックと同期した第二クロックで制御されるサンプルアンドホールド回路と、
    前記サンプルアンドホールド回路の出力端子に接続される第三増幅段と、
    前記第一増幅段の出力端子及び前記第三増幅段の出力端子に接続され、出力端子が前記演算増幅回路の出力端子に接続される第四増幅段と、
    を備え、
    前記ＦＩＲフィルタは、
    前記ＦＩＲフィルタの入力端子に接続され、一定の増幅率を有する第一重み付け回路と、
    前記ＦＩＲフィルタの入力端子に接続され、入力信号を一定時間遅延させて出力する機能を有する遅延回路と、
    前記遅延回路の出力端子に接続され、一定の増幅率を有する第二重み付け回路と、
    前記第一重み付け回路の出力端子及び前記第二重み付け回路の出力端子に接続され、入力信号を加算する機能を有する加算回路と、
    を備えることを特徴とする演算増幅回路。
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