JPH11214997A - カスケードa/d変換器 - Google Patents

カスケードa/d変換器

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JPH11214997A
JPH11214997A JP941298A JP941298A JPH11214997A JP H11214997 A JPH11214997 A JP H11214997A JP 941298 A JP941298 A JP 941298A JP 941298 A JP941298 A JP 941298A JP H11214997 A JPH11214997 A JP H11214997A
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circuit
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current
signal
current mirror
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JP941298A
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Inventor
Koichi Irie
浩一 入江
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Yokogawa Electric Corp
Original Assignee
Yokogawa Electric Corp
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Abstract

(57)【要約】 【課題】 小回路規模及び低消費電力で利得誤差の補償
が可能なカスケードA/D変換器を実現する。 【解決手段】 アナログ入力信号を1ビットのディジタ
ル信号に変換して出力すると共にアナログ信号を増幅し
た増幅回路の出力と前記ディジタル信号に基づくD/A
変換回路の出力との差分を演算して後段に供給する回路
を多段設けてアナログ入力信号を順次ディジタル信号に
変換するカスケードA/D変換器において、基準電圧信
号を増幅するレプリカ増幅回路と、レプリカ増幅回路の
出力を演算処理して各段の増幅回路の利得誤差を補償す
る基準電圧を発生させ各段のD/A変換回路に供給する
演算回路とを設ける。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はバイポーラトランジ
スタを用いた多段のカスケードA/D変換器に関し、特
に各段における利得誤差を補償するすることが可能なカ
スケードA/D変換器に関する。
【0002】
【従来の技術】従来のバイポーラトランジスタを用いた
カスケードA/D変換器は、アナログ入力信号を1ビッ
トのディジタル信号に変換して出力すると共にアナログ
信号を増幅した増幅回路の出力とディジタル信号に基づ
くD/A変換回路の出力との差分を演算して後段に供給
する回路を多段設けてアナログ入力信号を順次ディジタ
ル信号に変換するものであり、小回路規模、低消費電力
及び低入力容量等の特徴を有するものである。
【0003】図5はこのような従来のカスケードA/D
変換器の一例を示す構成ブロック図である。図5におい
て1a,1b,1c及び1dは増幅回路、2a,2b,
2c及び2dは1ビットA/D変換回路として動作する
比較回路、3a,3b,3c及び3dはD/A変換回
路,4a,4b,4c及び4dは減算回路、100はア
ナログ入力信号、101は基準電圧信号、200,20
1,202及び203は1ビットのディジタル出力信号
である。
【0004】また、1a,2a,3a及び4aはカスケ
ードA/D変換器の第1段の回路を、1b,2b,3b
及び4bはカスケードA/D変換器の第2段の回路を、
1c,2c,3c及び4cはカスケードA/D変換器の
第3段の回路を、1d,2d,3d及び4dはカスケー
ドA/D変換器の第4段の回路をそれぞれ構成してい
る。
【0005】アナログ入力信号100は増幅回路1a及
び比較回路2aの入力端子にそれぞれ接続され、比較回
路2aはディジタル出力信号200を出力し、そのディ
ジタル出力信号200はD/A変換回路3aの入力端子
に接続される。また、増幅回路1a及びD/A変換回路
3aの出力はそれぞれ減算回路4aの加算入力端子及び
減算入力端子に接続される。
【0006】減算回路4aの出力は増幅回路1b及び比
較回路2bの入力端子にそれぞれ接続され、比較回路2
bはディジタル出力信号201を出力し、そのディジタ
ル出力信号201はD/A変換回路3bの入力端子に接
続される。また、増幅回路1b及びD/A変換回路3b
の出力はそれぞれ減算回路4bの加算入力端子及び減算
入力端子に接続される。
【0007】減算回路4bの出力は増幅回路1c及び比
較回路2cの入力端子にそれぞれ接続され、比較回路2
cはディジタル出力信号202を出力し、そのディジタ
ル出力信号202はD/A変換回路3cの入力端子に接
続される。また、増幅回路1c及びD/A変換回路3c
の出力はそれぞれ減算回路4cの加算入力端子及び減算
入力端子に接続される。
【0008】減算回路4cの出力は増幅回路1d及び比
較回路2dの入力端子にそれぞれ接続され、比較回路2
dはディジタル出力信号203を出力し、そのディジタ
ル出力信号203はD/A変換回路3dの入力端子に接
続される。また、増幅回路1d及びD/A変換回路3d
の出力はそれぞれ減算回路4dの加算入力端子及び減算
入力端子に接続される。
【0009】また、基準電圧信号101はD/A変換回
路3a,3b,3c及び3dの基準電圧入力端子に接続
される。
【0010】ここで、図5に示す従来例の動作を説明す
る。アナログ入力信号100は比較回路2aでMSB
(Most Significant Bit)である1ビットのディジタル
信号に変換されてディジタル出力信号200として出力
される。
【0011】このディジタル出力信号200はD/A変
換回路3aで再びアナログ信号に変換され減算回路4a
の減算入力端子に供給される。例えば、基準電圧信号1
01を”Vref”とすれば、ディジタル出力信号20
0が”1”若しくは”0”であればD/A変換器3a
は”+Vref”若しくは”−Vref”を出力するこ
とになる。
【0012】一方、アナログ入力信号100は増幅回路
1aで適宜増幅され減算回路4aの加算入力端子に供給
される。そして、減算回路4aは増幅回路1aの出力か
らD/A変換回路4aの出力を減算して第2段目の回路
を構成する増幅回路1b及び比較回路2bにそれぞれ供
給する。
【0013】同様に、第2段目以降の回路は前段の回路
からの差分を1ビットのディジタル信号に変換して出力
すると共に、当該段を構成する増幅回路の出力とD/A
変換回路の出力との差分を演算して後段に供給する。
【0014】例えば、アナログ入力信号100を”Ai
n=3.5V”、基準電圧信号101を”5.0
V”、”増幅回路1a〜1dの利得を”2倍”、比較回
路2a〜2dがゼロクロス動作する場合を考える。
【0015】アナログ入力信号100は”3.5V”で
あるので比較回路2aの出力であるディジタル出力信号
200は”1”になると共に、D/A変換回路3aの出
力は”+Vref=5.0V”になる。一方、増幅回路
1aの利得は”2倍”であるのでその出力は”7.0
V”になる。従って、減算回路4aの出力は”2.0
V”になる。
【0016】同様に、減算回路4aの出力は”2.0
V”であるので比較回路2bの出力であるディジタル出
力信号201は”1”になると共に、D/A変換回路3
bの出力は”+Vref=5.0V”になる。一方、増
幅回路1bの利得は”2倍”であるのでその出力は”
4.0V”になる。従って、減算回路4bの出力は”−
1.0V”になる。
【0017】また、減算回路4bの出力は”−1.0
V”であるので比較回路2cの出力であるディジタル出
力信号202は”0”になると共に、D/A変換回路3
cの出力は”−Vref=−5.0V”になる。一方、
増幅回路1cの利得は”2倍”であるのでその出力は”
−2.0V”になる。従って、減算回路4bの出力は”
3.0V”になる。
【0018】さらに、減算回路4cの出力は”3.0
V”であるので比較回路2dの出力であるディジタル出
力信号203は”1”になると共に、D/A変換回路3
dの出力は”+Vref=5.0V”になる。一方、増
幅回路1dの利得は”2倍”であるのでその出力は”
6.0V”になる。従って、減算回路4dの出力は”
1.0V”になる。
【0019】このようにして、ディジタル出力信号20
0〜203は”1101B(=13)”と出力される。
一方、ディジタル出力信号200〜203はアナログ入
力信号100が”−5.0V”〜”+5.0V”の範囲
で”0000B(=0)”〜”1111B(=16)”
の値を取り、電圧幅は”10.0V”であるので得られ
たディジタル信号値”Dd”は、 Dd=(13/16)×10V−5V=3.125V (1) となる。但し、分解能”Δ”は、 Δ=(1/16)×10V=0.625V (2) である。
【0020】この結果、図5に示す従来例では4段の回
路からカスケードA/D変換器を構成することにより、
4ビットのディジタル出力信号200〜203を得るこ
とが可能になる。
【0021】但し、図5に示す従来例では増幅回路1a
〜1dの設計上の利得を”2倍”としているもののその
利得誤差は考慮されていない。例えば、増幅回路1a〜
1dの利得誤差を”−ε(ε>0)”とした場合、増幅
回路1a〜1dの実際の利得は個々に”2×(1−
ε)”となる。そして増幅回路1dでは前段までの利得
誤差が累積されるので増幅回路1dでの利得誤差は”
(1−ε)4 ”となってしまう。
【0022】一方、各D/A変換回路3a〜3dに供給
される基準電圧信号101にはこのような利得誤差が生
じないので各減算回路4a〜4dにおける減算処理では
前記利得誤差のために正確な減算処理が行えないことに
なる。
【0023】このため、従来では増幅回路1a〜1dと
同一構成の増幅回路(一般にレプリカ増幅回路と呼ばれ
る。)を同じ段数だけ別途設けて上記利得誤差を補償し
ている。
【0024】図6はこのような利得誤差の補償が可能な
カスケードA/D変換器の一例を示す構成ブロック図で
ある。図6において1a〜1d,2a〜2d,3a〜3
d,4a〜4d,100,101及び200〜203は
図5と同一符号を付してあり、5a,5b,5c及び5
dはレプリカ増幅回路である。
【0025】接続関係については図5の従来例とほぼ同
様であり、異なる点は以下の通りである。すなわち、基
準電圧信号101がレプリカ増幅回路5aに接続され、
レプリカ増幅回路5aの出力がD/A変換回路3aの基
準電圧入力端子及びレプリカ増幅回路5bの入力端子に
接続される。また、レプリカ増幅回路5bの出力がD/
A変換回路3bの基準電圧入力端子及びレプリカ増幅回
路5cの入力端子に接続され、レプリカ増幅回路5cの
出力がD/A変換回路3cの基準電圧入力端子及びレプ
リカ増幅回路5dの入力端子に接続され、レプリカ増幅
回路5dの出力がD/A変換回路3dの基準電圧入力端
子に接続される。
【0026】ここで、図6に示す従来例の動作を説明す
る。但し、基本的な動作は図5に示す動作と同様である
ので説明は省略する。レプリカ増幅回路5a〜5dの設
計上の利得は”1倍”であるのでレプリカ増幅回路5a
〜5dの実際の利得は個々に”(1−ε)”となる。
【0027】このため、基準電圧信号101を”Vre
f”とすればD/A変換回路3a,3b,3c及び3d
には”Vref×(1−ε)”、”Vref×(1−
ε)2”、”Vref×(1−ε)3 ”及び”Vref
×(1−ε)4 ”が基準電圧として供給されることにな
る。
【0028】一方、増幅回路1a〜1dの設計上の利得
を前述のように”2倍”とすれば増幅回路1a〜1dの
実際の利得は個々に”2×(1−ε)”となる。
【0029】例えば、D/A変換回路3aには”Vre
f×(1−ε)”が供給されるので、D/A変換回路3
aからは”+Vref×(1−ε)”若しくは”−Vr
ef×(1−ε)”が減算回路4aに出力され、増幅回
路1aの出力電圧は”2×Ain×(1−ε)”である
ので両者の差分”ΔV”は、 ΔV=2×Ain×(1−ε)±Vref×(1−ε) =(2×Ain±Vref)×(1−ε) (3) となる。(但し、Ainはアナログ入力信号100であ
る。)
【0030】すなわち、D/A変換回路3aに供給され
る基準電圧は基準電圧信号101に対して増幅回路1a
で生じる同一の利得誤差”(1−ε)”が存在するので
式(3)の”(2×Ain±Vref)”の減算処理は
正確に行うことが可能になる。
【0031】同様に、D/A変換回路3b〜3dで生じ
る利得誤差と同一の利得誤差がD/A変換回路3b〜3
dに供給される基準電圧に生じるので各減算回路4b〜
4dでは正確な減算処理を行うことが可能になる。
【0032】この結果、カスケードA/D変換器を構成
する回路と同一段数のレプリカ増幅回路を設けて基準電
圧信号を順次増幅して後段のD/A変換回路の基準電圧
として順次供給することにより、利得誤差を補償するこ
とが可能になる。
【0033】
【発明が解決しようとする課題】しかし、図6に示す従
来例では各増幅回路により生じる利得誤差を補償するこ
とが可能であるものの、各増幅回路と同数のレプリカ増
幅回路を設ける必要があるため回路規模が増大し、消費
電力も増大すると言った課題があった。特に、段数の増
加に伴いこのような弊害が顕著になってしまうと言った
課題があった。従って本発明が解決しようとする課題
は、小回路規模及び低消費電力で利得誤差の補償が可能
なカスケードA/D変換器を実現することにある。
【0034】
【課題を解決するための手段】このような課題を達成す
るために、本発明のうち請求項1記載の発明は、アナロ
グ入力信号を1ビットのディジタル信号に変換して出力
すると共に前記アナログ信号を増幅した増幅回路の出力
と前記ディジタル信号に基づくD/A変換回路の出力と
の差分を演算して後段に供給する回路を多段設けて前記
アナログ入力信号を順次ディジタル信号に変換するカス
ケードA/D変換器において、基準電圧信号を増幅する
レプリカ増幅回路と、前記レプリカ増幅回路の出力を演
算処理して各段の前記増幅回路の利得誤差を補償する基
準電圧を発生させ各段の前記D/A変換回路に供給する
演算回路とを備えたことにより、小回路規模及び低消費
電力で利得誤差の補償が可能になる。
【0035】請求項2記載の発明は、請求項1記載の発
明であるカスケードA/D変換器において、前記演算回
路が、前記基準電圧信号と前記レプリカ増幅回路の出力
との差分を演算する減算回路と、この減算回路の出力を
それぞれ整数倍する整数倍乗算手段と、前記レプリカ増
幅回路の出力と前記整数倍乗算手段の複数の出力とをそ
れぞれ加算する加算手段とから構成され、前記レプリカ
増幅回路の出力及び前記加算手段の出力を前記基準電圧
として出力することにより、小回路規模及び低消費電力
で利得誤差の補償が可能になる。
【0036】請求項3記載の発明は、アナログ入力信号
を1ビットのディジタル信号に変換して出力すると共に
前記アナログ信号を増幅した増幅回路の出力と前記ディ
ジタル信号に基づくD/A変換回路の出力との差分を演
算して後段に供給する回路を多段設けて前記アナログ入
力信号を順次ディジタル信号に変換するカスケードA/
D変換器において、基準電圧信号を増幅するレプリカ増
幅回路と、前記基準電圧信号及び前記レプリカ増幅回路
の出力を電流信号に変換する第1及び第2の電圧/電流
変換回路と、この第1及び第2の電圧/電流変換回路の
出力電流に基づき演算処理して各段の前記増幅回路の利
得誤差を補償する基準電流を発生させ各段の前記D/A
変換回路に供給する演算回路とを備えたことにより、小
回路規模及び低消費電力で利得誤差の補償が可能にな
る。
【0037】請求項4記載の発明は、請求項3記載の発
明であるカスケードA/D変換器において、前記演算回
路が、前記第1及び第2の電圧/電流変換回路の出力電
流の差分を演算する減算回路と、この減算回路の出力を
それぞれ整数倍する整数倍乗算手段と、前記第1の電圧
/電流変換回路の出力と前記整数倍乗算手段の複数の出
力とをそれぞれ加算する加算手段とから構成され、前記
第1の電圧/電流変換回路の出力及び前記加算手段の出
力を前記基準電流として出力することにより、小回路規
模及び低消費電力で利得誤差の補償が可能になる。
【0038】請求項5記載の発明は、請求項3記載の発
明であるカスケードA/D変換器において、前記演算回
路が、前記第1及び第2の電圧/電流変換回路の出力電
流が入力端子に接続される第1及び第2の電流ミラー回
路と、前記第1の電圧/電流変換回路の出力が入力端子
に接続されるn個の出力端子を有する第3の電流ミラー
回路と、前記第1及び第2の電流ミラー回路の双方の出
力が入力端子に接続され(n−1)個の出力端子を有し
それそれの出力電流値が重み付けされた第4の電流ミラ
ー回路とから構成され、前記第3の電流ミラー回路の出
力電流及び前記第3の電流ミラー回路の(n−1)個の
出力電流と第4の電流ミラー回路の(n−1)個の出力
電流との差分を前記基準電流として出力することによ
り、小回路規模及び低消費電力で利得誤差の補償が可能
になる。
【0039】請求項6記載の発明は、請求項3記載の発
明であるカスケードA/D変換器において、前記演算回
路が、前記第1及び第2の電圧/電流変換回路の出力電
流が入力端子に接続される第1及び第2の電流ミラー回
路と、前記第1の電圧/電流変換回路の出力が入力端子
に接続されるn個の出力端子を有する第3の電流ミラー
回路と、前記第1及び第2の電流ミラー回路の双方の出
力が入力端子に接続され(n−1)個の出力端子を有し
それそれの出力電流値が重み付けされた第4の電流ミラ
ー回路とから構成され、前記第3の電流ミラー回路の出
力電流及び前記第3の電流ミラー回路の(n−1)個の
出力電流と第4の電流ミラー回路の(n−1)個の出力
電流との和を前記基準電流として出力することにより、
小回路規模及び低消費電力で利得誤差の補償が可能にな
る。
【0040】請求項7記載の発明は、請求項3記載の発
明であるカスケードA/D変換器において、前記D/A
変換回路の前段に電流/電圧変換回路を設けたことによ
り、通常のD/A変換回路を用いることが可能になる。
【0041】
【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図1は本発明に係るカスケードA/D変換器
の一実施例を示す回路図である。
【0042】図1において1a〜1d,2a〜2d,3
a〜3d,4a〜4d,100,101及び200〜2
03は図5若しくは図6と同一符号を付してあり、5e
はレプリカ増幅回路、6,7,9及び10は減算回路、
8a,8b及び8cは増幅回路である。また、5e,6
〜10は利得誤差補償回路50を、6〜10は演算回路
51を、7,9及び10は加算手段52を、8a〜8c
は整数倍乗算手段53をそれぞれ構成している。
【0043】接続関係については図6の従来例とほぼ同
様であり、異なる点は利得誤差補償回路50の部分であ
る。すなわち、基準電圧信号101はレプリカ増幅回路
5eの入力端子及び減算回路6の加算入力端子に接続さ
れ、レプリカ増幅回路5eの出力はD/A変換回路3a
の基準電圧入力端子、減算回路6の減算入力端子、減算
回路7,9及び10の加算入力端子にそれぞれ接続され
る。
【0044】減算回路6の出力は増幅回路8a,8b及
び8cの入力端子にそれぞれ接続され、増幅回路8a,
8b及び8cの出力は減算回路7,9及び10の減算入
力端子に接続され、減算回路7,9及び10の出力はD
/A変換回路3b,3c及び3dの基準電圧入力端子に
それぞれ接続される。
【0045】ここで、図1に示す実施例の動作を説明す
る。但し、基本的な動作は図5に示す動作と同様である
ので説明は省略する。整数倍乗算手段53を構成する増
幅回路8a,8b及び8cの利得は”1倍”、”2倍”
及び”3倍”であり、利得誤差はないものとする。ま
た、レプリカ増幅回路5eの設計上の利得は”1倍”で
あるのでレプリカ増幅回路5eの実際の利得は”(1−
ε)”となる。
【0046】このため、基準電圧信号101を”Vre
f”とすればD/A変換回路3aには”Vref×(1
−ε)”が基準電圧として供給されることになる。一
方、減算回路6では基準電圧信号101とレプリカ増幅
回路5eの出力との差分が演算されるので、減算回路6
の出力は”Vref×ε”となる。
【0047】D/A変換回路3bには減算回路7の出力
が供給されるので、レプリカ増幅回路5eの出力と増幅
回路8aの出力との差分を”ΔV3b”とすれば、 ΔV3b=Vref×(1−ε)−Vref×ε =Vref×(1−2×ε) (4) がD/A変換回路3bに基準電圧として供給されること
になる。
【0048】また、D/A変換回路3cには減算回路9
の出力が供給されるので、レプリカ増幅回路5eの出力
と増幅回路8bの出力との差分を”ΔV3c”とすれ
ば、 ΔV3c=Vref×(1−ε)−2×Vref×ε =Vref×(1−3×ε) (5) がD/A変換回路3cに基準電圧として供給されること
になる。
【0049】さらに、D/A変換回路3dには減算回路
10の出力が供給されるので、レプリカ増幅回路5eの
出力と増幅回路8cの出力との差分を”ΔV3d”とす
れば、 ΔV3d=Vref×(1−ε)−3×Vref×ε =Vref×(1−4×ε) (6) がD/A変換回路3dに基準電圧として供給されること
になる。同様に、n段目のD/A変換回路の基準電圧
は”Vref×(1−n×ε)”となる。
【0050】ここで、”ε≪1”とすれば、 Vref×(1−n×ε)≒Vref×(1−ε)n (7) と近似することができる。
【0051】例えば、”ε=0.02”、言い換えれ
ば、2%の利得誤差とした場合式(7)による近似によ
る計算誤差は図2に示すようになる。図2は近似による
計算誤差を示す表であり、図2中”イ”、”ロ”及び”
ハ”に示すように”0.0004”,”0,0019
2”及び”0.00236816”であり、近似による
計算誤差は通常の場合無視できる程度のものである。
【0052】すなわち、式(4)〜式(6)はそれぞ
れ、 ΔV3b=Vref×(1−ε)−Vref×ε =Vref×(1−2×ε) ≒Vref×(1−ε)2 (8) ΔV3c=Vref×(1−ε)−2×Vref×ε =Vref×(1−3×ε) ≒Vref×(1−ε)3 (9) ΔV3d=Vref×(1−ε)−3×Vref×ε =Vref×(1−4×ε) ≒Vref×(1−ε)4 (10) と書き換えられる。
【0053】従って、各D/A変換回路3a〜3dに供
給される基準電圧の値は図6に示す従来例と同一に近似
できるので、利得誤差を補償することが可能になる。ま
た、図6に示す従来例のようにカスケードA/D変換器
を構成する回路と同一段数のレプリカ増幅回路を設ける
必要がなくなるので小回路規模及び低消費電力になる。
【0054】この結果、利得誤差を含む1個のレプリカ
増幅回路の出力を演算回路51で適宜演算処理して各段
の増幅回路の利得誤差を補償する基準電圧を発生させ後
段の各D/A変換回路に供給する利得誤差補償回路50
を設けることにより、小回路規模及び低消費電力で利得
誤差の補償が可能になる。
【0055】具体的には、基準電圧信号101とレプリ
カ増幅回路5eの差分を求めてこれを整数倍乗算手段5
3により整数倍し、加算手段52により整数倍乗算手段
53の複数の出力とレプリカ増幅回路5eの出力を加算
することにより、小回路規模及び低消費電力で利得誤差
の補償が可能になる。
【0056】また、図3はカスケードA/D変換器の他
の実施例のを示す構成ブロック図である。図3において
1a〜1d,2a〜2d,4a〜4d,5e,100,
101及び200〜203は図1と同一符号を付してあ
り、3e,3f,3g及び3hは電流入力型のD/A変
換回路、11及び12は電圧/電流変換回路、13は4
つの出力端子を有する電流ミラー回路、14及び15は
電流ミラー回路、16は3つの出力端子を有しそれそれ
の出力電流値が整数倍に重み付けされた電流ミラー回路
である。また、5e及び11〜16は利得誤差補償回路
50aを、11〜16は演算回路51aをそれぞれ構成
している。
【0057】また、I001及びI002は電圧/電流
変換回路11の負方向出力電流及び正方向出力電流、I
003は電圧/電流変換回路12の出力電流、I004
は電流ミラー回路14の出力電流、I005,I00
6,I007及びI008は電流ミラー回路13の第1
〜第4の出力端子からの出力電流、I009は電流ミラ
ー回路15の出力電流、I010は電流ミラー回路16
の入力端子に流れる電流、I011,I012及びI0
13は電流ミラー回路16の第1〜第3の出力端子から
の出力電流、I014,I015及びI016はD/A
変換回路3f,3g及び3hに供給される電流である。
【0058】接続関係については図1とほぼ同様であ
り、利得誤差補償回路50aの部分の接続関係のみを説
明する。基準電圧信号101はレプリカ増幅回路5eの
入力端子及び電圧/電流変換回路12の入力端子に接続
され、レプリカ増幅回路5eの出力は電圧/電流変換回
路11の入力端子に接続される。
【0059】電圧/電流変換回路11の正方向出力は電
流ミラー回路13の入力端子に接続され、電圧/電流変
換回路11の負方向出力は電流ミラー回路15の入力端
子に接続される。
【0060】電圧/電流変換回路12の出力は電流ミラ
ー回路14の入力端子に接続され、電流ミラー回路14
の出力端子は電流ミラー回路15の出力端子及び電流ミ
ラー回路16の入力端子にそれぞれ接続される。
【0061】電流ミラー回路13の第1の出力端子はD
/A変換回路3eの電流入力端子に接続され、電流ミラ
ー回路13の第2の出力端子は電流ミラー回路16の第
1の出力端子及びD/A変換回路3fの電流入力端子に
それぞれ接続される。
【0062】また、電流ミラー回路13の第3の出力端
子は電流ミラー回路16の第2の出力端子及びD/A変
換回路3gの電流入力端子にそれぞれ接続され、電流ミ
ラー回路13の第4の出力端子は電流ミラー回路16の
第3の出力端子及びD/A変換回路3hの電流入力端子
にそれぞれ接続される。
【0063】ここで、図3に示す実施例の動作を説明す
る。レプリカ増幅回路5eの設計上の利得は”1倍”で
あるのでレプリカ増幅回路5eの実際の利得は”(1−
ε)”となる。また、電流ミラー回路16の第1〜第3
の出力端子からの出力電流値はそれぞれ”1倍”,”2
倍”及び”3倍”に重み付けされている。
【0064】基準電圧信号101及びレプリカ増幅回路
5eの出力電圧は電圧/電流変換回路12及び11によ
り電流に変換される。電圧/電流変換回路11の負方向
出力電流は電流ミラー回路15の入力端子に電流”I0
01”を流し、電圧/電流変換回路11の正方向出力電
流は電流ミラー回路13の入力端子に電流”I002”
を流す。前述のようにレプリカ増幅回路5eの出力電圧
は”Vref×(1−ε)”であるのでこれに対応する
電流”I001”及び”I002”は、 I001=I002=Iref×(1−ε) (11) となる。
【0065】一方、電圧/電流変換回路12の出力電流
は電流ミラー回路14の入力端子に電流”I003”を
流す。電圧/電流変換回路12には基準電圧信号101
である”Vref”が入力されるのでこれに対応する電
流”I003”は、 I003=Iref (12) となる。
【0066】従って、電流ミラー回路13の第1〜第4
の出力電流”I005”,”I006”,”I007”
及び”I008”は電流”I002”と等しく”Ire
f×(1−ε)”となり、電流ミラー回路14の出力電
流”I004”は電流”I003”と等しく”Ire
f”となり、電流ミラー回路15の出力電流”I00
9”は電流”I001”と等しく”Iref×(1−
ε)”となる。
【0067】また、電流ミラー回路14及び15の出力
電流”I004”及び”I009”は”Iref”及
び”Iref×(1−ε)”であるので、電流ミラー回
路16の入力電流”I010”は、 となる。
【0068】このため、電流ミラー回路16の第1〜第
3の出力電流”I011”,”I012”及び”I01
3”は電流”I010”の”1倍”、”2倍”及び”3
倍”と等しく”Iref×ε”、”2×Iref×ε”
及び”3×Iref×ε”となる。
【0069】そして、D/A変換回路3eには基準電流
として”I005”が供給される。すなわち、”Ire
f×(1−ε)”が供給されるのでD/A変換回路3e
はディジタル出力信号200に基づき”Iref×(1
−ε)”に対応する”+Vref×(1−ε)”若しく
は”−Vref×(1−ε)”を減算回路4aに出力す
る。
【0070】同様に、D/A変換回路3fには基準電流
として”I014”が供給される。電流”I014”は
出力電流”I006”及び”I011”から、 I014+I011=I006 I014=I006−I011 =Iref×(1−ε)−Iref×ε =Iref×(1−2×ε) (14) となり、”Iref×(1−2×ε)”が供給されるの
でD/A変換回路3fはディジタル出力信号201に基
づき”Iref×(1−2×ε)”に対応する”+Vr
ef×(1−2×ε)”若しくは”−Vref×(1−
2×ε)”を減算回路4bに出力する。
【0071】また、D/A変換回路3gには基準電流と
して”I015”が供給される。電流”I015”は出
力電流”I007”及び”I012”から、 I015+I012=I007 I015=I007−I012 =Iref×(1−ε)−2×Iref×ε =Iref×(1−3×ε) (15) となり、”Iref×(1−3×ε)”が供給されるの
でD/A変換回路3gはディジタル出力信号202に基
づき”Iref×(1−3×ε)”に対応する”+Vr
ef×(1−3×ε)”若しくは”−Vref×(1−
3×ε)”を減算回路4cに出力する。
【0072】さらに、D/A変換回路3hには基準電流
として”I016”が供給される。電流”I016”は
出力電流”I008”及び”I013”から、 I016+I013=I008 I016=I008−I013 =Iref×(1−ε)−3×Iref×ε =Iref×(1−4×ε) (16) となり、”Iref×(1−4×ε)”が供給されるの
でD/A変換回路3hはディジタル出力信号203に基
づき”Iref×(1−4×ε)”に対応する”+Vr
ef×(1−4×ε)”若しくは”−Vref×(1−
4×ε)”を減算回路4dに出力する。
【0073】すなわち、減算回路4a〜4dには図1に
示す従来例と同様に”±Vref×(1−ε)”〜”±
Vref×(1−4×ε)”の電圧が出力されるので前
述と同様に増幅回路1a〜1dの利得誤差の補償が可能
になる。
【0074】この結果、利得誤差を含む1個のレプリカ
増幅回路の出力を電流信号に変換して電流ミラー回路で
構成される演算回路51aにより適宜演算処理して各段
の増幅回路の利得誤差を補償する基準電圧を発生させ後
段の各D/A変換回路に供給する利得誤差補償回路50
aを設けることにより、小回路規模及び低消費電力で利
得誤差の補償が可能になる。
【0075】具体的には、電流ミラー回路により基準電
圧信号101とレプリカ増幅回路5eの出力の差分を求
めると共にこの差分を整数倍してレプリカ増幅回路5e
の出力とのそれぞれの差分を基準電流として出力するこ
とにより、小回路規模及び低消費電力で利得誤差の補償
が可能になる。
【0076】また、図4は各段の増幅回路の利得誤差
が”+ε”の場合のカスケードA/D変換器の一実施例
を示す構成ブロック図である。図4において,2a〜2
d,3e〜3h,4a〜4d,11,12,13,1
4,15,100,101及び200〜203は図3と
同一符号を付してあり、17a,17b,17c及び1
7dは利得誤差が”+ε”の増幅回路、18は利得誤差
が”+ε”のレプリカ増幅回路、19は3つの出力端子
を有しそれそれの出力電流値が整数倍に重み付けされた
電流ミラー回路である。また、11〜15,18及び1
9は利得誤差補償回路50bを、11〜15及び19は
演算回路51bをそれぞれ構成している。
【0077】また、I101及びI102は電圧/電流
変換回路11の負方向出力電流及び正方向出力電流、I
103は電圧/電流変換回路12の出力電流、I104
は電流ミラー回路14の出力電流、I105,I10
6,I107及びI108は電流ミラー回路13の第1
〜第4の出力端子からの出力電流、I109は電流ミラ
ー回路15の出力電流、I110は電流ミラー回路19
の入力端子に流れる電流、I111,I112及びI1
13は電流ミラー回路19の第1〜第3の出力端子から
の出力電流、I114,I115及びI116はD/A
変換回路3f,3g及び3hに供給される電流である。
【0078】接続関係についてはレプリカ増幅回路5e
及び電流ミラー回路16がレプリカ増幅回路18及び電
流ミラー回路19に置換された以外は図3に示す実施例
と同一であるので説明は省略する。
【0079】ここで、図4に示す実施例の動作を説明す
る。動作に関しても図3に示す実施例とほぼ同一であ
り、異なる点は電流ミラー回路13の第2〜第4の出力
電流である”I106”、”I107”及び”I10
8”と電流ミラー回路19の第1〜第3の出力電流であ
る”I111”,”I112”及び”I113”とを互
いに加算して基準電流としてD/A変換回路3f,3g
及び3hに供給する点である。
【0080】このため、D/A変換回路3f、3g及び
3hに供給される電流”I114”,”I115”及
び”I116”は、”Iref×(1+2×ε)”、”
Iref×(1+3×ε)”及び”Iref×(1+4
×ε)”となり、減算回路4a〜4dには”±Vref
×(1+ε)”〜”±Vref×(1+4×ε)”の電
圧が出力されるので前述と同様に増幅回路1a〜1dの
利得誤差の補償が可能になる。
【0081】この結果、利得誤差を含む1個のレプリカ
増幅回路の出力を電流信号に変換して電流ミラー回路で
構成される演算回路51bにより適宜演算処理して各段
の増幅回路の利得誤差を補償する基準電圧を発生させ後
段の各D/A変換回路に供給する利得誤差補償回路50
bを設けることにより、小回路規模及び低消費電力で利
得誤差の補償が可能になる。
【0082】具体的には、電流ミラー回路により基準電
圧信号101とレプリカ増幅回路18の出力の差分を求
めると共にこの差分を整数倍してレプリカ増幅回路18
の出力とのそれぞれの和を基準電流として出力すること
により、小回路規模及び低消費電力で利得誤差の補償が
可能になる。
【0083】なお、図1等の説明に際しては簡単のため
4段のカスケードA/D変換器を例示しているが、勿
論、この段数に限定されるものではなく、任意(n)の
段数から構成されるカスケードA/D変換器であっても
構わない。
【0084】また、図3及び図4に示す実施例ではD/
A変換回路として電流入力型の回路を用いているが図1
中3a等に示す電圧入力型のD/A変換回路の前段に電
流/電圧変換回路を別途設ける構成であっても構わな
い。このような構成にすることにより、通常のD/A変
換回路を用いることが可能になる。
【0085】また、電流入力型のD/A変換回路であっ
ても図1と同様に加算手段及び整数倍乗算手段を用いて
演算回路を構成することも可能である。
【0086】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項1及び請
求項2の発明によれば、利得誤差を含む1個のレプリカ
増幅回路の出力を演算回路で適宜演算処理して各段の増
幅回路の利得誤差を補償する基準電圧を発生させ後段の
各D/A変換回路に供給する利得誤差補償回路を設ける
ことにより、小回路規模及び低消費電力で利得誤差の補
償が可能なカスケードA/D変換器が実現できる。
【0087】また、請求項3乃至請求項6の発明によれ
ば、利得誤差を含む1個のレプリカ増幅回路の出力を電
流信号に変換して電流ミラー回路で構成される演算回路
により適宜演算処理して各段の増幅回路の利得誤差を補
償する基準電圧を発生させ後段の各D/A変換回路に供
給する利得誤差補償回路を設けることにより、小回路規
模及び低消費電力で利得誤差の補償が可能になる。
【0088】また、請求項7の発明によれば、電圧入力
型のD/A変換回路の前段に電流/電圧変換回路を別途
設けることにより、通常のD/A変換回路を用いること
が可能になる。
【図面の簡単な説明】
【図1】本発明に係るカスケードA/D変換器の一実施
例を示す回路図である。
【図2】近似による計算誤差を示す表である。
【図3】カスケードA/D変換器の他の実施例のを示す
構成ブロック図である。
【図4】格段の増幅回路の利得誤差が”+ε”の場合の
カスケードA/D変換器の一実施例を示す構成ブロック
図である。
【図5】従来のカスケードA/D変換器の一例を示す構
成ブロック図である。
【図6】利得誤差の補償が可能なカスケードA/D変換
器の一例を示す構成ブロック図である。
【符号の説明】
1a,1b,1c,1d,8a,8b,8c,17a,
17b,17c,17d 増幅回路 2a,2b,2c,2d 比較回路 3a,3b,3c,3d,3e,3f,3g,3h D
/A変換回路 4a,4b,4c,4d,6,7,9,10 減算回路 5a,5b,5c,5d,5e,18 レプリカ増幅回
路 11,12 電圧/電流変換回路 13,14,15,16,19 電流ミラー回路 50,50a,50b 利得誤差補償回路 51,51a,51b 演算回路 52 加算手段 53 整数倍乗算手段 100 アナログ入力信号 101 基準電圧信号 200,201,202,203 ディジタル出力信号

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】アナログ入力信号を1ビットのディジタル
    信号に変換して出力すると共に前記アナログ信号を増幅
    した増幅回路の出力と前記ディジタル信号に基づくD/
    A変換回路の出力との差分を演算して後段に供給する回
    路を多段設けて前記アナログ入力信号を順次ディジタル
    信号に変換するカスケードA/D変換器において、 基準電圧信号を増幅するレプリカ増幅回路と、 前記レプリカ増幅回路の出力を演算処理して各段の前記
    増幅回路の利得誤差を補償する基準電圧を発生させ各段
    の前記D/A変換回路に供給する演算回路とを備えたこ
    とを特徴とするカスケードA/D変換器。
  2. 【請求項2】前記演算回路が、 前記基準電圧信号と前記レプリカ増幅回路の出力との差
    分を演算する減算回路と、この減算回路の出力をそれぞ
    れ整数倍する整数倍乗算手段と、前記レプリカ増幅回路
    の出力と前記整数倍乗算手段の複数の出力とをそれぞれ
    加算する加算手段とから構成され、 前記レプリカ増幅回路の出力及び前記加算手段の出力を
    前記基準電圧として出力することを特徴とする請求項1
    記載のカスケードA/D変換器。
  3. 【請求項3】アナログ入力信号を1ビットのディジタル
    信号に変換して出力すると共に前記アナログ信号を増幅
    した増幅回路の出力と前記ディジタル信号に基づくD/
    A変換回路の出力との差分を演算して後段に供給する回
    路を多段設けて前記アナログ入力信号を順次ディジタル
    信号に変換するカスケードA/D変換器において、 基準電圧信号を増幅するレプリカ増幅回路と、 前記基準電圧信号及び前記レプリカ増幅回路の出力を電
    流信号に変換する第1及び第2の電圧/電流変換回路
    と、 この第1及び第2の電圧/電流変換回路の出力電流に基
    づき演算処理して各段の前記増幅回路の利得誤差を補償
    する基準電流を発生させ各段の前記D/A変換回路に供
    給する演算回路とを備えたことを特徴とするカスケード
    A/D変換器。
  4. 【請求項4】前記演算回路が、 前記第1及び第2の電圧/電流変換回路の出力電流の差
    分を演算する減算回路と、この減算回路の出力をそれぞ
    れ整数倍する整数倍乗算手段と、前記第1の電圧/電流
    変換回路の出力と前記整数倍乗算手段の複数の出力とを
    それぞれ加算する加算手段とから構成され、 前記第1の電圧/電流変換回路の出力及び前記加算手段
    の出力を前記基準電流として出力することを特徴とする
    請求項3記載のカスケードA/D変換器。
  5. 【請求項5】前記演算回路が、 前記第1及び第2の電圧/電流変換回路の出力電流が入
    力端子に接続される第1及び第2の電流ミラー回路と、
    前記第1の電圧/電流変換回路の出力が入力端子に接続
    されるn個の出力端子を有する第3の電流ミラー回路
    と、前記第1及び第2の電流ミラー回路の双方の出力が
    入力端子に接続され(n−1)個の出力端子を有しそれ
    それの出力電流値が整数倍に重み付けされた第4の電流
    ミラー回路とから構成され、 前記第3の電流ミラー回路の出力電流及び前記第3の電
    流ミラー回路の(n−1)個の出力電流と第4の電流ミ
    ラー回路の(n−1)個の出力電流との差分を前記基準
    電流として出力することを特徴とする請求項3記載のカ
    スケードA/D変換器。
  6. 【請求項6】前記演算回路が、 前記第1及び第2の電圧/電流変換回路の出力電流が入
    力端子に接続される第1及び第2の電流ミラー回路と、
    前記第1の電圧/電流変換回路の出力が入力端子に接続
    されるn個の出力端子を有する第3の電流ミラー回路
    と、前記第1及び第2の電流ミラー回路の双方の出力が
    入力端子に接続され(n−1)個の出力端子を有しそれ
    それの出力電流値が整数倍に重み付けされた第4の電流
    ミラー回路とから構成され、 前記第3の電流ミラー回路の出力電流及び前記第3の電
    流ミラー回路の(n−1)個の出力電流と第4の電流ミ
    ラー回路の(n−1)個の出力電流との和を前記基準電
    流として出力することを特徴とする請求項3記載のカス
    ケードA/D変換器。
  7. 【請求項7】前記D/A変換回路の前段に電流/電圧変
    換回路を設けたことを特徴とする請求項3記載のカスケ
    ードA/D変換器。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7821433B2 (en) 2008-03-27 2010-10-26 Seiko Epson Corporation Pipeline-type analog-to-digital converter

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