JPH11214997A - カスケードａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】 【課題】 小回路規模及び低消費電力で利得誤差の補償
が可能なカスケードＡ／Ｄ変換器を実現する。 【解決手段】 アナログ入力信号を１ビットのディジタ
ル信号に変換して出力すると共にアナログ信号を増幅し
た増幅回路の出力と前記ディジタル信号に基づくＤ／Ａ
変換回路の出力との差分を演算して後段に供給する回路
を多段設けてアナログ入力信号を順次ディジタル信号に
変換するカスケードＡ／Ｄ変換器において、基準電圧信
号を増幅するレプリカ増幅回路と、レプリカ増幅回路の
出力を演算処理して各段の増幅回路の利得誤差を補償す
る基準電圧を発生させ各段のＤ／Ａ変換回路に供給する
演算回路とを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はバイポーラトランジ
スタを用いた多段のカスケードＡ／Ｄ変換器に関し、特
に各段における利得誤差を補償するすることが可能なカ
スケードＡ／Ｄ変換器に関する。

【０００２】

【従来の技術】従来のバイポーラトランジスタを用いた
カスケードＡ／Ｄ変換器は、アナログ入力信号を１ビッ
トのディジタル信号に変換して出力すると共にアナログ
信号を増幅した増幅回路の出力とディジタル信号に基づ
くＤ／Ａ変換回路の出力との差分を演算して後段に供給
する回路を多段設けてアナログ入力信号を順次ディジタ
ル信号に変換するものであり、小回路規模、低消費電力
及び低入力容量等の特徴を有するものである。

【０００３】図５はこのような従来のカスケードＡ／Ｄ
変換器の一例を示す構成ブロック図である。図５におい
て１ａ，１ｂ，１ｃ及び１ｄは増幅回路、２ａ，２ｂ，
２ｃ及び２ｄは１ビットＡ／Ｄ変換回路として動作する
比較回路、３ａ，３ｂ，３ｃ及び３ｄはＤ／Ａ変換回
路，４ａ，４ｂ，４ｃ及び４ｄは減算回路、１００はア
ナログ入力信号、１０１は基準電圧信号、２００，２０
１，２０２及び２０３は１ビットのディジタル出力信号
である。

【０００４】また、１ａ，２ａ，３ａ及び４ａはカスケ
ードＡ／Ｄ変換器の第１段の回路を、１ｂ，２ｂ，３ｂ
及び４ｂはカスケードＡ／Ｄ変換器の第２段の回路を、
１ｃ，２ｃ，３ｃ及び４ｃはカスケードＡ／Ｄ変換器の
第３段の回路を、１ｄ，２ｄ，３ｄ及び４ｄはカスケー
ドＡ／Ｄ変換器の第４段の回路をそれぞれ構成してい
る。

【０００５】アナログ入力信号１００は増幅回路１ａ及
び比較回路２ａの入力端子にそれぞれ接続され、比較回
路２ａはディジタル出力信号２００を出力し、そのディ
ジタル出力信号２００はＤ／Ａ変換回路３ａの入力端子
に接続される。また、増幅回路１ａ及びＤ／Ａ変換回路
３ａの出力はそれぞれ減算回路４ａの加算入力端子及び
減算入力端子に接続される。

【０００６】減算回路４ａの出力は増幅回路１ｂ及び比
較回路２ｂの入力端子にそれぞれ接続され、比較回路２
ｂはディジタル出力信号２０１を出力し、そのディジタ
ル出力信号２０１はＤ／Ａ変換回路３ｂの入力端子に接
続される。また、増幅回路１ｂ及びＤ／Ａ変換回路３ｂ
の出力はそれぞれ減算回路４ｂの加算入力端子及び減算
入力端子に接続される。

【０００７】減算回路４ｂの出力は増幅回路１ｃ及び比
較回路２ｃの入力端子にそれぞれ接続され、比較回路２
ｃはディジタル出力信号２０２を出力し、そのディジタ
ル出力信号２０２はＤ／Ａ変換回路３ｃの入力端子に接
続される。また、増幅回路１ｃ及びＤ／Ａ変換回路３ｃ
の出力はそれぞれ減算回路４ｃの加算入力端子及び減算
入力端子に接続される。

【０００８】減算回路４ｃの出力は増幅回路１ｄ及び比
較回路２ｄの入力端子にそれぞれ接続され、比較回路２
ｄはディジタル出力信号２０３を出力し、そのディジタ
ル出力信号２０３はＤ／Ａ変換回路３ｄの入力端子に接
続される。また、増幅回路１ｄ及びＤ／Ａ変換回路３ｄ
の出力はそれぞれ減算回路４ｄの加算入力端子及び減算
入力端子に接続される。

【０００９】また、基準電圧信号１０１はＤ／Ａ変換回
路３ａ，３ｂ，３ｃ及び３ｄの基準電圧入力端子に接続
される。

【００１０】ここで、図５に示す従来例の動作を説明す
る。アナログ入力信号１００は比較回路２ａでＭＳＢ
（Most Significant Bit）である１ビットのディジタル
信号に変換されてディジタル出力信号２００として出力
される。

【００１１】このディジタル出力信号２００はＤ／Ａ変
換回路３ａで再びアナログ信号に変換され減算回路４ａ
の減算入力端子に供給される。例えば、基準電圧信号１
０１を”Ｖｒｅｆ”とすれば、ディジタル出力信号２０
０が”１”若しくは”０”であればＤ／Ａ変換器３ａ
は”＋Ｖｒｅｆ”若しくは”−Ｖｒｅｆ”を出力するこ
とになる。

【００１２】一方、アナログ入力信号１００は増幅回路
１ａで適宜増幅され減算回路４ａの加算入力端子に供給
される。そして、減算回路４ａは増幅回路１ａの出力か
らＤ／Ａ変換回路４ａの出力を減算して第２段目の回路
を構成する増幅回路１ｂ及び比較回路２ｂにそれぞれ供
給する。

【００１３】同様に、第２段目以降の回路は前段の回路
からの差分を１ビットのディジタル信号に変換して出力
すると共に、当該段を構成する増幅回路の出力とＤ／Ａ
変換回路の出力との差分を演算して後段に供給する。

【００１４】例えば、アナログ入力信号１００を”Ａｉ
ｎ＝３．５Ｖ”、基準電圧信号１０１を”５．０
Ｖ”、”増幅回路１ａ〜１ｄの利得を”２倍”、比較回
路２ａ〜２ｄがゼロクロス動作する場合を考える。

【００１５】アナログ入力信号１００は”３．５Ｖ”で
あるので比較回路２ａの出力であるディジタル出力信号
２００は”１”になると共に、Ｄ／Ａ変換回路３ａの出
力は”＋Ｖｒｅｆ＝５．０Ｖ”になる。一方、増幅回路
１ａの利得は”２倍”であるのでその出力は”７．０
Ｖ”になる。従って、減算回路４ａの出力は”２．０
Ｖ”になる。

【００１６】同様に、減算回路４ａの出力は”２．０
Ｖ”であるので比較回路２ｂの出力であるディジタル出
力信号２０１は”１”になると共に、Ｄ／Ａ変換回路３
ｂの出力は”＋Ｖｒｅｆ＝５．０Ｖ”になる。一方、増
幅回路１ｂの利得は”２倍”であるのでその出力は”
４．０Ｖ”になる。従って、減算回路４ｂの出力は”−
１．０Ｖ”になる。

【００１７】また、減算回路４ｂの出力は”−１．０
Ｖ”であるので比較回路２ｃの出力であるディジタル出
力信号２０２は”０”になると共に、Ｄ／Ａ変換回路３
ｃの出力は”−Ｖｒｅｆ＝−５．０Ｖ”になる。一方、
増幅回路１ｃの利得は”２倍”であるのでその出力は”
−２．０Ｖ”になる。従って、減算回路４ｂの出力は”
３．０Ｖ”になる。

【００１８】さらに、減算回路４ｃの出力は”３．０
Ｖ”であるので比較回路２ｄの出力であるディジタル出
力信号２０３は”１”になると共に、Ｄ／Ａ変換回路３
ｄの出力は”＋Ｖｒｅｆ＝５．０Ｖ”になる。一方、増
幅回路１ｄの利得は”２倍”であるのでその出力は”
６．０Ｖ”になる。従って、減算回路４ｄの出力は”
１．０Ｖ”になる。

【００１９】このようにして、ディジタル出力信号２０
０〜２０３は”１１０１Ｂ（＝１３）”と出力される。
一方、ディジタル出力信号２００〜２０３はアナログ入
力信号１００が”−５．０Ｖ”〜”＋５．０Ｖ”の範囲
で”００００Ｂ（＝０）”〜”１１１１Ｂ（＝１６）”
の値を取り、電圧幅は”１０．０Ｖ”であるので得られ
たディジタル信号値”Ｄｄ”は、 Ｄｄ＝（１３／１６）×１０Ｖ−５Ｖ＝３．１２５Ｖ （１） となる。但し、分解能”Δ”は、 Δ＝（１／１６）×１０Ｖ＝０．６２５Ｖ （２） である。

【００２０】この結果、図５に示す従来例では４段の回
路からカスケードＡ／Ｄ変換器を構成することにより、
４ビットのディジタル出力信号２００〜２０３を得るこ
とが可能になる。

【００２１】但し、図５に示す従来例では増幅回路１ａ
〜１ｄの設計上の利得を”２倍”としているもののその
利得誤差は考慮されていない。例えば、増幅回路１ａ〜
１ｄの利得誤差を”−ε（ε＞０）”とした場合、増幅
回路１ａ〜１ｄの実際の利得は個々に”２×（１−
ε）”となる。そして増幅回路１ｄでは前段までの利得
誤差が累積されるので増幅回路１ｄでの利得誤差は”
（１−ε）⁴ ”となってしまう。

【００２２】一方、各Ｄ／Ａ変換回路３ａ〜３ｄに供給
される基準電圧信号１０１にはこのような利得誤差が生
じないので各減算回路４ａ〜４ｄにおける減算処理では
前記利得誤差のために正確な減算処理が行えないことに
なる。

【００２３】このため、従来では増幅回路１ａ〜１ｄと
同一構成の増幅回路（一般にレプリカ増幅回路と呼ばれ
る。）を同じ段数だけ別途設けて上記利得誤差を補償し
ている。

【００２４】図６はこのような利得誤差の補償が可能な
カスケードＡ／Ｄ変換器の一例を示す構成ブロック図で
ある。図６において１ａ〜１ｄ，２ａ〜２ｄ，３ａ〜３
ｄ，４ａ〜４ｄ，１００，１０１及び２００〜２０３は
図５と同一符号を付してあり、５ａ，５ｂ，５ｃ及び５
ｄはレプリカ増幅回路である。

【００２５】接続関係については図５の従来例とほぼ同
様であり、異なる点は以下の通りである。すなわち、基
準電圧信号１０１がレプリカ増幅回路５ａに接続され、
レプリカ増幅回路５ａの出力がＤ／Ａ変換回路３ａの基
準電圧入力端子及びレプリカ増幅回路５ｂの入力端子に
接続される。また、レプリカ増幅回路５ｂの出力がＤ／
Ａ変換回路３ｂの基準電圧入力端子及びレプリカ増幅回
路５ｃの入力端子に接続され、レプリカ増幅回路５ｃの
出力がＤ／Ａ変換回路３ｃの基準電圧入力端子及びレプ
リカ増幅回路５ｄの入力端子に接続され、レプリカ増幅
回路５ｄの出力がＤ／Ａ変換回路３ｄの基準電圧入力端
子に接続される。

【００２６】ここで、図６に示す従来例の動作を説明す
る。但し、基本的な動作は図５に示す動作と同様である
ので説明は省略する。レプリカ増幅回路５ａ〜５ｄの設
計上の利得は”１倍”であるのでレプリカ増幅回路５ａ
〜５ｄの実際の利得は個々に”（１−ε）”となる。

【００２７】このため、基準電圧信号１０１を”Ｖｒｅ
ｆ”とすればＤ／Ａ変換回路３ａ，３ｂ，３ｃ及び３ｄ
には”Ｖｒｅｆ×（１−ε）”、”Ｖｒｅｆ×（１−
ε）²”、”Ｖｒｅｆ×（１−ε）³ ”及び”Ｖｒｅｆ
×（１−ε）⁴ ”が基準電圧として供給されることにな
る。

【００２８】一方、増幅回路１ａ〜１ｄの設計上の利得
を前述のように”２倍”とすれば増幅回路１ａ〜１ｄの
実際の利得は個々に”２×（１−ε）”となる。

【００２９】例えば、Ｄ／Ａ変換回路３ａには”Ｖｒｅ
ｆ×（１−ε）”が供給されるので、Ｄ／Ａ変換回路３
ａからは”＋Ｖｒｅｆ×（１−ε）”若しくは”−Ｖｒ
ｅｆ×（１−ε）”が減算回路４ａに出力され、増幅回
路１ａの出力電圧は”２×Ａｉｎ×（１−ε）”である
ので両者の差分”ΔＶ”は、 ΔＶ＝２×Ａｉｎ×（１−ε）±Ｖｒｅｆ×（１−ε） ＝（２×Ａｉｎ±Ｖｒｅｆ）×（１−ε） （３） となる。（但し、Ａｉｎはアナログ入力信号１００であ
る。）

【００３０】すなわち、Ｄ／Ａ変換回路３ａに供給され
る基準電圧は基準電圧信号１０１に対して増幅回路１ａ
で生じる同一の利得誤差”（１−ε）”が存在するので
式（３）の”（２×Ａｉｎ±Ｖｒｅｆ）”の減算処理は
正確に行うことが可能になる。

【００３１】同様に、Ｄ／Ａ変換回路３ｂ〜３ｄで生じ
る利得誤差と同一の利得誤差がＤ／Ａ変換回路３ｂ〜３
ｄに供給される基準電圧に生じるので各減算回路４ｂ〜
４ｄでは正確な減算処理を行うことが可能になる。

【００３２】この結果、カスケードＡ／Ｄ変換器を構成
する回路と同一段数のレプリカ増幅回路を設けて基準電
圧信号を順次増幅して後段のＤ／Ａ変換回路の基準電圧
として順次供給することにより、利得誤差を補償するこ
とが可能になる。

【００３３】

【発明が解決しようとする課題】しかし、図６に示す従
来例では各増幅回路により生じる利得誤差を補償するこ
とが可能であるものの、各増幅回路と同数のレプリカ増
幅回路を設ける必要があるため回路規模が増大し、消費
電力も増大すると言った課題があった。特に、段数の増
加に伴いこのような弊害が顕著になってしまうと言った
課題があった。従って本発明が解決しようとする課題
は、小回路規模及び低消費電力で利得誤差の補償が可能
なカスケードＡ／Ｄ変換器を実現することにある。

【００３４】

【課題を解決するための手段】このような課題を達成す
るために、本発明のうち請求項１記載の発明は、アナロ
グ入力信号を１ビットのディジタル信号に変換して出力
すると共に前記アナログ信号を増幅した増幅回路の出力
と前記ディジタル信号に基づくＤ／Ａ変換回路の出力と
の差分を演算して後段に供給する回路を多段設けて前記
アナログ入力信号を順次ディジタル信号に変換するカス
ケードＡ／Ｄ変換器において、基準電圧信号を増幅する
レプリカ増幅回路と、前記レプリカ増幅回路の出力を演
算処理して各段の前記増幅回路の利得誤差を補償する基
準電圧を発生させ各段の前記Ｄ／Ａ変換回路に供給する
演算回路とを備えたことにより、小回路規模及び低消費
電力で利得誤差の補償が可能になる。

【００３５】請求項２記載の発明は、請求項１記載の発
明であるカスケードＡ／Ｄ変換器において、前記演算回
路が、前記基準電圧信号と前記レプリカ増幅回路の出力
との差分を演算する減算回路と、この減算回路の出力を
それぞれ整数倍する整数倍乗算手段と、前記レプリカ増
幅回路の出力と前記整数倍乗算手段の複数の出力とをそ
れぞれ加算する加算手段とから構成され、前記レプリカ
増幅回路の出力及び前記加算手段の出力を前記基準電圧
として出力することにより、小回路規模及び低消費電力
で利得誤差の補償が可能になる。

【００３６】請求項３記載の発明は、アナログ入力信号
を１ビットのディジタル信号に変換して出力すると共に
前記アナログ信号を増幅した増幅回路の出力と前記ディ
ジタル信号に基づくＤ／Ａ変換回路の出力との差分を演
算して後段に供給する回路を多段設けて前記アナログ入
力信号を順次ディジタル信号に変換するカスケードＡ／
Ｄ変換器において、基準電圧信号を増幅するレプリカ増
幅回路と、前記基準電圧信号及び前記レプリカ増幅回路
の出力を電流信号に変換する第１及び第２の電圧／電流
変換回路と、この第１及び第２の電圧／電流変換回路の
出力電流に基づき演算処理して各段の前記増幅回路の利
得誤差を補償する基準電流を発生させ各段の前記Ｄ／Ａ
変換回路に供給する演算回路とを備えたことにより、小
回路規模及び低消費電力で利得誤差の補償が可能にな
る。

【００３７】請求項４記載の発明は、請求項３記載の発
明であるカスケードＡ／Ｄ変換器において、前記演算回
路が、前記第１及び第２の電圧／電流変換回路の出力電
流の差分を演算する減算回路と、この減算回路の出力を
それぞれ整数倍する整数倍乗算手段と、前記第１の電圧
／電流変換回路の出力と前記整数倍乗算手段の複数の出
力とをそれぞれ加算する加算手段とから構成され、前記
第１の電圧／電流変換回路の出力及び前記加算手段の出
力を前記基準電流として出力することにより、小回路規
模及び低消費電力で利得誤差の補償が可能になる。

【００３８】請求項５記載の発明は、請求項３記載の発
明であるカスケードＡ／Ｄ変換器において、前記演算回
路が、前記第１及び第２の電圧／電流変換回路の出力電
流が入力端子に接続される第１及び第２の電流ミラー回
路と、前記第１の電圧／電流変換回路の出力が入力端子
に接続されるｎ個の出力端子を有する第３の電流ミラー
回路と、前記第１及び第２の電流ミラー回路の双方の出
力が入力端子に接続され（ｎ−１）個の出力端子を有し
それそれの出力電流値が重み付けされた第４の電流ミラ
ー回路とから構成され、前記第３の電流ミラー回路の出
力電流及び前記第３の電流ミラー回路の（ｎ−１）個の
出力電流と第４の電流ミラー回路の（ｎ−１）個の出力
電流との差分を前記基準電流として出力することによ
り、小回路規模及び低消費電力で利得誤差の補償が可能
になる。

【００３９】請求項６記載の発明は、請求項３記載の発
明であるカスケードＡ／Ｄ変換器において、前記演算回
路が、前記第１及び第２の電圧／電流変換回路の出力電
流が入力端子に接続される第１及び第２の電流ミラー回
路と、前記第１の電圧／電流変換回路の出力が入力端子
に接続されるｎ個の出力端子を有する第３の電流ミラー
回路と、前記第１及び第２の電流ミラー回路の双方の出
力が入力端子に接続され（ｎ−１）個の出力端子を有し
それそれの出力電流値が重み付けされた第４の電流ミラ
ー回路とから構成され、前記第３の電流ミラー回路の出
力電流及び前記第３の電流ミラー回路の（ｎ−１）個の
出力電流と第４の電流ミラー回路の（ｎ−１）個の出力
電流との和を前記基準電流として出力することにより、
小回路規模及び低消費電力で利得誤差の補償が可能にな
る。

【００４０】請求項７記載の発明は、請求項３記載の発
明であるカスケードＡ／Ｄ変換器において、前記Ｄ／Ａ
変換回路の前段に電流／電圧変換回路を設けたことによ
り、通常のＤ／Ａ変換回路を用いることが可能になる。

【００４１】

【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係るカスケードＡ／Ｄ変換器
の一実施例を示す回路図である。

【００４２】図１において１ａ〜１ｄ，２ａ〜２ｄ，３
ａ〜３ｄ，４ａ〜４ｄ，１００，１０１及び２００〜２
０３は図５若しくは図６と同一符号を付してあり、５ｅ
はレプリカ増幅回路、６，７，９及び１０は減算回路、
８ａ，８ｂ及び８ｃは増幅回路である。また、５ｅ，６
〜１０は利得誤差補償回路５０を、６〜１０は演算回路
５１を、７，９及び１０は加算手段５２を、８ａ〜８ｃ
は整数倍乗算手段５３をそれぞれ構成している。

【００４３】接続関係については図６の従来例とほぼ同
様であり、異なる点は利得誤差補償回路５０の部分であ
る。すなわち、基準電圧信号１０１はレプリカ増幅回路
５ｅの入力端子及び減算回路６の加算入力端子に接続さ
れ、レプリカ増幅回路５ｅの出力はＤ／Ａ変換回路３ａ
の基準電圧入力端子、減算回路６の減算入力端子、減算
回路７，９及び１０の加算入力端子にそれぞれ接続され
る。

【００４４】減算回路６の出力は増幅回路８ａ，８ｂ及
び８ｃの入力端子にそれぞれ接続され、増幅回路８ａ，
８ｂ及び８ｃの出力は減算回路７，９及び１０の減算入
力端子に接続され、減算回路７，９及び１０の出力はＤ
／Ａ変換回路３ｂ，３ｃ及び３ｄの基準電圧入力端子に
それぞれ接続される。

【００４５】ここで、図１に示す実施例の動作を説明す
る。但し、基本的な動作は図５に示す動作と同様である
ので説明は省略する。整数倍乗算手段５３を構成する増
幅回路８ａ，８ｂ及び８ｃの利得は”１倍”、”２倍”
及び”３倍”であり、利得誤差はないものとする。ま
た、レプリカ増幅回路５ｅの設計上の利得は”１倍”で
あるのでレプリカ増幅回路５ｅの実際の利得は”（１−
ε）”となる。

【００４６】このため、基準電圧信号１０１を”Ｖｒｅ
ｆ”とすればＤ／Ａ変換回路３ａには”Ｖｒｅｆ×（１
−ε）”が基準電圧として供給されることになる。一
方、減算回路６では基準電圧信号１０１とレプリカ増幅
回路５ｅの出力との差分が演算されるので、減算回路６
の出力は”Ｖｒｅｆ×ε”となる。

【００４７】Ｄ／Ａ変換回路３ｂには減算回路７の出力
が供給されるので、レプリカ増幅回路５ｅの出力と増幅
回路８ａの出力との差分を”ΔＶ３ｂ”とすれば、 ΔＶ３ｂ＝Ｖｒｅｆ×（１−ε）−Ｖｒｅｆ×ε ＝Ｖｒｅｆ×（１−２×ε） （４） がＤ／Ａ変換回路３ｂに基準電圧として供給されること
になる。

【００４８】また、Ｄ／Ａ変換回路３ｃには減算回路９
の出力が供給されるので、レプリカ増幅回路５ｅの出力
と増幅回路８ｂの出力との差分を”ΔＶ３ｃ”とすれ
ば、 ΔＶ３ｃ＝Ｖｒｅｆ×（１−ε）−２×Ｖｒｅｆ×ε ＝Ｖｒｅｆ×（１−３×ε） （５） がＤ／Ａ変換回路３ｃに基準電圧として供給されること
になる。

【００４９】さらに、Ｄ／Ａ変換回路３ｄには減算回路
１０の出力が供給されるので、レプリカ増幅回路５ｅの
出力と増幅回路８ｃの出力との差分を”ΔＶ３ｄ”とす
れば、 ΔＶ３ｄ＝Ｖｒｅｆ×（１−ε）−３×Ｖｒｅｆ×ε ＝Ｖｒｅｆ×（１−４×ε） （６） がＤ／Ａ変換回路３ｄに基準電圧として供給されること
になる。同様に、ｎ段目のＤ／Ａ変換回路の基準電圧
は”Ｖｒｅｆ×（１−ｎ×ε）”となる。

【００５０】ここで、”ε≪１”とすれば、 Ｖｒｅｆ×（１−ｎ×ε）≒Ｖｒｅｆ×（１−ε）ｎ （７） と近似することができる。

【００５１】例えば、”ε＝０．０２”、言い換えれ
ば、２％の利得誤差とした場合式（７）による近似によ
る計算誤差は図２に示すようになる。図２は近似による
計算誤差を示す表であり、図２中”イ”、”ロ”及び”
ハ”に示すように”０．０００４”，”０，００１９
２”及び”０．００２３６８１６”であり、近似による
計算誤差は通常の場合無視できる程度のものである。

【００５２】すなわち、式（４）〜式（６）はそれぞ
れ、 ΔＶ３ｂ＝Ｖｒｅｆ×（１−ε）−Ｖｒｅｆ×ε ＝Ｖｒｅｆ×（１−２×ε） ≒Ｖｒｅｆ×（１−ε）² （８） ΔＶ３ｃ＝Ｖｒｅｆ×（１−ε）−２×Ｖｒｅｆ×ε ＝Ｖｒｅｆ×（１−３×ε） ≒Ｖｒｅｆ×（１−ε）³ （９） ΔＶ３ｄ＝Ｖｒｅｆ×（１−ε）−３×Ｖｒｅｆ×ε ＝Ｖｒｅｆ×（１−４×ε） ≒Ｖｒｅｆ×（１−ε）⁴ （１０） と書き換えられる。

【００５３】従って、各Ｄ／Ａ変換回路３ａ〜３ｄに供
給される基準電圧の値は図６に示す従来例と同一に近似
できるので、利得誤差を補償することが可能になる。ま
た、図６に示す従来例のようにカスケードＡ／Ｄ変換器
を構成する回路と同一段数のレプリカ増幅回路を設ける
必要がなくなるので小回路規模及び低消費電力になる。

【００５４】この結果、利得誤差を含む１個のレプリカ
増幅回路の出力を演算回路５１で適宜演算処理して各段
の増幅回路の利得誤差を補償する基準電圧を発生させ後
段の各Ｄ／Ａ変換回路に供給する利得誤差補償回路５０
を設けることにより、小回路規模及び低消費電力で利得
誤差の補償が可能になる。

【００５５】具体的には、基準電圧信号１０１とレプリ
カ増幅回路５ｅの差分を求めてこれを整数倍乗算手段５
３により整数倍し、加算手段５２により整数倍乗算手段
５３の複数の出力とレプリカ増幅回路５ｅの出力を加算
することにより、小回路規模及び低消費電力で利得誤差
の補償が可能になる。

【００５６】また、図３はカスケードＡ／Ｄ変換器の他
の実施例のを示す構成ブロック図である。図３において
１ａ〜１ｄ，２ａ〜２ｄ，４ａ〜４ｄ，５ｅ，１００，
１０１及び２００〜２０３は図１と同一符号を付してあ
り、３ｅ，３ｆ，３ｇ及び３ｈは電流入力型のＤ／Ａ変
換回路、１１及び１２は電圧／電流変換回路、１３は４
つの出力端子を有する電流ミラー回路、１４及び１５は
電流ミラー回路、１６は３つの出力端子を有しそれそれ
の出力電流値が整数倍に重み付けされた電流ミラー回路
である。また、５ｅ及び１１〜１６は利得誤差補償回路
５０ａを、１１〜１６は演算回路５１ａをそれぞれ構成
している。

【００５７】また、Ｉ００１及びＩ００２は電圧／電流
変換回路１１の負方向出力電流及び正方向出力電流、Ｉ
００３は電圧／電流変換回路１２の出力電流、Ｉ００４
は電流ミラー回路１４の出力電流、Ｉ００５，Ｉ００
６，Ｉ００７及びＩ００８は電流ミラー回路１３の第１
〜第４の出力端子からの出力電流、Ｉ００９は電流ミラ
ー回路１５の出力電流、Ｉ０１０は電流ミラー回路１６
の入力端子に流れる電流、Ｉ０１１，Ｉ０１２及びＩ０
１３は電流ミラー回路１６の第１〜第３の出力端子から
の出力電流、Ｉ０１４，Ｉ０１５及びＩ０１６はＤ／Ａ
変換回路３ｆ，３ｇ及び３ｈに供給される電流である。

【００５８】接続関係については図１とほぼ同様であ
り、利得誤差補償回路５０ａの部分の接続関係のみを説
明する。基準電圧信号１０１はレプリカ増幅回路５ｅの
入力端子及び電圧／電流変換回路１２の入力端子に接続
され、レプリカ増幅回路５ｅの出力は電圧／電流変換回
路１１の入力端子に接続される。

【００５９】電圧／電流変換回路１１の正方向出力は電
流ミラー回路１３の入力端子に接続され、電圧／電流変
換回路１１の負方向出力は電流ミラー回路１５の入力端
子に接続される。

【００６０】電圧／電流変換回路１２の出力は電流ミラ
ー回路１４の入力端子に接続され、電流ミラー回路１４
の出力端子は電流ミラー回路１５の出力端子及び電流ミ
ラー回路１６の入力端子にそれぞれ接続される。

【００６１】電流ミラー回路１３の第１の出力端子はＤ
／Ａ変換回路３ｅの電流入力端子に接続され、電流ミラ
ー回路１３の第２の出力端子は電流ミラー回路１６の第
１の出力端子及びＤ／Ａ変換回路３ｆの電流入力端子に
それぞれ接続される。

【００６２】また、電流ミラー回路１３の第３の出力端
子は電流ミラー回路１６の第２の出力端子及びＤ／Ａ変
換回路３ｇの電流入力端子にそれぞれ接続され、電流ミ
ラー回路１３の第４の出力端子は電流ミラー回路１６の
第３の出力端子及びＤ／Ａ変換回路３ｈの電流入力端子
にそれぞれ接続される。

【００６３】ここで、図３に示す実施例の動作を説明す
る。レプリカ増幅回路５ｅの設計上の利得は”１倍”で
あるのでレプリカ増幅回路５ｅの実際の利得は”（１−
ε）”となる。また、電流ミラー回路１６の第１〜第３
の出力端子からの出力電流値はそれぞれ”１倍”，”２
倍”及び”３倍”に重み付けされている。

【００６４】基準電圧信号１０１及びレプリカ増幅回路
５ｅの出力電圧は電圧／電流変換回路１２及び１１によ
り電流に変換される。電圧／電流変換回路１１の負方向
出力電流は電流ミラー回路１５の入力端子に電流”Ｉ０
０１”を流し、電圧／電流変換回路１１の正方向出力電
流は電流ミラー回路１３の入力端子に電流”Ｉ００２”
を流す。前述のようにレプリカ増幅回路５ｅの出力電圧
は”Ｖｒｅｆ×（１−ε）”であるのでこれに対応する
電流”Ｉ００１”及び”Ｉ００２”は、 Ｉ００１＝Ｉ００２＝Ｉｒｅｆ×（１−ε） （１１） となる。

【００６５】一方、電圧／電流変換回路１２の出力電流
は電流ミラー回路１４の入力端子に電流”Ｉ００３”を
流す。電圧／電流変換回路１２には基準電圧信号１０１
である”Ｖｒｅｆ”が入力されるのでこれに対応する電
流”Ｉ００３”は、 Ｉ００３＝Ｉｒｅｆ （１２） となる。

【００６６】従って、電流ミラー回路１３の第１〜第４
の出力電流”Ｉ００５”，”Ｉ００６”，”Ｉ００７”
及び”Ｉ００８”は電流”Ｉ００２”と等しく”Ｉｒｅ
ｆ×（１−ε）”となり、電流ミラー回路１４の出力電
流”Ｉ００４”は電流”Ｉ００３”と等しく”Ｉｒｅ
ｆ”となり、電流ミラー回路１５の出力電流”Ｉ００
９”は電流”Ｉ００１”と等しく”Ｉｒｅｆ×（１−
ε）”となる。

【００６７】また、電流ミラー回路１４及び１５の出力
電流”Ｉ００４”及び”Ｉ００９”は”Ｉｒｅｆ”及
び”Ｉｒｅｆ×（１−ε）”であるので、電流ミラー回
路１６の入力電流”Ｉ０１０”は、 となる。

【００６８】このため、電流ミラー回路１６の第１〜第
３の出力電流”Ｉ０１１”，”Ｉ０１２”及び”Ｉ０１
３”は電流”Ｉ０１０”の”１倍”、”２倍”及び”３
倍”と等しく”Ｉｒｅｆ×ε”、”２×Ｉｒｅｆ×ε”
及び”３×Ｉｒｅｆ×ε”となる。

【００６９】そして、Ｄ／Ａ変換回路３ｅには基準電流
として”Ｉ００５”が供給される。すなわち、”Ｉｒｅ
ｆ×（１−ε）”が供給されるのでＤ／Ａ変換回路３ｅ
はディジタル出力信号２００に基づき”Ｉｒｅｆ×（１
−ε）”に対応する”＋Ｖｒｅｆ×（１−ε）”若しく
は”−Ｖｒｅｆ×（１−ε）”を減算回路４ａに出力す
る。

【００７０】同様に、Ｄ／Ａ変換回路３ｆには基準電流
として”Ｉ０１４”が供給される。電流”Ｉ０１４”は
出力電流”Ｉ００６”及び”Ｉ０１１”から、 Ｉ０１４＋Ｉ０１１＝Ｉ００６ Ｉ０１４＝Ｉ００６−Ｉ０１１ ＝Ｉｒｅｆ×（１−ε）−Ｉｒｅｆ×ε ＝Ｉｒｅｆ×（１−２×ε） （１４） となり、”Ｉｒｅｆ×（１−２×ε）”が供給されるの
でＤ／Ａ変換回路３ｆはディジタル出力信号２０１に基
づき”Ｉｒｅｆ×（１−２×ε）”に対応する”＋Ｖｒ
ｅｆ×（１−２×ε）”若しくは”−Ｖｒｅｆ×（１−
２×ε）”を減算回路４ｂに出力する。

【００７１】また、Ｄ／Ａ変換回路３ｇには基準電流と
して”Ｉ０１５”が供給される。電流”Ｉ０１５”は出
力電流”Ｉ００７”及び”Ｉ０１２”から、 Ｉ０１５＋Ｉ０１２＝Ｉ００７ Ｉ０１５＝Ｉ００７−Ｉ０１２ ＝Ｉｒｅｆ×（１−ε）−２×Ｉｒｅｆ×ε ＝Ｉｒｅｆ×（１−３×ε） （１５） となり、”Ｉｒｅｆ×（１−３×ε）”が供給されるの
でＤ／Ａ変換回路３ｇはディジタル出力信号２０２に基
づき”Ｉｒｅｆ×（１−３×ε）”に対応する”＋Ｖｒ
ｅｆ×（１−３×ε）”若しくは”−Ｖｒｅｆ×（１−
３×ε）”を減算回路４ｃに出力する。

【００７２】さらに、Ｄ／Ａ変換回路３ｈには基準電流
として”Ｉ０１６”が供給される。電流”Ｉ０１６”は
出力電流”Ｉ００８”及び”Ｉ０１３”から、 Ｉ０１６＋Ｉ０１３＝Ｉ００８ Ｉ０１６＝Ｉ００８−Ｉ０１３ ＝Ｉｒｅｆ×（１−ε）−３×Ｉｒｅｆ×ε ＝Ｉｒｅｆ×（１−４×ε） （１６） となり、”Ｉｒｅｆ×（１−４×ε）”が供給されるの
でＤ／Ａ変換回路３ｈはディジタル出力信号２０３に基
づき”Ｉｒｅｆ×（１−４×ε）”に対応する”＋Ｖｒ
ｅｆ×（１−４×ε）”若しくは”−Ｖｒｅｆ×（１−
４×ε）”を減算回路４ｄに出力する。

【００７３】すなわち、減算回路４ａ〜４ｄには図１に
示す従来例と同様に”±Ｖｒｅｆ×（１−ε）”〜”±
Ｖｒｅｆ×（１−４×ε）”の電圧が出力されるので前
述と同様に増幅回路１ａ〜１ｄの利得誤差の補償が可能
になる。

【００７４】この結果、利得誤差を含む１個のレプリカ
増幅回路の出力を電流信号に変換して電流ミラー回路で
構成される演算回路５１ａにより適宜演算処理して各段
の増幅回路の利得誤差を補償する基準電圧を発生させ後
段の各Ｄ／Ａ変換回路に供給する利得誤差補償回路５０
ａを設けることにより、小回路規模及び低消費電力で利
得誤差の補償が可能になる。

【００７５】具体的には、電流ミラー回路により基準電
圧信号１０１とレプリカ増幅回路５ｅの出力の差分を求
めると共にこの差分を整数倍してレプリカ増幅回路５ｅ
の出力とのそれぞれの差分を基準電流として出力するこ
とにより、小回路規模及び低消費電力で利得誤差の補償
が可能になる。

【００７６】また、図４は各段の増幅回路の利得誤差
が”＋ε”の場合のカスケードＡ／Ｄ変換器の一実施例
を示す構成ブロック図である。図４において，２ａ〜２
ｄ，３ｅ〜３ｈ，４ａ〜４ｄ，１１，１２，１３，１
４，１５，１００，１０１及び２００〜２０３は図３と
同一符号を付してあり、１７ａ，１７ｂ，１７ｃ及び１
７ｄは利得誤差が”＋ε”の増幅回路、１８は利得誤差
が”＋ε”のレプリカ増幅回路、１９は３つの出力端子
を有しそれそれの出力電流値が整数倍に重み付けされた
電流ミラー回路である。また、１１〜１５，１８及び１
９は利得誤差補償回路５０ｂを、１１〜１５及び１９は
演算回路５１ｂをそれぞれ構成している。

【００７７】また、Ｉ１０１及びＩ１０２は電圧／電流
変換回路１１の負方向出力電流及び正方向出力電流、Ｉ
１０３は電圧／電流変換回路１２の出力電流、Ｉ１０４
は電流ミラー回路１４の出力電流、Ｉ１０５，Ｉ１０
６，Ｉ１０７及びＩ１０８は電流ミラー回路１３の第１
〜第４の出力端子からの出力電流、Ｉ１０９は電流ミラ
ー回路１５の出力電流、Ｉ１１０は電流ミラー回路１９
の入力端子に流れる電流、Ｉ１１１，Ｉ１１２及びＩ１
１３は電流ミラー回路１９の第１〜第３の出力端子から
の出力電流、Ｉ１１４，Ｉ１１５及びＩ１１６はＤ／Ａ
変換回路３ｆ，３ｇ及び３ｈに供給される電流である。

【００７８】接続関係についてはレプリカ増幅回路５ｅ
及び電流ミラー回路１６がレプリカ増幅回路１８及び電
流ミラー回路１９に置換された以外は図３に示す実施例
と同一であるので説明は省略する。

【００７９】ここで、図４に示す実施例の動作を説明す
る。動作に関しても図３に示す実施例とほぼ同一であ
り、異なる点は電流ミラー回路１３の第２〜第４の出力
電流である”Ｉ１０６”、”Ｉ１０７”及び”Ｉ１０
８”と電流ミラー回路１９の第１〜第３の出力電流であ
る”Ｉ１１１”，”Ｉ１１２”及び”Ｉ１１３”とを互
いに加算して基準電流としてＤ／Ａ変換回路３ｆ，３ｇ
及び３ｈに供給する点である。

【００８０】このため、Ｄ／Ａ変換回路３ｆ、３ｇ及び
３ｈに供給される電流”Ｉ１１４”，”Ｉ１１５”及
び”Ｉ１１６”は、”Ｉｒｅｆ×（１＋２×ε）”、”
Ｉｒｅｆ×（１＋３×ε）”及び”Ｉｒｅｆ×（１＋４
×ε）”となり、減算回路４ａ〜４ｄには”±Ｖｒｅｆ
×（１＋ε）”〜”±Ｖｒｅｆ×（１＋４×ε）”の電
圧が出力されるので前述と同様に増幅回路１ａ〜１ｄの
利得誤差の補償が可能になる。

【００８１】この結果、利得誤差を含む１個のレプリカ
増幅回路の出力を電流信号に変換して電流ミラー回路で
構成される演算回路５１ｂにより適宜演算処理して各段
の増幅回路の利得誤差を補償する基準電圧を発生させ後
段の各Ｄ／Ａ変換回路に供給する利得誤差補償回路５０
ｂを設けることにより、小回路規模及び低消費電力で利
得誤差の補償が可能になる。

【００８２】具体的には、電流ミラー回路により基準電
圧信号１０１とレプリカ増幅回路１８の出力の差分を求
めると共にこの差分を整数倍してレプリカ増幅回路１８
の出力とのそれぞれの和を基準電流として出力すること
により、小回路規模及び低消費電力で利得誤差の補償が
可能になる。

【００８３】なお、図１等の説明に際しては簡単のため
４段のカスケードＡ／Ｄ変換器を例示しているが、勿
論、この段数に限定されるものではなく、任意（ｎ）の
段数から構成されるカスケードＡ／Ｄ変換器であっても
構わない。

【００８４】また、図３及び図４に示す実施例ではＤ／
Ａ変換回路として電流入力型の回路を用いているが図１
中３ａ等に示す電圧入力型のＤ／Ａ変換回路の前段に電
流／電圧変換回路を別途設ける構成であっても構わな
い。このような構成にすることにより、通常のＤ／Ａ変
換回路を用いることが可能になる。

【００８５】また、電流入力型のＤ／Ａ変換回路であっ
ても図１と同様に加算手段及び整数倍乗算手段を用いて
演算回路を構成することも可能である。

【００８６】

【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項１及び請
求項２の発明によれば、利得誤差を含む１個のレプリカ
増幅回路の出力を演算回路で適宜演算処理して各段の増
幅回路の利得誤差を補償する基準電圧を発生させ後段の
各Ｄ／Ａ変換回路に供給する利得誤差補償回路を設ける
ことにより、小回路規模及び低消費電力で利得誤差の補
償が可能なカスケードＡ／Ｄ変換器が実現できる。

【００８７】また、請求項３乃至請求項６の発明によれ
ば、利得誤差を含む１個のレプリカ増幅回路の出力を電
流信号に変換して電流ミラー回路で構成される演算回路
により適宜演算処理して各段の増幅回路の利得誤差を補
償する基準電圧を発生させ後段の各Ｄ／Ａ変換回路に供
給する利得誤差補償回路を設けることにより、小回路規
模及び低消費電力で利得誤差の補償が可能になる。

【００８８】また、請求項７の発明によれば、電圧入力
型のＤ／Ａ変換回路の前段に電流／電圧変換回路を別途
設けることにより、通常のＤ／Ａ変換回路を用いること
が可能になる。

【図面の簡単な説明】

【図１】本発明に係るカスケードＡ／Ｄ変換器の一実施
例を示す回路図である。

【図２】近似による計算誤差を示す表である。

【図３】カスケードＡ／Ｄ変換器の他の実施例のを示す
構成ブロック図である。

【図４】格段の増幅回路の利得誤差が”＋ε”の場合の
カスケードＡ／Ｄ変換器の一実施例を示す構成ブロック
図である。

【図５】従来のカスケードＡ／Ｄ変換器の一例を示す構
成ブロック図である。

【図６】利得誤差の補償が可能なカスケードＡ／Ｄ変換
器の一例を示す構成ブロック図である。

【符号の説明】

１ａ，１ｂ，１ｃ，１ｄ，８ａ，８ｂ，８ｃ，１７ａ，
１７ｂ，１７ｃ，１７ｄ 増幅回路 ２ａ，２ｂ，２ｃ，２ｄ 比較回路 ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇ，３ｈ Ｄ
／Ａ変換回路 ４ａ，４ｂ，４ｃ，４ｄ，６，７，９，１０ 減算回路 ５ａ，５ｂ，５ｃ，５ｄ，５ｅ，１８ レプリカ増幅回
路 １１，１２ 電圧／電流変換回路 １３，１４，１５，１６，１９ 電流ミラー回路 ５０，５０ａ，５０ｂ 利得誤差補償回路 ５１，５１ａ，５１ｂ 演算回路 ５２ 加算手段 ５３ 整数倍乗算手段 １００ アナログ入力信号 １０１ 基準電圧信号 ２００，２０１，２０２，２０３ ディジタル出力信号

Claims (7)

【特許請求の範囲】
1. 【請求項１】アナログ入力信号を１ビットのディジタル
   信号に変換して出力すると共に前記アナログ信号を増幅
   した増幅回路の出力と前記ディジタル信号に基づくＤ／
   Ａ変換回路の出力との差分を演算して後段に供給する回
   路を多段設けて前記アナログ入力信号を順次ディジタル
   信号に変換するカスケードＡ／Ｄ変換器において、 基準電圧信号を増幅するレプリカ増幅回路と、 前記レプリカ増幅回路の出力を演算処理して各段の前記
   増幅回路の利得誤差を補償する基準電圧を発生させ各段
   の前記Ｄ／Ａ変換回路に供給する演算回路とを備えたこ
   とを特徴とするカスケードＡ／Ｄ変換器。
2. 【請求項２】前記演算回路が、 前記基準電圧信号と前記レプリカ増幅回路の出力との差
   分を演算する減算回路と、この減算回路の出力をそれぞ
   れ整数倍する整数倍乗算手段と、前記レプリカ増幅回路
   の出力と前記整数倍乗算手段の複数の出力とをそれぞれ
   加算する加算手段とから構成され、 前記レプリカ増幅回路の出力及び前記加算手段の出力を
   前記基準電圧として出力することを特徴とする請求項１
   記載のカスケードＡ／Ｄ変換器。
3. 【請求項３】アナログ入力信号を１ビットのディジタル
   信号に変換して出力すると共に前記アナログ信号を増幅
   した増幅回路の出力と前記ディジタル信号に基づくＤ／
   Ａ変換回路の出力との差分を演算して後段に供給する回
   路を多段設けて前記アナログ入力信号を順次ディジタル
   信号に変換するカスケードＡ／Ｄ変換器において、 基準電圧信号を増幅するレプリカ増幅回路と、 前記基準電圧信号及び前記レプリカ増幅回路の出力を電
   流信号に変換する第１及び第２の電圧／電流変換回路
   と、 この第１及び第２の電圧／電流変換回路の出力電流に基
   づき演算処理して各段の前記増幅回路の利得誤差を補償
   する基準電流を発生させ各段の前記Ｄ／Ａ変換回路に供
   給する演算回路とを備えたことを特徴とするカスケード
   Ａ／Ｄ変換器。
4. 【請求項４】前記演算回路が、 前記第１及び第２の電圧／電流変換回路の出力電流の差
   分を演算する減算回路と、この減算回路の出力をそれぞ
   れ整数倍する整数倍乗算手段と、前記第１の電圧／電流
   変換回路の出力と前記整数倍乗算手段の複数の出力とを
   それぞれ加算する加算手段とから構成され、 前記第１の電圧／電流変換回路の出力及び前記加算手段
   の出力を前記基準電流として出力することを特徴とする
   請求項３記載のカスケードＡ／Ｄ変換器。
5. 【請求項５】前記演算回路が、 前記第１及び第２の電圧／電流変換回路の出力電流が入
   力端子に接続される第１及び第２の電流ミラー回路と、
   前記第１の電圧／電流変換回路の出力が入力端子に接続
   されるｎ個の出力端子を有する第３の電流ミラー回路
   と、前記第１及び第２の電流ミラー回路の双方の出力が
   入力端子に接続され（ｎ−１）個の出力端子を有しそれ
   それの出力電流値が整数倍に重み付けされた第４の電流
   ミラー回路とから構成され、 前記第３の電流ミラー回路の出力電流及び前記第３の電
   流ミラー回路の（ｎ−１）個の出力電流と第４の電流ミ
   ラー回路の（ｎ−１）個の出力電流との差分を前記基準
   電流として出力することを特徴とする請求項３記載のカ
   スケードＡ／Ｄ変換器。
6. 【請求項６】前記演算回路が、 前記第１及び第２の電圧／電流変換回路の出力電流が入
   力端子に接続される第１及び第２の電流ミラー回路と、
   前記第１の電圧／電流変換回路の出力が入力端子に接続
   されるｎ個の出力端子を有する第３の電流ミラー回路
   と、前記第１及び第２の電流ミラー回路の双方の出力が
   入力端子に接続され（ｎ−１）個の出力端子を有しそれ
   それの出力電流値が整数倍に重み付けされた第４の電流
   ミラー回路とから構成され、 前記第３の電流ミラー回路の出力電流及び前記第３の電
   流ミラー回路の（ｎ−１）個の出力電流と第４の電流ミ
   ラー回路の（ｎ−１）個の出力電流との和を前記基準電
   流として出力することを特徴とする請求項３記載のカス
   ケードＡ／Ｄ変換器。
7. 【請求項７】前記Ｄ／Ａ変換回路の前段に電流／電圧変
   換回路を設けたことを特徴とする請求項３記載のカスケ
   ードＡ／Ｄ変換器。