KR102524472B1 - 기준 전압 생성 회로 - Google Patents

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Abstract

본 기술에 의한 기준 전압 생성 회로는 샘플 신호에 따라 제 1 노드에서 액티브 기준 전압을 출력하는 밴드갭 레퍼런스 회로, 샘플 신호에 따라 액티브 기준 전압을 이용하여 제 1 커패시터에 전하를 충전하는 제 1 충전 회로, 샘플 신호에 따라 액티브 기준 전압을 이용하여 제 2 커패시터에 전하를 충전하는 제 2 충전 회로 및 제 1 커패시터와 제 2 커패시터의 충전 전압의 차이를 임계점과 비교하는 비교 회로를 포함하되, 샘플 신호는 비교 회로의 출력으로부터 생성되는 펄스 신호이고, 저전력 모드에서 제 1 커패시터의 충전 전압을 저전력 기준 전압으로 제공한다.

Description

기준 전압 생성 회로{REFERENCE VOLTAGE GENERATING CIRCUIT}
본 발명은 PVT(Process Voltage Temperature) 변이에 둔감한 저전력 기준 전압 생성 회로에 관한 것이다.
일반적으로 집적회로에 사용되는 대부분의 소자들은 온도에 따라 다른 특성들을 나타내게 되는데 이로 인해 기준 전압을 생성하는 회로 또한 특성이 변화하여 목표로 하는 기준 전압에서 실제 출력 전압이 조금씩 차이를 내게 된다.
이러한 기준 전압의 변화는 메모리 시스템 동작의 안정성을 크게 저해하기 때문에 기준 전압의 안정을 위해 여러 가능성을 고려한 설계가 필요하다.
이러한 출력 전압의 변화는 온도 변화뿐만 아니라, 공정 (Process), 공급 전압 (Voltage) 등에 관해서도 민감하게 변화하게 되는데 이러한 다양한 상황에도 일정한 전압을 안정적으로 확보할 수 있는 기준 전원이 필요하다.
PVT 변이의 영향을 적게 받는 기준 전압 생성 회로로서 밴드갭 레퍼런스 회로(BGR)가 널리 사용되고 있다.
메모리 장치와 같은 집적 회로는 읽기 또는 쓰기 등의 명령을 처리하는 정상 모드에서는 다소 높은 전류를 소모하면서도 PVT 변이에 강한 BGR을 사용하여 기준 전압을 생성한다.
그러나 아무런 명령을 처리하지 않는 대기 상태에서 정상 모드에서 사용하는 BGR을 그대로 사용하는 경우 소비 전력이 증가하여 저전력 동작에 적합하지 않다.
또한 저전력 모드를 위한 별도의 BGR을 사용하는 경우 부가적인 회로가 추가됨으로 인하여 집적회로 전체의 면적을 증가시키는 문제가 있다.
US 10050526 B2
Y. P. Chen, M. Fojtik, D. Blaauw, D. Sylvester, "A 2.98nW bandgap voltage reference using a self-tuning low leakage sample and hold", 2012 Symposium on VLSI Circuits (VLSIC), pp. 200-201, 2012. J. M. Lee, Y. Ji, "A 29nW bandgap reference circuit", IEEE Int'l Solid-State Circ. Conf., pp. 100-101, Feb., 2015. G. Ge, C. Zhang, G. Hoogzaad, and K. Makinwa, "A single-trim CMOS bandgap reference with a 3σ inaccuracy of ±0.15% from -40°C to 125°C, " in Solid-State Circuits Conference Digest of Technical Papers (ISSCC), 2010 IEEE International, Feb 2010, pp. 78-79.
본 기술은 PVT 변이의 영향을 적게 받는 기준 전압 생성 회로를 제공한다.
본 기술은 회로의 면적을 크게 증가시키지 않으면서 정상 모드 및 저전력 모드 모두에서 사용할 수 있는 저전력 기준 전압 생성 회로를 제공한다.
본 발명의 일 실시예에 의한 기준 전압 생성 회로는 샘플 신호에 따라 제 1 노드에서 액티브 기준 전압을 출력하는 밴드갭 레퍼런스 회로, 샘플 신호에 따라 액티브 기준 전압을 이용하여 제 1 커패시터에 전하를 충전하는 제 1 충전 회로, 샘플 신호에 따라 액티브 기준 전압을 이용하여 제 2 커패시터에 전하를 충전하는 제 2 충전 회로 및 제 1 커패시터와 제 2 커패시터의 충전 전압의 차이를 임계점과 비교하는 비교 회로를 포함하되, 샘플 신호는 비교 회로의 출력으로부터 생성되는 펄스 신호이고, 저전력 모드에서 제 1 커패시터의 충전 전압을 저전력 기준 전압으로 제공한다.
본 발명에 의한 기준 전압 생성 회로는 PVT 변이에 둔감한 안정적인 기준 전압을 제공한다.
본 발명에 의한 기준 전압 생성 회로는 저전력 모드에서 정상 모드에서 사용하는 기준 전압 생성 회로를 사용함으로써 회로 면적 및 소비 전력을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 의한 기준 전압 생성 회로를 나타내는 블록도.
도 2는 본 발명의 일 실시예에 의한 비교 회로를 나타내는 회로도.
도 3은 본 발명의 일 실시예에 의한 샘플 신호 생성 회로와 그 동작을 나타내는 타이밍도.
도 4는 본 발명의 일 실시예에 의한 기준 전류 생성 회로를 나타내는 회로도.
도 5는 본 발명의 다른 실시예에 의한 기준 전압 생성 회로를 나타내는 블록도.
도 6은 본 발명의 다른 실시예에 의한 기준 전압 생성 회로를 나타내는 블록도.
도 7은 본 발명의 일 실시예에 의한 보상 회로를 나타내는 회로도.
도 8은 본 발명의 다른 실시예에 의한 기준 전압 생성 회로를 나타내는 블록도.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 개시한다.
도 1은 본 발명의 일 실시예에 의한 기준 전압 생성 회로를 나타내는 블록도이다.
본 발명의 일 실시예에 의한 기준 전압 생성 회로는 밴드갭 레퍼런스(BGR) 회로(10), 제 1 충전 회로(110), 제 2 충전 회로(120), 비교 회로(200) 및 샘플 신호 생성 회로(300)를 포함한다.
본 실시에에서 BGR 회로(10)는 정상 모드에서 항상 활성화되어 동작하는 회로로서 PVT 변이에 둔감한 액티브 기준 전압(VBGA)를 생성한다. BGR 회로(10)는 종래에 알려진 밴드갭 레퍼런스 회로를 이용하여 구현할 수 있으므로 구체적인 설명을 생략한다.
본 실시예에서 BGR 회로(10)는 정상 모드에서 항상 턴온되어 액티브 기준 전압(VBGA)을 출력하고, 저전력 모드에서 샘플 신호(EN)에 따라 턴온되어 액티브 기준 전압(VBGA)을 출력한다.
BGR 회로(10)가 메모리 장치에 포함되어 사용되는 경우를 예로 들면, 메모리 장치가 읽기 또는 쓰기 등의 정상 동작을 수행하는 경우 BGR 회로(10)는 항상 턴온되어 메모리 장치 내부에 액티브 기준 전압(VBGA)을 제공한다.
또한 메모리 장치가 파워 다운 또는 딥파워 다운과 같은 저전력 동작을 수행하는 경우 BGR 회로(10)는 샘플 신호(EN)에 따라 간헐적으로 턴온되어 액티브 기준 전압(VBGA)을 출력한다.
액티브 기준 전압(VBGA)이 출력되는 노드를 제 1 노드(N1)로 지칭한다.
제 1 충전 회로(110)는 샘플 신호(EN)에 따라 액티브 기준 전압(VBGA)을 이용하여 충전 동작을 수행한다.
제 1 충전 회로(110)는 샘플 신호(EN)에 따라 턴온되며 제 1 노드(N1)와 제 2 노드(N2) 사이에 연결된 제 1 스위치(SW1)와 제 2 노드(N2)와 접지 사이에 연결된 제 1 커패시터(CS)를 포함한다.
샘플 신호(EN)가 활성화되면 BGR 회로(10)는 액티브 기준 전압(VBGA)을 제공하며 이때 제 1 스위치(SW1)가 턴온되어 제 1 커패시터(CS)에 전하를 충전한다.
제 2 노드(N2)에서는 저전력 동작 시 제공하는 저전력 기준 전압(VBGS)이 출력된다.
제 2 충전 회로(120)는 샘플 신호(EN)에 따라 액티브 기준 전압(VBGA)을 이용하여 충전 동작을 수행한다.
제 2 충전 회로(120)는 샘플 신호(EN)에 따라 턴온되며 제 1 노드(N1)와 제 3 노드(N3) 사이에 연결된 제 2 스위치(SW2)와 제 3 노드(N3)와 접지 사이에 연결된 제 2 커패시터(CD)를 포함한다.
샘플 신호(EN)가 활성화되면 BGR 회로(10)는 액티브 기준 전압(VBGA)을 제공하며 이때 제 2 스위치(SW2)가 턴온되어 제 2 커패시터(CD)에 전하를 충전한다.
제 1 커패시터(Cs)는 저전력 기준 전압(VBGS)을 제공하는데 제 1 스위치(SW1)가 턴오프된 상태에서 제 1 커패시터(Cs)에 충전된 전하가 어떠한 이유로 감소하거나 증가하는 경우 저전력 기준 전압(VBGS)의 변화를 야기한다.
일반적으로는 제 2 노드(N2)의 전압을 또 다른 기준 전압과 비교함으로써 제 2 노드(N2)의 전압 변화를 감시할 수 있다.
그러나 또 다른 기준 전압을 생성하기 위해서는 별도의 밴드갭 레퍼런스 회로를 사용해야 하므로 회로의 면적이 증가하고 항상 턴온 상태를 유지해야 하므로 소비 전력이 증가하는 문제가 있다.
본 실시예는 이러한 방식을 사용하는 대신에 제 1 커패시터(CS)에 충전된 전압의 변화를 감시하기 위하여 제 1 커패시터(CS)에 비하여 작은 크기를 갖는 제 2 커패시터(CD)를 구비한 제 2 충전 회로(120)를 구비한다.
제 2 스위치(SW2)는 제 1 스위치(SW1)와 함께 샘플 신호(EN)에 의해 온오프된다.
본 실시예에서 제 2 커패시터(CD)의 용량은 제 1 커패시터(CS) 용량의 1/100을 갖는다.
제 2 커패시터(CD)는 제 1 커패시터(CS)와 인접하여 위치하며 이와 유사한 방향 및 크기로 전하의 변동을 경험한다.
이때 제 2 커패시터(CD)는 제 1 커패시터(CS)에 비하여 용량이 작으므로 제 3 노드(N3)의 전압 변화는 제 2 노드(N2)의 전압 변화보다 크게 나타난다.
예를 들어 제 1 커패시터(CS)에서 전하가 누설되면 제 2 커패시터(CD)에서도 전하 누설이 발생하되 제 2 노드(N2)의 전압은 제 1 노드(N1)의 전압보다 더 큰 기울기로 감소한다.
반대로 제 1 커패시터(CS)에 전하가 유입되면 제 2 커패시터(CD)에도 전하가 유입되면서 제 2 노드(N2)의 전압은 제 1 노드(N1)의 전압보다 더 큰 기울기로 감소한다.
이와 같이 본 실시예에서는 제 1 커패시터(CS)와 제 2 커패시터(CD)의 전압차를 감지함으로써 제 1 커패시터(CS)의 전압 변화를 감시한다.
비교 회로(200)는 제 2 노드(N2)와 제 3 노드(N3)의 전압차가 임계점을 초과하면 활성화되고 그렇지 않으면 비활성화되는 비교 신호(CO)를 출력한다.
전술한 바와 같이 제 2 노드(N2)의 전압과 제 3 노드(N3)의 전압은 커패시터에서 전하 누설이 발생하는 경우 둘 다 감소하고 커패시터에 전하 유입이 발생하는 경우 둘다 증가한다.
이에 따라 두 가지 모두를 감시하기 위하여 본 실시예의 비교 회로(200)는 두 입력의 차이가 임계점보다 더 큰 지 여부를 감지할 필요가 있다.
도 2는 본 발명의 일 실시예에 의한 비교 회로(200)를 나타내는 회로도이다.
본 실시예는 두 쌍의 입력 트랜지스터(211 - 214)를 포함한다.
제 1 입력 트랜지스터(211)와 제 2 입력 트랜지스터(212)는 소스가 제 1 전류원(221)에 공통 연결된 NMOS 트랜지스터이며 크기(W/L)의 비는 N:1이다.
제 3 입력 트랜지스터(213)와 제 4 입력 트랜지스터(214)는 소스가 제 2 전류원(222)에 공통 연결된 NMOS 트랜지스터이며 크기(W/L)의 비는 1:N이다.
제 1 입력 트랜지스터(211)와 제 3 입력 트랜지스터(213)의 게이트에는 제 1 입력 신호(VIN1)가 인가되고 제 2 입력 트랜지스터(212)와 제 4 입력 트랜지스터(214)의 게이트에는 제 2 입력 신호(VIN2)가 인가된다.
제 2 입력 트랜지스터(212)와 제 3 입력 트랜지스터(213)의 드레인은 제 3 전류원(223)에 공통 연결된다.
비교 회로(200)의 출력단(230)은 PMOS 트랜지스터(231)와 제 4 전류원(224)을 포함하며 출력 전압(VOUT)은 PMOS 트랜지스터(231)의 드레인으로부터 출력된다.
PMOS 트랜지스터(231)의 게이트는 제 2 입력 트랜지스터(212)의 드레인 및 제 3 입력 트랜지스터(213)의 드레인에 공통 연결된다.
도 2에서 두 입력 전압(VIN1, VIN2)이 동일하면 제 1 및 제 2 입력 트랜지스터(211, 212)에 흐르는 전류의 크기는 입력 트랜지스터의 크기(W/L) 비에 따라 제 1 전류원(221)의 전류(IB1)가 분배되어 흐르게 된다.
및 제 3 및 제 4 입력 트랜지스터(213, 214)에 흐르는 전류의 크기는 입력 트랜지스터의 크기(W/L) 비에 따라 제 2 전류원(222)의 전류(IB1)가 분배되어 흐르게 된다.
비교 회로(200)의 출력 전압(VOUT)은 PMOS 트랜지스터(231)와 제 4 전류원(224)에 흐르는 전류의 크기(IB3)에 따라 결정된다.
본 실시예에서는 두 입력 전압(VIN1, VIN2)이 동일한 경우 출력 전압(VOUT)이 하이 레벨이 되도록 전류원들의 크기를 결정한다.
예를 들어 제 1 커패시터(CS)와 제 2 커패시터(CD)에 대해서 충전이 완료된 시점에서는 두 입력 전압(VIN1, VIN2)이 액티브 기준 전압(VBGA)으로 동일하며 이때 비교 회로(200)의 출력 전압(VOUT)은 로우 레벨이 되도록 설정된다.
다음 수학식 1과 같이 제 3 전류원(223)의 전류 크기(IB2)가 제 2 입력 트랜지스터(212)와 제 3 입력 트랜지스터(213)에 흐르는 전류의 합보다 더 큰 경우 PMOS 트랜지스터(231)의 게이트 전압은 전원 전압으로 고정되고 이에 따라 출력 전압(VOUT)이 로우 레벨이 되도록 설정할 수 있다.
Figure 112018132319428-pat00001
이후 제 1 입력 전압(VIN1)이 제 2 입력 전압(VIN2)보다 커지는 상태가 되었을 때 그 차이가 임계점을 넘어서면 제 2 입력 트랜지스터(212)와 제 4 입력 트랜지스터(214)는 실질적으로 턴오프된다.
이때 제 2 전류원(222)의 전류 크기(IB1)에 비하여 제 3 전류원(223)의 전류 크기(IB2)가 더 작게 설정되면 PMOS 트랜지스터(231)의 게이트 전압은 로우 레벨로 떨어지고 이에 따라 출력 전압(VOUT)은 하이 레벨이 된다.
제 2 입력 전압(VIN2)이 제 1 입력 전압(VIN1)보다 커지는 상황도 위와 유사하게 동작하며 차이가 임계점보다 커지는 경우 출력 전압(VOUT)이 하이 레벨이 된다.
이때 임계점은 두 입력 트랜지스터의 크기(W/L) 비로 결정된다. 이와 같이 임계점이 전원 전압(VDD)의 영향을 받지 않으므로 전원 전압의 변이에 대해서 영향을 덜 받게 된다.
도 1로 돌아가 샘플 신호 생성 회로(300)는 비교 회로(200)의 출력(CO)으로부터 샘플 신호(EN)를 생성한다.
도 3은 본 발명의 일 실시예에 의한 샘플 신호 생성 회로(300)와 그 동작을 나타내는 타이밍도이다.
본 실시예에서 샘플 신호 생성 회로(300)는 도 3(a)에 도시된 바와 같이 제 1 지연 회로(310)와 펄스 생성 회로(320)를 포함한다.
펄스 생성 회로(320)는 제 1 지연 회로(310)에서 출력된 지연 신호(DO)를 지연하는 제 2 지연 회로(321), 제 2 지연 회로(321)의 출력을 반전하는 인버터(322) 및 인버터(322)의 출력과 지연 신호(DO)를 AND 연산하여 샘플 신호(EN)를 출력하는 AND 게이트(323)를 포함한다.
도 3(b)는 샘플 신호 생성 회로(300)의 동작을 나타낸다.
도면에서 제 2 노드(N2)의 전압 즉 제 1 커패시터(CS)의 충전 전압을 VCS, 제 3 노드(N3)의 전압 즉 제 2 커패시터(CD)의 충전 전압을 VCD로 표시하였다.
초기에 두 전압은 동일하다가 전하 누설이 발생하는 경우 감소하기 시작한다.
초기에 비교 회로(200)의 출력(CO)은 로우 레벨을 유지한다.
이후 T1에서 두 전압의 차이가 임계점을 초과하면 비교 회로(200)의 출력은 하이 레벨이 된다.
비교 회로(200)의 출력(CO)은 제 1 지연 회로(310)를 통과하면서 제 1 시간(td1)만큼 지연되고 제 1 지연 회로(310)에서 출력되는 지연 신호(DO)는 T2에서 하이 레벨이 된다.
샘플 신호(EN) 역시 T2에서 하이 레벨이 되고 이때 BGR 회로(10), 제 1 스위치(SW1), 제 2 스위치(SW2)가 턴온되고 제 1 커패시터(CS)와 제 2 커패시터(CD)가 충전된다.
이에 따라 두 전압은 다시 동일하게 되어 T2 이후 비교 회로(200)의 출력은 다시 로우 레벨이 된다.
T2로부터 펄스 생성 회로(320)의 제 2 지연 회로(321)에서의 지연 시간 즉 제 2 시간(td2)이 경과한 T3에서 샘플 신호(EN)는 다시 로우 레벨로 천이한다.
샘플 신호(EN)가 하이 레벨이 되는 구간에서 제 1 커패시터(CS)와 제 2 커패시터(CD)가 충분히 충전될 수 있도록 제 2 지연 회로(321)의 지연 시간을 조정할 수 있다.
실시예에 따라서 제 1 지연 회로(310)가 생략될 수 있으며 이 경우 샘플 신호(EN)는 비교 신호(CO)와 실질적으로 동일한 시점 T1에 하이 레벨이 된다.
실시예에 따라서는 비교 회로(200)의 출력(CO)을 그대로 샘플 신호(EN)로 사용할 수 있으며 이 경우 샘플 신호 생성 회로(300)는 생략될 수 있다.
도 1로 돌아가 기준 전류 생성 회로(400)는 기준 전류를 생성한다.
비교 회로(200)와 샘플 신호 생성 회로(300)는 각각 기준 전류 생성 회로(400)에서 생성되는 기준 전류를 미러링하여 바이어스 전류를 생성한다.
일반적으로 기준 전류를 생성하기 위해서는 항상 턴온된 상태의 별도의 기준 전압 생성 회로를 이용할 수 있으나 이는 회로 면적 증가와 전력 소모를 증가시키는 문제가 있다.
이를 방지하기 위하여 본 실시예에서는 제 1 커패시터(CS)에서 제공되는 저전력 기준 전압(VBGS)을 이용하여 기준 전류를 생성한다.
도 4는 본 발명의 일 실시예에 의한 기준 전류 생성 회로(400)를 나타내는 회로도이다.
본 실시예에서 기준 전류 생성 회로(400)는 저전력 기준 전압(VBGS)을 게이트에 인가받는 NMOS 트랜지스터(410)와 NMOS 트랜지스터(410)의 소스와 접지 사이에 연결된 저항(420)을 포함한다.
NMOS 트랜지스터(410)의 소스 전류가 기준 전류로 사용될 수 있다.
본 실시예에서 기준 전류 생성 회로(400)는 NMOS 트랜지스터(410)의 드레인과 전원 사이에 전류 미러링에 사용할 다이오드 연결된(diode connection) PMOS 트랜지스터(440, 450)를 더 포함한다.
본 실시예에서 기준 전류 생성 회로(400)는 NMOS 트랜지스터(410)의 드레인과 PMOS 트랜지스터(440)의 드레인 사이에 연결된 저항(430)을 더 포함할 수 있다.
본 실시예에서 기준 전류는 NMOS 트랜지스터(410)에 따라 결정되므로 전원 전압(VDD)의 영향을 받지 않는다.
NMOS 트랜지스터(410)의 게이트에 인가되는 저전력 기준 전압(VBGS)은 공정 및 온도 변이의 영향을 적게 받으므로 기준 전류 역시 공정 및 온도 변이의 영향을 적게 받는다.
다만 온도나 공정 변이에 따라 NMOS 트랜지스터(410)의 문턱 전압이 변동될 수 있으나 본 실시예에서는 저항(420)을 연결하여 문턱 전압의 영향을 줄일 수 있다. 이때 저항(420)의 크기(Rs)는 클수록 문턱 전압의 영향을 줄일 수 있다.
도 5는 본 발명의 다른 실시예에 의한 기준 전압 생성 회로를 나타내는 블록도이다.
도 5의 실시예는 도 1의 실시예에서 제 1 커패시터(CS)와 제 2 커패시터(CD)의 전하량 변동을 억제하기 위한 구성을 추가로 구비한다.
제 1 커패시터(CS)와 제 2 커패시터(CD)의 전하량 변동이 줄어들수록 샘플 신호(EN)가 활성화되는 빈도가 줄어들고 이에 따라 BGR 회로(10)가 동작하여 제 1 커패시터(CS)와 제 2 커패시터(CD)를 충전하는 빈도가 줄어들 수 있으며 이를 통해 소비 전력을 줄일 수 있다.
제 1 커패시터(CS)와 제 2 커패시터(CD)의 전하량 변동을 억제하기 위하여 기준 전압 생성 회로는 제 3 충전 회로(130)와 제 4 충전 회로(140)를 더 포함한다.
제 3 충전 회로(130)는 제 1 노드(N1)와 제 1 스위치(SW1) 사이에 연결되고 제 4 충전 회로(140)는 제 1 노드(N1)와 제 2 스위치(SW2) 사이에 연결된다.
제 1 스위치(SW1)와 제 2 스위치(SW2)는 일반적으로 MOS 트랜지스터로 구현될 수 있는데 본 실시예에서는 이들이 NMOS 트랜지스터로 구현된 것으로 가정한다.
이들 스위치가 턴오프된 상태라고 해도 문턱 전압 이하에서 발생하는 누설 전류로 인하여 제 1 커패시터(CS)와 제 2 커패시터(CD)의 전하량이 변동할 수 있다.
이때 누설 전류의 방향에 따라 제 1 커패시터(CS)와 제 2 커패시터(CD)의 전하량은 증가할 수도 있고 줄어들 수도 있다.
문턱 전압 이하에서 발생하는 누설 전류의 크기는 게이트와 소스 사이의 전압 크기에 영향을 받는다.
샘플 신호(EN)가 비활성화되는 경우 게이트 전압이 로우 레벨로 고정되므로 누설 전류를 줄이기 위하여 소스 전압을 높게 유지하는 것이 바람직하다.
제 3 충전 회로(130)는 제 4 노드(N4)와 접지 사이에 연결된 제 3 커패시터(CA1)를 포함하고 제 1 노드(N1)와 제 4 노드(N4) 사이에 연결된 제 3 스위치(SW3)를 포함한다.
제 3 스위치(SW3)는 샘플 신호(EN)에 따라 턴온되어 액티브 기준 전압(VBGA)에 따라 제 3 커패시터(CA1)에 전하를 충전한다.
샘플 신호(EN)가 비활성화되면 제 3 커패시터(CA1)는 양의 전압을 유지하여 제 1 스위치(SW1)의 소스 전압을 높이고 이에 따라 제 1 스위치(SW1)에서의 누설 전류를 줄일 수 있다.
제 4 충전 회로(140)는 제 5 노드(N5)와 접지 사이에 연결된 제 4 커패시터(CA2)를 포함하고 제 1 노드(N1)와 제 5 노드(N5) 사이에 연결된 제 4 스위치(SW4)를 포함한다.
제 4 충전 회로(140)는 제 3 충전 회로(130)와 같은 방식으로 동작하여 제 2 커패시터(CD)의 누설 전류를 줄일 수 있다.
도 6은 본 발명의 다른 실시예에 의한 기준 전압 생성 회로를 나타내는 블록도이다.
도 6의 실시예는 도 1의 실시예에서 제 1 커패시터(CS)의 전하량 변동을 보상하기 위한 보상 회로(500)를 추가로 구비한다.
예를 들어 누설에 의해 제 1 커패시터(CS)의 전하량이 감소하면 보상 회로(500)는 제 1 커패시터(CS)에 전하를 공급하여 제 1 커패시터(CS)의 전하량을 유지하고, 유입에 의해 제 1 커패시터(CS)의 전하량이 증가하면 보상 회로(500)는 제 1 커패시터(CS)에서 전하를 누설시켜 제 1 커패시터(CS)의 전하량을 유지한다.
이를 통해 저전력 기준 전압(VBGS)을 일정하게 유지할 수 있다.
보상 회로(500)는 제 1 커패시터(CS)의 전하량 변화를 감지하고 이를 보상한다. 실시예에 따라서는 제 2 커패시터(CD)의 전하량 변동을 보상하기 위한 회로를 추가로 구비할 수 있으나 회로의 면적이 증가하는 문제가 발생할 수 있다.
보상 회로(500)는 기준 전류 생성 회로(400)에서 생성된 기준 전류를 미러링하여 바이어스 전류를 생성하고 이를 이용하여 동작한다.
도 7은 본 발명의 일 실시예에 의한 보상 회로(500)의 회로도이다.
보상 회로(500)는 제 2 노드(N2)와 제 7 노드(N7)의 차이를 증폭하는 연산 증폭기(510)를 포함한다.
제 2 노드(N2)는 연산 증폭기(510)의 양의 입력단(+)에 연결되고 제 7 노드(N7)는 연산 증폭기(510)의 음의 입력단(-)에 연결된다.
연산 증폭기(510)의 출력 노드인 제 6 노드(N6)와 제 2 노드(N2) 사이 및 제 6 노드(N6)와 제 7 노드(N7) 사이에는 동일한 용량(C1)의 제 1 보상 커패시터(CS1)와 제 2 보상 커패시터(CS2)가 연결된다.
제 7 노드(N7)와 접지 사이에는 제 3 보상 커패시터(CS3)가 연결된다.
제 3 보상 커패시터(CS3)의 용량은 제 1 커패시터(CS)의 용량보다 작게 설정된다.
보상 회로(500)는 제 2 노드(N2)에서 출력되는 저전력 기준 전압(VBGS)을 일정하게 유지한다.
제 1 커패시터(CS)의 누설로 인하여 저전력 기준 전압(VBGS)에 감소하는 경우 제 3 보상 커패시터(CS3)에서도 누설이 발생하나 용량의 크기 차이로 제 7 노드(N7)의 전압은 제 2 노드(N2)의 전압보다 더 크게 변한다.
이에 따라 제 6 노드(N6)의 전압은 증가하고 제 6 노드(N6)로부터 제 1 및 제 2 보상 커패시터(CS1, CS2)를 통해 전하가 제공되어 제 1 커패시터(CS)와 제 3 보상 커패시터(CS3)가 충전된다.
이때 제 1 및 제 2 보상 커패시터의 용량(C1)은 제 3 보상 커패시터(CS3)의 용량보다 매우 작게 설정된다.
이를 통해 연산 증폭기(510)의 출력 노드(N6)에서 보았을 때 제 2 노드(N2) 방향의 경로와 제 7 노드(N7) 방향의 경로의 임피던스가 유사하게 되어 제 6 노드(N6)로부터 제 1 커패시터(CS)와 제 3 보상 커패시터(CS3)로 전달되는 전하량이 유사하게 된다.
이를 통해 보상 회로(500)는 안정적인 피드백 동작을 수행할 수 있으며 이에 따라 제 2 노드(N2)의 전압 즉 저전력 기준 전압(VBGS) 역시 일정하게 유지될 수 있다.
보상 회로(500)는 샘플 신호(EN)가 활성화되는 경우 턴온되는 제 5 스위치(SW5)를 더 포함한다.
이에 따라 샘플 신호(EN)가 활성화되면 제 2 보상 커패시터(CS2)는 양단이 연결되어 완전히 방전된다.
샘플 신호(EN)가 활성화되면 제 2 노드(N2)의 전압은 액티브 기준 전압(VBGA)으로 충전되고 제 5 스위치(SW5)가 턴온되어 제 6 노드(N6)와 제 7 노드(N7)가 같은 전압이 되며 증폭기(510)의 피드백 동작으로 제 7 노드(N7)의 전압은 제 2 노드(N2)의 전압과 같아진다.
이에 따라 샘플 신호(EN)가 활성화되면 제 1 보상 커패시터(CS1) 역시 양단이 같은 전압이 되어 방전된다.
제 6 노드(N6)의 전압은 증폭기(510)에 제공되는 전원 전압으로 포화될 수 있는데 제 1 보상 커패시터(CS1)와 제 2 보상 커패시터(CS2)에 전하가 충전된 상태에서는 제 1 커패시터(CS)의 전하를 보상하기 위한 동작에 한계가 있다.
따라서 본 실시예와 같이 샘플 신호(EN)가 활성화되는 경우 제 1 보상 커패시터(CS1)와 제 2 보상 커패시터(CS2)를 방전시키는 것이 유리할 수 잇다.
도 6의 실시예에서 제 6 노드(N6)에서 제공되는 증폭기(510)의 출력 전압이 포화되는 등의 이유로 인해서 전하 보상이 부족할 수 있다.
이에 대비하여 도 6의 실시예는 제 1 커패시터(CS)와 제 2 커패시터(CD)의 전압 차이를 감지하여 도 1의 실시예와 같이 제 1 커패시터(CS)와 제 2 커패시터(CD)의 전압을 액티브 기준 전압(VBGA)으로 초기화할 수 있다.
통상의 기술자라면 도 1, 도 5 및 도 6에 개시된 실시예를 조합한 실시예를 용이하게 도출할 수 있을 것이다.
예를 들어 도 6의 보상 회로(500)를 도 5의 기준 전압 생성 회로에 추가한 실시예를 도출할 수도 있다.
도 8은 본 발명의 다른 실시예에 의한 기준 전압 생성 회로를 나타낸 블록도이다.
도 8의 실시예에서는 비교 회로(200)가 제 2 노드(N2)와 보상 회로(500)의 제 7 노드(N7)의 전압을 비교한다. 이에 따라 도 1의 제 2 충전 회로(120)가 생략된다.
도 7에 도시한 바와 같이 제 7 노드(N7)와 제 2 노드(N2)의 전압은 증폭기(510)의 피드백 동작으로 동일한 전압으로 설정되도록 전하 보상 동작이 수행된다.
그러나 제 6 노드(N6)에서 제공되는 증폭기(510)의 출력 전압이 포화되는 등의 이유로 인해서 전하 보상이 부족할 수 있으며 이때 제 2 노드(N2)와 제 7 노드(N7)에는 전압 차이가 발생할 수 있다.
이때 샘플 신호(EN)가 활성화됨으로써 제 2 노드(N2)의 전압과 제 7 노드(N7)의 전압을 액티브 기준 전압(VBGA)으로 초기화할 수 있다.
이에 따라 도 8의 실시에에서는 제 1 커패시터(CS)와 제 2 커패시터(CD)의 전압 차이를 따로 추적할 필요가 없으며 이에 따라 제 2 충전 회로(120)의 구성을 생략할 수 있다.
기타 구성요소의 동작은 전술한 바와 같으므로 구체적인 설명을 생략한다.
본 발명의 권리범위는 이상의 개시로 한정되는 것은 아니다. 본 발명의 권리범위는 청구범위에 문언적으로 기재된 범위와 그 균등범위를 기준으로 해석되어야 한다.
10: BGR 회로
110: 제 1 충전 회로
120: 제 2 충전 회로
130: 제 3 충전 회로
140: 제 4 충전 회로
200: 비교 회로
300: 샘플 신호 생성 회로
400: 기준 전류 생성 회로
500: 보상 회로

Claims (24)

  1. 샘플 신호에 따라 제 1 노드에서 액티브 기준 전압을 출력하는 밴드갭 레퍼런스 회로;
    상기 샘플 신호에 따라 상기 액티브 기준 전압을 이용하여 제 1 커패시터에 전하를 충전하는 제 1 충전 회로;
    상기 샘플 신호에 따라 상기 액티브 기준 전압을 이용하여 제 2 커패시터에 전하를 충전하는 제 2 충전 회로;
    상기 제 1 커패시터와 상기 제 2 커패시터의 충전 전압의 차이를 임계점과 비교하는 비교 회로; 및
    상기 저전력 기준 전압으로부터 기준 전류를 생성하는 기준 전류 생성 회로
    를 포함하되,
    상기 비교 회로는 상기 기준 전류를 사용하여 동작하고,
    상기 샘플 신호는 상기 비교 회로의 출력으로부터 생성되는 펄스 신호이고, 저전력 모드에서 상기 제 1 커패시터의 충전 전압을 저전력 기준 전압으로 제공하는 기준 전압 생성 회로.
  2. 청구항 1에 있어서, 상기 밴드갭 레퍼런스 회로는 정상 모드에서 항상 턴온되어 상기 액티브 기준 전압을 제공하고, 상기 저전력 모드에서 상기 샘플 신호에 따라 턴온되어 상기 액티브 기준 전압을 제공하는 기준 전압 생성 회로.
  3. 청구항 1에 있어서, 상기 제 2 커패시터의 용량은 상기 제 1 커패시터의 용량보다 더 작은 기준 전압 생성 회로.
  4. 청구항 1에 있어서, 상기 비교 회로의 출력으로부터 상기 샘플 신호를 출력하는 샘플 신호 생성 회로를 더 포함하되, 상기 샘플 신호 생성 회로는
    상기 비교 회로의 출력에 동기하여 일정한 폭을 갖는 펄스 신호를 생성하는 펄스 신호 생성 회로를 포함하되, 상기 일정한 폭은 적어도 상기 제 1 커패시터를 상기 저전력 기준 전압으로 충전하는데 필요한 시간에 대응하는 기준 전압 생성회로.
  5. 청구항 4에 있어서, 상기 샘플 신호 생성 회로는 상기 비교 회로의 출력을 지연하여 상기 펄스 신호 생성 회로에 제공하는 지연 회로를 더 포함하는 기준 전압 생성 회로.
  6. 청구항 1에 있어서, 상기 비교 회로는
    게이트에 상기 제 1 커패시터의 충전 전압이 입력되는 제 1 입력 트랜지스터와 제 3 입력 트랜지스터;
    게이트에 상기 제 2 커패시터의 충전 전압이 입력되는 제 2 입력 트랜지스터와 제 4 입력 트랜지스터;
    상기 제 1 입력 트랜지스터와 상기 제 2 입력 트랜지스터의 소스에 공통 연결된 제 1 전류원;
    상기 제 3 입력 트랜지스터와 상기 제 4 입력 트랜지스터의 소스에 공통 연결된 제 2 전류원;
    상기 제 2 입력 트랜지스터와 상기 제 3 입력 트랜지스터의 드레인에 공통 연결된 제 3 전류원;
    상기 제 2 입력 트랜지스터와 상기 제 3 입력 트랜지스터의 드레인 전압에 따라 출력 전압이 제어되는 출력 회로
    를 포함하는 기준 전압 생성 회로.
  7. 청구항 6에 있어서, 상기 제 1 입력 트랜지스터와 제 2 입력 트랜지스터의 크기 비와 상기 제 3 입력 트랜지스터와 상기 제 4 입력 트랜지스터의 크기 비는 서로 역이며, 상기 제 1 입력 트랜지스터와 상기 제 2 입력 트랜지스터의 크기는 서로 다른 기준 전압 생성 회로.
  8. 청구항 7에 있어서, 상기 임계점은 상기 제 1 입력 트랜지스터와 제 2 입력 트랜지스터의 크기 비에 따라 결정되는 기준 전압 생성 회로.
  9. 청구항 6에 있어서, 상기 출력 회로는
    상기 제 2 입력 트랜지스터의 드레인에 게이트가 연결되고 드레인이 출력 노드에 연결된 트랜지스터; 및
    상기 출력 노드에 연결된 제 4 전류원
    을 포함하는 기준 전압 생성 회로.
  10. 삭제
  11. 청구항 1에 있어서, 상기 기준 전류 생성 회로는
    상기 저전력 기준 전압을 게이트에 인가받는 NMOS 트랜지스터;
    상기 NMOS 트랜지스터의 소스와 접지 사이에 연결된 저항; 및
    전원에 소스가 연결되고 상기 NMOS 트랜지스터의 드레인에 드레인과 게이트가 연결된 다이오드 연결 PMOS 트랜지스터
    를 포함하는 기준 전압 생성 회로.
  12. 청구항 11에 있어서, 상기 기준 전류 생성 회로는
    상기 다이오드 연결 PMOS 트랜지스터의 드레인과 상기 NMOS 트랜지스터의 드레인 사이에 연결된 저항을 더 포함하는 기준 전압 생성 회로.
  13. 청구항 1에 있어서, 상기 제 1 충전 회로는 상기 샘플 신호에 따라 상기 제 1 노드와 상기 제 1 커패시터를 연결 또는 차단하는 제 1 스위치를 포함하고, 상기 제 2 충전 회로는 상기 샘플 신호에 따라 상기 제 1 노드와 상기 제 2 커패시터 사이를 연결 또는 차단하는 제 2 스위치를 포함하는 기준 전압 생성회로.
  14. 청구항 13에 있어서,
    상기 제 1 스위치가 턴오프되는 경우 상기 제 1 스위치의 일단에 양의 전압을 제공하는 제 3 충전 회로; 및
    상기 제 2 스위치가 턴오프되는 경우 상기 제 2 스위치의 일단에 양의 전압을 제공하는 제 4 충전 회로
    를 더 포함하는 기준 전압 생성 회로.
  15. 청구항 14에 있어서, 상기 제 3 충전 회로는 상기 제 1 스위치의 일단에 연결된 제 3 커패시터를 포함하고, 상기 제 4 충전 회로는 상기 제 2 스위치의 일단에 연결된 제 4 커패시터를 포함하는 기준 전압 생성 회로.
  16. 청구항 15에 있어서, 상기 제 3 충전 회로는 상기 샘플 신호에 따라 상기 제 1 노드와 상기 제 3 커패시터를 연결 또는 차단하는 제 3 스위치를 포함하고, 상기 제 4 충전 회로는 상기 샘플 신호에 따라 상기 제 1 노드와 상기 제 4 커패시터를 연결 또는 차단하는 제 4 스위치를 포함하는 기준 전압 생성 회로.
  17. 청구항 1에 있어서, 상기 제 1 커패시터의 전하량을 일정하게 유지하는 보상 회로를 더 포함하는 기준 전압 생성 회로.
  18. 청구항 17에 있어서, 상기 보상 회로는
    상기 제 1 커패시터에 연결되어 상기 저전력 기준 전압이 인가되는 양의 입력단, 음의 입력단, 출력단을 포함하는 증폭기;
    상기 출력단과 상기 양의 입력단 사이에 연결된 제 1 보상 커패시터;
    상기 출력단과 상기 음의 입력단 사이에 연결된 제 2 보상 커패시터; 및
    상기 음의 입력단과 접지 사이에 연결된 제 3 보상 커패시터
    를 포함하는 기준 전압 생성 회로.
  19. 청구항 18에 있어서, 상기 제 3 보상 커패시터의 용량은 상기 제 1 커패시터의 용량보다 작고, 상기 제 1 보상 커패시터 및 상기 제 2 보상 커패시터의 용량은 동일하되 상기 제 3 보상 커패시터의 용량보다 더 작게 설정되는 기준 전압 생성 회로.
  20. 청구항 18에 있어서, 상기 제 2 보상 커패시터에 병렬 연결되며 상기 샘플 신호가 활성화되는 경우 턴온되는 스위치를 더 포함하는 기준 전압 생성 회로.
  21. 샘플 신호에 따라 제 1 노드에서 액티브 기준 전압을 출력하는 밴드갭 레퍼런스 회로;
    상기 샘플 신호에 따라 상기 액티브 기준 전압을 이용하여 제 1 커패시터에 전하를 충전하는 제 1 충전 회로;
    상기 제 1 커패시터의 충전 전압과 비교 전압이 인가되는 증폭기를 포함하며 상기 제 1 커패시터의 전하량을 일정하게 유지하는 보상 회로;
    상기 제 1 커패시터의 충전 전압과 상기 비교 전압의 차이를 임계점과 비교하는 비교 회로; 및
    상기 저전력 기준 전압으로부터 기준 전류를 생성하는 기준 전류 생성 회로
    를 포함하되,
    상기 보상 회로 및 상기 비교 회로는 상기 기준 전류를 사용하여 동작하고,
    상기 샘플 신호는 상기 비교 회로의 출력으로부터 생성되는 펄스 신호이고, 저전력 모드에서 상기 제 1 커패시터의 충전 전압을 저전력 기준 전압으로 제공하는 기준 전압 생성 회로.
  22. 청구항 21에 있어서, 상기 증폭기는
    상기 제 1 커패시터의 충전 전압이 인가되는 양의 입력단, 상기 비교 전압이 인가되는 음의 입력단과 출력단을 포함하고,
    상기 보상 회로는
    상기 증폭기의 출력단과 상기 양의 입력단 사이에 연결된 제 1 보상 커패시터, 상기 출력단과 상기 음의 입력단 사이에 연결된 제 2 보상 커패시터, 및 상기 음의 입력단과 접지 사이에 연결된 제 3 보상 커패시터
    를 포함하는 기준 전압 생성 회로.
  23. 청구항 22에 있어서, 상기 제 3 보상 커패시터의 용량은 상기 제 1 커패시터의 용량보다 작고, 상기 제 1 보상 커패시터 및 상기 제 2 보상 커패시터의 용량은 동일하되 상기 제 3 보상 커패시터의 용량보다 더 작게 설정되는 기준 전압 생성 회로.
  24. 청구항 22에 있어서, 상기 제 2 보상 커패시터에 병렬 연결되며 상기 샘플 신호가 활성화되는 경우 턴온되는 스위치를 더 포함하는 기준 전압 생성 회로.
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