JPWO2017154191A1 - 分周回路、デマルチプレクサ回路、及び半導体集積回路 - Google Patents
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Abstract
Description
図1は、本発明の一実施形態における分周回路の構成例を示す図である。本実施形態における分周回路は、第1の分周回路10、第2の分周回路20、モニタ回路30、第1の選択回路40、及び第2の選択回路50を有する。
Claims (19)
- 第1のクロック信号を分周して第1の分周クロック信号を生成する第1の分周回路部と、
前記第1のクロック信号と同じ周波数で第1の位相差を有する第2のクロック信号を分周して第2の分周クロック信号を生成する第2の分周回路部と、
前記第1の分周クロック信号と前記第2の分周クロック信号との間の位相関係を検出する検出回路と、
前記検出回路により検出された前記位相関係に基づいて、前記第2の分周回路部により生成される前記第2の分周クロック信号及び前記第2の分周クロック信号の反転信号の一方を選択し出力する第1の選択回路とを有することを特徴とする分周回路。 - 前記検出回路は、前記第1の分周クロック信号と前記第2の分周クロック信号との間の位相関係が、前記第1のクロック信号と前記第2のクロック信号との間の位相関係と同じであるか否かを検出することを特徴とする請求項1記載の分周回路。
- 前記第1の選択回路は、前記第1の分周クロック信号と前記第2の分周クロック信号との間の位相関係が、前記第1のクロック信号と前記第2のクロック信号との間の位相関係と同じである場合、前記第2の分周クロック信号を選択して出力し、前記第1の分周クロック信号と前記第2の分周クロック信号との間の位相関係が、前記第1のクロック信号と前記第2のクロック信号との間の位相関係とは逆である場合、前記第2の分周クロック信号の反転信号を選択して出力することを特徴とする請求項2記載の分周回路。
- 前記検出回路は、前記第1の分周クロック信号がデータ入力に入力される第1のラッチ回路と、前記第1のラッチ回路のデータ出力からの出力信号がデータ入力に入力される第2のラッチ回路とを有し、前記第1のラッチ回路及び前記第2のラッチ回路は前記第2の分周回路部の出力信号に基づいて駆動され、前記第2のラッチ回路のデータ出力からの出力信号を前記第1の分周クロック信号と前記第2の分周クロック信号との間の位相関係を示す信号として出力し、
前記第1の選択回路は、前記第2の分周クロック信号の信号線と外部への分周クロック信号の信号線との間に配置された第1のスイッチと、前記第2の分周クロック信号の反転信号の信号線と前記外部への分周クロック信号の信号線との間に配置された第2のスイッチとを有し、前記検出回路から出力される、前記第1の分周クロック信号と前記第2の分周クロック信号との間の位相関係を示す信号に応じて、前記第1のスイッチと前記第2のスイッチとが排他的に導通状態になることを特徴とする請求項1記載の分周回路。 - 前記第1の選択回路と同じ回路構成を有し、前記第1の分周クロック信号を常に選択し出力する第2の選択回路を有することを特徴とする請求項1〜4の何れか1項に記載の分周回路。
- 前記第1の位相差は90度であることを特徴とする請求項1〜4の何れか1項に記載の分周回路。
- 第1の変換クロック信号を用いて、データ信号をパラレル信号に変換する第1のデマルチプレクサ、及び前記第1の変換クロック信号とは位相が異なる第2の変換クロック信号を用いて、前記データ信号と第1の位相差を有するバウンダリ信号をパラレル信号に変換する第2のデマルチプレクサを有するデマルチプレクサ部と、
第1のクロック信号を分周して前記第1の変換クロック信号を生成し、前記第1のクロック信号と同じ周波数で前記第1の位相差を有する第2のクロック信号を分周して前記第2の変換クロック信号を生成する分周回路とを有し、
前記分周回路は、
前記第1のクロック信号を分周して第1の分周クロック信号を生成する第1の分周回路部と、
前記第2のクロック信号を分周して第2の分周クロック信号を生成する第2の分周回路部と、
前記第1の分周クロック信号と前記第2の分周クロック信号との間の位相関係を検出する検出回路と、
前記検出回路により検出された前記位相関係に基づいて、前記第2の分周回路部により生成される前記第2の分周クロック信号及び前記第2の分周クロック信号の反転信号の一方を選択し出力する第1の選択回路とを有し、
前記第1の分周クロック信号を前記第1の変換クロック信号として出力し、前記第1の選択回路から出力される前記第2の分周クロック信号及び前記第2の分周クロック信号の反転信号の一方を前記第2の変換クロック信号として出力することを特徴とするデマルチプレクサ回路。 - 前記検出回路は、前記第1の分周クロック信号と前記第2の分周クロック信号との間の位相関係が、前記第1のクロック信号と前記第2のクロック信号との間の位相関係と同じであるか否かを検出することを特徴とする請求項7記載のデマルチプレクサ回路。
- 前記第1の選択回路は、前記第1の分周クロック信号と前記第2の分周クロック信号との間の位相関係が、前記第1のクロック信号と前記第2のクロック信号との間の位相関係と同じである場合、前記第2の分周クロック信号を選択して出力し、前記第1の分周クロック信号と前記第2の分周クロック信号との間の位相関係が、前記第1のクロック信号と前記第2のクロック信号との間の位相関係とは逆である場合、前記第2の分周クロック信号の反転信号を選択して出力することを特徴とする請求項8記載のデマルチプレクサ回路。
- 第1のクロック信号を分周することにより生成された第1の変換クロック信号に基づいて、第1のビット幅を有する第1の入力信号を、前記第1のビット幅より大きい第2のビット幅を有する第1の中間信号に変換する第1のデマルチプレクサと、
前記第1のクロック信号と同じ周波数で第1の位相差を有する第2のクロック信号を分周することにより生成された第2の変換クロック信号に基づいて、前記第1のビット幅を有し、前記第1の入力信号に対して前記第1の位相差を有する第2の入力信号を、前記第2のビット幅を有する第2の中間信号に変換する第2のデマルチプレクサと、
前記第1の変換クロック信号を分周することにより、前記第1の変換クロック信号よりも低い周波数を有する第3の変換クロック信号を生成する第1の分周回路と、
前記第3の変換クロック信号に基づいて、前記第1の中間信号を、前記第2のビット幅より大きい第3のビット幅を有する第1の出力信号に変換する第3のデマルチプレクサと、
前記第3の変換クロック信号に基づいて、前記第2の中間信号を、前記第3のビット幅を有する第2の出力信号に変換する第4のデマルチプレクサとを有することを特徴とするデマルチプレクサ回路。 - 前記第1の位相差は90度であることを特徴とする請求項10記載のデマルチプレクサ回路。
- 前記第1のクロック信号を分周することにより、前記第1の変換クロック信号を生成する第2の分周回路と、
前記第2のクロック信号を分周することにより、前記第2の変換クロック信号を生成する第3の分周回路とを有し、
前記第2の分周回路及び前記第3の分周回路の分周比はそれぞれ、前記第1のビット幅に対する前記第2のビット幅の比に等しいことを特徴とする請求項10又は11記載のデマルチプレクサ回路。 - 前記第1のクロック信号及び前記第2のクロック信号に基づいて、シリアル信号を前記第1の入力信号及び第2の入力信号に変換する変換回路を更に有することを特徴とする請求項12記載のデマルチプレクサ回路。
- 第1のクロック信号及び前記第1のクロック信号と同じ周波数で第1の位相差を有する第2のクロック信号を用いて入力シリアル信号をサンプリングするコンパレータと、
前記コンパレータの出力信号をパラレル信号に変換するデマルチプレクサ回路と、
受信した信号を基に前記第1のクロック信号及び前記第2のクロック信号の位相を制御するクロックデータリカバリ回路とを有し、
前記デマルチプレクサ回路は、
第1の変換クロック信号を用いて、データ信号をパラレル信号に変換する第1のデマルチプレクサ、及び前記第1の変換クロック信号とは位相が異なる第2の変換クロック信号を用いて、前記第1の位相差を有するバウンダリ信号をパラレル信号に変換する第2のデマルチプレクサを有するデマルチプレクサ部と、
前記第1のクロック信号を分周して前記第1の変換クロック信号を生成し、前記第2のクロック信号を分周して前記第2の変換クロック信号を生成する分周回路とを有し、
前記分周回路は、
前記第1のクロック信号を分周して第1の分周クロック信号を生成する第1の分周回路部と、
前記第2のクロック信号を分周して第2の分周クロック信号を生成する第2の分周回路部と、
前記第1の分周クロック信号と前記第2の分周クロック信号との間の位相関係を検出する検出回路と、
前記検出回路により検出された前記位相関係に基づいて、前記第2の分周回路部により生成される前記第2の分周クロック信号及び前記第2の分周クロック信号の反転信号の一方を選択し出力する第1の選択回路とを有し、
前記第1の分周クロック信号を前記第1の変換クロック信号として出力し、前記第1の選択回路から出力される前記第2の分周クロック信号及び前記第2の分周クロック信号の反転信号の一方を前記第2の変換クロック信号として出力することを特徴とする半導体集積回路。 - 前記デマルチプレクサ回路からの前記パラレル信号を受けて処理動作を行う内部回路を有することを特徴とする請求項14記載の半導体集積回路。
- 前記検出回路は、前記第1の分周クロック信号と前記第2の分周クロック信号との間の位相関係が、前記第1のクロック信号と前記第2のクロック信号との間の位相関係と同じであるか否かを検出することを特徴とする請求項14記載の半導体集積回路。
- 前記第1の選択回路は、前記第1の分周クロック信号と前記第2の分周クロック信号との間の位相関係が、前記第1のクロック信号と前記第2のクロック信号との間の位相関係と同じである場合、前記第2の分周クロック信号を選択して出力し、前記第1の分周クロック信号と前記第2の分周クロック信号との間の位相関係が、前記第1のクロック信号と前記第2のクロック信号との間の位相関係とは逆である場合、前記第2の分周クロック信号の反転信号を選択して出力することを特徴とする請求項16記載の半導体集積回路。
- 第1のクロック信号及び前記第1のクロック信号と同じ周波数で第1の位相差を有する第2のクロック信号を用いて入力シリアル信号をサンプリングすることにより、第1のビット幅を有する第1の入力信号、及び、前記第1のビット幅を有し、前記第1の入力信号に対して前記第1の位相差を有する第2の入力信号を出力するコンパレータと、
前記コンパレータの出力信号を変換するデマルチプレクサ回路と、
受信した信号を基に前記第1のクロック信号及び前記第2のクロック信号の位相を制御するクロックデータリカバリ回路とを有し、
前記デマルチプレクサ回路は、
前記第1のクロック信号を分周することにより生成された第1の変換クロック信号に基づいて、前記第1の入力信号を、前記第1のビット幅より大きい第2のビット幅を有する第1の中間信号に変換する第1のデマルチプレクサと、
前記第2のクロック信号を分周することにより生成された第2の変換クロック信号に基づいて、前記第2の入力信号を、前記第2のビット幅を有する第2の中間信号に変換する第2のデマルチプレクサと、
前記第1の変換クロック信号を分周することにより、前記第1の変換クロック信号よりも低い周波数を有する第3の変換クロック信号を生成する第1の分周回路と、
前記第3の変換クロック信号に基づいて、前記第1の中間信号を、前記第2のビット幅より大きい第3のビット幅を有する第1の出力信号に変換する第3のデマルチプレクサと、
前記第3の変換クロック信号に基づいて、前記第2の中間信号を、前記第3のビット幅を有する第2の出力信号に変換する第4のデマルチプレクサとを有することを特徴とする半導体集積回路。 - 前記デマルチプレクサ回路からの前記第1の出力信号及び第2の出力信号の少なくとも1つを受けて処理動作を行う内部回路を有することを特徴とする請求項18記載の半導体集積回路。
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