KR100487099B1 - 클락신호를발생시키는방법및클락피구동회로 - Google Patents

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Abstract

본원발명은 클락신호를 발생시키는 방법 및 클락피구동회로에 관한 것으로, 특히 본원발명의 클락킹 구조는 제 1주파수(F)를 가지는 외부 클락신호를 사용하고, 제 1주파수(F) 보다 낮은 제 2주파수(F/2)를 가지는 내부 마스터 클락신호를 발생시키도록 제공된다. 예를 들어, 외부 클락의 1/2에 해당하는 속도로 동작되는 내부 마스터 클락신호는 장치를 통하여 클락신호(예컨대, 동기 메모리제품에서 입력 또는 출력버퍼)를 필요로 하는 장치의 구성요소에 전파된다.
내부 마스터 클락신호의 상승 및 하강 에지에 대응하는 폭이 좁은 펄스 스트림은 완전한 주파수에서 클락신호를 요구하는 구성요소를 위해 국지적으로 발생된다. 폭이 좁은 펄스 스트림은 제 1 주파수를 가진다.

Description

클락신호를 발생시키는 방법 및 클락피구동회로
본 발명은 클락신호를 발생시키는 방법 및 클락피구동회로에 관한 것으로, 더 상세하게는 디지털 회로의 클락킹 구조에 관한 것이다.
저전력은 전자산업에서 주된 관심사로 나타나게 되었다. 이전에, 마이크로 일렉트로닉스에서 일반적으로 소정의 냉각 한계점을 초과하거나 배터리 동작되는 장치에서만 중요시되는 전력소비와 함께 주된 관심사는 수행능력, 면적, 비용, 신뢰성이었다. 칩 밀도와 클락 스피드가 증가됨에 따라, 장비는 휴대 가능하고 배터리로 동작되며 전력 소비는 더욱더 중요한 문제로 대두되었다.
CMOS 로직회로에서 전력소모의 주된 요소는 동작 전력소모이다. 동작 전력소모는 (단락회로 전류와 같은 DC 및 비용량성 전류가 기여되는 것을 무시하고) P가 전력이고, C가 부하 커패시턴스이며, Vdd는 전력공급 전압, 그리고 f가 회로가 동작되는 스위칭 주파수일 때 P=C*Vdd2*f에 의해 연산된다.
동작 전력 낭비는 공급전압(Vdd)의 크기에 의해 가장 직접적으로 영향을 받는다. 이로써, 디지털 설계자들의 추세는 공급전압을 줄이는 것이다. 그러나 공급전압이 줄어들 수 있는 양은 이러한 수단 중에서 추가 이득은 달성되기 어렵다는 점에서 제한된다.
비록 스위칭 주파수에서 감소는 또한 감소된 동작 전력 낭비를 야기하지만, 이러한 감소는 증가된 장치 동작 속도에 대한 필요성을 가지게 된다. 이러한 문제는 증가된 동기장치, 예를 들어 동기 다이나믹 또는 스태틱 메모리장치(SDRAMs 또는 SSRAMs)의 사용에 의해 복합된다. 이러한 동기장치는 장치의 모든 특성을 제어하는 마스터 클락을 사용한다. 예를 들어, 동기 SRAM에서 마스터 클락은 메모리로부터 데이타의 입력, 기억 그리고 출력을 제어한다. 동작 전력 낭비는 상기 장치를 거치는 고주파수 마스터 클락 신호를 발생시키기 위한 필요성에 기인하여 증가된다. 아무튼 이러한 전력 낭비는 일반적으로 고주파수 동작을 달성하기 위해 필요한 희생으로 받아 들여 졌다.
고주파수 동작을 허용하는 이러한 장치에서 동작 전력 낭비를 줄이는 것이 바람직하다.
본 발명의 목적은 제 1주파수(F)를 가진 외부 클락신호가 내부적으로 제 2주파수(F/2)에 해당하는 내부 마스터 클락 신호를 발생시키기 위해 반으로 분할되는 클락킹 구조를 제공하는데 있다.
따라서 본 발명은 제 1주파수(F)를 가지고 외부 클락신호로 사용하고 제 1주파수(F) 보다 낮은 주파수를 갖는 제 2주파수(예컨대, F/2)를 가지는 내부 마스터 클락신호를 발생시킨다. 외부 클락 속도의 반으로 동작하는 내부 마스터 클락신호는 장치를 통하여 클락신호를 필요로 하는 장치상(예컨대, 동기메모리제품에서 입력 및 출력 버퍼)에 전파된다. 폭이 좁은 펄스의 흐름은 마스터 클락신호의 상승 및 하강 에지에 대응하여 클락신호를 요구하는 이러한 구성요소를 위해 국지적으로 발생된다. 이러한 폭이 좁은 펄스의 흐름은 제 1주파수(F)를 갖는다. 이러한 방법으로 마스터 클락신호 발생과 관련된 동작 전력 소비는 거의 반으로 줄게 되며, 그러나 집적 회로는 여전히 고주파수에서 동작된다.
본 발명의 실시예는 총 전력소모에서 상당한 감소를 달성하는 반면에 고주파수에서 연속적인 동작을 허용한다. 전력소모에 있어서의 이러한 감소는 외부 클락신호의 반에 해당하는 감소된 마스터 클락신호를 발생시킴으로써 달성되어 진다. 감소된 주파수 마스터 클락신호는 클락을 요구하는 이러한 회로소자에 대한 제어를 제공하기 위해 상기 장치를 통하여 전파된다. 이것은 두개의 요소에 의해 내부 마스터 클락을 구동하는데 따른 전력소모를 줄인다. 마스터 클락은 종종 클락신호의 라이팅과 관련된 커패시턴스가 아주 중요하므로 칩내의 많은 회로로 전파된다. 두개의 요소에 의한 고커패시턴스 클락신호의 주파수를 낮추는 것은 그 부분의 전력 소비를 상당량 감소시킨다.
본 발명의 특성과 이점을 보다 잘 이해하기 위해 첨부 도면을 참조하여 보다 상세히 설명하겠다.
본 발명의 실시예는 다수의 다른 장치와 관련하여 사용되어 진다. 일실시예에서 본 발명의 특징은 February 10, 1995 출원한 U.S Patent Application Serial No. 08/386,581 "집적회로에서 파이프라이닝 데이타를 위한 방법 및 장치"의 내용은 모든 목적을 위해 참고로서 협력될 수 있을 것이다. 도 1을 언급하면, 클락피구동장치(100)가 도시되어 있다. 클락피구동장치(100)는 동기 메모리장치와 같은 소정의 클락피구동회로일 것이다.
입력 클락신호φ는. 상기 장치로부터 수신된다. 예를 들어, 만약 장치가 200MHZ 동기 메모리장치이면, 입력 클락신호φ는 200MHZ 클락신호이다. 입력 클락신호φ는 1/2φ에 또는 입력 클락신호의 제 2주파수(F/2)에 해당하는 감소된 주파수 클락신호를 발생시키기 위해 주파수 분배기(90)에 입력된다. 이러한 감소된 주파수 클락신호1/2φ는 입력 클락신호φ를 버퍼링 및 라우팅 하는 것보다도 상기 장치를 통하여 전파된다. 이로서 내부 클락 버퍼링회로의 소모를 줄이게 된다.
그러나 단지 클락 주파수를 2등분하는 것은 좀 더 느린 장치 동작을 야기한다. 본 발명의 실시예에 따라, 마스터클락신호φ의 상승 및 하강 에지에 대응하는 클락펄스는 필요로 하는 곳에서 생성되어 진다. 도 1을 계속해서 언급하면, 복수의 클락회로(104a-n)는 클락피구동장치(100)에 제공되어 진다. 이러한 클락회로(104)는 펄스스트림을 발생시키기 위해 사용된다. 펄스스트림은 감소된 주파수 클락신호1/2φ로부터 발생되고 마스터 클락신호φ의 상승 및 하강 에지에 대응한다. 펄스스트림은 이때 회로소자(또는 서브회로)(150a-n)를 제어하기 위해 사용되어 진다. 회로소자(150a-n)는 데이타 입력 또는 출력 버퍼와 같은 클락제어를 필요로 하는 소자이다.
특정 일실시예에서 각 클락회로(104)는 감소된 주파수 마스터클락신호1/2φ를 수신한다. 감소된 주파수 클락신호 상에 상승 에지는 NAND게이트(124)가 폭이 좁은 네거티브 펄스(예컨대, 인버터(118,120,122)의 결합된 딜레이와 폭이 대략 동등하게)를 발생하도록 한다. 노드(Y)에서 폭이 좁은 네거티브 펄스는 PMOS트랜지스터(126)를 턴온하고, 노드(Z)상에 포지티브 천이를 야기하고, 인버터(138)와 인버터(140)에 의해 형성된 소형 인버터(140)를 과전력 소모케 한다.
노드(Z)상에 포지티브 천이는 인버터(128)의 출력상에 네거티브 천이를 일으키고, 인버터(130)의 출력상에 포지티브 천이, 인버터(132)의 출력상에 네거티브 천이, 인버터(134)의 출력과 그리고 트랜지스터(136)의 게이트에 포지티브 천이를 일으킨다. NMOS트랜지스터(136)의 게이트 상에 포지티브 천이는 노드(Z)를 로우(low)로 만들고 다시 소형 인버터(140)를 과전력시킨다. 이것은 노드(Z)가 단지 3인버터 딜레이 폭인 네거티브 펄스에 노드Y(또는 노드X)상에서 하이로 된 후에 4인버터 딜레이를 일으킨다는 것을 주목해야 한다. 그러므로 PMOS트랜지스터(126 또는 116)는 노드(Z)가 접지로 끌어 당겨지기 전에 오프된다. 노드(Z) 후측의 4개의 인버터 딜레이는 접지로 끌어 당겨지고 트랜지스터(136)는 턴 오프되며, 노드(Z)가 다시 하이로 되도록 허용한다. 노드(Z)상에 포지티브 펄스는 포지티브 펄스를 회로소자(150)에 구동시키기 위하여 인버터(138)와 인버터(142)에 의해 버퍼링된다. 마찬가지로 감소된 주파수 클락신호1/2φ는 NAND게이트(114)가 노드(X)에서 네거티브 펄스를 발생시키도록 하고, 이것은 NMOS트랜지스터(136)에 의해 다시 종결되어지는 노드(Z)에서 포지티브 천이를 발생시키기 위해 PMOS트랜지스터(116)를 간단하게 턴온한다. 이러한 사건의 연속은 도 2의 타이밍도에 도시된다.
이로써, 전력소모는 클락피구동장치(100)를 거쳐 고주파수 마스터 클락신호φ을 분배하기 위한 필요성을 회피함으로써 감소시킬 수 있다. 대신에 감소된 주파수 클락신호1/2φ는 상기 장치를 통하여 분배된다. 감소된 주파수 클락신호1/2φ는 이때 마스터 클락신호1/2φ의 상승 및 하강 에지 대응하여 펄스스트림을 발생시키는데 사용되며, 이것은 교대로 입력 클락신호φ의 상승 에지에 대응한다. 펄스스트림은 마스터 클락 제어를 요구하는 클락피구동장치의 구성요소들을 제어한다. 그 결과는 내부적으로 버퍼된 클락신호를 발생시키는데 있어서 감소된 동작전력소모 레벨에서 고주파수를 가지고 클락피구동장치를 동작시키는 능력이다.
이와 유사한 기술에 의해 뒷받침되어 본 발명은 본 발명의 정신이 필수적인 특징에서 벗어남이 없이 다른 특정 형태로 구체화 될 수 있다. 예를 들어 추가 실시예에 있어서, 본 발명의 특징은 동기메모리장치를 통하여 데이타의 흐름을 제어하는데 사용된다. 감소된 주파수 클락신호1/2φ의 딜레이된 버젼은 위에서 언급되고 참고적으로 첨부된 U.S. Patent Application Serial No. 08/386,581에 묘사된 장치와 같은 동기메모리장치에서 파이프라이닝 목적을 위한 다른 래치에 데이타를 조종하는데 사용된다. 본 발명의 기술은 특히 제1데이타 피스가 비동시적으로 전체 데이타 경로를 통하여 전달되고 제2데이타 피스가 동일한 데이타 경로를 통하여 전달되기 시작한다. 각 데이타의 피스는 저장유닛으로 조종되고 그때 출력을 위해 적절하게 선택된다.
도 3은 본 발명의 클랙킹 기술의 이점을 위하는 두개의 깊은 파이프라인을 구비하는 시스템을 위한 데이타 조종의 단순화된 이행을 도시한 것이다. 상기 시스템은 저장유닛 D1(302)로 제 1데이타를 조종하고 제2저장유닛 D2(302)로 제 2데이타를 조종하는 데이타 스티어링회로(300)를 포함한다. 제3데이타는 다시 저장유닛D1(302)로 조종된다. 스티어링의 타이밍은 딜레이 블럭(316)에 의해 딜레이되는 내부 마스터 클락신호1/2φ의 버젼에 의해 제어된다.
상세한 타이밍 및 딜레이 요구 조건은 상술한 출원번호 NO. 08/386,581에서 설명되고 본 발명을 위하여 참고되어질 수 있다. 선택소자는 예를 들어, D1(302)이나 D2(304)로부터의 데이타를 출력버퍼(310)까지 각각 선택적으로 결합하는 전달게이트(306) 및 (308)로 이루어진다. 전달게이트(306)와 (308)은 1/2φ마스터 클락 및 그 역(인버터(314)에 의해 발생되는)에 의해 제어된다. 이 예에서 1/2φ마스터 클락의 포지티브 천이는 제1데이타를 출력버퍼(310)로 조종하고 네거티브 천이는 제2데이타를 출력버퍼(310)로 조종한다. 이것은 메모리장치를 제어하는데 필요한 회로를 축소하게 된다. 이로써 추가로 전력소모를 줄이게 된다.
결론적으로 본 발명은 제 1주파수(F)를 가진 외부 클락신호가 내부적으로 제2주파수(F/2)에 동등한 내부 마스터클락신호를 발생시키기 위해 반으로 분할되는 클락킹 구조를 제공한다. 외부 클럭속도의 반으로 동작되는 내부 마스터클락신호는 클락신호를 요구하는 장치(예컨대, 동기 메모리제품에서 입력 또는 출력 버퍼)상에서 구성요소에 대한 장치를 걸쳐 전파된다. 마스터 클락신호의 상승 및 하강 에지에 대응하는 폭이 좁은 펄스의 스트림은 완전한 주파수에서 클락신호를 요구하는 그 구성요소에 대해 국지적으로 발생되어 진다. 상술한 것은 본 발명의 일실시예를 완전하게 묘사한 반면에 다양한 변형, 변화 및 양자택일이 적용될 수 있다.
예를 들어 다양한 로컬 클락구동 서브회로에 도달하기 전에 내부 마스터클락이 버퍼되거나 다른 회로를 통과하는 것은 본 기술에서 공지되어 있다. 즉, 도 1에서 묘사되고 도시된 일실시예가 각 로컬클락회로를 구동하는 동일한 마스터클락신호를 보인 반면에, 내부 마스터 클락신호로서 동일한 주파수를 가지는 매우 동일한 내부 마스터 클락신호와 다른 클락신호는 집적회로 내에서 다양한 위치로 전파될 것이다. 본 발명의 경계는 묘사된 실시예에 한정되지 않으며, 대신에 후술하는 클레임에 의해 한정되어야 한다.
도 1은 본 발명의 일실시예에 따른 클락 펄스를 발생시키기 위한 회로를 도시한 것이다.
도 2는 도 1에 따라 발생되는 클락 펄스의 동작을 묘사한 타이밍도이다.
도 3은 본 발명에 따른 클락킹 구조를 사용한 파이프라이닝 회로이다.
＜ 도면의 주요 부분에 대한 부호의 설명 ＞
100 : 클락피구동장치 104 : 클락회로
150 : 회로소자 300 : 데이타스티어링회로

Claims (10)

  1. 제 1주파수를 가지는 외부 클락신호를 수신하는 제 1단계와;
    상기 외부 클락신호로부터 상기 제 1주파수 보다 낮은 주파수를 갖는 제 2주파수를 가진 내부 마스터 클락신호를 발생시키는 제 2단계와;
    상기 내부 마스터 클락신호 또는 상기 내부 마스터 클락신호로부터 얻어진 신호를 집적회로 내부의 다수의 클락피구동 서브회로 각각에 전파하는 제 3단계와;
    상기 내부 마스터 클락신호 또는 상기 내부 마스터 클락신호로부터 얻어낸 신호로부터 상기 제 1주파수를 갖는 로컬 클락신호를 발생시키는 제 4단계; 및
    상기 로컬 클락신호를 상기 복수의 클락피구동 서브회로 각각에 적용하는 제 5단계를 포함하는 것을 특징으로 하는 클락신호를 발생시키는 방법.
  2. 제1항에 있어서, 상기 제 2단계에서 상기 제 2주파수는 상기 제 1주파수의 1/2 값을 갖는 것을 특징으로 하는 클락신호를 발생시키는 방법.
  3. 제2항에 있어서, 상기 제 4단계는 상기 내부 마스터 클락신호의 상승 및 하강 에지에 대응하고 상기 제 1주파수를 가지는 복수의 폭이 좁은 펄스를 발생시키는 것을 특징으로 하는 클락신호를 발생시키는 방법.
  4. 제2항에 있어서,
    파이프라인형의 상기 집적회로에서 제1 및 제2데이타를 전파하는 단계;
    상기 마스터 클락신호의 제1에지에 반응하여 상기 제1데이타를 출력에 스티어링하는 단계;
    상기 마스터 클락신호의 상기 제1에지에 마주보는 제2에지에 반응하여 상기 출력에 제2데이타를 스티어링하는 단계를 더 포함하는 것을 특징으로 하는 클락신호를 발생시키는 방법.
  5. 제 1주파수를 가지는 외부 클락신호를 수신하기 위해 결합된 입력을 구비하고 출력에서 상기 제 1주파수 보다 낮은 주파수의 제 2주파수를 가진 내부 마스터 클락을 발생시키는 주파수 분배기와;
    상기 주파수 분배기의 출력에 결합되고 상기 회로를 횡단하여 상기 내부 마스터 클락을 분배하는 회로 네트워크와;
    각각 클락 입력을 가지는 복수의 클락피구동 서브회로와;
    각각 상기 내부 마스터 클락 또는 상기 내부 마스터 클락으로부터 얻어진 클락신호를 수신하기 위해 상기 회로 네트워크에 결합된 입력과, 각 상기 복수의 클락피구동 서브회로의 클락입력에 결합된 출력을 가지는 복수의 클락회로를 포함하고,
    상기 복수의 클락회로는 각 출력에서 상기 제 1주파수를 가지는 클락신호를 재발생시키는 것을 특징으로 하는 클락피구동회로.
  6. 제5항에 있어서, 상기 제 2주파수는 상기 제 1주파수의 1/2 값을 갖는 것을 특징으로 하는 클락피구동회로.
  7. 제6항에 있어서,
    상기 각 복수의 클락회로는
    상기 내부 마스터 클락에 결합된 입력을 구비하고, 상기 내부 마스터 클락신호의매 상승 에지마다 펄스를 발생시키는 것을 특징으로 하는 제1펄스 발생회로와;
    상기 내부 마스터 클락에 결합된 입력을 구비하고, 상기 내부 마스터 클락신호의 매 하강 에지마다 펄스를 발생시키는 것을 특징으로 하는 제2펄스 발생회로와;
    상기 제 1주파수를 가진 출력에서 신호를 발생시키고, 상기 제1펄스 발생회로의 출력을 상기 제2펄스 발생회로의 출력과 결합하고 출력에서 상기 제 1주파수를 갖는 신호를 발생시키는 결합회로를 포함하는 것을 특징으로 하는 클락피구동회로.
  8. 제7항에 있어서,
    상기 클락피구동회로는 동기메모리회로를 포함하는 것을 특징으로 하는 클락피구동회로.
  9. 제8항에 있어서,
    파이프라인 형에서 데이타를 전파하는 파이프라인 데이타경로와;
    상기 데이타 경로에 결합된 데이터 스티어링회로;
    상기 데이터 스티어링회로에 결합된 제1 및 제2데이타 저장유닛과;
    상기 제1 및 제2데이타 저장유닛에 결합하고, 각각 상기 내부 마스터 클락의 상승 및 하강 에지에 응답하여 상기 제1 및 제2저장유닛에 저장된 데이타를 결합하는 데이타선택회로를 추가로 포함하는 것을 특징으로 하는 클락피구동회로.
  10. 제9항에 있어서,
    상기 데이타 선택회로는
    회로출력에 상기 제1데이타 저장유닛의 출력을 결합하는 제1전달게이트와;
    회로출력에 상기 제2데이타 저장유닛의 출력을 결합하는 제2전달게이트를 포함하고,
    상기 제1전달게이트는 상기 내부 마스터 클락의 제1에지에 응답하여 전도되고, 상기 제2전달게이트는 상기 내부 마스터 클락신호의 상기 제1에지에 반대되는 제2에지에 응답하여 전도되는 것을 특징으로 하는 클락피구동회로.
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