JP3727103B2 - 半導体素子の試験方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、パルスＩ−Ｖ測定を用いた半導体素子の試験方法に関するものである。
【０００２】
【従来の技術】
図３６は半導体測定装置の一種である，Ｉ−Ｖ測定回路の従来例を示す回路構成図である。図において、１はＧａＡｓ ＦＥＴ，Ｓｉ ＦＥＴなどの試験対象である半導体素子であり、ソースがグランド６に接続されている。２３は負極が半導体素子１のソースに接続されたＤＣ電源、３０は負極が半導体素子１のソースに接続されたＤＣ電源、３１は半導体素子１のドレインとＤＣ電源２３の正極との間に接続された，電流計などの電流測定装置、３２は半導体素子１のゲートとＤＣ電源３０の正極との間に接続された，電流計などの電流測定装置、６はこの測定回路のグランドである。
【０００３】
次に、動作について説明する。ＤＣ電源３０，２３により，試験対象である半導体素子１のゲート，ドレインにそれぞれバイアス電圧を与えておき、電流測定装置３２によりゲートに流れる電流を測定する。そして、このゲートに与えるバイアス電圧を変化させて、半導体素子１に流れるドレイン電流の変化を電流測定装置３１により測定することにより、連続波（Continuous Wave:以下，ＣＷと称す）の入力による試験対象のＩ−Ｖ測定を行うことができる。
【０００４】
そして、このＣＷによるＩ−Ｖ特性を測定することにより、半導体素子（ＦＥＴ）に流れる電流×電圧の積により発生する熱的安定状態（発熱により電流が減少する）およびチャンネル内の空乏層，表面空乏層の電荷安定状態での半導体素子（ＦＥＴ）の電流−電圧特性を測定することができる。
【０００５】
【発明が解決しようとする課題】
従来のＩ−Ｖ測定回路は図３６のように構成されており、ＣＷを入力する動作によってＩ−Ｖ測定を行っていたため、定常的に入力が印加される状態となり、このため自己発熱による熱の影響でＩ−Ｖ特性が変化してしまい、正確なＩ−Ｖ測定を行うことができないという問題があった。
【０００６】
またＧａＡｓ系のＦＥＴのリセスなどに、特性に悪影響を与える表面準位が生じており、パルス動作の場合にはチャンネルを流れる電子の速度と表面準位での電子の速度との間に差が生じ、これによって特性が変化するものであるが、ＣＷで測定を行った場合、表面電荷が安定状態に落ちついているので、表面準位は変化せず、この表面準位による影響が現れないため、その影響を考慮してＩ−Ｖ特性の測定を行うことができないという問題があった。
【０００７】
さらに、高出力ＦＥＴなどの大信号動作での負荷線に沿ったＲＦスイングを考慮してＩ−Ｖ特性を得ることができないという問題点があった。
【０００８】
この発明は、上記のような問題点を解消するためになされたもので、試験対象である半導体素子を、熱の影響を除去できるような動作条件に設定することができ、測定者が希望する温度でＩ−Ｖ測定を行うことができるとともに、ＧａＡｓ系のＦＥＴなどにおけるリセスの表面準位の影響を考慮して測定を行うことができ、しかも、高出力ＦＥＴなどの大信号動作での負荷線に沿ったＲＦスイングを考慮してＩ−Ｖ特性を得ることができる半導体素子の試験方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この発明の請求項１に係る半導体素子の試験方法は、試験対象である半導体素子のゲート，ドレインに，互いに同期させたパルス電圧を印加するとともに、ドレインに印加する電圧を変化させる工程と、該ドレインに印加する電圧を変化させた際にドレインに流れるドレイン電流の変化を検出することにより負荷線上のドレインコンダクタンス（ｇｄ）を測定する工程とを含むようにしたものである。
【００１２】
また、本発明の請求項２に係る半導体素子の試験方法は、請求項１記載の半導体素子の試験方法において、上記半導体素子のドレイン側に負荷を挿入するようにしたものである。
【００１３】
また、この発明の請求項３に係る半導体素子の試験方法は、請求項２記載の半導体素子の試験方法において、上記パルスとして、正極性パルスおよびその直後の負極性パルスをｎ（≧１）回発生し、かつこれを一定間隔で繰り返すものを用いるようにしたものである。
【００１４】
また、この発明の請求項４に係る半導体素子の試験方法は、請求項３記載の半導体素子の試験方法において、負荷線の各点でゲート電圧（Ｖｇ）を一定とし、ドレイン電圧（Ｖｄ）をスイープすることにより負荷線沿いのドレインコンダクタンス（ｇｄ）を計算する工程を含むようにしたものである。
【００１５】
また、この発明の請求項５に係る半導体素子の試験方法は、試験対象である半導体素子のゲート，ドレインに，互いに同期させたパルス電圧を印加するとともに、ドレインに印加する電圧を変化させる工程と、該ドレインに印加する電圧を変化させた際にドレインに流れるドレイン電流の変化を検出することにより負荷線上のドレインコンダクタンス（ｇｄ）の周波数分散を測定する工程とを含むようにしたものである。
【００１６】
また、この発明の請求項６に係る半導体素子の試験方法は、請求項５記載の半導体素子の試験方法において、上記半導体素子のドレイン側に負荷を挿入するようにしたものである。
【００１８】
また、この発明の請求項７に係る半導体素子の試験方法は、請求項６記載の半導体素子の試験方法において、上記パルスとして、正極性パルスおよびその直後の負極性パルスをｎ（≧１）回発生し、かつこれを一定間隔で繰り返すものを用いるようにしたものである。
【００２８】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態を図について説明する。
図１はこの発明の実施の形態１による半導体素子の試験装置の原理的な構成を示す。図において、１はＧａＡｓ ＦＥＴ，Ｓｉ ＦＥＴなどの試験対象である半導体素子、２，４は半導体素子１のゲートおよびドレインに互いに同期してパルス電圧を印加するためのパルスジェネレータであり、これは負荷インピーダンスが５０Ωであるという条件のもとで電圧を正確に設定できる。また、３，５は電流をモニタするための電流測定装置であり、電流測定装置３は半導体素子１のゲートとパルスジェネレータ２の一端との間に設けられており、電流を測定することによりパルスジェネレータ２の負荷インピーダンスをモニタしてパルスジェネレータ２が正確に設定された電圧を発生しているか否かを確認するためのものである。また、電流測定装置５は半導体素子１のドレインとパルスジェネレータ４の一端との間に設けられており、半導体素子１のドレイン電流を測定するためのものである。６は本装置のグランドであり、半導体素子１のソースおよびパルスジェネレータ２，４の他端が接続されている。また、１００は制御装置であり、電流計３，５の電流を測定するとともに、パルスジェネレータ２，４を同期させて動作させ、かつパルスジェネレータ２，４の出力電圧を測定するべく制御を行うものである。
【００２９】
図２はこの発明の実施の形態１による半導体素子の試験装置の構成を示す。図において、７は半導体素子１に印加する電圧や半導体素子１を流れる電流を測定するオシロスコープであり、これはこのオシロスコープと同様の電圧，電流測定機能や制御機能を有するものであれば、別の装置を用いてもよい。また、８はオシロスコープ７の入力チャンネルであり、８ａはパルスジェネレータ２，４のいずれか一方がこれを発して他方に対して出力するトリガ信号を入力する入力チャンネルである。また、８ｂはパルスジェネレータ２が出力するパルス電圧を観測するための入力チャンネル、８ｃはパルスジェネレータ４が出力するパルス電圧を観測するための入力チャンネル、８ｄは半導体素子１に流れる電流を観測するための入力チャンネルである。
【００３０】
また、９はパルスジェネレータ２，４およびオシロスコープ７を時間軸上で同期させるためのトリガ信号線、１０は電圧プローブであり、１０ａは半導体素子１のゲート電圧を測定するための電圧プローブ、１０ｂは半導体素子１のドレイン電圧を測定するための電圧プローブである。また、１１は半導体素子１のドレイン電流を測定するための電流プローブである。なお、この図２ではパルスジェネレータ２が設定された電圧を正確に発生できるものとしているために、図１の電流測定装置３に相当する機能は図示を省略している。
【００３１】
次に動作について説明する。すなわち、本実施の形態１における半導体素子の試験装置においては、パルスジェネレータ２，４はそのいずれか一方がトリガ信号を発生し、これをトリガ信号線９を介してパルスジェネレータ２，４の他方およびオシロスコープ７に入力する。なお、このトリガ信号は、オシロスコープ７が発してパルスジェネレータ２，４がこれを受けるようにしてもよい。これにより、パルスジェネレータ２，４とオシロスコープ７とは互いに同期してパルス電圧を発生し、これを半導体素子（ＦＥＴ）１のゲート，ドレインに印加する。そして、オシロスコープ７はトリガ信号によりパルスジェネレータ２，４と同期して動作を行ない、このパルス電圧をプローブ１０ａおよび１０ｂによりオシロスコープ７に取り込むとともに、半導体素子（ＦＥＴ）１のドレインに流れる電流をプローブ１１により取り込み、そのドレイン電流を観測する。
【００３２】
これによって、本実施の形態１では、パルスＩ−Ｖ特性、即ち、半導体素子（ＦＥＴ）に過渡的に流れる電流×電圧の積により発生する熱的過渡状態や、過渡的に変化する表面電荷により現れるチャンネル内の空乏層の影響や，表面空乏層の電荷の過渡状態での半導体素子（ＦＥＴ）の電流−電圧特性を測定することができる。
【００３３】
また、以下のように半導体素子（ＦＥＴ）を設定することにより、熱の影響を除去できるような動作条件に設定することができる。即ち、この動作条件は、電流×電圧の積により半導体素子（ＦＥＴ）に発生する発熱量と、半導体素子（ＦＥＴ）および基板の放熱効果によって決定されるので、ＦＥＴの構造などにより異なるものとなるが、その動作条件を決定するためには、図３に示されるように、比較的長いパルス幅（例えば、１〜１０ｍｓ）のゲート電圧Ｖg （ドレイン電圧Ｖd ）を印加してドレイン電流Ｉd を測定し、発熱によりドレイン電流が減少しはじめる前のパルス幅になるように、ゲート電圧Ｖg （ドレイン電圧Ｖd ）およびドレイン電流Ｉd を設定すればよい。
【００３４】
このように本実施の形態１では、半導体素子の試験装置の構成として、パルスジェネレータ２，４を互いに同期させて半導体素子にパルス電圧を印加するとともに、オシロスコープ７も同期させて動作させる回路構成としたので、半導体素子の熱の影響，ＦＥＴなどの表面準位の影響を考慮したパルスＩ−Ｖ特性を得ることができ、ＣＷ測定では判別し得なかった，良品と不良品との判別が可能となる。
【００３５】
実施の形態２．
図４は本実施の形態２による半導体素子の試験装置の試験方法のフローチャートを示す。
図において、Ｓ１はゲートパルス電圧とドレインパルス電圧を同期させて発生するステップ、Ｓ２はこのように同期させて発生したゲートパルス電圧とドレインパルス電圧とを半導体素子に印加するステップ、Ｓ３はオシロスコープにより半導体素子のゲート電圧，ドレイン電圧，ドレイン電流を測定するステップ、Ｓ４は測定結果をプロットするステップである。
【００３６】
また、図５は本実施の形態２による半導体素子の試験装置の試験方法により、各部に印加されるパルス波形を示す。
図において、１２は半導体素子１のゲートに印加するゲートパルス電圧、１３は半導体素子１のドレインに印加するドレインパルス電圧、１４はゲートパルス電圧１２およびドレインパルス電圧１３を印加することによってドレインに流れるドレインパルス電流、１５ａはドレインパルス電流１４のパルス幅、１５ｂはドレインパルス電流１４のパルス周期、１６ａは半導体素子１がオンした時のゲート電圧、１６ｂは半導体素子１がオフした時のゲート電圧、１７ａは半導体素子１がオンした時のドレイン電圧、１７ｂは半導体素子１がオフした時のドレイン電圧、１８ａは半導体素子１がオンした時のドレイン電流、１８ｂは半導体素子１がオフした時のドレイン電流、１９ａ，１９ｂ，１９ｃは半導体素子１がオンした時の観測ポイント、１９ｄ，１９ｅ，１９ｆは半導体素子１がオフした時の観測ポイントである。
【００３７】
図６は本試験方法を用いて半導体素子を測定した時のパルスＩ−Ｖ特性であり、縦軸は数ｍＡないし２Ａまで設定可能、横軸は０〜１００Ｖ（通常は２０Ｖ）である。
図において、２０はゲート，ドレイン同期型パルスによるＩ−Ｖカーブ、即ち、上述のように、測定対象である半導体素子のゲートおよびドレインに互いに同期したパルスを印加しＩ−Ｖ特性をプロットして得た曲線であり、換言すれば、図３のゲート電圧１９ａ，ドレイン電圧１９ｂの値を変化させた時のドレイン電流１９ｃを読み取り、Ｉ−Ｖ特性をプロットすることにより描いたものである。
【００３８】
すなわち、本実施の形態２による半導体素子の試験装置の試験方法は、図２の装置によって、ゲートパルス電圧１２とドレインパルス電圧１３を互いに同期させて半導体素子に印加し、その時に半導体素子１を流れるドレイン電流１４を観測する，というものである。
【００３９】
次にその試験方法についてより詳しく説明する。図４のステップＳ１，Ｓ２において、パルスジェネレータ２によりパルス電圧１６ａ，１６ｂを，それぞれパルス幅１５ａ，パルス周期１５ｂを有するものとして発生し、半導体素子１のゲートに印加するとともに、これに同期して、パルスジェネレータ４によりパルス電圧１７ａ，１７ｂを，それぞれパルス幅１５ａ，パルス周期１５ｂを有するものとして発生してこれを半導体素子１のドレインに印加する。そして、これらのパルス電圧を印加することにより、半導体素子１には電流１８ａ，１８ｂが流れることとなる。
【００４０】
次にステップＳ３において、オシロスコープ７はこれらのパルスジェネレータ２，４に同期してパルス電圧１９ａ，１９ｂ，１９ｃをゲート，ドレイン同期型パルスＩ−Ｖカーブを構成するゲート電圧，ドレイン電圧，ドレイン電流を示す観測ポイントとして測定を行うとともに、１９ｄ，１９ｅ，１９ｆをオフ時のゲート電圧，ドレイン電圧，ドレイン電流を示す観測ポイントとして測定を行い、ステップＳ４において、その測定結果をプロットする。
【００４１】
図７は半導体素子（ＦＥＴ）に本試験装置およびその試験方法を用いて観測したオシロスコープ上の波形を示す。図において、２１はパルスジェネレータ２，４を同期させるためのトリガ信号を示しており、パルス幅１５ａを１μｓ，パルス周期１５ｂ（図示せず）を１００μｓ，ゲートオン電圧，ゲートパルス電圧はオン時のゲート電圧１６ａを０Ｖ，オフ時のゲート電圧１６ｂを−３Ｖ，ドレインパルス電圧１３はオン時のドレイン電圧１７ａを０．３Ｖとしている。ただし、パルスジェネレータ４に電流が流れ込むため、その設定電圧は０．３Ｖより大きく設定している。
【００４２】
図８には図７のゲートオン電圧，ドレインオン電圧を変化させた場合の観測ポイント１９ａ，１９ｂ，１９ｃのゲート電圧，ドレイン電圧，ドレイン電流の測定値をプロットした結果を実線２２に示す。ゲートオン電圧は上から０，−０．５，−０．７５，−１．０，−１．５Ｖとし、ドレインオン電圧は０〜５Ｖ、ドレインオフ電圧は６Ｖとした。
なお、この図８において、横軸は０〜５Ｖ（１Ｖ／ｄｉｖ）、縦軸は０〜４００ｍＡ（５０ｍＡ／ｄｉｖ）としている。
【００４３】
また、破線は図３６に示すような従来の試験装置を用いたＣＷ動作でのＩ−Ｖ特性２１を示している。
【００４４】
この図８に示すように、本実施の形態２による，ゲート，ドレイン同期型短パルスＩ−Ｖ特性と従来のＣＷ動作でのＩ−Ｖ特性とでは得られる特性が明らかに異なっており、このため、半導体素子（ＦＥＴ）のＩ−Ｖ特性の試験には用途、動作条件などに応じて最適の試験装置，測定方法を用いる必要があることが確認できた。
【００４５】
ここで、本実施の形態２において、熱の影響を除去するような動作条件に設定するには、実施の形態１と同様、図３に示されるように、比較的長いパルス幅（例えば、１〜１０ｍｓ）のゲート電圧Ｖg （ドレイン電圧Ｖd ）を印加してドレイン電流Ｉd を測定し、発熱によりドレイン電流が減少しはじめる前のパルス幅になるように、ゲート電圧Ｖg （ドレイン電圧Ｖd ）およびドレイン電流Ｉd を設定すればよい。
【００４６】
このように本実施の形態２では、実施の形態１の半導体素子の試験装置の試験方法として、ゲートパルス電圧１２，ドレインパルス電圧１３を同期させて印加することにより、半導体素子の熱の影響，半導体素子の表面準位などの影響を考慮したパルスＩ−Ｖ特性を得ることができる。
【００４７】
実施の形態３．
図９は本発明の実施の形態３による半導体素子の試験装置の原理的な構成を示す。図において、１はＧａＡｓ ＦＥＴ，Ｓｉ ＦＥＴなどの試験対象である半導体素子、２，４は半導体素子１にパルス電圧を印加するパルスジェネレータであり、パルスジェネレータ２の一端は半導体素子１のゲートに接続されている。また、２４は抵抗などの負荷であり、パルスジェネレータ４の一端と半導体素子１のドレインとの間に接続されている。６は本装置のグランドであり、半導体素子１のソースおよびパルスジェネレータ２，４の他端が接続されている。また、１００は制御装置であり、パルスジェネレータ２，４を同期させて動作させ、かつパルスジェネレータ２，４の出力電圧および負荷２４の両端電圧を測定するべく制御を行うものである。
なお、この図９の半導体素子の試験装置は、図１の電流測定装置３，５に相当するものはこれを有していない。
【００４８】
図１０はこの発明の実施の形態３による半導体素子の試験装置の構成を示す図である。図において、７は半導体素子１に印加する電圧や半導体素子１を流れる電流を測定するオシロスコープであり、これはこのオシロスコープ７と同様の電圧，電流測定機能があれば別の装置であってもよい。また、８はオシロスコープ７の入力チャンネルであり、８ａはパルスジェネレータ２が出力するトリガ信号を入力する入力チャンネル、８ｂはパルスジェネレータ２が出力するパルス電圧を観測するための入力チャンネル、８ｃ，８ｅは半導体素子１のドレインに接続された抵抗２４の両端電圧を観測するための入力チャンネルである。また、９はパルスジェネレータ２，４とオシロスコープ７とを時間的に同期させるためのトリガ信号線、１０は電圧プローブであり、１０ａは半導体素子１のゲート電圧を測定するための電圧プローブ、１０ｂ，１０ｃは抵抗２４の両端の電圧を測定するための電圧プローブである。
【００４９】
すなわち、本実施の形態３の半導体素子の試験装置は、半導体素子１のドレイン端子とパルスジェネレータ４との間に抵抗２４を挿入して、抵抗２４の両端をオシロスコープ７と接続するように構成したものである。
【００５０】
次に動作について説明する。すなわち、本実施の形態３における半導体素子の試験装置においては、パルスジェネレータ２，４はそのいずれか一方がトリガ信号を発生し、これをトリガ信号線９を介してパルスジェネレータ２，４の他方およびオシロスコープ７に入力する。なお、このトリガ信号は、オシロスコープ７が発してパルスジェネレータ２，４がこれを受けるようにしてもよい。これにより、パルスジェネレータ２，４とオシロスコープ７とは互いに同期して動作することとなる。そして、パルスジェネレータ２，４が発生するパルス電圧を半導体素子（ＦＥＴ）１のゲート，ドレインに印加する。そして、このパルス電圧をプローブ１０ａによりオシロスコープ７に取り込むとともに、パルスジェネレータ４が半導体素子（ＦＥＴ）１のドレインにパルス電圧を印加することによりドレインに電流が流れ、この電流により抵抗２４に発生する両端の電圧をプローブ１０ｂ，１０ｃによりオシロスコープ７に取り込み、その電圧差をオシロスコープ７内で処理することにより、抵抗２４に発生した電圧差より半導体素子１を流れるドレイン電流を観測し、かつ半導体素子１のドレイン電圧を観測するものとして動作する。
【００５１】
そして、本実施の形態３において、熱の影響を除去するような動作条件に設定するには、実施の形態１と同様、図３に示されるように、比較的長いパルス幅（例えば、１〜１０ｍｓ）のゲート電圧Ｖg （ドレイン電圧Ｖd ）を印加してドレイン電流Ｉd を測定し、発熱によりドレイン電流が減少しはじめる前のパルス幅になるように、ゲート電圧Ｖg （ドレイン電圧Ｖd ）およびドレイン電流Ｉd を設定すればよい。
【００５２】
このように本実施の形態３では半導体素子の試験装置構成として抵抗などの負荷２４を半導体素子１のドレイン側に挿入してゲート側およびドレイン側にパルス電圧を印加し、このパルス電圧を印加することによりドレイン側の負荷に発生するパルス電圧を利用してパルス電流の測定を行う回路構成としたので、半導体素子の熱の影響，半導体素子などの表面準位の影響，高出力ＦＥＴなどの大信号動作での負荷線に沿ったＲＦスイングを考慮したパルスＩ−Ｖ特性を得ることができる。
【００５３】
実施の形態４．
図１１は本発明の実施の形態４による半導体素子の試験装置の試験方法のフローチャートを示す。
図において、Ｓ１１はゲートパルス電圧とドレインパルス電圧を同期させて発生するステップ、Ｓ１２はこのように同期させて発生したゲートパルス電圧とドレインパルス電圧を半導体素子に印加するステップ、Ｓ１３はオシロスコープにより半導体素子のゲート電圧およびドレイン電圧を測定するステップ、Ｓ１４はオシロスコープにより負荷の両端電圧を測定しこれに基づきドレイン電流を観測するステップ、Ｓ１５は測定結果をプロットするステップである。
【００５４】
図１２は本実施の形態４による半導体素子の試験装置の試験方法により、各部に印加されるパルス波形を示す。
図において、１２は半導体素子１のゲートに印加するゲートパルス電圧、１３は半導体素子１のドレインに印加するドレインパルス電圧、１４はゲートパルス電圧１２およびドレインパルス電圧１３を印加することによってドレインに流れるドレインパルス電流、１５ａはドレインパルス電流１４のパルス幅、１５ｂはドレインパルス電流１４のパルス周期、１６ａは半導体素子１がオンした時のゲート電圧、１６ｂは半導体素子１がオフした時のゲート電圧、２６ａは半導体素子１がオンした時のドレイン電圧、２６ｂは半導体素子１がオフした時のドレイン電圧、１８ａは半導体素子１がオンした時のドレイン電流、１８ｂは半導体素子１がオフした時のドレイン電流、１９ａ，１９ｇ，１９ｃは半導体素子１がオンした時の観測ポイント、１９ｄ，１９ｈ，１９ｆは半導体素子１がオフした時の観測ポイントである。
【００５５】
図１３は本実施の形態４による試験方法を用いて測定した時のパルスＩ−Ｖ特性である。図において、２７は抵抗挿入型ゲートドレインドライブパルスＩ−Ｖプロット、即ち、上述のように測定対象である半導体素子のドレインに抵抗を挿入してゲートおよびドレインにこれをドライブするためのパルス電圧を印加した場合におけるＩ−Ｖ特性をプロットした曲線、３３は負荷線である。なお、この図１３において、横軸は０〜５Ｖ（１Ｖ／ｄｉｖ）、縦軸は０〜４００ｍＡ（５０ｍＡ／ｄｉｖ）としている。
【００５６】
すなわち、本実施の形態４の半導体素子の試験装置の試験方法は、ゲートパルス電圧１２とドレインパルス電圧１３を半導体素子に印加し、その時に半導体素子１を流れる電流を抵抗２４の両端に発生する電位差より測定し、これを負荷線３３上にプロットする，というものである。
【００５７】
次にその測定方法についてより詳しく説明する。ステップＳ１１，Ｓ１２において、パルスジェネレータ２によりパルス電圧１６ａ，１６ｂを，それぞれパルス幅１５ａ，パルス周期１５ｂを有するものとして発生するとともに、これに同期して、パルスジェネレータ４によりパルス電圧２６ａ，２６ｂを，それぞれパルス幅１５ａ，パルス周期１５ｂを有するものとして発生し、これを半導体素子１のドレインに印加する。そして、これらのパルス電圧を印加することにより、半導体素子１には電流１８ａ，１８ｂが流れることとなる。
【００５８】
次にステップＳ１３において、オシロスコープ７はこれらのパルスジェネレータ２，４に同期してパルス電圧１９ａ，１９ｇをゲート，ドレイン同期型パルスＩ−Ｖカーブを構成するゲート電圧，ドレイン電圧を示す観測ポイントとして測定を行うとともに、１９ｄ，１９ｅをオフ時のゲート電圧，ドレイン電圧を示す観測ポイントとして測定を行い、ステップＳ１４において、オシロスコープ７によりドレイン電流１９ｃ，１９ｆを観測するとともに、ステップＳ１５において、その測定結果をプロットする。
【００５９】
そして、本実施の形態４において、熱の影響を除去するような動作条件に設定するには、実施の形態１と同様、図３に示されるように、比較的長いパルス幅（例えば、１〜１０ｍｓ）のゲート電圧Ｖg （ドレイン電圧Ｖd ）を印加してドレイン電流Ｉd を測定し、発熱によりドレイン電流が減少しはじめる前のパルス幅になるように、ゲート電圧Ｖg （ドレイン電圧Ｖd ）およびドレイン電流Ｉd を設定すればよい。
【００６０】
このように本実施の形態４では実施の形態３の半導体素子の試験装置の試験方法として、ゲートパルス電圧１２，ドレインパルス電圧１３を印加することにより、半導体素子の熱の影響，半導体素子の表面準位などの影響，高出力ＦＥＴなどの大信号動作での負荷線に沿ったＲＦスイングを考慮したパルスＩ−Ｖ特性を得ることができる。
【００６１】
実施の形態５．
図１４は、実施の形態４の試験方法を用いることにより相互伝達コンダクタンスｇｍの試験方法を示す，本発明の実施の形態５を示すものである。
図において、２８は相互伝達コンダクタンスｇｍの計算式、２９は抵抗挿入型ゲートドレインドライブパルスＩ−Ｖ法、即ち、上述のように、半導体素子のドレイン側に抵抗を挿入し、そのゲートおよびドレインにドライブパルスを印加することにより、ドレイン側に流れる電流を測定することによって得たｇｍプロットである。なお、この図１４において、横軸は０〜５Ｖ（１Ｖ／ｄｉｖ）、縦軸は０〜４００ｍＡ（５０ｍＡ／ｄｉｖ）としている。なお、この実施の形態５では、ｇｍがカーブしている例を示しているが、ｇｍはＦＥＴの特性によっては必ずしもこの図１４のようなカーブを描くとは限らない。
【００６２】
そして、本実施の形態５における相互伝達コンダクタンスｇｍの測定は、ゲートオン電圧１６ａに対してこれを±ΔＶｇ／２だけ変化させ、その時に流れるドレイン電流変化ΔＩｄをｇｍ＝ΔＩｄ／ΔＶｇにより計算し、負荷線３３上のｇｍをプロットする。
【００６３】
このように、本実施の形態５では、実施の形態４の試験方法を用いて相互伝達コンダクタンスｇｍの試験を行う方法を示すことにより、半導体素子の熱の影響，半導体素子の表面準位などの影響，高出力ＦＥＴなどの大信号動作での負荷線に沿ったＲＦスイングを考慮したパルスＩ−Ｖ測定方法によるｇｍ特性を得ることができる。
即ち、実際のＲＦ動作に近いｇｍを得ることができ、熱，表面準位の影響をＲＦ動作に近づけることができるシミュレーションを行うことができる。
【００６４】
実施の形態６．
実施の形態４の試験方法を用いて測定の周期を任意に変化させることにより実施の形態５のｇｍを計算し、その周波数特性をプロットすることにより負荷線上に沿ったｇｍの周波数分散を得ることができる。
【００６５】
このｇｍは周波数の高いところで、この値が良ければ、半導体素子（ＦＥＴ）の他の特性も良好であるため、この値を測定することにより、間接的に他の特性の良否を判定することができる。
【００６６】
実施の形態７．
実施の形態４の試験方法を用いてドレインコンダクタンスｇｄを負荷線上に沿ってプロットすることができる。
即ち、本実施の形態７におけるドレインコンダクタンスｇｄの測定は、ドレインオン電圧２６ａに対してこれを±ΔＶｄ／２だけ変化させ、その時に流れるドレイン電流変化ΔＩｄをｇｄ＝ΔＩｄ／ΔＶｄにより計算し、負荷線３３上のｇｄをプロットする。
【００６７】
このｇｄも周波数の高いところで、この値がよければ、半導体素子（ＦＥＴ）の他の特性も良好であるため、この値を測定することにより、間接的に他の特性の良否を判定することができる。
【００６８】
実施の形態８．
実施の形態４の試験方法を用いて測定の周期を任意に変化させ、実施の形態７のｇｄを計算しその周波数特性をプロットすることにより負荷線上に沿ったｇｄの周波数分散を得ることができる。
【００６９】
この負荷線上に沿ったｇｄも、この値がよければ、半導体素子（ＦＥＴ）の他の特性も良好であるため、この値を測定することにより、間接的に他の特性の良否を判定することができる。
【００７０】
実施の形態９．
なお、実施の形態３の試験装置構成を、ゲートあるいはドレインのみにこれをドライブするパルスジェネレータを有するものとしてもよい。
【００７１】
実施の形態１０．
また、実施の形態４ないし実施の形態８を、ゲートあるいはドレインのみにこれをドライブするパルスジェネレータを有する試験装置により試験を行うものとしてもよい。
【００７２】
実施の形態１１．
また、実施の形態１の試験装置，実施の形態２の試験方法を用いてｇｍ，ｇｄおよびｇｍ，ｇｄの周波数分散を得ることもできる。
これは、上述の実施の形態５ないし実施の形態８の試験方法を実行する際に用いる試験装置を実施の形態１の試験装置とし、あるいは試験方法を実施の形態２の試験方法とすればよいものである。
【００７３】
実施の形態１２．
実施の形態１ないし実施の形態１１を用いて、可撓性を有する材料であるメンブレンを用いたプローブカードの一種であるメンブレンプローブ上にパターニングを行って回路構成を行うことによりオンウエハ試験を行うことができる。
このメンブレンプローブは、Ｃ，Ｒの加工がし易いため、余分な寄生抵抗がつかず、オンウエハ試験を行うことができる。
【００７４】
図１５はメンブレンプローブの一例を示し、図において、２００はエッジセンサー針、２０１はこのメンブレンプローブのバンプがウエハのどこに接触しているかを目視により確認するための光学窓、２０２はプローブフレーム、２０３はプローブ基板に相当するプローブボード、２０４はＲＦ信号を供給するための同軸ケーブル、２０５はバンプの横幅を稼ぐためにバンプを固定するためのプランジャ、２０６はプローブ針としてのニッケルバンプ、２０７は可撓性を持った材料であるメンブレン、２０８はチップキャップ（光）、２０９は弾力を与えるためのバネ、２１０はマウント用のネジである。
【００７５】
ところで、ＦＥＴやＨＢＴ等の半導体装置の大信号特性は一般に素子のＩ−Ｖ特性により大信号特性のかなりの部分が判明すると考えられているため、素子のＩ−Ｖ特性を測定することにより素子を選別する手法がある。ところが、数１００MHz 以上の高周波で用いられる半導体装置では、各種不純物や格子歪等によるトラップに起因する遅延が存在するためにパルス幅数百μｓｅｃ以下の短パルスにて測定する必要がある。
【００７６】
このような測定においても図１６にその等価回路を示す測定装置により測定を行う。この図１６の装置は図１に示すものと同様に構成されている。図中１はＦＥＴ，ＨＢＴ等の半導体装置で、ここではＦＥＴを例にとっている。３，５は電流計、２，４はパルスを発生させるパルスジェネレータであり、図１７に示すタイミングによりＦＥＴ１のドレイン，ゲートへパルス幅の期間以外はＶｄ0 ，Ｖｇ0 を印加し、パルス幅の期間は各々パルス電圧Ｖｄ，Ｖｇを印加してＩｄ，Ｉｇを測定する。なお、この図１７において、パルス幅は１００ｎｓ、Ｖｄは２０〜１０Ｖ、Ｖｇは５Ｖ、Ｉｄは２０Ａ〜数十ｍＡ、Ｉｇは数ｍＡである。
【００７７】
１００は制御装置であり、電流計３，５の電流を測定するとともに、パルスジェネレータ２，４を同期させて動作させ、かつパルスジェネレータ２，４の出力電圧を測定するべく制御を行う。
【００７８】
その測定のフローは、図２０に示すように、まずステップＳ３１においてＶｇを設定し、次にステップＳ３２においてＶｄを設定し、ステップＳ３３においてパルスを印加するとともにＩｄ，Ｉｇを測定し、ステップＳ３４，Ｓ３５においてＶｄがＶｄ stopに達するまでＶｄ＝Ｖｄ＋ΔＶｄにして測定を繰り返し、ステップＳ３６，Ｓ３７においてＶｇがＶｇ stopに達するまでＶｇ＝Ｖｇ＋ΔＶｇにして測定を繰り返す，というものである。
【００７９】
図１８にΔＶｄ＝１（Ｖ），ΔＶｇ＝−１（Ｖ），Ｖｄ stop ＝８（Ｖ），Ｖｇ stop ＝−３（Ｖ）、Ｉｄ＝２０（Ａ）〜数十（ｍＡ）と設定した場合の測定例を示す。一般に各種のトラップを有する半導体装置では各トラップへの電子，ホールの捕獲，放出が各々の時定数にて行われるため、Ｉ−Ｖ測定を行う順序により各トラップの状態が影響を受けるので、測定結果が異なってしまう。これは測定における経路による測定値の差となるので、ヒステリシスと呼んでいる。
【００８０】
図１９にヒステリシスの例を示す。図１９では、ΔＶｄ＝−１（Ｖ），ΔＶｇ＝−１（Ｖ），Ｖｄ stop ＝−１（Ｖ），Ｖｇ stop ＝−３（Ｖ）、Ｉｄ＝２０（Ａ）〜数十（ｍＡ）であり、Ｖｄの印加経路が図１８と逆であるために、Ｉ−Ｖ測定の結果が図１８と異なってしまっている。
【００８１】
実際にＦＥＴが高周波にて動作する時には、図２１に示すように、ＦＥＴのバイアスレベル ドレイン電圧：Ｖｄｉ，ゲート電圧：Ｖｇ0 に、各々振幅ＡＶｄ，ＡＶｇのサイン波が加算された信号が印加されるため、Ｖｄ0 ±ＡＶｄ，Ｖｇ0 ±ＡＶｇ0 の信号により各トラップでの電子，ホールの捕獲，放出が繰り返されて定常状態になっている。このため、ヒステリシスのあるＩ−Ｖ測定では実際の高周波での動作と異なってしまうため、素子判別に使えないという問題がある。なお、この図２１においてはサイン波１つ分が１〜０．１ｎｓ、Ｖｄは２０〜１０Ｖ、Ｖｇは５Ｖである。
【００８２】
さらに、上述のパルスＩ−Ｖ測定では、ヒステリシスのために必ずしも素子の大信号特性との相関がとれないので、高周波信号を入力する試験を実施しなければならず、このため、試験コストが高くなり、これを反映して半導体装置の価格が高くなってしまうという問題がある。
【００８３】
また、通常の半導体装置のバーンイン試験では高周波信号を印加してバーンインを行っていたために、バーンイン装置が高価になり、これによってもバーンインを行った半導体装置の価格が高くなるという問題がある。
【００８４】
以下では、このようなヒステリシスの問題を生じない半導体素子の試験装置，試験方法およびバーンイン試験のコストを低下でき、これによる価格の上昇を抑えることができる半導体装置について説明する。
【００８５】
実施の形態１３．
上述のようなヒステリシスのない測定を行うには、図２１に示すような高周波信号を半導体素子に直接印加して、電流，電圧波形を測定すれば良いが、周波数が高い程、装置が高価になり、かつ測定精度を十分に確保することは困難になる。そこで図２２に示すようなパルス幅数１００μｓｅｃないし数１００ｎｓｅｃのパルスを印加してＩ−Ｖ測定を行うことにより、図２１に示す実動作と同様の測定を行うことが可能となる。
【００８６】
すなわち、ＦＥＴのバイアス電圧（ドレイン電圧Ｖｄ0 ，ゲート電圧Ｖｇ0 ）に対して±ＡＶｄ，±ＡＶｇのパルスを加算することにより、より詳しくはドレイン電圧Ｖｄ0 に対して正，負を交互に繰り返す，＋ＡＶｄ，−ＡＶｄ，＋ＡＶｄ，−ＡＶｄ，…となるパルスを加算し、ゲート電圧Ｖｇ0 に対してドレイン電圧とは逆位相のパルス、即ち、−ＡＶｇ，＋ＡＶｇ，−ＡＶｇ，＋ＡＶｇ，…となるパルスを加算することにより、図２１に示すサイン波を印加した時と同様にバイアス点に対して、交互に電界が加わるので、実動作と同様に各トラップでの捕獲，放出が起こり、実動作と同等のＩ−Ｖ特性を測定できる。
【００８７】
厳密には、各トラップに加わる電界の時定数が実動作に比べて長くなる、すなわち１ＧＨｚ動作なら半波で５００ｐｓｅｃであるのに対し、測定のパルス幅は１００ｎｓｅｃというように長くなるが、一般に化合物半導体等の各種半導体の各種準位の時定数は速いもので、１００ｎｓｅｃのオーダであることが知られているから、これ以上短いパルスで測定したとしてもトラップの影響はこれと変わらないので、実動作と同等な測定が可能となる。
【００８８】
なお、この図２２ではＦＥＴのバイアス電圧に対し正極性（負極性）のパルスを加算したのち一定の間隔をおいて負極性（正極性）のパルスを加算し、これを繰り返すようにしていたが、図２３に示すように、ＦＥＴのバイアス電圧に対し正極性（負極性）のパルスを加算した直後に負極性（正極性）のパルスを加算し、これを一定の間隔をおいて繰り返すようにしても同等の効果が得られる。
【００８９】
また、図２４に示すようにパルス幅ｐｗの正極性パルスを発生した直後に負極性パルスを発生し、これをｎ回繰り返した後、一定の間隔をおいて以上の動作を繰り返すようにしてもよく、これによりパルスの周波数分散を小さくでき、かつ同一測定時間に測定データを多数回測定できるので、測定精度が上がる利点がある。
【００９０】
図２５は図２４においてｎ＝∞とした場合の例であり、このタイミングにより単位時間当たりに最も多数回の測定が可能となり、かつ周波数分散も最小になる。ただし、一般にパルスジェネレータのパルス出力用キャパシタに充電する時間が必要なため、Ｉｄの大きい測定では、ｎ＝∞とすることは困難であるので、実際にはＩｄに応じて図２４の，ｎが有限の方を選択することになる。
【００９１】
なお、上記図２１，図２２，図２３，図２４，図２５において、パルス幅は１００ｎｓ、Ｖｄは２０〜１０Ｖ、Ｖｇは５Ｖ、Ｉｄは２０Ａ〜数十ｍＡ、Ｉｇは数ｍＡである。
【００９２】
ところで、本実施の形態１３では矩形パルスを扱ったが、サイン波やガウシアン波のようなその他の型のパルス波形であってもよい。サイン波はパルスの発生，測定タイミングの制御は難しいが、周波数分散が小さくなるという利点があり、むしろこの点ではサイン波を用いる方が好ましい。
【００９３】
このように、本実施の形態１３によれば、測定対象である半導体素子に対し、バイアス電圧に対して正，負のパルスを重畳した測定電圧を印加するようにしたので、ヒステリシスを生じることなく実動作に相当するＩ−Ｖ特性の測定が可能となり、また、そのパルスが低周波であるので、装置を安価に構成でき、正確かつ高速な測定が可能になり、かつ測定パルスの周波数分散を少なくできる。
【００９４】
実施の形態１４．
パルスＩ−Ｖ測定において、図２６に示すタイミングにより、本来の測定用のパルスを印加する前に、大振幅かつ負極性のチャージアップパルスを印加することにより、チャージアップ、即ち、測定サイクル中に各トラップを完全に捕獲，放出された状態にすることができる。なお、この図２６において、チャージアップパルス４は例えば−３Ｖないし−５Ｖ、パルス幅は１００ｎｓ、Ｖｄは２０〜１０Ｖ、Ｖｇは５Ｖ、Ｉｄは２０Ａ〜数十ｍＡ、Ｉｇは数ｍＡである。
【００９５】
このように、本実施の形態１４によれば、チャージアップパルスを加えることにより各トラップは常に一定の状態になるので、ヒステリシスを生じることなく、実動作に相当するＩ−Ｖ特性の正確な測定が可能となり、また、そのパルスが低周波であるので、装置を安価に構成でき、この面からも正確でかつ高速な測定が可能になる。
【００９６】
実施の形態１５．
図２７は負荷線２５沿いにＩ−Ｖ測定を行った場合のＩ−Ｖ測定結果を示す。負荷抵抗Ｒの負荷線は
Ｖｄ−Ｖｄ0 ＝−（Ｉｄ−Ｉｄ0 ）Ｒ
の関係にあり、ＦＥＴの出力側に抵抗Ｒの負荷を設けた場合の負荷線を示す。２６はＱポイントであり、これはバイアス印加点（ドレイン電圧Ｖｄ0 ，ゲート電圧Ｖｇ0 ）である。本測定ではＱポイントを中心にＶｇの振幅を０，０．５，１．０Ｖにした場合の測定を行っている。この図２７において、Ｖｄは２０〜１０Ｖ、Ｉｄは２０Ａ〜数十ｍＡである。
【００９７】
図２８に本測定のフローを示す。
最初にステップＳ４１，Ｓ４２，Ｓ４３において、ＡＶｄ＝ＡＶｇ＝０、すなわちＱポイントで図２２ないし図２６に示すようなパルスを印加し、Ｉｄ，Ｉｇを測定した後、ステップＳ４４，Ｓ４５において、ＡＶｇ＝０．５（Ｖ）にして、Ｖｄ−Ｖｄ0 ＝−Ｒ（Ｉｄ−Ｉｄ0 ）となるようにＶｄ＝Ｖｄ0 ≠ＡＶｄとなるＶｄを定める。すなわち、図２７中の負荷線５と（Ｖｇ±０．５）ＶのＩ−Ｖ曲線の交点を求めるようにＶｄの値をスイープしてＶｄの値を求める。そして、ステップＳ４６において、ＡＶｇがＡＶｇstopより大きいか否かを判定することにより、上述の操作をＡＶｇ＝１．０Ｖについても同様に行う。
【００９８】
本測定では、Ｖｄをスイープしているため、負荷線５上の各点でのドレインコンダクタンスｇｄ
ｇｄ＝ΔＩｄ／ΔＶｄ
を容易に計算できるので、図２９の負荷線沿いｇｄの表示を容易に行える。なお、この図２９において、ｇｄは０．０１〜０．１、Ｖｄは２０〜１０Ｖである。
【００９９】
このように本実施の形態１５では、Ｑ点に対して正負に振幅するパルスで負荷線に沿った各点でのＩｄ，ＶｄをＶｇ＝一定の条件でＶｄをスイープして測定を行うようにしたので、実動作と同等なヒステリシスのない負荷線に沿ったｇｄの測定が可能となる。また、本実施の形態１５では負荷線に沿った部分のみを測定するので、図１８，図１９のＩ−Ｖ測定より測定点数が少なく、高速に測定できる利点もある。
【０１００】
また、負荷線２５沿いのＩｄ，Ｖｄのデータを得ることにより、負荷抵抗Ｒでの素子の入出力特性を計算により求めることができる。すなわち、入力抵抗をＲｉとした図３１のような簡単な等価回路モデルにより、周波数ｆ＝ω／２πとして
Ｖｇ＝Ｖｇ0 ＋ＡＶｇ sinωｔ
入力電力：Ｐｉ′ｎ＝∫（Ｖｇ2 ／Ｒｉ）ｄｔ
出力電力：Ｐout ＝∫Ｉ2 ｄＲｄｔ
高周波入力時の平均ドレイン電流：ＩｄRF＝∫Ｉｄｄｔ
のように求められる。
【０１０１】
この図３１において、ＡＶｇｓｉｎωｔは入力されるゲート電圧の交流成分、Ｃ１は等価的な容量、Ｌ１は等価的なインダクタンス、＋Ｖｇ０はバイアス源、Ｒｇはゲート抵抗、Ｉｄ（Ｖｇ，Ｖｄ）は等価的な電流源、＋Ｖｄ０はバイアス源、Ｒは負荷抵抗である。
【０１０２】
そして、上述のような計算を行うことにより負荷Ｒでの最大出力電力：Ｐmax ，Ｐ2dB ，付加電力効率：ＰＡＥ，ドレイン効率ＥD 等を求められる利点がある。
なお、これらの計算ではＦＥＴのモデルとして、図３１のものを用いたが、他のモデルであっても同様である。
【０１０３】
このように、本実施の形態１５によれば、測定対象である半導体素子に対し、バイアス電圧に対して正負のパルスを重畳した測定電圧を印加するようにしたので、ヒステリシスを生じることなく実動作に相当するＩ−Ｖ特性の測定が可能となり、また、そのパルスが低周波であるので、装置が安価に構成でき、正確かつ高速な測定が可能になり、負荷線に沿ったｇｄ，ｇｍの測定が可能になる。
【０１０４】
実施の形態１６．
実施の形態１５では、Ｖｇを一定にしてＶｄをスイープして負荷線沿いＩ−Ｖ特性を求めていたが、図３０のようにＶｄを一定にしてＶｇをスイープする方法もある。この場合、各点でのｇｍ＝ΔＩｄ／ΔＶｇを容易に計算できるので、図３２の負荷線沿いｇｍを容易に表示できる。なお、図３２において、ｇｍは０．１〜数１０、Ｖｄは２０〜１０Ｖである。
【０１０５】
そして、その測定フローとしては図３３のフローにより測定を行う。
最初にステップＳ５１，Ｓ５２，Ｓ５３において、ＡＶｄ＝ＡＶｇ＝０すなわちＱポイントで図２２ないし図２６に示すようなパルスを印加し、Ｉｄ，Ｉｇを測定した後、ステップＳ５４，Ｓ５５において、ＡＶｇ＝０．５（Ｖ）にして、Ｖｄ−Ｖｄ0 ＝−Ｒ（Ｉｄ−Ｉｄ0 ）となるようにＶｄ＝Ｖｄ0 ≠ＡＶｄとなるＶｄを定める。すなわち、図２７中の負荷線５と（Ｖｇ±０．５）ＶのＩ−Ｖ曲線の交点を求めるようにＶｄの値をスイープしてＶｄの値を求める。ステップＳ２６において、ＡＶｇがＡＶｇstopより大きいか否かを判定することにより、上述の操作をＡＶｇ＝１．０Ｖについても同様に行う。
【０１０６】
このように、本実施の形態１６ではＱ点に対して正負に振幅するパルスを用いて、負荷線に沿った各点でのＩｄ，ＶｄをＶｄ＝一定の条件でＶｇをスイープして測定するようにしたので、実動作と同等なヒステリシスのない負荷線沿いｇｍの測定が可能となる。また、本実施の形態でも実施の形態１５と同様に安価な装置で高速かつ正確に測定を実行することができ、かつ、Ｐmax ，Ｐ2dB 等を計算でき、その負荷依存性を得ることができる効果がある。
【０１０７】
実施の形態１７．
実施の形態１５，１６の測定を，負荷抵抗Ｒの値をスイープして、各々のＲについて図３４のように負荷線沿いのＩ−Ｖ特性を測定することにより、図３５に示すような最大電力Ｐmax のＲ依存性やＰＡＥ，Ｐ2dB 等のＲ依存性を測定，表示することができる。
【０１０８】
なお、この図３４において、Ｖｄは２０〜１０Ｖ、ＩｄはＩｄは２０Ａ〜数十ｍＡである。また、図３５において、Ｒは０〜５００Ω（あるいは１ｋΩ）、Ｐmax は０．１〜１００Ｗである。
【０１０９】
このように、本実施の形態１７の手順によれば、ヒステリシスのない実動作と同等なＰmax ，ＰＡＥ，Ｐ2dB 等の負荷抵抗Ｒへの依存性を得ることができ、被測定素子の負荷依存性を高周波信号を印加することなく知ることができて、低コストかつ高速に高周波性能を把握し，素子を選別できる効果がある。
【０１１０】
実施の形態１８．
上記実施の形態１３ないし実施の形態１７の試験方法をプログラム化したソフトウエアにより、上記実施の形態１３ないし実施の形態１７の試験方法を、実施できるようにした試験装置を得ることができる。
【０１１１】
この試験装置のハードウェアとしては図１６のようなものが考えられるが、この装置にソフトウエアにより上記各種手順を実行させることにより、容易にヒステリシスのない、実動作と同等な素子特性を低い周波数のパルスにより、安価にかつ高速，高精度に測定を実施できる効果がある。
【０１１２】
実施の形態１９．
図１６のハードウェアの装置により、図２２ないし図２６のパルスを印加することにより半導体素子に対しバーンインを行うバーンイン装置およびバーンイン方法を得ることができ、このようなバーンイン装置およびバーンイン方法によりバーンインを実施する半導体素子の試験装置およびこれによりバーンインを実施した半導体装置を安価に得ることができる。
【０１１３】
一般に半導体装置では、各種不純物や格子歪み等に起因する準位（トラップ）が存在するため、長期間通電すると上記準位が増減して素子特性が変化する場合がある。このため、あらかじめ通電しておいて電界ストレスを加えて、上記変化が起きないようにする手法（バーンイン）がとられるが、高周波素子では単なるＤＣ通電では多大な時間を要するので、高周波信号（連続波）を印加した状態で上記変化が起きないようにする手法（ＲＦバーンイン）がとられる。ところが、高周波信号を印加する装置は一般に高価であるために半導体装置のコストが上昇してしまうという問題があるが、高周波信号を用いるかわりに図２２ないし図２６に示された，低い周波数のパルスを印加すれば、安価にバーンインが可能となる。
【０１１４】
前述したように各種準位の時定数は数１００ｎｓｅｃより長いため、上記パルスを印加すれば、高周波信号を印加した場合と同等の電界ストレスを与えることができるので、高周波信号と同等の効果が得られる。このため、従来のＲＦバーンインより安価な，半導体素子の試験装置でバーンインを行うことができ、これによりバーンインのコストが半導体装置に転嫁されるのを抑えることができ、半導体装置のコストを下げることが可能になる。
【０１１６】
【発明の効果】
この発明の請求項１に係る半導体素子の試験方法によれば、試験対象である半導体素子のゲート，ドレインに，互いに同期させたパルス電圧を印加するとともに、ドレインに印加する電圧を変化させる工程と、該ドレインに印加する電圧を変化させた際にドレインに流れるドレイン電流の変化を検出することにより負荷線上のドレインコンダクタンス（ｇｄ）を測定する工程とを含むようにしたので、半導体素子の熱の影響、ＦＥＴなどの表面準位の影響、高出力ＦＥＴなどの大信号動作での負荷線に沿ったＲＦスイングを考慮して負荷線上のドレインコンダクタンス（ｇｄ）を測定することができる半導体素子の試験方法が得られる効果がある。
【０１１８】
また、この発明の請求項２に係る半導体素子の試験方法によれば、請求項１記載の半導体素子の試験方法において、上記半導体素子のドレイン側に負荷を挿入するようにしたので、実際に負荷を挿入した状態での半導体素子の熱の影響、ＦＥＴなどの表面準位の影響、高出力ＦＥＴなどの大信号動作での負荷線に沿ったＲＦスイングを考慮して負荷線上のドレインコンダクタンス（ｇｄ）を測定することができる半導体素子の試験方法が得られる効果がある。
【０１１９】
また、この発明の請求項３に係る半導体素子の試験方法によれば、請求項２記載の半導体素子の試験方法において、上記パルスとして、正極性パルスおよびその直後の負極性パルスをｎ（≧１）回発生し、かつこれを一定間隔で繰り返すものを用いるようにしたので、半導体素子の試験を、ヒステリシスを生じることなく安価にかつ精度よく行うことができる試験方法が実際に得られる効果がある。
【０１２０】
また、この発明の請求項４に係る半導体素子の試験方法によれば、請求項３記載の半導体素子の試験方法において、負荷線の各点でゲート電圧（Ｖｇ）を一定とし、ドレイン電圧（Ｖｄ）をスイープすることにより負荷線沿いのドレインコンダクタンス（ｇｄ）を計算する工程を含むようにしたので、半導体素子の試験を、ヒステリシスを生じることなく安価にかつ精度よく行うことができる試験方法が実際に得られる効果がある。
【０１２１】
また、この発明の請求項５に係る半導体素子の試験方法によれば、試験対象である半導体素子のゲート，ドレインに，互いに同期させたパルス電圧を印加するとともに、ドレインに印加する電圧を変化させる工程と、該ドレインに印加する電圧を変化させた際にドレインに流れるドレイン電流の変化を検出することにより負荷線上のドレインコンダクタンス（ｇｄ）の周波数分散を測定する工程とを含むようにしたので、半導体素子の熱の影響、ＦＥＴなどの表面準位の影響、高出力ＦＥＴなどの大信号動作での負荷線に沿ったＲＦスイングを考慮して負荷線上のドレインコンダクタンス（ｇｄ）の周波数分散を測定することができる半導体素子の試験方法が得られる効果がある。
【０１２２】
また、この発明の請求項６に係る半導体素子の試験方法によれば、請求項５記載の半導体素子の試験方法において、上記半導体素子のドレイン側に負荷を挿入するようにしたので、半導体素子の熱の影響、ＦＥＴなどの表面準位の影響、高出力ＦＥＴなどの大信号動作での負荷線に沿ったＲＦスイングを考慮して負荷線上のドレインコンダクタンス（ｇｄ）の周波数分散を測定することができる半導体素子の試験方法が得られる効果がある。
【０１２４】
また、この発明の請求項７に係る半導体素子の試験方法によれば、請求項６記載の半導体素子の試験方法において、上記パルスとして、正極性パルスおよびその直後の負極性パルスをｎ（≧１）回発生し、かつこれを一定間隔で繰り返すものを用いるようにしたので、半導体素子の試験を、ヒステリシスを生じることなく安価にかつ精度よく行うことができる試験方法が実際に得られる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体素子の試験装置の原理的な構成を示す回路図である。
【図２】 この発明の実施の形態１による半導体素子の試験装置の構成を示す構成図である。
【図３】 この発明の実施の形態１による半導体素子の試験装置における，熱の影響を除去するための動作条件の設定方法を示す図である。
【図４】 この発明の実施の形態２による半導体素子の試験装置の試験方法のフローチャートを示す図である。
【図５】 この発明の実施の形態２による半導体素子の試験装置の試験方法により各部に印加されるパルス波形を示す図である。
【図６】 この発明の実施の形態２を用いて半導体素子を観測した場合のＩ−Ｖ特性を示す図である。
【図７】 この発明の実施の形態２を用いて半導体素子を観測したオシロスコープ上の波形を示す図である。
【図８】 この発明の実施の形態２を用いて得たゲートドレイン同期型短パルス特性と従来のＣＷ動作でのＩ−Ｖ特性とを対比させて示す観測図である。
【図９】 この発明の実施の形態３による半導体素子の試験装置の原理的な構成を示す回路図である。
【図１０】 この発明の実施の形態３による半導体素子の試験装置の構成を示す構成図である。
【図１１】 この発明の実施の形態４による半導体素子の試験装置の試験方法のフローチャートを示す図である。
【図１２】 この発明の実施の形態４による半導体素子の試験装置の試験方法により各部に印加されるパルス波形を示す図である。
【図１３】 この発明の実施の形態４による半導体素子の試験装置の試験方法を用いて測定を行った時のパルスＩ−Ｖ特性を示す図である。
【図１４】 この発明の実施の形態５による，相互伝達コンダクタンスｇｍの試験方法を示す図である。
【図１５】 この発明の実施の形態１２において用いるメンブレンプローブの構成例を示す図である。
【図１６】 従来およびこの発明の実施の形態１２による試験装置の測定系の等価回路を示す等価回路図である。
【図１７】 従来の試験方法におけるパルスＩ−Ｖ測定タイミングを示すタイミング図である。
【図１８】 従来の試験方法におけるΔＶｄ＞０の場合のＩ−Ｖ測定結果の例を示すＩ−Ｖ特性図である。
【図１９】 従来の試験方法におけるΔＶｄ＜０の場合のＩ−Ｖ測定結果の例を示すＩ−Ｖ特性図である。
【図２０】 従来の試験方法における一般的なＩ−Ｖ測定フローを示す図である。
【図２１】 高周波信号印加時のＶｄ，Ｖｇのタイミングを示す図である。
【図２２】 この発明の実施の形態１３によるＶｄ，Ｖｇのタイミングを示す図である。
【図２３】 この発明の実施の形態１３によるＶｄ，Ｖｇのタイミングを示す図である。
【図２４】 この発明の実施の形態１３によるＶｄ，Ｖｇのタイミングを示す図である。
【図２５】 この発明の実施の形態１３によるＶｄ，Ｖｇのタイミングを示す図である。
【図２６】 この発明の実施の形態１４によるＶｄ，Ｖｇのタイミングを示す図である。
【図２７】 この発明の実施の形態１５による負荷線沿いＩ−Ｖ測定の例（Ｖｇ＝一定）を示すＩｄ，Ｖｄ特性図である。
【図２８】 この発明の実施の形態１５におけるＶｇ＝一定での負荷線沿いＩ−Ｖ測定フローの例を示すフロー図である。
【図２９】 この発明の実施の形態１５における負荷線沿いＧｄの測定結果の表示例を示すＧｄ，Ｖｄのグラフを示す図である。
【図３０】 この発明の実施の形態１６におけるＶｇ＝一定での負荷線沿いＩ−Ｖ測定の例を示すＩｄ，Ｖｄ特性図である。
【図３１】 この発明の実施の形態１５におけるＦＥＴの簡単な等価回路モデルを示す等価回路図である。
【図３２】 この発明の実施の形態１６における負荷線沿いｇｍの測定結果の表示例を示すｇｍ，Ｖｄ特性図である。
【図３３】 この発明の実施の形態１６におけるＶｇ＝一定での負荷線沿いＩ−Ｖ測定フローの例を示すフロー図。
【図３４】 この発明の実施の形態１７における負荷抵抗ＲをスイープしたＩ−Ｖ特性測定の例を示すＩｄ，Ｖｄ特性図。
【図３５】 この発明の実施の形態１７における最大電力Ｐmax の負荷抵抗Ｒ依存性の測定結果の表示例を示すＰmax Ｒ特性図である。
【図３６】 従来の半導体素子の試験装置の原理を示す回路図である。
【符号の説明】
１ 半導体素子、２，４ パルスジェネレータ、３，５ 電流測定装置、６ グランド、７ オシロスコープ、８ａ，８ｂ，８ｃ，８ｄ オシロスコープの入力チャンネル、９ トリガ信号線、１０ａ，１０ｂ 電圧プローブ、１１ 電流プローブ、２３ ＤＣ電源、２４ 負荷、２５ コンデンサ、１００ 制御装置。
【発明の属する技術分野】
この発明は、パルスＩ−Ｖ測定を用いた半導体素子の試験方法に関するものである。
【０００２】
【従来の技術】
図３６は半導体測定装置の一種である，Ｉ−Ｖ測定回路の従来例を示す回路構成図である。図において、１はＧａＡｓ ＦＥＴ，Ｓｉ ＦＥＴなどの試験対象である半導体素子であり、ソースがグランド６に接続されている。２３は負極が半導体素子１のソースに接続されたＤＣ電源、３０は負極が半導体素子１のソースに接続されたＤＣ電源、３１は半導体素子１のドレインとＤＣ電源２３の正極との間に接続された，電流計などの電流測定装置、３２は半導体素子１のゲートとＤＣ電源３０の正極との間に接続された，電流計などの電流測定装置、６はこの測定回路のグランドである。
【０００３】
次に、動作について説明する。ＤＣ電源３０，２３により，試験対象である半導体素子１のゲート，ドレインにそれぞれバイアス電圧を与えておき、電流測定装置３２によりゲートに流れる電流を測定する。そして、このゲートに与えるバイアス電圧を変化させて、半導体素子１に流れるドレイン電流の変化を電流測定装置３１により測定することにより、連続波（Continuous Wave:以下，ＣＷと称す）の入力による試験対象のＩ−Ｖ測定を行うことができる。
【０００４】
そして、このＣＷによるＩ−Ｖ特性を測定することにより、半導体素子（ＦＥＴ）に流れる電流×電圧の積により発生する熱的安定状態（発熱により電流が減少する）およびチャンネル内の空乏層，表面空乏層の電荷安定状態での半導体素子（ＦＥＴ）の電流−電圧特性を測定することができる。
【０００５】
【発明が解決しようとする課題】
従来のＩ−Ｖ測定回路は図３６のように構成されており、ＣＷを入力する動作によってＩ−Ｖ測定を行っていたため、定常的に入力が印加される状態となり、このため自己発熱による熱の影響でＩ−Ｖ特性が変化してしまい、正確なＩ−Ｖ測定を行うことができないという問題があった。
【０００６】
またＧａＡｓ系のＦＥＴのリセスなどに、特性に悪影響を与える表面準位が生じており、パルス動作の場合にはチャンネルを流れる電子の速度と表面準位での電子の速度との間に差が生じ、これによって特性が変化するものであるが、ＣＷで測定を行った場合、表面電荷が安定状態に落ちついているので、表面準位は変化せず、この表面準位による影響が現れないため、その影響を考慮してＩ−Ｖ特性の測定を行うことができないという問題があった。
【０００７】
さらに、高出力ＦＥＴなどの大信号動作での負荷線に沿ったＲＦスイングを考慮してＩ−Ｖ特性を得ることができないという問題点があった。
【０００８】
この発明は、上記のような問題点を解消するためになされたもので、試験対象である半導体素子を、熱の影響を除去できるような動作条件に設定することができ、測定者が希望する温度でＩ−Ｖ測定を行うことができるとともに、ＧａＡｓ系のＦＥＴなどにおけるリセスの表面準位の影響を考慮して測定を行うことができ、しかも、高出力ＦＥＴなどの大信号動作での負荷線に沿ったＲＦスイングを考慮してＩ−Ｖ特性を得ることができる半導体素子の試験方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この発明の請求項１に係る半導体素子の試験方法は、試験対象である半導体素子のゲート，ドレインに，互いに同期させたパルス電圧を印加するとともに、ドレインに印加する電圧を変化させる工程と、該ドレインに印加する電圧を変化させた際にドレインに流れるドレイン電流の変化を検出することにより負荷線上のドレインコンダクタンス（ｇｄ）を測定する工程とを含むようにしたものである。
【００１２】
また、本発明の請求項２に係る半導体素子の試験方法は、請求項１記載の半導体素子の試験方法において、上記半導体素子のドレイン側に負荷を挿入するようにしたものである。
【００１３】
また、この発明の請求項３に係る半導体素子の試験方法は、請求項２記載の半導体素子の試験方法において、上記パルスとして、正極性パルスおよびその直後の負極性パルスをｎ（≧１）回発生し、かつこれを一定間隔で繰り返すものを用いるようにしたものである。
【００１４】
また、この発明の請求項４に係る半導体素子の試験方法は、請求項３記載の半導体素子の試験方法において、負荷線の各点でゲート電圧（Ｖｇ）を一定とし、ドレイン電圧（Ｖｄ）をスイープすることにより負荷線沿いのドレインコンダクタンス（ｇｄ）を計算する工程を含むようにしたものである。
【００１５】
また、この発明の請求項５に係る半導体素子の試験方法は、試験対象である半導体素子のゲート，ドレインに，互いに同期させたパルス電圧を印加するとともに、ドレインに印加する電圧を変化させる工程と、該ドレインに印加する電圧を変化させた際にドレインに流れるドレイン電流の変化を検出することにより負荷線上のドレインコンダクタンス（ｇｄ）の周波数分散を測定する工程とを含むようにしたものである。
【００１６】
また、この発明の請求項６に係る半導体素子の試験方法は、請求項５記載の半導体素子の試験方法において、上記半導体素子のドレイン側に負荷を挿入するようにしたものである。
【００１８】
また、この発明の請求項７に係る半導体素子の試験方法は、請求項６記載の半導体素子の試験方法において、上記パルスとして、正極性パルスおよびその直後の負極性パルスをｎ（≧１）回発生し、かつこれを一定間隔で繰り返すものを用いるようにしたものである。
【００２８】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態を図について説明する。
図１はこの発明の実施の形態１による半導体素子の試験装置の原理的な構成を示す。図において、１はＧａＡｓ ＦＥＴ，Ｓｉ ＦＥＴなどの試験対象である半導体素子、２，４は半導体素子１のゲートおよびドレインに互いに同期してパルス電圧を印加するためのパルスジェネレータであり、これは負荷インピーダンスが５０Ωであるという条件のもとで電圧を正確に設定できる。また、３，５は電流をモニタするための電流測定装置であり、電流測定装置３は半導体素子１のゲートとパルスジェネレータ２の一端との間に設けられており、電流を測定することによりパルスジェネレータ２の負荷インピーダンスをモニタしてパルスジェネレータ２が正確に設定された電圧を発生しているか否かを確認するためのものである。また、電流測定装置５は半導体素子１のドレインとパルスジェネレータ４の一端との間に設けられており、半導体素子１のドレイン電流を測定するためのものである。６は本装置のグランドであり、半導体素子１のソースおよびパルスジェネレータ２，４の他端が接続されている。また、１００は制御装置であり、電流計３，５の電流を測定するとともに、パルスジェネレータ２，４を同期させて動作させ、かつパルスジェネレータ２，４の出力電圧を測定するべく制御を行うものである。
【００２９】
図２はこの発明の実施の形態１による半導体素子の試験装置の構成を示す。図において、７は半導体素子１に印加する電圧や半導体素子１を流れる電流を測定するオシロスコープであり、これはこのオシロスコープと同様の電圧，電流測定機能や制御機能を有するものであれば、別の装置を用いてもよい。また、８はオシロスコープ７の入力チャンネルであり、８ａはパルスジェネレータ２，４のいずれか一方がこれを発して他方に対して出力するトリガ信号を入力する入力チャンネルである。また、８ｂはパルスジェネレータ２が出力するパルス電圧を観測するための入力チャンネル、８ｃはパルスジェネレータ４が出力するパルス電圧を観測するための入力チャンネル、８ｄは半導体素子１に流れる電流を観測するための入力チャンネルである。
【００３０】
また、９はパルスジェネレータ２，４およびオシロスコープ７を時間軸上で同期させるためのトリガ信号線、１０は電圧プローブであり、１０ａは半導体素子１のゲート電圧を測定するための電圧プローブ、１０ｂは半導体素子１のドレイン電圧を測定するための電圧プローブである。また、１１は半導体素子１のドレイン電流を測定するための電流プローブである。なお、この図２ではパルスジェネレータ２が設定された電圧を正確に発生できるものとしているために、図１の電流測定装置３に相当する機能は図示を省略している。
【００３１】
次に動作について説明する。すなわち、本実施の形態１における半導体素子の試験装置においては、パルスジェネレータ２，４はそのいずれか一方がトリガ信号を発生し、これをトリガ信号線９を介してパルスジェネレータ２，４の他方およびオシロスコープ７に入力する。なお、このトリガ信号は、オシロスコープ７が発してパルスジェネレータ２，４がこれを受けるようにしてもよい。これにより、パルスジェネレータ２，４とオシロスコープ７とは互いに同期してパルス電圧を発生し、これを半導体素子（ＦＥＴ）１のゲート，ドレインに印加する。そして、オシロスコープ７はトリガ信号によりパルスジェネレータ２，４と同期して動作を行ない、このパルス電圧をプローブ１０ａおよび１０ｂによりオシロスコープ７に取り込むとともに、半導体素子（ＦＥＴ）１のドレインに流れる電流をプローブ１１により取り込み、そのドレイン電流を観測する。
【００３２】
これによって、本実施の形態１では、パルスＩ−Ｖ特性、即ち、半導体素子（ＦＥＴ）に過渡的に流れる電流×電圧の積により発生する熱的過渡状態や、過渡的に変化する表面電荷により現れるチャンネル内の空乏層の影響や，表面空乏層の電荷の過渡状態での半導体素子（ＦＥＴ）の電流−電圧特性を測定することができる。
【００３３】
また、以下のように半導体素子（ＦＥＴ）を設定することにより、熱の影響を除去できるような動作条件に設定することができる。即ち、この動作条件は、電流×電圧の積により半導体素子（ＦＥＴ）に発生する発熱量と、半導体素子（ＦＥＴ）および基板の放熱効果によって決定されるので、ＦＥＴの構造などにより異なるものとなるが、その動作条件を決定するためには、図３に示されるように、比較的長いパルス幅（例えば、１〜１０ｍｓ）のゲート電圧Ｖg （ドレイン電圧Ｖd ）を印加してドレイン電流Ｉd を測定し、発熱によりドレイン電流が減少しはじめる前のパルス幅になるように、ゲート電圧Ｖg （ドレイン電圧Ｖd ）およびドレイン電流Ｉd を設定すればよい。
【００３４】
このように本実施の形態１では、半導体素子の試験装置の構成として、パルスジェネレータ２，４を互いに同期させて半導体素子にパルス電圧を印加するとともに、オシロスコープ７も同期させて動作させる回路構成としたので、半導体素子の熱の影響，ＦＥＴなどの表面準位の影響を考慮したパルスＩ−Ｖ特性を得ることができ、ＣＷ測定では判別し得なかった，良品と不良品との判別が可能となる。
【００３５】
実施の形態２．
図４は本実施の形態２による半導体素子の試験装置の試験方法のフローチャートを示す。
図において、Ｓ１はゲートパルス電圧とドレインパルス電圧を同期させて発生するステップ、Ｓ２はこのように同期させて発生したゲートパルス電圧とドレインパルス電圧とを半導体素子に印加するステップ、Ｓ３はオシロスコープにより半導体素子のゲート電圧，ドレイン電圧，ドレイン電流を測定するステップ、Ｓ４は測定結果をプロットするステップである。
【００３６】
また、図５は本実施の形態２による半導体素子の試験装置の試験方法により、各部に印加されるパルス波形を示す。
図において、１２は半導体素子１のゲートに印加するゲートパルス電圧、１３は半導体素子１のドレインに印加するドレインパルス電圧、１４はゲートパルス電圧１２およびドレインパルス電圧１３を印加することによってドレインに流れるドレインパルス電流、１５ａはドレインパルス電流１４のパルス幅、１５ｂはドレインパルス電流１４のパルス周期、１６ａは半導体素子１がオンした時のゲート電圧、１６ｂは半導体素子１がオフした時のゲート電圧、１７ａは半導体素子１がオンした時のドレイン電圧、１７ｂは半導体素子１がオフした時のドレイン電圧、１８ａは半導体素子１がオンした時のドレイン電流、１８ｂは半導体素子１がオフした時のドレイン電流、１９ａ，１９ｂ，１９ｃは半導体素子１がオンした時の観測ポイント、１９ｄ，１９ｅ，１９ｆは半導体素子１がオフした時の観測ポイントである。
【００３７】
図６は本試験方法を用いて半導体素子を測定した時のパルスＩ−Ｖ特性であり、縦軸は数ｍＡないし２Ａまで設定可能、横軸は０〜１００Ｖ（通常は２０Ｖ）である。
図において、２０はゲート，ドレイン同期型パルスによるＩ−Ｖカーブ、即ち、上述のように、測定対象である半導体素子のゲートおよびドレインに互いに同期したパルスを印加しＩ−Ｖ特性をプロットして得た曲線であり、換言すれば、図３のゲート電圧１９ａ，ドレイン電圧１９ｂの値を変化させた時のドレイン電流１９ｃを読み取り、Ｉ−Ｖ特性をプロットすることにより描いたものである。
【００３８】
すなわち、本実施の形態２による半導体素子の試験装置の試験方法は、図２の装置によって、ゲートパルス電圧１２とドレインパルス電圧１３を互いに同期させて半導体素子に印加し、その時に半導体素子１を流れるドレイン電流１４を観測する，というものである。
【００３９】
次にその試験方法についてより詳しく説明する。図４のステップＳ１，Ｓ２において、パルスジェネレータ２によりパルス電圧１６ａ，１６ｂを，それぞれパルス幅１５ａ，パルス周期１５ｂを有するものとして発生し、半導体素子１のゲートに印加するとともに、これに同期して、パルスジェネレータ４によりパルス電圧１７ａ，１７ｂを，それぞれパルス幅１５ａ，パルス周期１５ｂを有するものとして発生してこれを半導体素子１のドレインに印加する。そして、これらのパルス電圧を印加することにより、半導体素子１には電流１８ａ，１８ｂが流れることとなる。
【００４０】
次にステップＳ３において、オシロスコープ７はこれらのパルスジェネレータ２，４に同期してパルス電圧１９ａ，１９ｂ，１９ｃをゲート，ドレイン同期型パルスＩ−Ｖカーブを構成するゲート電圧，ドレイン電圧，ドレイン電流を示す観測ポイントとして測定を行うとともに、１９ｄ，１９ｅ，１９ｆをオフ時のゲート電圧，ドレイン電圧，ドレイン電流を示す観測ポイントとして測定を行い、ステップＳ４において、その測定結果をプロットする。
【００４１】
図７は半導体素子（ＦＥＴ）に本試験装置およびその試験方法を用いて観測したオシロスコープ上の波形を示す。図において、２１はパルスジェネレータ２，４を同期させるためのトリガ信号を示しており、パルス幅１５ａを１μｓ，パルス周期１５ｂ（図示せず）を１００μｓ，ゲートオン電圧，ゲートパルス電圧はオン時のゲート電圧１６ａを０Ｖ，オフ時のゲート電圧１６ｂを−３Ｖ，ドレインパルス電圧１３はオン時のドレイン電圧１７ａを０．３Ｖとしている。ただし、パルスジェネレータ４に電流が流れ込むため、その設定電圧は０．３Ｖより大きく設定している。
【００４２】
図８には図７のゲートオン電圧，ドレインオン電圧を変化させた場合の観測ポイント１９ａ，１９ｂ，１９ｃのゲート電圧，ドレイン電圧，ドレイン電流の測定値をプロットした結果を実線２２に示す。ゲートオン電圧は上から０，−０．５，−０．７５，−１．０，−１．５Ｖとし、ドレインオン電圧は０〜５Ｖ、ドレインオフ電圧は６Ｖとした。
なお、この図８において、横軸は０〜５Ｖ（１Ｖ／ｄｉｖ）、縦軸は０〜４００ｍＡ（５０ｍＡ／ｄｉｖ）としている。
【００４３】
また、破線は図３６に示すような従来の試験装置を用いたＣＷ動作でのＩ−Ｖ特性２１を示している。
【００４４】
この図８に示すように、本実施の形態２による，ゲート，ドレイン同期型短パルスＩ−Ｖ特性と従来のＣＷ動作でのＩ−Ｖ特性とでは得られる特性が明らかに異なっており、このため、半導体素子（ＦＥＴ）のＩ−Ｖ特性の試験には用途、動作条件などに応じて最適の試験装置，測定方法を用いる必要があることが確認できた。
【００４５】
ここで、本実施の形態２において、熱の影響を除去するような動作条件に設定するには、実施の形態１と同様、図３に示されるように、比較的長いパルス幅（例えば、１〜１０ｍｓ）のゲート電圧Ｖg （ドレイン電圧Ｖd ）を印加してドレイン電流Ｉd を測定し、発熱によりドレイン電流が減少しはじめる前のパルス幅になるように、ゲート電圧Ｖg （ドレイン電圧Ｖd ）およびドレイン電流Ｉd を設定すればよい。
【００４６】
このように本実施の形態２では、実施の形態１の半導体素子の試験装置の試験方法として、ゲートパルス電圧１２，ドレインパルス電圧１３を同期させて印加することにより、半導体素子の熱の影響，半導体素子の表面準位などの影響を考慮したパルスＩ−Ｖ特性を得ることができる。
【００４７】
実施の形態３．
図９は本発明の実施の形態３による半導体素子の試験装置の原理的な構成を示す。図において、１はＧａＡｓ ＦＥＴ，Ｓｉ ＦＥＴなどの試験対象である半導体素子、２，４は半導体素子１にパルス電圧を印加するパルスジェネレータであり、パルスジェネレータ２の一端は半導体素子１のゲートに接続されている。また、２４は抵抗などの負荷であり、パルスジェネレータ４の一端と半導体素子１のドレインとの間に接続されている。６は本装置のグランドであり、半導体素子１のソースおよびパルスジェネレータ２，４の他端が接続されている。また、１００は制御装置であり、パルスジェネレータ２，４を同期させて動作させ、かつパルスジェネレータ２，４の出力電圧および負荷２４の両端電圧を測定するべく制御を行うものである。
なお、この図９の半導体素子の試験装置は、図１の電流測定装置３，５に相当するものはこれを有していない。
【００４８】
図１０はこの発明の実施の形態３による半導体素子の試験装置の構成を示す図である。図において、７は半導体素子１に印加する電圧や半導体素子１を流れる電流を測定するオシロスコープであり、これはこのオシロスコープ７と同様の電圧，電流測定機能があれば別の装置であってもよい。また、８はオシロスコープ７の入力チャンネルであり、８ａはパルスジェネレータ２が出力するトリガ信号を入力する入力チャンネル、８ｂはパルスジェネレータ２が出力するパルス電圧を観測するための入力チャンネル、８ｃ，８ｅは半導体素子１のドレインに接続された抵抗２４の両端電圧を観測するための入力チャンネルである。また、９はパルスジェネレータ２，４とオシロスコープ７とを時間的に同期させるためのトリガ信号線、１０は電圧プローブであり、１０ａは半導体素子１のゲート電圧を測定するための電圧プローブ、１０ｂ，１０ｃは抵抗２４の両端の電圧を測定するための電圧プローブである。
【００４９】
すなわち、本実施の形態３の半導体素子の試験装置は、半導体素子１のドレイン端子とパルスジェネレータ４との間に抵抗２４を挿入して、抵抗２４の両端をオシロスコープ７と接続するように構成したものである。
【００５０】
次に動作について説明する。すなわち、本実施の形態３における半導体素子の試験装置においては、パルスジェネレータ２，４はそのいずれか一方がトリガ信号を発生し、これをトリガ信号線９を介してパルスジェネレータ２，４の他方およびオシロスコープ７に入力する。なお、このトリガ信号は、オシロスコープ７が発してパルスジェネレータ２，４がこれを受けるようにしてもよい。これにより、パルスジェネレータ２，４とオシロスコープ７とは互いに同期して動作することとなる。そして、パルスジェネレータ２，４が発生するパルス電圧を半導体素子（ＦＥＴ）１のゲート，ドレインに印加する。そして、このパルス電圧をプローブ１０ａによりオシロスコープ７に取り込むとともに、パルスジェネレータ４が半導体素子（ＦＥＴ）１のドレインにパルス電圧を印加することによりドレインに電流が流れ、この電流により抵抗２４に発生する両端の電圧をプローブ１０ｂ，１０ｃによりオシロスコープ７に取り込み、その電圧差をオシロスコープ７内で処理することにより、抵抗２４に発生した電圧差より半導体素子１を流れるドレイン電流を観測し、かつ半導体素子１のドレイン電圧を観測するものとして動作する。
【００５１】
そして、本実施の形態３において、熱の影響を除去するような動作条件に設定するには、実施の形態１と同様、図３に示されるように、比較的長いパルス幅（例えば、１〜１０ｍｓ）のゲート電圧Ｖg （ドレイン電圧Ｖd ）を印加してドレイン電流Ｉd を測定し、発熱によりドレイン電流が減少しはじめる前のパルス幅になるように、ゲート電圧Ｖg （ドレイン電圧Ｖd ）およびドレイン電流Ｉd を設定すればよい。
【００５２】
このように本実施の形態３では半導体素子の試験装置構成として抵抗などの負荷２４を半導体素子１のドレイン側に挿入してゲート側およびドレイン側にパルス電圧を印加し、このパルス電圧を印加することによりドレイン側の負荷に発生するパルス電圧を利用してパルス電流の測定を行う回路構成としたので、半導体素子の熱の影響，半導体素子などの表面準位の影響，高出力ＦＥＴなどの大信号動作での負荷線に沿ったＲＦスイングを考慮したパルスＩ−Ｖ特性を得ることができる。
【００５３】
実施の形態４．
図１１は本発明の実施の形態４による半導体素子の試験装置の試験方法のフローチャートを示す。
図において、Ｓ１１はゲートパルス電圧とドレインパルス電圧を同期させて発生するステップ、Ｓ１２はこのように同期させて発生したゲートパルス電圧とドレインパルス電圧を半導体素子に印加するステップ、Ｓ１３はオシロスコープにより半導体素子のゲート電圧およびドレイン電圧を測定するステップ、Ｓ１４はオシロスコープにより負荷の両端電圧を測定しこれに基づきドレイン電流を観測するステップ、Ｓ１５は測定結果をプロットするステップである。
【００５４】
図１２は本実施の形態４による半導体素子の試験装置の試験方法により、各部に印加されるパルス波形を示す。
図において、１２は半導体素子１のゲートに印加するゲートパルス電圧、１３は半導体素子１のドレインに印加するドレインパルス電圧、１４はゲートパルス電圧１２およびドレインパルス電圧１３を印加することによってドレインに流れるドレインパルス電流、１５ａはドレインパルス電流１４のパルス幅、１５ｂはドレインパルス電流１４のパルス周期、１６ａは半導体素子１がオンした時のゲート電圧、１６ｂは半導体素子１がオフした時のゲート電圧、２６ａは半導体素子１がオンした時のドレイン電圧、２６ｂは半導体素子１がオフした時のドレイン電圧、１８ａは半導体素子１がオンした時のドレイン電流、１８ｂは半導体素子１がオフした時のドレイン電流、１９ａ，１９ｇ，１９ｃは半導体素子１がオンした時の観測ポイント、１９ｄ，１９ｈ，１９ｆは半導体素子１がオフした時の観測ポイントである。
【００５５】
図１３は本実施の形態４による試験方法を用いて測定した時のパルスＩ−Ｖ特性である。図において、２７は抵抗挿入型ゲートドレインドライブパルスＩ−Ｖプロット、即ち、上述のように測定対象である半導体素子のドレインに抵抗を挿入してゲートおよびドレインにこれをドライブするためのパルス電圧を印加した場合におけるＩ−Ｖ特性をプロットした曲線、３３は負荷線である。なお、この図１３において、横軸は０〜５Ｖ（１Ｖ／ｄｉｖ）、縦軸は０〜４００ｍＡ（５０ｍＡ／ｄｉｖ）としている。
【００５６】
すなわち、本実施の形態４の半導体素子の試験装置の試験方法は、ゲートパルス電圧１２とドレインパルス電圧１３を半導体素子に印加し、その時に半導体素子１を流れる電流を抵抗２４の両端に発生する電位差より測定し、これを負荷線３３上にプロットする，というものである。
【００５７】
次にその測定方法についてより詳しく説明する。ステップＳ１１，Ｓ１２において、パルスジェネレータ２によりパルス電圧１６ａ，１６ｂを，それぞれパルス幅１５ａ，パルス周期１５ｂを有するものとして発生するとともに、これに同期して、パルスジェネレータ４によりパルス電圧２６ａ，２６ｂを，それぞれパルス幅１５ａ，パルス周期１５ｂを有するものとして発生し、これを半導体素子１のドレインに印加する。そして、これらのパルス電圧を印加することにより、半導体素子１には電流１８ａ，１８ｂが流れることとなる。
【００５８】
次にステップＳ１３において、オシロスコープ７はこれらのパルスジェネレータ２，４に同期してパルス電圧１９ａ，１９ｇをゲート，ドレイン同期型パルスＩ−Ｖカーブを構成するゲート電圧，ドレイン電圧を示す観測ポイントとして測定を行うとともに、１９ｄ，１９ｅをオフ時のゲート電圧，ドレイン電圧を示す観測ポイントとして測定を行い、ステップＳ１４において、オシロスコープ７によりドレイン電流１９ｃ，１９ｆを観測するとともに、ステップＳ１５において、その測定結果をプロットする。
【００５９】
そして、本実施の形態４において、熱の影響を除去するような動作条件に設定するには、実施の形態１と同様、図３に示されるように、比較的長いパルス幅（例えば、１〜１０ｍｓ）のゲート電圧Ｖg （ドレイン電圧Ｖd ）を印加してドレイン電流Ｉd を測定し、発熱によりドレイン電流が減少しはじめる前のパルス幅になるように、ゲート電圧Ｖg （ドレイン電圧Ｖd ）およびドレイン電流Ｉd を設定すればよい。
【００６０】
このように本実施の形態４では実施の形態３の半導体素子の試験装置の試験方法として、ゲートパルス電圧１２，ドレインパルス電圧１３を印加することにより、半導体素子の熱の影響，半導体素子の表面準位などの影響，高出力ＦＥＴなどの大信号動作での負荷線に沿ったＲＦスイングを考慮したパルスＩ−Ｖ特性を得ることができる。
【００６１】
実施の形態５．
図１４は、実施の形態４の試験方法を用いることにより相互伝達コンダクタンスｇｍの試験方法を示す，本発明の実施の形態５を示すものである。
図において、２８は相互伝達コンダクタンスｇｍの計算式、２９は抵抗挿入型ゲートドレインドライブパルスＩ−Ｖ法、即ち、上述のように、半導体素子のドレイン側に抵抗を挿入し、そのゲートおよびドレインにドライブパルスを印加することにより、ドレイン側に流れる電流を測定することによって得たｇｍプロットである。なお、この図１４において、横軸は０〜５Ｖ（１Ｖ／ｄｉｖ）、縦軸は０〜４００ｍＡ（５０ｍＡ／ｄｉｖ）としている。なお、この実施の形態５では、ｇｍがカーブしている例を示しているが、ｇｍはＦＥＴの特性によっては必ずしもこの図１４のようなカーブを描くとは限らない。
【００６２】
そして、本実施の形態５における相互伝達コンダクタンスｇｍの測定は、ゲートオン電圧１６ａに対してこれを±ΔＶｇ／２だけ変化させ、その時に流れるドレイン電流変化ΔＩｄをｇｍ＝ΔＩｄ／ΔＶｇにより計算し、負荷線３３上のｇｍをプロットする。
【００６３】
このように、本実施の形態５では、実施の形態４の試験方法を用いて相互伝達コンダクタンスｇｍの試験を行う方法を示すことにより、半導体素子の熱の影響，半導体素子の表面準位などの影響，高出力ＦＥＴなどの大信号動作での負荷線に沿ったＲＦスイングを考慮したパルスＩ−Ｖ測定方法によるｇｍ特性を得ることができる。
即ち、実際のＲＦ動作に近いｇｍを得ることができ、熱，表面準位の影響をＲＦ動作に近づけることができるシミュレーションを行うことができる。
【００６４】
実施の形態６．
実施の形態４の試験方法を用いて測定の周期を任意に変化させることにより実施の形態５のｇｍを計算し、その周波数特性をプロットすることにより負荷線上に沿ったｇｍの周波数分散を得ることができる。
【００６５】
このｇｍは周波数の高いところで、この値が良ければ、半導体素子（ＦＥＴ）の他の特性も良好であるため、この値を測定することにより、間接的に他の特性の良否を判定することができる。
【００６６】
実施の形態７．
実施の形態４の試験方法を用いてドレインコンダクタンスｇｄを負荷線上に沿ってプロットすることができる。
即ち、本実施の形態７におけるドレインコンダクタンスｇｄの測定は、ドレインオン電圧２６ａに対してこれを±ΔＶｄ／２だけ変化させ、その時に流れるドレイン電流変化ΔＩｄをｇｄ＝ΔＩｄ／ΔＶｄにより計算し、負荷線３３上のｇｄをプロットする。
【００６７】
このｇｄも周波数の高いところで、この値がよければ、半導体素子（ＦＥＴ）の他の特性も良好であるため、この値を測定することにより、間接的に他の特性の良否を判定することができる。
【００６８】
実施の形態８．
実施の形態４の試験方法を用いて測定の周期を任意に変化させ、実施の形態７のｇｄを計算しその周波数特性をプロットすることにより負荷線上に沿ったｇｄの周波数分散を得ることができる。
【００６９】
この負荷線上に沿ったｇｄも、この値がよければ、半導体素子（ＦＥＴ）の他の特性も良好であるため、この値を測定することにより、間接的に他の特性の良否を判定することができる。
【００７０】
実施の形態９．
なお、実施の形態３の試験装置構成を、ゲートあるいはドレインのみにこれをドライブするパルスジェネレータを有するものとしてもよい。
【００７１】
実施の形態１０．
また、実施の形態４ないし実施の形態８を、ゲートあるいはドレインのみにこれをドライブするパルスジェネレータを有する試験装置により試験を行うものとしてもよい。
【００７２】
実施の形態１１．
また、実施の形態１の試験装置，実施の形態２の試験方法を用いてｇｍ，ｇｄおよびｇｍ，ｇｄの周波数分散を得ることもできる。
これは、上述の実施の形態５ないし実施の形態８の試験方法を実行する際に用いる試験装置を実施の形態１の試験装置とし、あるいは試験方法を実施の形態２の試験方法とすればよいものである。
【００７３】
実施の形態１２．
実施の形態１ないし実施の形態１１を用いて、可撓性を有する材料であるメンブレンを用いたプローブカードの一種であるメンブレンプローブ上にパターニングを行って回路構成を行うことによりオンウエハ試験を行うことができる。
このメンブレンプローブは、Ｃ，Ｒの加工がし易いため、余分な寄生抵抗がつかず、オンウエハ試験を行うことができる。
【００７４】
図１５はメンブレンプローブの一例を示し、図において、２００はエッジセンサー針、２０１はこのメンブレンプローブのバンプがウエハのどこに接触しているかを目視により確認するための光学窓、２０２はプローブフレーム、２０３はプローブ基板に相当するプローブボード、２０４はＲＦ信号を供給するための同軸ケーブル、２０５はバンプの横幅を稼ぐためにバンプを固定するためのプランジャ、２０６はプローブ針としてのニッケルバンプ、２０７は可撓性を持った材料であるメンブレン、２０８はチップキャップ（光）、２０９は弾力を与えるためのバネ、２１０はマウント用のネジである。
【００７５】
ところで、ＦＥＴやＨＢＴ等の半導体装置の大信号特性は一般に素子のＩ−Ｖ特性により大信号特性のかなりの部分が判明すると考えられているため、素子のＩ−Ｖ特性を測定することにより素子を選別する手法がある。ところが、数１００MHz 以上の高周波で用いられる半導体装置では、各種不純物や格子歪等によるトラップに起因する遅延が存在するためにパルス幅数百μｓｅｃ以下の短パルスにて測定する必要がある。
【００７６】
このような測定においても図１６にその等価回路を示す測定装置により測定を行う。この図１６の装置は図１に示すものと同様に構成されている。図中１はＦＥＴ，ＨＢＴ等の半導体装置で、ここではＦＥＴを例にとっている。３，５は電流計、２，４はパルスを発生させるパルスジェネレータであり、図１７に示すタイミングによりＦＥＴ１のドレイン，ゲートへパルス幅の期間以外はＶｄ0 ，Ｖｇ0 を印加し、パルス幅の期間は各々パルス電圧Ｖｄ，Ｖｇを印加してＩｄ，Ｉｇを測定する。なお、この図１７において、パルス幅は１００ｎｓ、Ｖｄは２０〜１０Ｖ、Ｖｇは５Ｖ、Ｉｄは２０Ａ〜数十ｍＡ、Ｉｇは数ｍＡである。
【００７７】
１００は制御装置であり、電流計３，５の電流を測定するとともに、パルスジェネレータ２，４を同期させて動作させ、かつパルスジェネレータ２，４の出力電圧を測定するべく制御を行う。
【００７８】
その測定のフローは、図２０に示すように、まずステップＳ３１においてＶｇを設定し、次にステップＳ３２においてＶｄを設定し、ステップＳ３３においてパルスを印加するとともにＩｄ，Ｉｇを測定し、ステップＳ３４，Ｓ３５においてＶｄがＶｄ stopに達するまでＶｄ＝Ｖｄ＋ΔＶｄにして測定を繰り返し、ステップＳ３６，Ｓ３７においてＶｇがＶｇ stopに達するまでＶｇ＝Ｖｇ＋ΔＶｇにして測定を繰り返す，というものである。
【００７９】
図１８にΔＶｄ＝１（Ｖ），ΔＶｇ＝−１（Ｖ），Ｖｄ stop ＝８（Ｖ），Ｖｇ stop ＝−３（Ｖ）、Ｉｄ＝２０（Ａ）〜数十（ｍＡ）と設定した場合の測定例を示す。一般に各種のトラップを有する半導体装置では各トラップへの電子，ホールの捕獲，放出が各々の時定数にて行われるため、Ｉ−Ｖ測定を行う順序により各トラップの状態が影響を受けるので、測定結果が異なってしまう。これは測定における経路による測定値の差となるので、ヒステリシスと呼んでいる。
【００８０】
図１９にヒステリシスの例を示す。図１９では、ΔＶｄ＝−１（Ｖ），ΔＶｇ＝−１（Ｖ），Ｖｄ stop ＝−１（Ｖ），Ｖｇ stop ＝−３（Ｖ）、Ｉｄ＝２０（Ａ）〜数十（ｍＡ）であり、Ｖｄの印加経路が図１８と逆であるために、Ｉ−Ｖ測定の結果が図１８と異なってしまっている。
【００８１】
実際にＦＥＴが高周波にて動作する時には、図２１に示すように、ＦＥＴのバイアスレベル ドレイン電圧：Ｖｄｉ，ゲート電圧：Ｖｇ0 に、各々振幅ＡＶｄ，ＡＶｇのサイン波が加算された信号が印加されるため、Ｖｄ0 ±ＡＶｄ，Ｖｇ0 ±ＡＶｇ0 の信号により各トラップでの電子，ホールの捕獲，放出が繰り返されて定常状態になっている。このため、ヒステリシスのあるＩ−Ｖ測定では実際の高周波での動作と異なってしまうため、素子判別に使えないという問題がある。なお、この図２１においてはサイン波１つ分が１〜０．１ｎｓ、Ｖｄは２０〜１０Ｖ、Ｖｇは５Ｖである。
【００８２】
さらに、上述のパルスＩ−Ｖ測定では、ヒステリシスのために必ずしも素子の大信号特性との相関がとれないので、高周波信号を入力する試験を実施しなければならず、このため、試験コストが高くなり、これを反映して半導体装置の価格が高くなってしまうという問題がある。
【００８３】
また、通常の半導体装置のバーンイン試験では高周波信号を印加してバーンインを行っていたために、バーンイン装置が高価になり、これによってもバーンインを行った半導体装置の価格が高くなるという問題がある。
【００８４】
以下では、このようなヒステリシスの問題を生じない半導体素子の試験装置，試験方法およびバーンイン試験のコストを低下でき、これによる価格の上昇を抑えることができる半導体装置について説明する。
【００８５】
実施の形態１３．
上述のようなヒステリシスのない測定を行うには、図２１に示すような高周波信号を半導体素子に直接印加して、電流，電圧波形を測定すれば良いが、周波数が高い程、装置が高価になり、かつ測定精度を十分に確保することは困難になる。そこで図２２に示すようなパルス幅数１００μｓｅｃないし数１００ｎｓｅｃのパルスを印加してＩ−Ｖ測定を行うことにより、図２１に示す実動作と同様の測定を行うことが可能となる。
【００８６】
すなわち、ＦＥＴのバイアス電圧（ドレイン電圧Ｖｄ0 ，ゲート電圧Ｖｇ0 ）に対して±ＡＶｄ，±ＡＶｇのパルスを加算することにより、より詳しくはドレイン電圧Ｖｄ0 に対して正，負を交互に繰り返す，＋ＡＶｄ，−ＡＶｄ，＋ＡＶｄ，−ＡＶｄ，…となるパルスを加算し、ゲート電圧Ｖｇ0 に対してドレイン電圧とは逆位相のパルス、即ち、−ＡＶｇ，＋ＡＶｇ，−ＡＶｇ，＋ＡＶｇ，…となるパルスを加算することにより、図２１に示すサイン波を印加した時と同様にバイアス点に対して、交互に電界が加わるので、実動作と同様に各トラップでの捕獲，放出が起こり、実動作と同等のＩ−Ｖ特性を測定できる。
【００８７】
厳密には、各トラップに加わる電界の時定数が実動作に比べて長くなる、すなわち１ＧＨｚ動作なら半波で５００ｐｓｅｃであるのに対し、測定のパルス幅は１００ｎｓｅｃというように長くなるが、一般に化合物半導体等の各種半導体の各種準位の時定数は速いもので、１００ｎｓｅｃのオーダであることが知られているから、これ以上短いパルスで測定したとしてもトラップの影響はこれと変わらないので、実動作と同等な測定が可能となる。
【００８８】
なお、この図２２ではＦＥＴのバイアス電圧に対し正極性（負極性）のパルスを加算したのち一定の間隔をおいて負極性（正極性）のパルスを加算し、これを繰り返すようにしていたが、図２３に示すように、ＦＥＴのバイアス電圧に対し正極性（負極性）のパルスを加算した直後に負極性（正極性）のパルスを加算し、これを一定の間隔をおいて繰り返すようにしても同等の効果が得られる。
【００８９】
また、図２４に示すようにパルス幅ｐｗの正極性パルスを発生した直後に負極性パルスを発生し、これをｎ回繰り返した後、一定の間隔をおいて以上の動作を繰り返すようにしてもよく、これによりパルスの周波数分散を小さくでき、かつ同一測定時間に測定データを多数回測定できるので、測定精度が上がる利点がある。
【００９０】
図２５は図２４においてｎ＝∞とした場合の例であり、このタイミングにより単位時間当たりに最も多数回の測定が可能となり、かつ周波数分散も最小になる。ただし、一般にパルスジェネレータのパルス出力用キャパシタに充電する時間が必要なため、Ｉｄの大きい測定では、ｎ＝∞とすることは困難であるので、実際にはＩｄに応じて図２４の，ｎが有限の方を選択することになる。
【００９１】
なお、上記図２１，図２２，図２３，図２４，図２５において、パルス幅は１００ｎｓ、Ｖｄは２０〜１０Ｖ、Ｖｇは５Ｖ、Ｉｄは２０Ａ〜数十ｍＡ、Ｉｇは数ｍＡである。
【００９２】
ところで、本実施の形態１３では矩形パルスを扱ったが、サイン波やガウシアン波のようなその他の型のパルス波形であってもよい。サイン波はパルスの発生，測定タイミングの制御は難しいが、周波数分散が小さくなるという利点があり、むしろこの点ではサイン波を用いる方が好ましい。
【００９３】
このように、本実施の形態１３によれば、測定対象である半導体素子に対し、バイアス電圧に対して正，負のパルスを重畳した測定電圧を印加するようにしたので、ヒステリシスを生じることなく実動作に相当するＩ−Ｖ特性の測定が可能となり、また、そのパルスが低周波であるので、装置を安価に構成でき、正確かつ高速な測定が可能になり、かつ測定パルスの周波数分散を少なくできる。
【００９４】
実施の形態１４．
パルスＩ−Ｖ測定において、図２６に示すタイミングにより、本来の測定用のパルスを印加する前に、大振幅かつ負極性のチャージアップパルスを印加することにより、チャージアップ、即ち、測定サイクル中に各トラップを完全に捕獲，放出された状態にすることができる。なお、この図２６において、チャージアップパルス４は例えば−３Ｖないし−５Ｖ、パルス幅は１００ｎｓ、Ｖｄは２０〜１０Ｖ、Ｖｇは５Ｖ、Ｉｄは２０Ａ〜数十ｍＡ、Ｉｇは数ｍＡである。
【００９５】
このように、本実施の形態１４によれば、チャージアップパルスを加えることにより各トラップは常に一定の状態になるので、ヒステリシスを生じることなく、実動作に相当するＩ−Ｖ特性の正確な測定が可能となり、また、そのパルスが低周波であるので、装置を安価に構成でき、この面からも正確でかつ高速な測定が可能になる。
【００９６】
実施の形態１５．
図２７は負荷線２５沿いにＩ−Ｖ測定を行った場合のＩ−Ｖ測定結果を示す。負荷抵抗Ｒの負荷線は
Ｖｄ−Ｖｄ0 ＝−（Ｉｄ−Ｉｄ0 ）Ｒ
の関係にあり、ＦＥＴの出力側に抵抗Ｒの負荷を設けた場合の負荷線を示す。２６はＱポイントであり、これはバイアス印加点（ドレイン電圧Ｖｄ0 ，ゲート電圧Ｖｇ0 ）である。本測定ではＱポイントを中心にＶｇの振幅を０，０．５，１．０Ｖにした場合の測定を行っている。この図２７において、Ｖｄは２０〜１０Ｖ、Ｉｄは２０Ａ〜数十ｍＡである。
【００９７】
図２８に本測定のフローを示す。
最初にステップＳ４１，Ｓ４２，Ｓ４３において、ＡＶｄ＝ＡＶｇ＝０、すなわちＱポイントで図２２ないし図２６に示すようなパルスを印加し、Ｉｄ，Ｉｇを測定した後、ステップＳ４４，Ｓ４５において、ＡＶｇ＝０．５（Ｖ）にして、Ｖｄ−Ｖｄ0 ＝−Ｒ（Ｉｄ−Ｉｄ0 ）となるようにＶｄ＝Ｖｄ0 ≠ＡＶｄとなるＶｄを定める。すなわち、図２７中の負荷線５と（Ｖｇ±０．５）ＶのＩ−Ｖ曲線の交点を求めるようにＶｄの値をスイープしてＶｄの値を求める。そして、ステップＳ４６において、ＡＶｇがＡＶｇstopより大きいか否かを判定することにより、上述の操作をＡＶｇ＝１．０Ｖについても同様に行う。
【００９８】
本測定では、Ｖｄをスイープしているため、負荷線５上の各点でのドレインコンダクタンスｇｄ
ｇｄ＝ΔＩｄ／ΔＶｄ
を容易に計算できるので、図２９の負荷線沿いｇｄの表示を容易に行える。なお、この図２９において、ｇｄは０．０１〜０．１、Ｖｄは２０〜１０Ｖである。
【００９９】
このように本実施の形態１５では、Ｑ点に対して正負に振幅するパルスで負荷線に沿った各点でのＩｄ，ＶｄをＶｇ＝一定の条件でＶｄをスイープして測定を行うようにしたので、実動作と同等なヒステリシスのない負荷線に沿ったｇｄの測定が可能となる。また、本実施の形態１５では負荷線に沿った部分のみを測定するので、図１８，図１９のＩ−Ｖ測定より測定点数が少なく、高速に測定できる利点もある。
【０１００】
また、負荷線２５沿いのＩｄ，Ｖｄのデータを得ることにより、負荷抵抗Ｒでの素子の入出力特性を計算により求めることができる。すなわち、入力抵抗をＲｉとした図３１のような簡単な等価回路モデルにより、周波数ｆ＝ω／２πとして
Ｖｇ＝Ｖｇ0 ＋ＡＶｇ sinωｔ
入力電力：Ｐｉ′ｎ＝∫（Ｖｇ2 ／Ｒｉ）ｄｔ
出力電力：Ｐout ＝∫Ｉ2 ｄＲｄｔ
高周波入力時の平均ドレイン電流：ＩｄRF＝∫Ｉｄｄｔ
のように求められる。
【０１０１】
この図３１において、ＡＶｇｓｉｎωｔは入力されるゲート電圧の交流成分、Ｃ１は等価的な容量、Ｌ１は等価的なインダクタンス、＋Ｖｇ０はバイアス源、Ｒｇはゲート抵抗、Ｉｄ（Ｖｇ，Ｖｄ）は等価的な電流源、＋Ｖｄ０はバイアス源、Ｒは負荷抵抗である。
【０１０２】
そして、上述のような計算を行うことにより負荷Ｒでの最大出力電力：Ｐmax ，Ｐ2dB ，付加電力効率：ＰＡＥ，ドレイン効率ＥD 等を求められる利点がある。
なお、これらの計算ではＦＥＴのモデルとして、図３１のものを用いたが、他のモデルであっても同様である。
【０１０３】
このように、本実施の形態１５によれば、測定対象である半導体素子に対し、バイアス電圧に対して正負のパルスを重畳した測定電圧を印加するようにしたので、ヒステリシスを生じることなく実動作に相当するＩ−Ｖ特性の測定が可能となり、また、そのパルスが低周波であるので、装置が安価に構成でき、正確かつ高速な測定が可能になり、負荷線に沿ったｇｄ，ｇｍの測定が可能になる。
【０１０４】
実施の形態１６．
実施の形態１５では、Ｖｇを一定にしてＶｄをスイープして負荷線沿いＩ−Ｖ特性を求めていたが、図３０のようにＶｄを一定にしてＶｇをスイープする方法もある。この場合、各点でのｇｍ＝ΔＩｄ／ΔＶｇを容易に計算できるので、図３２の負荷線沿いｇｍを容易に表示できる。なお、図３２において、ｇｍは０．１〜数１０、Ｖｄは２０〜１０Ｖである。
【０１０５】
そして、その測定フローとしては図３３のフローにより測定を行う。
最初にステップＳ５１，Ｓ５２，Ｓ５３において、ＡＶｄ＝ＡＶｇ＝０すなわちＱポイントで図２２ないし図２６に示すようなパルスを印加し、Ｉｄ，Ｉｇを測定した後、ステップＳ５４，Ｓ５５において、ＡＶｇ＝０．５（Ｖ）にして、Ｖｄ−Ｖｄ0 ＝−Ｒ（Ｉｄ−Ｉｄ0 ）となるようにＶｄ＝Ｖｄ0 ≠ＡＶｄとなるＶｄを定める。すなわち、図２７中の負荷線５と（Ｖｇ±０．５）ＶのＩ−Ｖ曲線の交点を求めるようにＶｄの値をスイープしてＶｄの値を求める。ステップＳ２６において、ＡＶｇがＡＶｇstopより大きいか否かを判定することにより、上述の操作をＡＶｇ＝１．０Ｖについても同様に行う。
【０１０６】
このように、本実施の形態１６ではＱ点に対して正負に振幅するパルスを用いて、負荷線に沿った各点でのＩｄ，ＶｄをＶｄ＝一定の条件でＶｇをスイープして測定するようにしたので、実動作と同等なヒステリシスのない負荷線沿いｇｍの測定が可能となる。また、本実施の形態でも実施の形態１５と同様に安価な装置で高速かつ正確に測定を実行することができ、かつ、Ｐmax ，Ｐ2dB 等を計算でき、その負荷依存性を得ることができる効果がある。
【０１０７】
実施の形態１７．
実施の形態１５，１６の測定を，負荷抵抗Ｒの値をスイープして、各々のＲについて図３４のように負荷線沿いのＩ−Ｖ特性を測定することにより、図３５に示すような最大電力Ｐmax のＲ依存性やＰＡＥ，Ｐ2dB 等のＲ依存性を測定，表示することができる。
【０１０８】
なお、この図３４において、Ｖｄは２０〜１０Ｖ、ＩｄはＩｄは２０Ａ〜数十ｍＡである。また、図３５において、Ｒは０〜５００Ω（あるいは１ｋΩ）、Ｐmax は０．１〜１００Ｗである。
【０１０９】
このように、本実施の形態１７の手順によれば、ヒステリシスのない実動作と同等なＰmax ，ＰＡＥ，Ｐ2dB 等の負荷抵抗Ｒへの依存性を得ることができ、被測定素子の負荷依存性を高周波信号を印加することなく知ることができて、低コストかつ高速に高周波性能を把握し，素子を選別できる効果がある。
【０１１０】
実施の形態１８．
上記実施の形態１３ないし実施の形態１７の試験方法をプログラム化したソフトウエアにより、上記実施の形態１３ないし実施の形態１７の試験方法を、実施できるようにした試験装置を得ることができる。
【０１１１】
この試験装置のハードウェアとしては図１６のようなものが考えられるが、この装置にソフトウエアにより上記各種手順を実行させることにより、容易にヒステリシスのない、実動作と同等な素子特性を低い周波数のパルスにより、安価にかつ高速，高精度に測定を実施できる効果がある。
【０１１２】
実施の形態１９．
図１６のハードウェアの装置により、図２２ないし図２６のパルスを印加することにより半導体素子に対しバーンインを行うバーンイン装置およびバーンイン方法を得ることができ、このようなバーンイン装置およびバーンイン方法によりバーンインを実施する半導体素子の試験装置およびこれによりバーンインを実施した半導体装置を安価に得ることができる。
【０１１３】
一般に半導体装置では、各種不純物や格子歪み等に起因する準位（トラップ）が存在するため、長期間通電すると上記準位が増減して素子特性が変化する場合がある。このため、あらかじめ通電しておいて電界ストレスを加えて、上記変化が起きないようにする手法（バーンイン）がとられるが、高周波素子では単なるＤＣ通電では多大な時間を要するので、高周波信号（連続波）を印加した状態で上記変化が起きないようにする手法（ＲＦバーンイン）がとられる。ところが、高周波信号を印加する装置は一般に高価であるために半導体装置のコストが上昇してしまうという問題があるが、高周波信号を用いるかわりに図２２ないし図２６に示された，低い周波数のパルスを印加すれば、安価にバーンインが可能となる。
【０１１４】
前述したように各種準位の時定数は数１００ｎｓｅｃより長いため、上記パルスを印加すれば、高周波信号を印加した場合と同等の電界ストレスを与えることができるので、高周波信号と同等の効果が得られる。このため、従来のＲＦバーンインより安価な，半導体素子の試験装置でバーンインを行うことができ、これによりバーンインのコストが半導体装置に転嫁されるのを抑えることができ、半導体装置のコストを下げることが可能になる。
【０１１６】
【発明の効果】
この発明の請求項１に係る半導体素子の試験方法によれば、試験対象である半導体素子のゲート，ドレインに，互いに同期させたパルス電圧を印加するとともに、ドレインに印加する電圧を変化させる工程と、該ドレインに印加する電圧を変化させた際にドレインに流れるドレイン電流の変化を検出することにより負荷線上のドレインコンダクタンス（ｇｄ）を測定する工程とを含むようにしたので、半導体素子の熱の影響、ＦＥＴなどの表面準位の影響、高出力ＦＥＴなどの大信号動作での負荷線に沿ったＲＦスイングを考慮して負荷線上のドレインコンダクタンス（ｇｄ）を測定することができる半導体素子の試験方法が得られる効果がある。
【０１１８】
また、この発明の請求項２に係る半導体素子の試験方法によれば、請求項１記載の半導体素子の試験方法において、上記半導体素子のドレイン側に負荷を挿入するようにしたので、実際に負荷を挿入した状態での半導体素子の熱の影響、ＦＥＴなどの表面準位の影響、高出力ＦＥＴなどの大信号動作での負荷線に沿ったＲＦスイングを考慮して負荷線上のドレインコンダクタンス（ｇｄ）を測定することができる半導体素子の試験方法が得られる効果がある。
【０１１９】
また、この発明の請求項３に係る半導体素子の試験方法によれば、請求項２記載の半導体素子の試験方法において、上記パルスとして、正極性パルスおよびその直後の負極性パルスをｎ（≧１）回発生し、かつこれを一定間隔で繰り返すものを用いるようにしたので、半導体素子の試験を、ヒステリシスを生じることなく安価にかつ精度よく行うことができる試験方法が実際に得られる効果がある。
【０１２０】
また、この発明の請求項４に係る半導体素子の試験方法によれば、請求項３記載の半導体素子の試験方法において、負荷線の各点でゲート電圧（Ｖｇ）を一定とし、ドレイン電圧（Ｖｄ）をスイープすることにより負荷線沿いのドレインコンダクタンス（ｇｄ）を計算する工程を含むようにしたので、半導体素子の試験を、ヒステリシスを生じることなく安価にかつ精度よく行うことができる試験方法が実際に得られる効果がある。
【０１２１】
また、この発明の請求項５に係る半導体素子の試験方法によれば、試験対象である半導体素子のゲート，ドレインに，互いに同期させたパルス電圧を印加するとともに、ドレインに印加する電圧を変化させる工程と、該ドレインに印加する電圧を変化させた際にドレインに流れるドレイン電流の変化を検出することにより負荷線上のドレインコンダクタンス（ｇｄ）の周波数分散を測定する工程とを含むようにしたので、半導体素子の熱の影響、ＦＥＴなどの表面準位の影響、高出力ＦＥＴなどの大信号動作での負荷線に沿ったＲＦスイングを考慮して負荷線上のドレインコンダクタンス（ｇｄ）の周波数分散を測定することができる半導体素子の試験方法が得られる効果がある。
【０１２２】
また、この発明の請求項６に係る半導体素子の試験方法によれば、請求項５記載の半導体素子の試験方法において、上記半導体素子のドレイン側に負荷を挿入するようにしたので、半導体素子の熱の影響、ＦＥＴなどの表面準位の影響、高出力ＦＥＴなどの大信号動作での負荷線に沿ったＲＦスイングを考慮して負荷線上のドレインコンダクタンス（ｇｄ）の周波数分散を測定することができる半導体素子の試験方法が得られる効果がある。
【０１２４】
また、この発明の請求項７に係る半導体素子の試験方法によれば、請求項６記載の半導体素子の試験方法において、上記パルスとして、正極性パルスおよびその直後の負極性パルスをｎ（≧１）回発生し、かつこれを一定間隔で繰り返すものを用いるようにしたので、半導体素子の試験を、ヒステリシスを生じることなく安価にかつ精度よく行うことができる試験方法が実際に得られる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体素子の試験装置の原理的な構成を示す回路図である。
【図２】 この発明の実施の形態１による半導体素子の試験装置の構成を示す構成図である。
【図３】 この発明の実施の形態１による半導体素子の試験装置における，熱の影響を除去するための動作条件の設定方法を示す図である。
【図４】 この発明の実施の形態２による半導体素子の試験装置の試験方法のフローチャートを示す図である。
【図５】 この発明の実施の形態２による半導体素子の試験装置の試験方法により各部に印加されるパルス波形を示す図である。
【図６】 この発明の実施の形態２を用いて半導体素子を観測した場合のＩ−Ｖ特性を示す図である。
【図７】 この発明の実施の形態２を用いて半導体素子を観測したオシロスコープ上の波形を示す図である。
【図８】 この発明の実施の形態２を用いて得たゲートドレイン同期型短パルス特性と従来のＣＷ動作でのＩ−Ｖ特性とを対比させて示す観測図である。
【図９】 この発明の実施の形態３による半導体素子の試験装置の原理的な構成を示す回路図である。
【図１０】 この発明の実施の形態３による半導体素子の試験装置の構成を示す構成図である。
【図１１】 この発明の実施の形態４による半導体素子の試験装置の試験方法のフローチャートを示す図である。
【図１２】 この発明の実施の形態４による半導体素子の試験装置の試験方法により各部に印加されるパルス波形を示す図である。
【図１３】 この発明の実施の形態４による半導体素子の試験装置の試験方法を用いて測定を行った時のパルスＩ−Ｖ特性を示す図である。
【図１４】 この発明の実施の形態５による，相互伝達コンダクタンスｇｍの試験方法を示す図である。
【図１５】 この発明の実施の形態１２において用いるメンブレンプローブの構成例を示す図である。
【図１６】 従来およびこの発明の実施の形態１２による試験装置の測定系の等価回路を示す等価回路図である。
【図１７】 従来の試験方法におけるパルスＩ−Ｖ測定タイミングを示すタイミング図である。
【図１８】 従来の試験方法におけるΔＶｄ＞０の場合のＩ−Ｖ測定結果の例を示すＩ−Ｖ特性図である。
【図１９】 従来の試験方法におけるΔＶｄ＜０の場合のＩ−Ｖ測定結果の例を示すＩ−Ｖ特性図である。
【図２０】 従来の試験方法における一般的なＩ−Ｖ測定フローを示す図である。
【図２１】 高周波信号印加時のＶｄ，Ｖｇのタイミングを示す図である。
【図２２】 この発明の実施の形態１３によるＶｄ，Ｖｇのタイミングを示す図である。
【図２３】 この発明の実施の形態１３によるＶｄ，Ｖｇのタイミングを示す図である。
【図２４】 この発明の実施の形態１３によるＶｄ，Ｖｇのタイミングを示す図である。
【図２５】 この発明の実施の形態１３によるＶｄ，Ｖｇのタイミングを示す図である。
【図２６】 この発明の実施の形態１４によるＶｄ，Ｖｇのタイミングを示す図である。
【図２７】 この発明の実施の形態１５による負荷線沿いＩ−Ｖ測定の例（Ｖｇ＝一定）を示すＩｄ，Ｖｄ特性図である。
【図２８】 この発明の実施の形態１５におけるＶｇ＝一定での負荷線沿いＩ−Ｖ測定フローの例を示すフロー図である。
【図２９】 この発明の実施の形態１５における負荷線沿いＧｄの測定結果の表示例を示すＧｄ，Ｖｄのグラフを示す図である。
【図３０】 この発明の実施の形態１６におけるＶｇ＝一定での負荷線沿いＩ−Ｖ測定の例を示すＩｄ，Ｖｄ特性図である。
【図３１】 この発明の実施の形態１５におけるＦＥＴの簡単な等価回路モデルを示す等価回路図である。
【図３２】 この発明の実施の形態１６における負荷線沿いｇｍの測定結果の表示例を示すｇｍ，Ｖｄ特性図である。
【図３３】 この発明の実施の形態１６におけるＶｇ＝一定での負荷線沿いＩ−Ｖ測定フローの例を示すフロー図。
【図３４】 この発明の実施の形態１７における負荷抵抗ＲをスイープしたＩ−Ｖ特性測定の例を示すＩｄ，Ｖｄ特性図。
【図３５】 この発明の実施の形態１７における最大電力Ｐmax の負荷抵抗Ｒ依存性の測定結果の表示例を示すＰmax Ｒ特性図である。
【図３６】 従来の半導体素子の試験装置の原理を示す回路図である。
【符号の説明】
１ 半導体素子、２，４ パルスジェネレータ、３，５ 電流測定装置、６ グランド、７ オシロスコープ、８ａ，８ｂ，８ｃ，８ｄ オシロスコープの入力チャンネル、９ トリガ信号線、１０ａ，１０ｂ 電圧プローブ、１１ 電流プローブ、２３ ＤＣ電源、２４ 負荷、２５ コンデンサ、１００ 制御装置。
Claims (7)
- 試験対象である半導体素子のゲート，ドレインに，互いに同期させたパルス電圧を印加するとともに、ドレインに印加する電圧を変化させる工程と、
該ドレインに印加する電圧を変化させた際にドレインに流れるドレイン電流の変化を検出することにより負荷線上のドレインコンダクタンス（ｇｄ）を測定する工程とを含むことを特徴とする半導体素子の試験方法。 - 請求項１記載の半導体素子の試験方法において、
上記半導体素子のドレイン側に負荷を挿入したことを特徴とする半導体素子の試験方法。 - 請求項２記載の半導体素子の試験方法において、
上記パルスとして、正極性パルスおよびその直後の負極性パルスをｎ（≧１）回発生し、かつこれを一定間隔で繰り返すものを用いたことを特徴とする半導体素子の試験方法。 - 請求項３記載の半導体素子の試験方法において、
負荷線の各点でゲート電圧（Ｖｇ）を一定とし、ドレイン電圧（Ｖｄ）をスイープすることにより負荷線沿いのドレインコンダクタンス（ｇｄ）を計算する工程を含むことを特徴とする半導体素子の試験方法。 - 試験対象である半導体素子のゲート，ドレインに，互いに同期させたパルス電圧を印加するとともに、ドレインに印加する電圧を変化させる工程と、
該ドレインに印加する電圧を変化させた際にドレインに流れるドレイン電流の変化を検出することにより負荷線上のドレインコンダクタンス（ｇｄ）の周波数分散を測定する工程とを含むことを特徴とする半導体素子の試験方法。 - 請求項５記載の半導体素子の試験方法において、
上記半導体素子のドレイン側に負荷を挿入したことを特徴とする半導体素子の試験方法。 - 請求項６記載の半導体素子の試験方法において、
上記パルスとして、正極性パルスおよびその直後の負極性パルスをｎ（≧１）回発生し、かつこれを一定間隔で繰り返すものを用いたことを特徴とする半導体素子の試験方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08421396A JP3727103B2 (ja) | 1996-04-05 | 1996-04-05 | 半導体素子の試験方法 |
| US08/779,363 US5905384A (en) | 1996-04-05 | 1997-01-06 | Method for testing semiconductor element |
| EP97100420A EP0800091A3 (en) | 1996-04-05 | 1997-01-13 | Apparatus and method for testing semiconductor element and semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08421396A JP3727103B2 (ja) | 1996-04-05 | 1996-04-05 | 半導体素子の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09274064A JPH09274064A (ja) | 1997-10-21 |
| JP3727103B2 true JP3727103B2 (ja) | 2005-12-14 |
Family
ID=13824206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08421396A Expired - Fee Related JP3727103B2 (ja) | 1996-04-05 | 1996-04-05 | 半導体素子の試験方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5905384A (ja) |
| EP (1) | EP0800091A3 (ja) |
| JP (1) | JP3727103B2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11295383A (ja) | 1998-04-15 | 1999-10-29 | Mitsubishi Electric Corp | マイクロ波帯域用半導体トランジスタのバーンイン方法、バーンイン装置及びバーンインした半導体装置 |
| DE19957124B4 (de) * | 1999-11-26 | 2007-01-11 | Infineon Technologies Ag | Verfahren zum Testen von Speicherzellen Hysteresekurve |
| US6348834B1 (en) * | 2000-05-15 | 2002-02-19 | Pro Tech Communications Inc. | Linearization of FET channel impedance for small signal applications |
| US6693439B1 (en) | 2000-09-28 | 2004-02-17 | Cadence Design Systems, Inc. | Apparatus and methods for measuring noise in a device |
| US6472899B2 (en) * | 2000-12-29 | 2002-10-29 | Intel Corporation | Method for determining a load line based variable voltage input for an integrated circuit product |
| US6912437B2 (en) * | 2002-09-30 | 2005-06-28 | Advanced Micro Devices, Inc. | Method and apparatus for controlling a fabrication process based on a measured electrical characteristic |
| GB0223635D0 (en) * | 2002-10-11 | 2002-11-20 | Aoti Operating Co Inc | Semiconductor monitoring instrument |
| GB0223632D0 (en) * | 2002-10-11 | 2002-11-20 | Aoti Operating Co Inc | Semiconductor testing instrument |
| US20040078183A1 (en) * | 2002-10-21 | 2004-04-22 | Victor Drabkin | System and method of system response testing and modeling |
| JP2006184047A (ja) * | 2004-12-27 | 2006-07-13 | Agilent Technol Inc | Ｆｅｔの特性測定方法 |
| TW200641373A (en) * | 2005-04-28 | 2006-12-01 | Agilent Technologies Inc | System for measuring FET characteristics |
| KR100674972B1 (ko) * | 2005-05-24 | 2007-01-29 | 삼성전자주식회사 | 반도체 소자의 펄스 특성 측정 시스템 및 측정 방법 |
| US7362122B2 (en) * | 2005-07-08 | 2008-04-22 | Macronix International Co., Ltd. | Method and circuit for extracting current-voltage characteristics of device |
| US7355433B2 (en) * | 2005-12-14 | 2008-04-08 | Alpha & Omega Semiconductor, Ltd | Configurations and method for carrying out wafer level unclamped inductive switching (UIS) tests |
| JP2007327791A (ja) * | 2006-06-06 | 2007-12-20 | Agilent Technol Inc | Ｆｅｔ特性測定装置 |
| US7616014B1 (en) * | 2007-02-08 | 2009-11-10 | Keithley Instruments, Inc. | Pulsed I-V measurement method and apparatus |
| US7447602B1 (en) * | 2007-06-05 | 2008-11-04 | International Business Machines Corporation | System and method for sorting processors based on thermal design point |
| WO2009066274A1 (en) * | 2007-11-20 | 2009-05-28 | Ferfics Limited | Power delivery circuit monitoring |
| EP2080556B1 (en) | 2008-01-18 | 2011-04-27 | F. Hoffmann-La Roche AG | A laboratory device for processing samples, a test tube rack, a rack holding assembly and a method to couple an RFID chip |
| JP5434844B2 (ja) * | 2010-08-04 | 2014-03-05 | 住友電気工業株式会社 | 昇温装置及び昇温試験方法 |
| US9054793B2 (en) | 2013-07-19 | 2015-06-09 | International Business Machines Corporation | Structure, system and method for device radio frequency (RF) reliability |
| US9952274B2 (en) * | 2015-03-13 | 2018-04-24 | International Business Machines Corporation | Measurement for transistor output characteristics with and without self heating |
| US11067620B2 (en) * | 2018-08-21 | 2021-07-20 | Texas Instruments Incorporated | HEMT wafer probe current collapse screening |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3943442A (en) * | 1974-11-11 | 1976-03-09 | Nasa | Method and apparatus for measurement of trap density and energy distribution in dielectric films |
| US4382229A (en) * | 1980-11-28 | 1983-05-03 | International Business Machines Corporation | Channel hot electron monitor |
| JPS5828673A (ja) * | 1981-08-14 | 1983-02-19 | Matsushita Electric Works Ltd | トランジスタ特性測定装置 |
| US4779041A (en) * | 1987-05-20 | 1988-10-18 | Hewlett-Packard Company | Integrated circuit transfer test device system |
| US4896108A (en) * | 1988-07-25 | 1990-01-23 | American Telephone And Telegraph Company, At&T Bell Laboratories | Test circuit for measuring specific contact resistivity of self-aligned contacts in integrated circuits |
| JP2765527B2 (ja) * | 1995-08-11 | 1998-06-18 | 日本電気株式会社 | 半導体装置の評価方法 |
-
1996
- 1996-04-05 JP JP08421396A patent/JP3727103B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-06 US US08/779,363 patent/US5905384A/en not_active Expired - Fee Related
- 1997-01-13 EP EP97100420A patent/EP0800091A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0800091A2 (en) | 1997-10-08 |
| US5905384A (en) | 1999-05-18 |
| JPH09274064A (ja) | 1997-10-21 |
| EP0800091A3 (en) | 1998-09-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041008 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041019 |
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| A521 | Written amendment |
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|
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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