JP2006184047A - Ｆｅｔの特性測定方法 - Google Patents

Abstract

【課題】 （ＳＯＩ）ＭＯＳＦＥＴ、歪みシリコンＭＯＳＦＥＴ等の先進性デバイスの特性を高精度に測定する。
【解決手段】 バイアス・ティー５のバイアス出力端子から出力される所定のバイアス電圧をＦＥＴ１のドレインに印加するとともに、ＦＥＴ１のゲートにパルスジェネレータ３から出力されるパルスを印加し、これによってＦＥＴ１に発生するドレイン電流をバイアス・ティー５の交流出力端子に接続された負荷インピーダンスで電圧パルスに変換して、この電圧パルスからドレイン電流を測定するＦＥＴの特性測定方法である。バイアス電圧を負荷インピーダンスによる電圧降下分だけ増加させ、バイアス電圧の増加に応じて変化する電圧パルスの値を測定することを所定回数繰り返すステップと、前記所定回数の測定の繰り返しによって得られる複数の電圧パルスの値のうち、最後の２回の値に外挿法を適用して、ＦＥＴ１に印加すべきドレイン電圧を決定するステップと、
を含む。
【選択図】 図７

Description

本発明は、パルス信号をＦＥＴのゲートに入力して、該ＦＥＴのＩＶ（電流電圧）特性を測定する方法に関し、特に、ＳＯＩ（Silicon On Insulator）技術や歪みシリコン形成技術によって製造されるＭＯＳＦＥＴ等、先進のＦＥＴの同特性を測定するのに好適な方法に関するものである。

ＦＥＴのＩＶ（電流電圧）特性は、このＦＥＴのドレインに所定のバイアス電圧を印加した状態で、該ＦＥＴのゲートに所定のＤＣ電圧を印加した場合のドレイン電流を計測することによって測定される（ＩＶ特性）。
しかし、ＩＶ特性の測定対象がＳＯＩ（Silicon On Insulator）技術や歪みシリコン形成技術によって製造されるＭＯＳＦＥＴ等の先進のＦＥＴ(以下、ＤＵＴという)の場合、ゲートにＤＣ電圧を印加するという上記従来の測定手法では、ＤＵＴの自己発熱現象のために信頼性の高いＩＶ特性の測定結果が得られない。

そこで、上記ＤＵＴのゲートに時間幅の短いパルスを印加する測定方法が提案されている。この測定法によれば、上記半導体デバイスを発熱させることなく動作させることが可能であるので、発熱の影響を受けない測定結果を得ることができる（例えば、非特許文献１参照）。
ＩＥＥＥ ELECTRON DEVICE LETTERS,VOL.16,NO.4,APRIL 1995 K.A Jenkins and J.Y-C.Sun P135〜147

上記ＤＵＴのゲートにパルスを印加する測定方法では、いわゆるバイアス・ティー(Bias-Tee)を介して所定の電圧が該ＤＵＴのドレインに印加され、これによって、上記パルスの印加期間において測定すべきドレイン電流が流れる。
この場合、ＤＵＴから上記バイアス・ティーおよび計測器側を見たインピーダンス（計測器の入力インピーダンス）がＤＵＴの負荷になるので、該ＤＵＴにドレイン電流が流れたときに、この負荷による電圧降下分だけドレイン電圧が低下することになる。このため、所定のドレイン電圧下でのドレイン電流を測定することができず、これがＩＶ特性の測定誤差の大きな要因になっている。また、上記ドレイン電圧の降下は、ドレイン電圧の範囲を制限するので、必要なドレイン電圧範囲でのＩＶ特性の測定ができなくなるという不都合も発生する。

そこで、本発明は、（ＳＯＩ）ＭＯＳＦＥＴ、歪みシリコンＭＯＳＦＥＴ等の先進のＦＥＴのＩＶ特性をより高精度に測定することができる方法を提供することを目的としている。

本発明は、バイアス・ティーのバイアス出力端子から出力される所定のバイアス電圧をＦＥＴのドレインに印加するとともに、前記ＦＥＴのゲートにパルスジェネレータから出力されるパルスを印加し、これによって前記ＦＥＴに発生するドレイン電流を前記バイアス・ティーの交流出力端子に接続された負荷インピーダンスで電圧パルスに変換して、該電圧パルスから前記ドレイン電流を測定するＦＥＴの特性測定方法であって、前記バイアス電圧を前記負荷インピーダンスによる電圧降下分だけ増加させ、前記バイアス電圧の増加に応じて変化する前記電圧パルスの値を測定することを所定回数繰り返すステップと、前記所定回数の測定の繰り返しによって得られる複数の前記電圧パルスの値のうち、最後の２回の値に外挿法を適用して、前記ＦＥＴに印加すべきドレイン電圧を決定するステップと、を含むことによって上記目的を達成している。

前記ＦＥＴのゲートには、前記パルスをアッテネータを介して印加することが望ましい。
前記パルスジェネレータが、設定電圧分解能誤差のために同一出力電圧設定範囲内に含まれる種々の設定電圧に対して同じ値の電圧を出力する特性を有する場合には、前記ＦＥＴのゲートに印加するパルスとして、所望の設定パルス電圧Ｖ_set−Ｋを含む第１の設定範囲内の最小電圧Ｖ_set−Ｌである下境界電圧と、前記第１の設定範囲の最大電圧側に隣接する第２の設定範囲内の最小電圧Ｖ_set−Ｈである上境界電圧を設定するステップと、前記上境界電圧を有するパルスに基づく前記ドレイン電流と、前記下境界電圧を有するパルスに基づく前記ドレイン電流とを測定するステップと、前記所望の設定パルス電圧Ｖ_set−Ｋと前記測定した各ドレイン電流とに基づいて、前記設定パルス電圧Ｖ_set−Ｋに基づくドレイン電流に対応するドレイン電流を補間演算するステップと、を含むことができる。

また、前記ＦＥＴのゲートに印加されるパルスの幅を測定するステップと、前記印加パルスのパルス電圧規定タイミングを、前記印加パルスの前縁を基準として幅方向に所定％の割合だけ後縁側に寄ったタイミングに校正するステップと、前記電圧パルスの幅を測定するステップと、前記電圧パルスの電圧検出タイミングを、該電圧パルスの前縁からそのパルス幅の前記所定％の割合だけ後縁側に寄ったタイミングに設定するステップと、前記電圧検出タイミングで前記電圧パルスの電圧を測定するステップと、を更に含むことができる。

本発明によれば、スループットを損なうことなく、ドレイン電圧を適正に決定することができるので、精度の高いＩＶ特性の測定が可能なる。また、ドレイン電圧の降下による測定値への影響を軽減することができる。

以下、図面を参照しながら本発明の実施の形態について説明する。
図１において、ＤＵＴ（試験対象デバイス）１は、ＳＯＩ（Silicon On Insulator）技術や、歪みシリコン形成技術を用いて製造されたＭＯＳＦＥＴである。

ＤＵＴ１のゲートには、アッテネータ２を介してパルスジェネレータ３が接続され、また、このＤＵＴ１のドレインには、いわゆるバイアス・ティー(Bias-Tee)５を介して直流電圧源７およびオシロスコープ（デジタル・オシロスコープ）９が接続されている。
上記直流電圧源７としては、例えば、高精度の直流電圧印加・電流測定機能を有するアジレント・テクノロジー社製Agilent 4156などのＳＭＵ（ソース・メジャー・ユニット）等を使用することができる。
この実施形態では、パルスジェネレータ３の出力インピーダンスおよびオシロスコープ９の入力インピーダンスがそれぞれ５０オームに設定されている。また、オシロスコープ９には、パルスジェネレータ３からトリガ信号（同期信号）が与えられる。

ＤＵＴ１のＩＶ特性（ドレイン電流−ドレイン電圧特性）を測定する場合には、その測定に先立って、オシロスコープ９を校正するための補正係数の設定、該オシロスコープ９の入力インピーダンスの測定、パルスジェネレータ３を校正するための補正係数の設定、バイアス・ティー５の挿入ロスの測定、バイアス・ティー５からオシロスコープ９までの間のケーブル１４のロス、バイアス・ティー５の入力インピーダンスの測定、アッテネータ２の挿入ロスの測定および該アッテネータ２の入力インピーダンスの測定が実行される。

（Ａ）オシロスコープ９の校正では、長さの短いケーブルを用いてオシロスコープ９の入力にＳＭＵを接続し、該ＳＭＵから複数電圧値について順次電圧を出力させて、それらの電圧をオシロスコープ９によって測定する。そして、ＳＭＵの出力電圧とこれに対応するオシロスコープ９の測定電圧との関係を線形化する補正係数（Ａ₂，Ｂ₂）を最小二乗法を適用して得る。補正係数（Ａ₂，Ｂ₂）は、オシロスコープ９の測定電圧Ｖ_mesの校正に使用される。すなわち、校正されたオシロスコープ９の測定電圧Ｖ_outは、以下のように表される。
Ｖ_out＝Ａ₂・Ｖ_mes＋Ｂ₂ （１）
上記補正係数Ａ₂，Ｂ₂は，コンピュータ１１の記憶手段に予め記憶される。

（Ｂ）オシロスコープ９の入力インピーダンスの測定では、ＳＭＵの出力電圧をオシロスコープ９に入力し、この電圧の入力に伴ってオシロスコープ９に流れこむ電流を上記ＳＭＵで計測する。上記入力インピーダンスは、上記ＳＭＵの出力電圧と上記計測された電流とに基づいて得ることができる。
上記オシロスコープ９の入力インピーダンスは、コンピュータ１１の記憶手段に予め記憶される。

（Ｃ） パルスジェネレータ３の校正では、長さの短いケーブルを用いてパルスジェネレータ３の出力にオシロスコープ９を接続した後、該パルスジェネレータ３から複数の電圧についてパルスを出力させ、それぞれの電圧パルスの電圧をオシロスコープ９によって測定する。そして、パルスジェネレータ３の出力電圧Ｖ_gと、これに対応するオシロスコープ９の測定電圧Ｖ_mesの校正後の電圧Ｖ_outとの関係を線形化する補正係数（Ａ₁，Ｂ₁）を最小二乗法を適用して得る。補正係数（Ａ₁，Ｂ₁）は、パルスジェネレータ３の出力電圧Ｖ_gの校正に使用される。すなわち、校正されたパルスジェネレータ３の出力電圧Ｖ_g'は、以下のように表される。
Ｖ_g'＝Ａ₁・Ｖ_g＋Ｂ₁ （２）
上記補正係数Ａ₁，Ｂ₁は，コンピュータ１１の記憶手段に予め記憶される。

（Ｄ） 図１に示すバイアス・ティー５の挿入ロスの測定では、長さの短いケーブルを用いて上記校正の終了したパルスジェネレータ３をバイアス・ティー５のバイアス出力端子に接続するとともに、長さの短いケーブルを用いてバイアス・ティー５のＡＣ出力端子（交流出力端子）をオシロスコープ９に接続する。バイアス・ティー５の挿入ロスは、該バイアス・ティー５を介してオシロスコープ９で測定されるパルスジェネレータ３の出力信号電圧と、バイアス・ティー５を介さずに直接オシロスコープ９で測定されるパルスジェネレータ３の出力信号電圧との比として得ることができる。
上記バイアス・ティー５の挿入ロスは、コンピュータ１１の記憶手段に予め記憶される。

（Ｅ） バイアス・ティー５のＡＣ出力端子とオシロスコープ９の入力に接続されるケーブル１４のロスの測定では、該ケーブル１４の一端に長さの短いケーブルを介してパルスジェネレータ３を接続するとともに、該ケーブル１４の他端に長さの短いケーブルを介してオシロスコープ９を接続する。上記ケーブル１４の挿入ロスは、該ケーブル１４を介してオシロスコープ９で測定されるパルスジェネレータ３の出力電圧と、ケーブル１４を介さずに直接オシロスコープ９で測定されるパルスジェネレータ３の出力電圧との比をとることによって得る。
上記ケーブル１４の挿入ロスは、コンピュータ１１の記憶手段に予め記憶される。

（Ｆ） バイアス・ティー５のバイアス出力端子−ＡＣ出力端子間のインピーダンスは、別途ネットワークアナライザなどに両端子を接続して測定する。測定された入力インピーダンスは、コンピュータ１１の記憶手段に予め記憶される。

（Ｇ） アッテネータ２の挿入ロスの測定では、該アッテネータ２の入力ポートおよび出力ポートにそれぞれ第１および第２のＳＭＵを接続し、第１のＳＭＵの出力電圧Ｖ₁をアッテネータ２の入力ポートに印加したときの該アッテネータ２の出力電圧Ｖ₂を第２のＳＭＵ２で測定する（このとき、出力ポートは実質的にオープン状態とする）。アッテネータ２の挿入ロスは、Ｖ₂／Ｖ₁として得られる。
上記アッテネータ２の挿入ロスは、コンピュータ１１の記憶手段に予め記憶される。

（Ｈ） アッテネータ２の入力インピーダンスの測定では、上記第１のＳＭＵの出力電圧Ｖ₁をアッテネータ２の入力に印加したときの該アッテネータ２の入力電流Ｉ₁を該第１のＳＭＵで測定する（このとき、出力ポートは実質的にオープン状態とする）。アッテネータ２の入力インピーダンスは、Ｖ₁／Ｉ₁として得られる。
上記アッテネータ２の入力インピーダンスは、コンピュータ１１の記憶手段に予め記憶される。

図１に示した測定システムを使用してＤＵＴ１のＩＶ特性を測定する場合には、パルスジェネレータ３の出力をケーブル１３とアッテネータ２とを介してＤＵＴ１のゲートに接続して、パルスジェネレータ３の出力パルス（パルス幅は、例えば１〜１０ｎｓ程度）がケーブル１３とアッテネータ２とを介してＤＵＴ１のゲートに印加されるようにする。また、バイアス・ティー５のＤＣ入力端子（直流入力端子）に直流電圧源７の出力を接続するとともに、バイアス・ティー５のバイアス出力端子にＤＵＴ１のドレインを接続して、バイアス・ティー５を介して直流電圧源７の所定の出力電圧がＤＵＴ１のドレインに印加されるようにする。さらに、バイアス・ティー５の交流出力端子をケーブル１４を介してオシロスコープ９の入力端子に接続する。
このとき、パルスジェネレータ３の出力パルスの電圧Ｖ_setは、コンピュータ１１の制御によって以下のように設定される。
Ｖ_set＝（Ａ₁・Ｖ_g＋Ｂ₁）／LossATT （３）
ただし、LossATTは前記したアッテネータ２の挿入ロスである。

ここで、アッテネータ２を使用する理由を説明する。パルスジェネレータ３からケーブル１３に出力されたパルスは、パルスジェネレータ３の出力インピーダンスとケーブル１３の特性インピーダンスとのずれ、およびＤＵＴ１の入力インピーダンス（入力容量によるインピーダンスを含む）とケーブル１３の特性インピーダンスとのずれのために、その入力端と出力端とで多重反射することがある。そして、この多重反射が生じると、パルスの品質が低下する。
しかし、上記アッテネータ２は、その減衰作用でケーブル１３のＤＵＴ１側の端におけるパルスの反射を軽減するので、このアッテネータ２を挿入することによってＤＵＴ１に印加されるパルスの品質を改善することができる。アッテネータ２は、このような観点から使用されている。

電圧Ｖ_setのパルスがアッテネータ２を介してＤＵＴ１のゲートに入力されると、該ＤＵＴ１がオンするので、バイアス・ティー５に内蔵された直流カット用のコンデンサ（図２の符号５１参照）にＤＵＴ１のドレイン電流に対応する電流が流れる。上記コンデンサを通る電流は、ＤＵＴ１のドレインからバイアス・ティー５およびオシロスコープ９を見たインピーダンスによって上記ドレイン電流に対応する電圧パルスに変換され、この電圧パルスの電圧値がオシロスコープ９によって測定される。
なお、交流回路としては、実質的に、バイアス・ティー５のバイアス出力端子−ＡＣ出力端子間が導通状態となり、一方、同バイアス出力端子―直流入力端子間は高インピーダンスとなって電流がほとんど流れない。したがって、ドレイン電流はオシロスコープ９内のインピーダンスに流れる電流と等しい。

コンピュータ１１では、オシロスコープ９の測定電圧Ｖ_mesと前記（１）式とに基づいて、校正された測定電圧Ｖ_outを演算し、かつ、下式に基づいてドレイン電流Ｉ_dを演算する。
Ｉ_d＝｛Ｖ_out／（Loss１・Loss２）｝／Ｚ_in （３）
ただし、Loss１：ケーブル１４の挿入ロス
Loss２：バイアス・ティー５の挿入ロス
Ｚ_in：オシロスコープ９の入力インピーダンスとバイアス・ティー ５の入力インピーダンスの合成インピーダンス

ＤＵＴ１のＩＶ特性を得るため、コンピュータ１１は、所定のゲートパルス電圧について直流電圧源７の出力電圧を制御し、複数のドレイン電圧についてのドレイン電流を測定する。そして、複数のゲートパルス電圧について同様の測定を繰り返して、図３に例示するようなＩＶ特性を得る。

ここで、パルスジェネレータ３の出力パルスの設定電圧Ｖ_setについて考察する。パルスジェネレータ３は、直流電圧源９ほど高精度の電圧設定精度を持っていない。すなわち、パルスジェネレータ３は、図４に示すように、ある設定電圧の範囲内に含まれる種々の設定電圧に対して同じ値の電圧を出力する。例えば、設定範囲ｒ−ａ内に含まれるいずれの設定電圧に対しても出力電圧Ｖ_aのパルスを、設定範囲ｒ−ｂ内に含まれるいずれの値の設定電圧に対しても出力電圧Ｖ_bのパルスを、設定範囲ｒ−ｃ内に含まれるいずれの値の設定電圧に対しても出力電圧Ｖ_cのパルスをそれぞれ出力する。これは、パルスジェネレータ３の出力電圧が、設定電圧分解能誤差の影響を受けることを示している。
そこで、パルスジェネレータ３の設定電圧分解能誤差の影響をできるだけ少なくするため、コンピュータ１１に図５に示すような校正手順を実行させることができる。
この手順では、図４に示す所望の設定パルス電圧Ｖ_set−Ｋを含む設定範囲ｒ−ｂ内の最小電圧Ｖ_set−Ｌ（以下、下境界電圧と呼ぶ）と、設定範囲ｒ−ｂの最大電圧側に隣接する設定範囲ｒ−ｃ内の最小電圧Ｖ_set−Ｈ（以下、上境界電圧と呼ぶ）を、上記所望のパルス電圧Ｖ_setに代えるパルス電圧として設定する（ステップ１０１）。なお、電圧範囲ｒ−ａ、ｒ−ｂおよびｒ−ｃを例えば０．１Ｖとすると、Ｖ_a−Ｖ_b及びＶ_b−Ｖ_cも０．１Ｖである。

上記下境界電圧Ｖ_set−Ｌと上境界電圧Ｖ_set−Ｌ'は、所望の設定パルス電圧Ｖ_set−Ｋを挟む大きさを有する。そこで、上記上境界電圧Ｖ_set−Ｈおよび下境界電圧Ｖ_set−Ｌのパルスをパルスジェネレータ３から出力させて、図６に示すようなＩＶ特性ａおよびｂを測定し（ステップ１０３，１０５）、これらのＩＶ特性ａおよびｂと上記所望の設定パルス電圧Ｖ_set−Ｋとに基づいてＩＶ特性ｃを補間演算する（ステップ１０７）。
このＩＶ特性ｃは、上記所望のパルス電圧Ｖ_set−Ｋが反映されたもの、つまり、所望のパルス電圧Ｖ_set−Ｋのパルスをパルスジェネレータ３から出力させた場合のＩＶ特性に近似したものとなる。換言すれば、上記ＩＶ特性ｃは、パルスジェネレータ３の設定電圧分解能誤差の影響が低減された信頼性の高いものになる。

次に、更に測定精度を向上する手法について説明する。図１において、ＤＵＴ１のドレインから前記バイアス・ティー５およびオシロスコープ９を見たインピーダンス（オシロスコープ９の入力インピーダンス５０Ωを含む）は、等価的にＤＵＴ１の負荷になる。図３に示すように、この負荷インピーダンスはロードライン１５₁として示されるので、たとえば、直流電圧源７の出力電圧をＶｄ_rに設定しても、上記負荷インピーダンスによる電圧降下により、ＤＵＴ１に実際に印加されるドレイン電圧はＶｄ₁（＜Ｖｄ_r）になる。
このため、オシロスコープ９は、ドレイン電流Ｉｄ₁に対応する電圧（Ｖｄ_r−Ｖｄ₁）を測定すること、すなわち、本来測定されるべきドレイン電流Ｉｄ_rよりも低いドレイン電流Ｉｄ₁に対応した電圧を測定することになる。
ここで、この実施形態におけるオシロスコープ９の測定電圧とは、オシロスコープ９内の負荷インピーダンスを流れるドレイン電流Ｉｄ₁による電圧降下に他ならないということに注意されたい。

図７および図８は、上記のような不都合を回避する手法を示している。なお、この実施形態では、ドレイン電流を対応する電圧として検出するので、図７では、縦軸にオシロスコープ９の測定電圧を示してある。また、図８に示す手順は、コンピュータ１１によって実行される。

図８に示す手順では、まず、数値ｉ（ｉは１以上の整数）を１に初期値化し（ステップ２０１）、ついで、直流電圧源７に対して電圧Ｖｄ_rを出力させる指示を与えるとともに、ＤＵＴ１のゲートに電圧Ｖ_set−ｒのパルスが入力されるようにパルスジェネレータ３に指示を与える（ステップ２０３）。
これにより、前述したようにＤＵＴ１のドレイン電圧がＶｄ₁まで降下し、その結果、オシロスコープ９はドレイン電流に相当する電圧降下分（Ｖｄ_r−Ｖｄ₁）の電圧差Ｖ₁を測定する。つまり、ドレイン電流に相当する所定のドレインバイアス電圧Ｖｄ_r下で測定される電圧Ｖ_rよりも低いバイアス電圧値Ｖｄ₁において上記電圧差Ｖ₁を測定することになる。

そこで、オシロスコープ９で測定される上記電圧Ｖ₁を取込み（ステップ２０５）、電圧Ｖｄ_rにこの電圧Ｖ₁を加えた電圧Ｖｄ₁'＝Ｖｄ_r＋Ｖ₁＝Ｖｄ_r＋（Ｖｄ_r―Ｖｄ₁）を演算し、この電圧Ｖｄ₁'が直流電圧源７から出力されるように該直流電圧源７に指示する(ステップ２０７)。

直流電圧源７から電圧Ｖｄ₁'が出力されると、ロードライン１５₂で示された前記インピーダンスに基づく負荷によってＤＵＴ１のドレイン電圧がＶｄ₁'からＶｄ₂まで降下する。この結果、このドレイン電流に相当する電圧降下分（Ｖｄ₁'―Ｖｄ₂）の電圧差Ｖ₂をオシロスコープ９が測定するので、この電圧Ｖ₂を取り込む（ステップ２０９）。

ＩＶ特性ｄにロードライン１５₁が交差する点と該特性ｄにロードライン１５₂が交差する点とを通る直線１６₁は、下式（４）のように表される。なお、この式（４）では、図７における縦軸および横軸をそれぞれｙ軸およびｘ軸としている。
ｙ＝｛（Ｖ₂−Ｖ₁）／（Ｖｄ₂−Ｖｄ₁）｝（ｘ−Ｖｄ₂）＋Ｖ₂ （４）
上式において、Ｖｄ₁は既知であるＶｄ_rとＶ₁からＶｄ₁＝Ｖｄ_r−Ｖ₁として求めることができ、また、Ｖｄ₂は既知であるＶｄ₁'とＶ₂からＶｄ₂＝Ｖｄ₁'−Ｖ₂として求めることができる。そこで、上式においてｘ＝Ｖｄ_rとしたときのｙの値Ｖ₁'を演算して、これをメモリに記憶する（ステップ２１１）。

ついで、ｉがｎ（例えば、３）になったか否かを判断する(ステップ２１３)。
現時点では、ステップ２１３の判断結果がＮＯであるので、数値ｉが１だけ増加されて（ステップ２１７）、手順がステップ２０７に戻される。したがって、電圧Ｖｄ_rに電圧Ｖ₂を加えた電圧Ｖｄ₂'＝Ｖｄ_r＋Ｖ₂＝Ｖｄ_r＋（Ｖｄ_r―Ｖｄ₂）を演算し、この電圧Ｖｄ₂'が直流電圧源７から出力されるように該直流電圧源７に指示する。

直流電圧源７から電圧Ｖｄ₂'が出力されると、ロードライン１５₃で示された前記インピーダンスに基づく負荷によってＤＵＴ１のドレイン電圧がＶｄ₂'からＶｄ₃まで降下する。この結果、この電圧降下分（Ｖｄ₂'―Ｖｄ₃）に相当する電圧Ｖ₃をオシロスコープ９が測定するので、この電圧Ｖ₃を取り込む（ステップ２０９）。

ＩＶ特性ｄにロードライン１５₂が交差する点と該特性ｄにロードライン１５₃が交差する点とを通る直線１６₂は、下式（５）のように表される。

ｙ＝[（Ｖ₃−Ｖ₂）／（Ｖｄ₃−Ｖｄ₂）]（ｘ−Ｖｄ₃）＋Ｖ₃ （５）

上式において、Ｖｄ₃は既知であるＶｄ₂'とＶ₃からＶｄ₃＝Ｖｄ₂'−Ｖ₃として求めることができる。そこで、上式においてｘ＝Ｖｄ_rとしたときのｙの値Ｖ₂'を演算して、これをメモリに記憶し（ステップ２１１）、ついで、ｉがｎであるか否かを判断する(ステップ２１３)。
この例では、このときステップ２１３の判断結果がＹＥＳになるので、ＤＵＴ１にドレイン電圧Ｖｄ_rを印加するための直流電圧源７の出力電圧をＶｄ₂'に決定し、これをメモリに記憶させる（ステップ２１５）。

次に、ｉがｎに到達するまでに得られたｎ個の電圧Ｖｄ₁，Ｖｄ₂，・・・Ｖｄ_nのうち、最後の２個Ｖｄ_n-1，Ｖｄ_nに外挿法を適用して印加すべきドレイン電圧を決定する（ステップ２１９）。
図７に示す直線１６₂とＸ＝Ｖｄ_rとの交点が上記外挿して計算したＶｄ点でのドレイン電流である。このように外挿法を併用することにより、スループットを損なうことなく精度の高いＩＶ特性の測定が可能なる。また、上記のようドレイン電圧を決定することにより、上記したドレイン電圧の降下による測定値への影響を軽減することができる。

なお、上記においては、一つのドレイン電圧値についての決定処理を説明したが、出力特性の測定に必要な他のドレイン電圧値についての決定処理も同様に実行される。また、上記処理によって決定されるドレイン電圧（直流電圧源７の出力電圧）は、ゲートパルスの電圧がＶ_set−ｒのときのものであるが、他のゲートパルス電圧に対するドレイン電圧も上記と同様の処理を実行することによって決定することができる。

ところで、前記パルスジェネレータ３の特性、該パルスジェネレータ３の出力に接続されるケーブルの周波数特性、ＤＵＴ１の特性等に起因して、該ＤＵＴ１のゲートにオーバーシュート、アンダーシュートなどの多少の歪みを伴った波形のパルスが入力されることがある。図９（ａ）は、この歪みを伴った波形のゲート入力パルスを例示している。このように入力パルスが歪んでいると、前記オシロスコープ９で測定されるドレイン電流に対応した出力パルスの波形も、図９（ｂ）に示すように遅れｈをもって歪むことになる。このような入出力パルスは、時間軸上の位置により電圧が異なるので、測定誤差の要因になる。

そこで、この実施の形態では、入出力パルスの電圧値のタイミングを規定するために、ＤＵＴ１のゲートに印加されたパルスをオシロスコープ９に入力し、コンピュータ１１にこのパルスの入力パルス幅τ_iに応じた電圧規定ポイントＰ₁を設定する処理を実行させている。上記ポイントＰ₁は、入力パルスの前縁からパルス幅τ_iのＲ％（例えば、５０％〜９０％の範囲内の任意の値）の割合だけ後縁側に寄った箇所に設定され、パルスジェネレータ３からの出力パルス電圧及びバイアス・ティー５のＡＣ出力端子からの出力パルス電圧の測定タイミングに適用される。

ＤＵＴ１の出力特性を実際に測定する場合には、上記ゲート入力パルスが該ＤＵＴ１のゲートに印加されるので、ドレイン電流に対応する図９（ｂ）に示すような電圧パルスがオシロスコープ９に入力される。
そこで、コンピュータ１１は、オシロスコープ９からこの電圧パルスの波形を取込んで、そのパルス幅τ_oを測定するとともに、該電圧パルスの前縁から上記パルス幅τ_oのＲ％の割合だけ後縁側に寄ったポイントＰ₂を電圧測定ポイントとしてタイミング設定する。

かくして、ゲート入力パルスに対して設定されたポイントＰ₁と、上記オシロスコープ９に入力される電圧パルスに対して設定されたポイントＰ₂との対応関係が確立されるので、コンピュータ１１は、電圧パルスのポイントＰ₂の電圧をＤＵＴ１のドレイン電流を示す電圧としてサンプリングする。
上記のように、この実施の形態３によれば、歪みに関してゲート入力パルスのポイントＰ₁とドレイン電流に対応する電圧パルスのポイントＰ₂との関係が保持されるので、ＤＵＴ１の出力特性の測定精度が向上する。

以上、本発明の実施の形態について説明した。当業者には容易に理解できるように、本発明についてさまざまな変更が可能である。例えば、図８のステップ２１３で判定する繰り返し回数ｎは３以外の数字とすることができる。また、パルスジェネレータ３の設定電圧Ｖ_setの校正のための上境界値、下境界値には、Ｖ_setを挟んで分解能以上の電圧差が発生するさまざまな電圧値を用いることができる。

本発明に係る測定方法を実施するための測定システムの構成を例示したブロック図である。 バイアス・ティーの構成を示す回路図である、 ＩＶ特性と、付加インピーダンスによるドレイン電圧の降下とを示すグラフである。 パルスジェネレータの設定電圧分解能誤差を説明するためのグラフである。 パルスジェネレータの誤差の影響を少なくするための手法を示すフローチャートである。 図４の手法によって得られるＩＶ特性を示すグラフである。 本発明の実施の形態を示すグラフである。 本発明の実施の形態を示すフローチャートである。 （ａ）はＤＵＴのゲートに入力されるパルスの波形とこのパルスに設定される電圧規定ポイントを、（ｂ）はＤＵＴのドレイン電流に基づいて発生する電圧パルスの波形とこのパルスに設定される電圧測定ポイントをそれぞれ例示した波形図である。

１ ＤＵＴ
３ パルスジェネレータ
５ バイアス・ティー
７ ＳＵＭ
９ オシロスコープ
１１ コンピュータ
１３，１４ ケーブル

Claims (4)

1. バイアス・ティーのバイアス出力端子から出力される所定のバイアス電圧をＦＥＴのドレインに印加するとともに、前記ＦＥＴのゲートにパルスジェネレータから出力されるパルスを印加し、これによって前記ＦＥＴに発生するドレイン電流を前記バイアス・ティーの交流出力端子に接続された負荷インピーダンスで電圧パルスに変換して、該電圧パルスから前記ドレイン電流を測定するＦＥＴの特性測定方法であって、
   前記バイアス電圧を前記負荷インピーダンスによる電圧降下分だけ増加させ、前記バイアス電圧の増加に応じて変化する前記電圧パルスの値を測定することを所定回数繰り返すステップと、
   前記所定回数の測定の繰り返しによって得られる複数の前記電圧パルスの値のうち、最後の２回の値に外挿法を適用して、前記ＦＥＴに印加すべきドレイン電圧を決定するステップと、
   を含むことを特徴とするＦＥＴの特性測定方法。
2. 前記パルスジェネレータから出力されるパルスは、アッテネータを介して前記ＦＥＴのゲートに印加されることを特徴とする請求項1に記載のＦＥＴの特性測定方法。
3. 前記パルスジェネレータは、設定電圧分解能誤差のために同一出力電圧設定範囲内に含まれる種々の設定電圧に対して同じ値の電圧を出力する特性を有し、
   前記ＦＥＴのゲートに印加するパルスとして、所望の設定パルス電圧Ｖ_set−Ｋを含む第１の設定範囲内の最小電圧Ｖ_set−Ｌである下境界電圧と、前記第１の設定範囲の最大電圧側に隣接する第２の設定範囲内の最小電圧Ｖ_set−Ｈである上境界電圧を設定するステップと、
   前記上境界電圧を有するパルスに基づく前記ドレイン電流と、前記下境界電圧を有するパルスに基づく前記ドレイン電流とを測定するステップと、
   前記所望の設定パルス電圧Ｖ_set−Ｋと前記測定した各ドレイン電流とに基づいて、前記設定パルス電圧Ｖ_set−Ｋに基づくドレイン電流に対応するドレイン電流を補間演算するステップと、
   を含むことを特徴とする請求項1に記載のＦＥＴの特性測定方法。
4. 前記ＦＥＴのゲートに印加されるパルスの幅を測定するステップと、
   前記印加パルスのパルス電圧規定タイミングを、前記印加パルスの前縁を基準として幅方向に所定％の割合だけ後縁側に寄ったタイミングに校正するステップと、
   前記電圧パルスの幅を測定するステップと、
   前記電圧パルスの電圧検出タイミングを、該電圧パルスの前縁からそのパルス幅の前記所定％の割合だけ後縁側に寄ったタイミングに設定するステップと、
   前記電圧検出タイミングで前記電圧パルスの電圧を測定するステップと、
   を更に含むことを特徴とする請求項1に記載のＦＥＴの特性測定方法。

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