JPH05189313A - キャッシュメモリ制御方式 - Google Patents
キャッシュメモリ制御方式Info
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- JPH05189313A JPH05189313A JP4024416A JP2441692A JPH05189313A JP H05189313 A JPH05189313 A JP H05189313A JP 4024416 A JP4024416 A JP 4024416A JP 2441692 A JP2441692 A JP 2441692A JP H05189313 A JPH05189313 A JP H05189313A
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Abstract
(57)【要約】
【目的】 ストアイン方式のキャッシュメモリを持つ情
報処理装置において、モディファイビット制御関係の命
令を高速処理する為の優れたキャッシュメモリ制御方式
を提供すること。 【構成】 主記憶装置４とメモリバス１と補助記憶装置
５とストアイン方式のキャッシュメモリ２−３を持つＣ
ＰＵ装置２，３から構成されるシステムのキャッシュメ
モリ制御方式であって、主記憶装置４にある一定のブロ
ックサイズに対応してその対応するブロックの内容が変
更されたか否かを示すモディファイビット４−３と、キ
ャッシュメモリ２−３にキャッシュ・モディファイビッ
ト２−３−１を設け、主記憶装置４のモディファイビッ
ト４−３の情報の写しをキャッシュ・モディファイビッ
ト２−３−１に格納し、キャッシュメモリ２−３で更新
されたデ−タを更に更新する場合、主記憶装置４のモデ
ィファイビット４−３をセットするか否かをキャッシュ
・モディファイビット２−３−１の内容により決定す
る。
報処理装置において、モディファイビット制御関係の命
令を高速処理する為の優れたキャッシュメモリ制御方式
を提供すること。 【構成】 主記憶装置４とメモリバス１と補助記憶装置
５とストアイン方式のキャッシュメモリ２−３を持つＣ
ＰＵ装置２，３から構成されるシステムのキャッシュメ
モリ制御方式であって、主記憶装置４にある一定のブロ
ックサイズに対応してその対応するブロックの内容が変
更されたか否かを示すモディファイビット４−３と、キ
ャッシュメモリ２−３にキャッシュ・モディファイビッ
ト２−３−１を設け、主記憶装置４のモディファイビッ
ト４−３の情報の写しをキャッシュ・モディファイビッ
ト２−３−１に格納し、キャッシュメモリ２−３で更新
されたデ−タを更に更新する場合、主記憶装置４のモデ
ィファイビット４−３をセットするか否かをキャッシュ
・モディファイビット２−３−１の内容により決定す
る。
Description
【０００１】
【産業上の利用分野】本発明は、シングルプロセッサ構
成及びマルチプロセッサ構成の情報処理装置におけるキ
ャッシュメモリ制御方式に関するものである。
成及びマルチプロセッサ構成の情報処理装置におけるキ
ャッシュメモリ制御方式に関するものである。
【０００２】
【従来技術】図１にＣＰＵ装置と主記憶装置の構成図を
示す。従来技術では同図から本発明による追加部分（点
線で囲まれた部分）を除いた部分で構成されている。即
ちメモリバス１と、ＣＰＵ０装置２と、ＣＰＵ１装置３
・・・と、主記憶装置４と、補助記憶装置５から構成さ
れる。ＣＰＵ０装置２はキャッシュ・コントロ−ラ２−
１とＣＰＵ２−２と、キャッシュメモリ２−３と、ＣＰ
Ｕバス２−４から構成される。キャッシュ・コントロ−
ラ２−１は更新ビット２−１−３他から成り、主記憶装
置４はメモリコントロ−ラ４−１と、メモリ４−２と、
モディファイビット４−３から構成される。
示す。従来技術では同図から本発明による追加部分（点
線で囲まれた部分）を除いた部分で構成されている。即
ちメモリバス１と、ＣＰＵ０装置２と、ＣＰＵ１装置３
・・・と、主記憶装置４と、補助記憶装置５から構成さ
れる。ＣＰＵ０装置２はキャッシュ・コントロ−ラ２−
１とＣＰＵ２−２と、キャッシュメモリ２−３と、ＣＰ
Ｕバス２−４から構成される。キャッシュ・コントロ−
ラ２−１は更新ビット２−１−３他から成り、主記憶装
置４はメモリコントロ−ラ４−１と、メモリ４−２と、
モディファイビット４−３から構成される。
【０００３】対象とする装置は、ストアイン方式のキャ
ッシュメモリ２−３を持つシングルまたはマルチプロセ
ッサシステムで、主記憶装置４にある一定のブロックサ
イズに対応してその対応するブロックが変更されたかど
うかを示す情報（モディフィビット４−３）を持つ装置
である。モディファイビット４−３は、主記憶装置４の
或るブロックが置き換えられるとき、その内容をディス
ク等の補助記憶装置５に書き込むかどうかについての情
報を与える為のものである。
ッシュメモリ２−３を持つシングルまたはマルチプロセ
ッサシステムで、主記憶装置４にある一定のブロックサ
イズに対応してその対応するブロックが変更されたかど
うかを示す情報（モディフィビット４−３）を持つ装置
である。モディファイビット４−３は、主記憶装置４の
或るブロックが置き換えられるとき、その内容をディス
ク等の補助記憶装置５に書き込むかどうかについての情
報を与える為のものである。
【０００４】モディファイビット４−３が”０”であれ
ば、これは主記憶装置４中で変更されなかったので補助
記憶装置５に書き込まない。モディファイビット４−３
が”１”であれば、これは主記憶装置４中で変更された
ので、補助記憶装置５に書き込む。
ば、これは主記憶装置４中で変更されなかったので補助
記憶装置５に書き込まない。モディファイビット４−３
が”１”であれば、これは主記憶装置４中で変更された
ので、補助記憶装置５に書き込む。
【０００５】ストアスル−方式のキャッシュメモリ２−
３を持つＣＰＵ０装置２においては、メモリライト時に
必ず主記憶装置４を書き替えるため、メモリライト動作
に同期して、モディファイビット４−３を”１”にセッ
トする。
３を持つＣＰＵ０装置２においては、メモリライト時に
必ず主記憶装置４を書き替えるため、メモリライト動作
に同期して、モディファイビット４−３を”１”にセッ
トする。
【０００６】しかし、ストアイン方式のキャッシュメモ
リ２−３を持つＣＰＵ０装置２においては、メモリライ
ト時に必ずしも主記憶装置４を書き替えるとは限らな
い。メモリライト動作を行ったにもかかわらず、モディ
ファイビット４−３が”１”にセットされないような状
態が存在する。モディファイビット４−３が”１”にセ
ットされるのは、入れ替え等により、そのデ−タがキャ
ッシュメモリ２−３から主記憶装置４へ書き戻し（コピ
−バック）されるときである。
リ２−３を持つＣＰＵ０装置２においては、メモリライ
ト時に必ずしも主記憶装置４を書き替えるとは限らな
い。メモリライト動作を行ったにもかかわらず、モディ
ファイビット４−３が”１”にセットされないような状
態が存在する。モディファイビット４−３が”１”にセ
ットされるのは、入れ替え等により、そのデ−タがキャ
ッシュメモリ２−３から主記憶装置４へ書き戻し（コピ
−バック）されるときである。
【０００７】図３は従来方式によるストアイン方式のキ
ャッシュメモリ２−３のライト処理のフロ−チャ−トで
ある（但し、コピ−バック処理は除く）。同図に従って
説明する。キャッシュにヒットしなかった場合（ステッ
プＳＴ４１）、メモリバス６−１からデ−タを読みだし
（ステップＳＴ４２）、更新ビット２−１−１をセット
しキャッシュデ−タ２−３−２のエントリとデ−タを書
き替える。（ステップＳＴ４３）。この時主記憶装置４
は、モディファイビット４−３を”１”にセットする。
ャッシュメモリ２−３のライト処理のフロ−チャ−トで
ある（但し、コピ−バック処理は除く）。同図に従って
説明する。キャッシュにヒットしなかった場合（ステッ
プＳＴ４１）、メモリバス６−１からデ−タを読みだし
（ステップＳＴ４２）、更新ビット２−１−１をセット
しキャッシュデ−タ２−３−２のエントリとデ−タを書
き替える。（ステップＳＴ４３）。この時主記憶装置４
は、モディファイビット４−３を”１”にセットする。
【０００８】キャッシュにヒットしても更新ビット２−
１−３がリセットの時（ステップＳＴ４４）、キャッシ
ュコントロ−ラ２−１はメモリバス１上にデ−タを書き
替える旨の通知を出力する（ステップＳＴ４５）ので、
主記憶装置４は、これを受けて、自らのモディファイビ
ット４−３を更新し、更新ビット２−１−３をセットし
キャッシュデ−タ２−３−２のデ−タを書き替える（ス
テップＳＴ４６）。しかしキャッシュにヒットし、かつ
更新ビット２−１−３がセットの時（ステップＳＴ４
４）、キャッシュコントロ−ラ２−１はキャッシュデ−
タ２−３−２は書き替える（ステップＳＴ４７）がメモ
リバス６−１上に何も送出しないので、もし主記憶装置
４のモディファイビット４−３が”０”であってもその
状態は変化しない。即ちキャッシュデ−タ２−３−２ま
で書き替えられて、メモリ４−２までは書き替えられな
い状態がある。
１−３がリセットの時（ステップＳＴ４４）、キャッシ
ュコントロ−ラ２−１はメモリバス１上にデ−タを書き
替える旨の通知を出力する（ステップＳＴ４５）ので、
主記憶装置４は、これを受けて、自らのモディファイビ
ット４−３を更新し、更新ビット２−１−３をセットし
キャッシュデ−タ２−３−２のデ−タを書き替える（ス
テップＳＴ４６）。しかしキャッシュにヒットし、かつ
更新ビット２−１−３がセットの時（ステップＳＴ４
４）、キャッシュコントロ−ラ２−１はキャッシュデ−
タ２−３−２は書き替える（ステップＳＴ４７）がメモ
リバス６−１上に何も送出しないので、もし主記憶装置
４のモディファイビット４−３が”０”であってもその
状態は変化しない。即ちキャッシュデ−タ２−３−２ま
で書き替えられて、メモリ４−２までは書き替えられな
い状態がある。
【０００９】このためモディファイビット４−３のテス
ト命令（Ｔｅｓｔ Ｍｏｄｉｆｉｂｉｔ命令）等のモデ
ィファイビット制御関係の命令が実行される時、主記憶
装置４からモディファイビット４−３が読み出されても
必ずしもその内容がＣＰＵ０装置２のメモリライト動作
に同期して更新されたものではないので、次の処理が必
要である。
ト命令（Ｔｅｓｔ Ｍｏｄｉｆｉｂｉｔ命令）等のモデ
ィファイビット制御関係の命令が実行される時、主記憶
装置４からモディファイビット４−３が読み出されても
必ずしもその内容がＣＰＵ０装置２のメモリライト動作
に同期して更新されたものではないので、次の処理が必
要である。
【００１０】（１）すべてのキャッシュデ−タ２−３−
２に対し、全てのエントリか又は、対象と成るブロック
に含まれるエントリを主記憶装置４にコピ−バックする
よう指示する。コピ−バックが終了した後、対象となる
ブロックのモディファイビット４−３を主記憶装置４か
ら読み出し、このデ−タを使ってモディファイビット４
−３をテストする。又は、（２）すべてのキャッシュメ
モリ２−３に対し、対象となるブロックに含まれるエン
トリを書き替えた状態で所有しているか否かをチェック
する。そのようなエントリを所有していればモディファ
イビット４−３を”１”として処理する。
２に対し、全てのエントリか又は、対象と成るブロック
に含まれるエントリを主記憶装置４にコピ−バックする
よう指示する。コピ−バックが終了した後、対象となる
ブロックのモディファイビット４−３を主記憶装置４か
ら読み出し、このデ−タを使ってモディファイビット４
−３をテストする。又は、（２）すべてのキャッシュメ
モリ２−３に対し、対象となるブロックに含まれるエン
トリを書き替えた状態で所有しているか否かをチェック
する。そのようなエントリを所有していればモディファ
イビット４−３を”１”として処理する。
【００１１】そのようなエントリを所有していなけれ
ば、主記憶装置４からモディファイビット４−３を読み
出し、このデ−タを使ってモディファイビット制御関係
の命令の処理を行っている。
ば、主記憶装置４からモディファイビット４−３を読み
出し、このデ−タを使ってモディファイビット制御関係
の命令の処理を行っている。
【００１２】
【発明が解決しようとする課題】しかしながら、以上述
べた何れかの方法でモディファイビット制御関係の命令
を実行すれば、実行時間が非常に長くなるという問題点
があった。キャッシュメモリ２−３で持つデ−タの単位
（エントリ）は、主記憶装置４のモディファイビット４
−３の対応するブロックの単位と比べてかなり小さい。
このため、以上述べた方法でモディファイビット４−３
をチェックしようとしているブロックに含まれるキャッ
シュデ−タ２−３−２のエントリをコピ−バックした
り、又は書き替えた状態で所有しているか否かをチェッ
クするためには、最大 （主記憶装置のモディファイビットのブロック単位／キ
ャッシュメモリのエントリ単位）×キャッシュメモリの
Ｗａｙ数×ＣＰＵ装置の台数 回数のキャッシュディレクトリのアクセスを実行しなけ
ればならない。
べた何れかの方法でモディファイビット制御関係の命令
を実行すれば、実行時間が非常に長くなるという問題点
があった。キャッシュメモリ２−３で持つデ−タの単位
（エントリ）は、主記憶装置４のモディファイビット４
−３の対応するブロックの単位と比べてかなり小さい。
このため、以上述べた方法でモディファイビット４−３
をチェックしようとしているブロックに含まれるキャッ
シュデ−タ２−３−２のエントリをコピ−バックした
り、又は書き替えた状態で所有しているか否かをチェッ
クするためには、最大 （主記憶装置のモディファイビットのブロック単位／キ
ャッシュメモリのエントリ単位）×キャッシュメモリの
Ｗａｙ数×ＣＰＵ装置の台数 回数のキャッシュディレクトリのアクセスを実行しなけ
ればならない。
【００１３】その上で、主記憶装置４にコピ−バックす
る。又はエントリの状態をチェックするのであるから、
モディファイビット制御関係の命令の実行時間は非常に
長くなる。又キャッシュメモリ２−３上の書き替えたデ
−タを全て主記憶４へコピ−バックさせるのも、コピ−
バックの回数分のメモリライト動作を行うことになるの
で、モディファイビット制御関係命令の実行時間は非常
に長くなる。
る。又はエントリの状態をチェックするのであるから、
モディファイビット制御関係の命令の実行時間は非常に
長くなる。又キャッシュメモリ２−３上の書き替えたデ
−タを全て主記憶４へコピ−バックさせるのも、コピ−
バックの回数分のメモリライト動作を行うことになるの
で、モディファイビット制御関係命令の実行時間は非常
に長くなる。
【００１４】本発明は上述の点に鑑みてなされたもの
で、上記問題点を除去し、モディファイビット制御関係
の命令を高速処理する為の優れたキャッシュメモリ制御
方式を提供することを目的とする。
で、上記問題点を除去し、モディファイビット制御関係
の命令を高速処理する為の優れたキャッシュメモリ制御
方式を提供することを目的とする。
【００１５】
【課題を解決するための手段】上記課題を解決するため
本発明は、請求項１の発明は、図１に示すようにストア
イン方式のキャッシュメモリ２−３を持つＣＰＵ０装置
２とモディファイビット４−３を持つ主記憶装置４にお
いて、主記憶装置４のモディファイビット４−３を”
１”にセットするか否かを判断するためのモディファイ
ビット４−３の写しを格納するキャッシュ・モディファ
イビット２−３−１をキャッシュメモリ２−３内に設け
たものである。
本発明は、請求項１の発明は、図１に示すようにストア
イン方式のキャッシュメモリ２−３を持つＣＰＵ０装置
２とモディファイビット４−３を持つ主記憶装置４にお
いて、主記憶装置４のモディファイビット４−３を”
１”にセットするか否かを判断するためのモディファイ
ビット４−３の写しを格納するキャッシュ・モディファ
イビット２−３−１をキャッシュメモリ２−３内に設け
たものである。
【００１６】また、請求項２の発明は、上記請求項１の
発明に図１に示すように、メモリバス１を監視しモディ
ファイビット４−３のリセット指示が他ＣＰＵ３から出
力されたとき、そのアドレスを取り込みキャッシュメモ
リ２−３に設けたキャッシュ・・モディファイビット２
−３−１を”０”にリセットする手段を設けたものであ
る。
発明に図１に示すように、メモリバス１を監視しモディ
ファイビット４−３のリセット指示が他ＣＰＵ３から出
力されたとき、そのアドレスを取り込みキャッシュメモ
リ２−３に設けたキャッシュ・・モディファイビット２
−３−１を”０”にリセットする手段を設けたものであ
る。
【００１７】
【作用】常時キャッシュデ−タ２−３−２のデ−タを書
き替える際、前記ステップＳＴ４７の後でキャッシュ・
モディファイビット２−３−１をテストし”０”であれ
ば主記憶装置４のモディファイビット４−３を”１”に
セットする処理を行うことにより、常にＣＰＵ０装置２
のメモリ動作に同期して主記憶装置４のモディファイビ
ット４−３を更新しておくことで、モディファイビット
制御関係の命令を実行する際に主記憶装置４に対しての
み操作すればよく、キャッシュデ−タ２−３−２に関し
てはチェックが無用となるので、モディファイビット制
御関係の命令を高速に実行することが出来る。
き替える際、前記ステップＳＴ４７の後でキャッシュ・
モディファイビット２−３−１をテストし”０”であれ
ば主記憶装置４のモディファイビット４−３を”１”に
セットする処理を行うことにより、常にＣＰＵ０装置２
のメモリ動作に同期して主記憶装置４のモディファイビ
ット４−３を更新しておくことで、モディファイビット
制御関係の命令を実行する際に主記憶装置４に対しての
み操作すればよく、キャッシュデ−タ２−３−２に関し
てはチェックが無用となるので、モディファイビット制
御関係の命令を高速に実行することが出来る。
【００１８】実行時間は、従来技術では最大（主記憶装
置のモディファイビットのブロック単位／キャッシュの
エントリ単位）×キャッシュのＷａｙ数×ＣＰＵ装置の
台数の回数のキャッシュアクセスとデ−タのチェックと
１回の主記憶装置のアクセス分の時間がかかるのに対
し、本方式では略１回の主記憶装置４のアクセス時間の
程度になる。
置のモディファイビットのブロック単位／キャッシュの
エントリ単位）×キャッシュのＷａｙ数×ＣＰＵ装置の
台数の回数のキャッシュアクセスとデ−タのチェックと
１回の主記憶装置のアクセス分の時間がかかるのに対
し、本方式では略１回の主記憶装置４のアクセス時間の
程度になる。
【００１９】
【実施例】以下本発明の一実施例を図面に基づいて詳細
に説明する。図１に本発明によるＣＰＵ装置と主記憶装
置の構成図を示す。メモリバス１と、ＣＰＵ０装置２
と、ＣＰＵ１装置３・・・と、主記憶装置４と、補助記
憶装置５から構成される。ＣＰＵ０装置２はキャッシュ
・コントロ−ラ２−１と、ＣＰＵ２−２と、キャッシュ
メモリ２−３と、ＣＰＵバス２−４から構成される。
に説明する。図１に本発明によるＣＰＵ装置と主記憶装
置の構成図を示す。メモリバス１と、ＣＰＵ０装置２
と、ＣＰＵ１装置３・・・と、主記憶装置４と、補助記
憶装置５から構成される。ＣＰＵ０装置２はキャッシュ
・コントロ−ラ２−１と、ＣＰＵ２−２と、キャッシュ
メモリ２−３と、ＣＰＵバス２−４から構成される。
【００２０】キャッシュメモリ２−３はキャッシュ・モ
ディファイビット２−３−１と、キャッシュデ−タ２−
３−２から構成される。主記憶装置４はメモリコントロ
−ラ４−１と、メモリ４−２と、モディファイビット４
−３から構成される。キャッシュコントロ−ラ２−１は
更新ビット２−１−３の他に、マルチＣＰＵの場合には
ＣＰＵ１装置３・・・等から指示されたアドレスを格納
するリセットアドレスレジスタ２−１−１によるリセッ
ト回路と、セレクタ２−１−２を追加したものである。
ディファイビット２−３−１と、キャッシュデ−タ２−
３−２から構成される。主記憶装置４はメモリコントロ
−ラ４−１と、メモリ４−２と、モディファイビット４
−３から構成される。キャッシュコントロ−ラ２−１は
更新ビット２−１−３の他に、マルチＣＰＵの場合には
ＣＰＵ１装置３・・・等から指示されたアドレスを格納
するリセットアドレスレジスタ２−１−１によるリセッ
ト回路と、セレクタ２−１−２を追加したものである。
【００２１】キャッシュコントロ−ラ２−１は、２のｍ
乗（ｍはモディファイビットのアドレス）×１ビットの
容量を持ったキャッシュ・モディファイビット２−３−
１に接続され、これを制御する。初期値としてキャッシ
ュ・モディファイビット２−３−１の内容は全て”０”
とする。
乗（ｍはモディファイビットのアドレス）×１ビットの
容量を持ったキャッシュ・モディファイビット２−３−
１に接続され、これを制御する。初期値としてキャッシ
ュ・モディファイビット２−３−１の内容は全て”０”
とする。
【００２２】図２は、この発明のキャッシュ・モディフ
ァイビット２−３−１のコントロ−ルを含んだストアイ
ン方式のキャッシュコントロ−ラ２−１のライト処理の
フロ−チャ−トである。同図に従って説明する。キャッ
シュにヒットしなかった場合（ステップＳＴ２１）、メ
モリバス１からデ−タを読み出す（ステップＳＴ２
２）。主記憶装置４ではモディファイビット４−３は”
１”にセットされる。キャッシュデ−タ２−３−２のエ
ントリとデ−タを書き替えて（ステップＳＴ２３）、キ
ャッシュ・モディファイビット２−３−１をセットする
（ステップＳＴ２４）。
ァイビット２−３−１のコントロ−ルを含んだストアイ
ン方式のキャッシュコントロ−ラ２−１のライト処理の
フロ−チャ−トである。同図に従って説明する。キャッ
シュにヒットしなかった場合（ステップＳＴ２１）、メ
モリバス１からデ−タを読み出す（ステップＳＴ２
２）。主記憶装置４ではモディファイビット４−３は”
１”にセットされる。キャッシュデ−タ２−３−２のエ
ントリとデ−タを書き替えて（ステップＳＴ２３）、キ
ャッシュ・モディファイビット２−３−１をセットする
（ステップＳＴ２４）。
【００２３】キャッシュにヒットし、更新ビット２−１
−３がセットされていないとき（ステップＳＴ２５）、
キャッシュコントロ−ラ２−１はメモリバス１上にデ−
タを書き替える旨の通知を出力する（ステップＳＴ２
６）ので、主記憶装置４のモディファイビット４−３
は”１”にセットされる。更新ビット２−１−３をセッ
トし、キャッシュデ−タ２−３−２を書き替える（ステ
ップＳＴ２７）。キャッシュ・モディファイビット２−
３−１をセットする（ステップＳＴ２８）。
−３がセットされていないとき（ステップＳＴ２５）、
キャッシュコントロ−ラ２−１はメモリバス１上にデ−
タを書き替える旨の通知を出力する（ステップＳＴ２
６）ので、主記憶装置４のモディファイビット４−３
は”１”にセットされる。更新ビット２−１−３をセッ
トし、キャッシュデ−タ２−３−２を書き替える（ステ
ップＳＴ２７）。キャッシュ・モディファイビット２−
３−１をセットする（ステップＳＴ２８）。
【００２４】キャッシュにヒットし、更新ビット２−１
−３がセットされているとき（ステップＳＴ２５）、キ
ャッシュ・デ−タ２−３−２を書き替え（ステップＳＴ
２９）、同時にキャッシュ・モディファイビット２−３
−１のチェックを行い、リセットであれば（ステップＳ
Ｔ３０）、メモリバス１に対しデ−タを書き替えた旨を
通知し、主記憶装置４はこれを受けて自らのモディファ
イビット４−３を”１”に更新して、キャッシュ・モデ
ィファイビット２−３−１をセットする（ステップＳＴ
３２）。
−３がセットされているとき（ステップＳＴ２５）、キ
ャッシュ・デ−タ２−３−２を書き替え（ステップＳＴ
２９）、同時にキャッシュ・モディファイビット２−３
−１のチェックを行い、リセットであれば（ステップＳ
Ｔ３０）、メモリバス１に対しデ−タを書き替えた旨を
通知し、主記憶装置４はこれを受けて自らのモディファ
イビット４−３を”１”に更新して、キャッシュ・モデ
ィファイビット２−３−１をセットする（ステップＳＴ
３２）。
【００２５】キャッシュ・モディファイビット２−３−
１が”０”リセットされるのは、ＣＰＵ０装置２が主記
憶装置４に対してモディファイビット４−３のリセット
指示を行う時、又は他ＣＰＵ１装置３のモディファイビ
ットリセット指示がメモリバス１に出力されたときであ
る。図４にこの発明で付与したキャッシュ・モディファ
イビット２−３−１のコントロ−ルのタイムチャ−ト
（キャッシュにヒット、更新ビットはセット、キャッシ
ュ・モディファイビットは”０”の時）を示す。
１が”０”リセットされるのは、ＣＰＵ０装置２が主記
憶装置４に対してモディファイビット４−３のリセット
指示を行う時、又は他ＣＰＵ１装置３のモディファイビ
ットリセット指示がメモリバス１に出力されたときであ
る。図４にこの発明で付与したキャッシュ・モディファ
イビット２−３−１のコントロ−ルのタイムチャ−ト
（キャッシュにヒット、更新ビットはセット、キャッシ
ュ・モディファイビットは”０”の時）を示す。
【００２６】ＣＰＵ２−２よりライトアドレス送出中を
示すコントロ−ル信号とアドレスがＣＰＵバス２−４に
送出される。キャッシュコントロ−ラ２−１はこれを受
信しキャッシュヒット及び更新ビットのチェックを実行
しつつ、キャッシュデ−タ２−３−２及びキャッシュ・
モディファイビット２−３−１に対しアドレスを送出す
る。
示すコントロ−ル信号とアドレスがＣＰＵバス２−４に
送出される。キャッシュコントロ−ラ２−１はこれを受
信しキャッシュヒット及び更新ビットのチェックを実行
しつつ、キャッシュデ−タ２−３−２及びキャッシュ・
モディファイビット２−３−１に対しアドレスを送出す
る。
【００２７】次サイクルにおいてＣＰＵ２−２よりライ
トデ−タ送出中を示すコントロ−ル信号とライトデ−タ
信号がＣＰＵバス２−５に送出される。キャッシュコン
トロ−ラ２−１は先述のチェック結果よりキャッシュデ
−タ２−３−２にライトイネ−ブル信号を送出する。又
キャッシュ・モディファイビット２−３−１からデ−タ
を受け取りチェックを行う。該デ−タが”１”であれば
ライト動作は終了する。もし該デ−タが”０”であれば
次サイクルより、主記憶装置４に対してモディファイビ
ット４−３の更新指示をメモリバス１を通して実行す
る。
トデ−タ送出中を示すコントロ−ル信号とライトデ−タ
信号がＣＰＵバス２−５に送出される。キャッシュコン
トロ−ラ２−１は先述のチェック結果よりキャッシュデ
−タ２−３−２にライトイネ−ブル信号を送出する。又
キャッシュ・モディファイビット２−３−１からデ−タ
を受け取りチェックを行う。該デ−タが”１”であれば
ライト動作は終了する。もし該デ−タが”０”であれば
次サイクルより、主記憶装置４に対してモディファイビ
ット４−３の更新指示をメモリバス１を通して実行す
る。
【００２８】図５にこの発明で付与した他ＣＰＵ１装置
３からのモディファイビットリセット指示による自キャ
ッシュ・モディファイビット２−３−１のリセットのタ
イムチャ−トを示す。他ＣＰＵ１装置３よりモディファ
イビット４−３のリセット指示を示すコントロ−ル信号
とアドレスがメモリバス１に送出される。キャッシュコ
ントロ−ラ２−１は、これを受信しアドレスをモディフ
ァイビット・リセットアドレスレジスタ２−１−１に格
納し、自ＣＰＵに対してキャッシュ・モディファイビッ
ト２−３−１の使用要求を出す。
３からのモディファイビットリセット指示による自キャ
ッシュ・モディファイビット２−３−１のリセットのタ
イムチャ−トを示す。他ＣＰＵ１装置３よりモディファ
イビット４−３のリセット指示を示すコントロ−ル信号
とアドレスがメモリバス１に送出される。キャッシュコ
ントロ−ラ２−１は、これを受信しアドレスをモディフ
ァイビット・リセットアドレスレジスタ２−１−１に格
納し、自ＣＰＵに対してキャッシュ・モディファイビッ
ト２−３−１の使用要求を出す。
【００２９】許可を受けると次サイクルでキャッシュ・
モディファイビット２−３−１に対し、アドレスとデ−
タ（”０”）、ライトイネ−ブルを送出する。この間キ
ャッシュコントロ−ラ２−１はメモリバス１に対し、新
規のモディファイビットリセット指示禁止信号を送出
し、モディファイビット・リセットアドレスが更新され
るのを禁止する。
モディファイビット２−３−１に対し、アドレスとデ−
タ（”０”）、ライトイネ−ブルを送出する。この間キ
ャッシュコントロ−ラ２−１はメモリバス１に対し、新
規のモディファイビットリセット指示禁止信号を送出
し、モディファイビット・リセットアドレスが更新され
るのを禁止する。
【００３０】この処理は同アドレスレジスタを１つだけ
持つ例であり、同アドレスレジスタを複数持つか又は、
キャッシュ・モディファイビット２−３−１のリセット
処理をパイプラインで実行する場合は上記禁止信号を少
なくしたり、除去することが出来る。
持つ例であり、同アドレスレジスタを複数持つか又は、
キャッシュ・モディファイビット２−３−１のリセット
処理をパイプラインで実行する場合は上記禁止信号を少
なくしたり、除去することが出来る。
【００３１】
【発明の効果】以上、詳細に説明したように本発明によ
れば、下記のような効果が期待できる。
れば、下記のような効果が期待できる。
【００３２】（１）ストアイン方式のキャッシュを持つ
シングルプロセッサ及びマルチプロセッサの情報処理装
置において、ＣＰＵのライト動作に同期して主記憶装置
のモディファイビットを更新することが出来る。 （２）また、上記処理のための実行時間の増加分を十分
短くすることが出来る。 （３）以上のことによりモディファイビットのテスト命
令等のモディファイビット制御関係の命令を高速に実行
することが出来る。実行時間は、従来技術では最大（主
記憶装置のモディファイビットのブロック単位／キャッ
シュのエントリ単位）×キャッシュのＷａｙ数×ＣＰＵ
装置の台数の回数のキャッシュアクセスとデ−タのチェ
ックと１回の主記憶装置のアクセス分の時間がかかるの
に対し、本発明の方式では、略１回の主記憶装置４のア
クセス時間の程度になる。
シングルプロセッサ及びマルチプロセッサの情報処理装
置において、ＣＰＵのライト動作に同期して主記憶装置
のモディファイビットを更新することが出来る。 （２）また、上記処理のための実行時間の増加分を十分
短くすることが出来る。 （３）以上のことによりモディファイビットのテスト命
令等のモディファイビット制御関係の命令を高速に実行
することが出来る。実行時間は、従来技術では最大（主
記憶装置のモディファイビットのブロック単位／キャッ
シュのエントリ単位）×キャッシュのＷａｙ数×ＣＰＵ
装置の台数の回数のキャッシュアクセスとデ−タのチェ
ックと１回の主記憶装置のアクセス分の時間がかかるの
に対し、本発明の方式では、略１回の主記憶装置４のア
クセス時間の程度になる。
【図１】本発明によるＣＰＵ装置と主記憶装置の構成を
示すブロック図である。
示すブロック図である。
【図２】本発明によるストアイン方式のキャッシュメモ
リへのライト処理のフロ−チャ−トである。
リへのライト処理のフロ−チャ−トである。
【図３】従来方式によるストアイン方式のキャッシュメ
モリへのライト処理のフロ−チャ−トである。
モリへのライト処理のフロ−チャ−トである。
【図４】本発明によるライト処理の時のタイムチャ−ト
である。
である。
【図５】他ＣＰＵ装置からの指示によるリセット動作の
タイムチャ−トである。
タイムチャ−トである。
１ メモリバス ２ ＣＰＵ０装置 ２−１ キャッシュコントロ−ラ ２−１−１ リセットアドレスレジスタ ２−１−２ セレクタ ２−１−３ 更新ビット ２−２ ＣＰＵ ２−３ キャッシュメモリ ２−３−１ キャッシュ・モディファイビット ２−３−２ キャッシュデ−タ ３ ＣＰＵ１装置 ４ 主記憶装置 ４−１ メモリコントロ−ラ ４−２ メモリ ４−３ モディファイビット ５ 補助記憶装置
Claims (2)
- 【請求項１】 主記憶装置とメモリバスと補助記憶装置
とストアイン方式のキャッシュメモリを持つＣＰＵ装置
から構成されるシングルプロセッサシステムのキャッシ
ュメモリ制御方式おいて、 前記主記憶装置にある一定のブロックサイズに対応して
その対応するブロックの内容が変更されたか否かを示す
モディファイビットと、前記キャッシュメモリにキャッ
シュ・モディファイビットを設け、 前記主記憶装置のモディファイビットの情報の写しを前
記キャッシュ・モディファイビットに格納し、 前記キャッシュメモリで更新されたデ−タを更に更新す
る場合、前記主記憶装置のモディファイビットをセット
するか否かを前記キャッシュ・モディファイビットの内
容により決定することを特徴とするキャッシュメモリ制
御方式。 - 【請求項２】 主記憶装置とメモリバスと補助記憶装置
とストアイン方式のキャッシュメモリを持つＣＰＵ装置
から構成されるマルチプロセッサシステムのキャッシュ
メモリ制御方式おいて、 前記主記憶装置にある一定のブロックサイズに対応し
て、その対応するブロックの内容が変更されたか否かを
示すモディファイビットと、前記キャッシュメモリにキ
ャッシュ・モディファイビットを設け、 前記主記憶装置のモディファイビットの情報の写しを前
記キャッシュ・モディファイビットに格納し、自ＣＰＵ
装置がメモリバスを監視し、他ＣＰＵ装置が前記主記憶
装置のモディファイビットのリセットを指示した場合、
前記メモリバス上のアドレスを取り込み自キャッシュ・
モディファイビットをリセットする手段を設け、 前記キャッシュメモリで更新されたデ−タを更に更新す
る場合、前記主記憶装置のモディファイビットをセット
するか否かを前記キャッシュモディファイビットの内容
により決定することを特徴とするキャッシュメモリ制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4024416A JPH05189313A (ja) | 1992-01-14 | 1992-01-14 | キャッシュメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4024416A JPH05189313A (ja) | 1992-01-14 | 1992-01-14 | キャッシュメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05189313A true JPH05189313A (ja) | 1993-07-30 |
Family
ID=12137557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4024416A Pending JPH05189313A (ja) | 1992-01-14 | 1992-01-14 | キャッシュメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05189313A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100711077B1 (ko) * | 1999-05-10 | 2007-04-24 | 테라다인 인코퍼레이티드 | 전송경로손실보상을 갖는 구동기 |
-
1992
- 1992-01-14 JP JP4024416A patent/JPH05189313A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100711077B1 (ko) * | 1999-05-10 | 2007-04-24 | 테라다인 인코퍼레이티드 | 전송경로손실보상을 갖는 구동기 |
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