JP4187590B2

JP4187590B2 - スイッチ回路およびそれを用いた信号処理装置および超音波診断装置

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Publication number: JP4187590B2
Application number: JP2003160569A
Authority: JP
Inventors: 順一坂野; 賢志原
Original assignee: Hitachi Medical Corp
Current assignee: Hitachi Healthcare Manufacturing Ltd
Priority date: 2003-06-05
Filing date: 2003-06-05
Publication date: 2008-11-26
Anticipated expiration: 2023-06-05
Also published as: JP2004363997A

Description

【０００１】
【発明の属する技術分野】
アナログのスイッチ回路ならびにそれを用いた信号処理装置ならびに超音波診断装置に係わり、特に信号の伝達、遮断を低損失かつ高精度に制御可能で、小型で大規模な半導体集積回路化が可能なスイッチ回路、ならびにそれを用いた信号処理装置、およびスイッチ回路を探触子への超音波信号の送波切り換え装置および超音波の送波パルス発生器と受信増幅器の分離回路に用いた超音波診断装置に関する。
【０００２】
【従来の技術】
【非特許文献１】
T.Letavic,ほかISPSD 02 proceedings(Proceedings of the 14^th International Symposium on Power Semiconductor Devices ＆ ICs2002)、P.73〜76,
従来この種のスイッチ回路について、前記非特許文献１に「Thin layer silicon on insulator high voltage PMOS device and application」の論文の記載があり、この文献には、図１０に示すような双方向スイッチに関する開示がある。M_6、M_7のMOSFETからなる入出力端子ＩＮ、OUTを備えた主スイッチのゲートを制御し、主スイッチのＯＮ，ＯＦＦを制御する。図１０のON、OFF端子への信号により、駆動するレベル変換回路すなわち、M_0、M_1、M_3、M_5のｐｃｈＭＯＳＦＥＴと、M_2、M_4のｎｃｈＭＯＳＦＥＴおよび、ツェナーダイオードＺ_0、Z_1、Z_2、Z_3、Z_4から構成される回路が開示されている。
【０００３】
この図に示されたスイッチ回路の動作について説明する。主スイッチをオンするにはONの端子に"L"レベルの信号を、OFFの端子には"H"レベルの信号を入力しM_3をオン、M_5をオフする。これによりM_0がオンし、M_3、M_0を通してM_6、M_7のゲート端子に電流が流れ正の電圧が印加されることで、主スイッチがオンする。また、主スイッチをオフするにはONの端子に"H"レベルの信号を、OFFの端子に"L"レベルの信号を入力し、M_3をオフ、M_5をオンする。これによりM_1、M_2、M_4がオンし、M_4を通じM_6、M_7のゲート端子電圧が放電され主スイッチがオフする。このようにして主スイッチのＯＮ，ＯＦＦを制御するものである。
【０００４】
【発明が解決しようとする課題】
しかしながら、前記のような従来素子では、駆動損失が大きいという課題がある。例えば、スイッチのオフ時には、M_5、M_1、M_2がオンしているために定常電流が流れ大きな損失が発生する。オン時においても入力信号の印加により、M_3、M_0、M_6、M_7を通して負荷に電流が流れるためさらに損失が発生してしまう。このため、数百〜数千個程度の素子の大規模な集積化が困難である。
【０００５】
またこのような従来の素子ではスイッチでオン、オフする入力電圧信号はレベルシフト回路の正及び負の電源電圧Vdd0及びＶss0の間の電圧である必要があるため、Ｖdd0の電圧はＶss0の電圧の絶対値に比べ低くなっているために、0Vを中心とした正弦波状の入力信号の場合は、Ｖdd0以上の振幅の信号には対応できず、それ以上の振幅の信号に対応するためには、負のオフセット電圧を加える必要があるという課題もある。
【０００６】
そこで本発明では、このような課題を解決するために、信号のオン、オフを低損失かつ電源電圧より大きな入力信号を制御可能であり、高精度に制御可能な、小型で大規模な半導体集積回路化が可能なスイッチ回路ならびに、このスイッチ回路を用いた小型、低損失かつ高精度な信号処理装置ならびに超音波診断装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明によるスイッチ回路は、以下の手段により構成することにある。
【０００８】
信号入出力端子および信号出入力端子間に接続され双方向にオンまたはオフ可能な双方向主スイッチ回路であって、前記双方向主スイッチ回路の制御端子の制御信号に対して正あるいは負の双方向の電圧にオフ可能な少なくとも１つの逆阻止型駆動回路と、前記逆阻止型駆動回路と前記主スイッチとの間に設けられた制御端子の信号の保持回路と、前記少なくとも１つの前記逆阻止型駆動回路は、前記主スイッチをオンまたはオフへ切り替えるときもしくはオンまたはオフへ状態を更新するときオン動作するようにしたスイッチ回路である。
【０００９】
また、前記双方向主スイッチは二つのＭＯＳＦＥＴのソース端子を互いに接続するとともに、ゲート端子を互いに接続して制御端子とした双方向主スイッチ回路であること。また、スイッチ回路において、前記少なくとも１つの逆阻止型駆動回路がオンしたときに、前記逆阻止型駆動回路を流れる電流は前記逆阻止型駆動回路特性からきまる飽和領域電流であるスイッチ回路であること。また、前記逆阻止型駆動回路の正負それぞれの方向の耐電圧の絶対値は、前記制御端子への信号源電位と前記入出力端子への信号源電位との差の絶対値よりも大きい耐電圧を有する逆阻止型駆動回路であること。また、前記保持回路がラッチ回路もしくはキャパシタもしくは、その両方により構成され、前記制御端子の電圧が前記制御用電圧以上に上昇することを防止するクランプ回路と、前記双方向主スイッチが互いにソース端子を接続した２つ以上のｎまたはｐチャネルのＭＯＳＦＥＴと、から構成され、前記２つ以上のｎまたはｐチャネルのＭＯＳＦＥＴのドレイン端子がそれぞれ入出力端子となっていること。
【００１０】
また、入出力端子にそれぞれのドレイン端子が接続され、かつ互いにソース端子が接続された第１及び第２のＭＯＳＦＥＴから構成された双方向主スイッチであって、前記第１、第２のＭＯＳＦＥＴのゲートーソース端子間に接続された第３のＭＯＳＦＥＴと、前記第３のＭＯＳＦＥＴのゲートーソース間に接続された第４のＭＯＳＦＥＴとから成る保持回路と、前記第１、第２のＭＯＳＦＥＴのゲートと前記３のＭＯＳＦＥＴのドレイン端子に一方の端子を接続された第１のダイオードと、前記第４のＭＯＳＦＥＴのドレイン端子に接続された第２のダイオードと、前記第１のダイオードの他方の端子に接続された第５のＭＯＳＦＥＴと、前記第２のダイオードの他方の端子に接続された第６のＭＯＳＦＥＴとから構成された逆阻止型駆動回路と、前記第５、第６のＭＯＳＦＥＴのゲート端子に接続された駆動信号生成回路と、前記信号保持回路は、前記第３のＭＯＳＦＥＴのドレイン−ソース端子間に接続された第１の定電圧ダイオードおよび第１の容量と、前記第４のＭＯＳＦＥＴのドレイン−ソース端子間に接続された第２の定電圧ダイオードおよび第２の容量とから構成され、前記逆阻止型駆動回路は前記第１のダイオードが前記第５のＭＯＳＦＥＴの内蔵ダイオードとそれぞれのアノードもしくはカソードが接するようにバックトゥバックの方向に接続され、前記第２のダイオードが前記第６のＭＯＳＦＥＴの内蔵ダイオードとそれぞれのアノードもしくはカソードが接するようにバックトゥバックの方向に接続して構成されるスイッチ回路であること。
【００１１】
前記双方向主スイッチの入力または出力端子に接続される負荷または信号源の両端を低抵抗で接続する短絡スイッチを設け、前記短絡スイッチは前記主スイッチをオンまたはオフの切り替えを行なうときもしくはオンまたはオフの状態を更新するときにオンにする短絡スイッチであること。また、絶縁膜により素子分離された半導体基板上に集積して形成されたこと。スイッチ回路において、前記スイッチ回路を構成する素子が前記半導体基板上の表面方向に前記逆阻止型駆動回路、前記保持回路、前記双方向主スイッチ回路の順序に配置されていること。
【００１２】
また、スイッチ回路において、主スイッチ回路が、半導体基板の第1及び第２の表面に接して設けられた第1の導電型の第1及び第2の半導体領域と、前記第１、第2の表面に接し、前記第１と第２の領域の間に設けられた第2の導電型の第3の半導体領域と、前記第１の表面に接して前記第１と第２の領域中にそれぞれ設けられた第１の導電型の第4及び第5の半導体領域と、前記第１の表面に接して前記第3の半導体領域中に設けられた第１の導電型の第6の半導体領域と、前記第１および第２の半導体領域と前記第6の半導体領域上に少なくともその一部が重なって形成される絶縁ゲートと、前記第4の半導体領域上に形成された第１の電極と、前記第5の半導体領域上に形成された第2の電極と、前記第6の半導体領域上に形成された第3の電極と前記第3と第6の半導体領域とを低抵抗で接続する手段とを備え、第2の表面が絶縁膜と接し、前記第1と第2の電極を入出力端子とする双方向スイッチにより形成されること。
【００１３】
前記スイッチ回路により2次元アレー回路を形成し、前記アレー回路の出力側の一行のスイッチ回路を互いに接続して接地するとともに、入力側の一列のスイッチ回路を互いに接続して接地し、前記アレーを構成する制御信号指令回路を備えること。前記スイッチ回路ならびに信号処理装置を、探触子への超音波信号の送波切り替えスイッチに用いる、もしくは超音波の送波パルス発生器と受信増幅器の分離用スイッチに用いることにある。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。図1は本発明の、スイッチ回路の実施の形態を示す図である。図１の（Ａ）はスイッチ回路の構成を示している。１０はスイッチ回路全体であり、信号源８、負荷９が接続された入出力端子６，７を持つ双方向主スイッチ回路１を有している。そして、その制御端子Gとゲート駆動用の正の電源３１（Ｖｄｃ）を有し、前記電源とグランドの間に逆阻止型駆動回路２ａ、２ｂが接続されている。そして逆阻止型駆動回路２ａ、２ｂの中間点（制御端子Ｇ）と双方向主スイッチ１のソース（Ｓ）との間に容量１３（Ｃ１）からなる制御信号の保持回路３ａが設けられている。
【００１５】
双方向主スイッチ回路１は、２つのｎｃｈ（ｎチャンネル）型ＭＯＳＦＥＴの１１、１２（Ｍ１、Ｍ２）が互いにソース端子を接続している（Ｓ）。逆阻止型駆動回路２ａはｐｃｈ（ｐチャンネル）型ＭＯＳＦＥＴの１４ａ（Ｍ５）と、Ｍ５のドレイン端子にアノード端子が接続されたダイオード１５ａ（Ｄ１）から構成されている。またスイッチ回路１０には制御部ＣＴＲを有し、制御信号ＳＤあるいはパルス駆動信号ＰＤを駆動信号回路に供給する。またＤＣ電源電圧Ｖｄｃも別途供給される。
【００１６】
逆阻止型駆動回路２ｂはＭＯＳＦＥＴの１４ｂ（Ｍ６）のドレイン端子にカソード端子が接続されたダイオード１５ｂ（Ｄ２）から構成されている。制御信号端子４には制御信号ＳＤ、パルス駆動信号端子５にはパルス信号ＰＤを入力信号とし、駆動信号生成回路２３により制御信号が生成され、逆阻止型駆動回路２ａ、２ｂのオン、オフを制御する。
【００１７】
スイッチ回路１０における双方向主スイッチ回路１をオンするには、制御信号ＳＤを「Ｌ」としてからパルス駆動信号ＰＤを「Ｌ」とする。このときＭ５がオン、Ｍ６はオフし、ＶｄｃからＭ５、Ｄ１、Ｃ１ならびにＭ１、Ｍ２のゲート-ソース間容量Ｃｇｓ、Ｍ１、Ｍ２の内蔵ダイオード、信号源８、負荷９を電流が流れる。これによりＣ１ならびにＭ１、Ｍ２のゲート−ソース間容量Ｃｇｓが充電され、Ｍ１、Ｍ２がオンする。
【００１８】
また、双方向主スイッチ回路１をオフ状態にするには、制御信号ＳＤを「Ｈ」としてからパルス信号ＰＤを「Ｌ」とする。このときＭ５はオフ、Ｍ６がオンし、Ｃ１ならびにＣｇｓからＤ２、Ｍ６、グランド、信号源８、負荷９、オン状態のＭ１、Ｍ２、を電流が流れる。これによりＣ１ならびにＣｇｓが放電されＭ１、Ｍ２がオフする。
【００１９】
本回路における信号およびＦＥＴのオン・オフ状況を図１（Ｂ）に示す。（ａ）は制御端子Ｇの電位（ＶｇＭ１２）を表している。（ｂ）はＭ５，Ｍ６のオン・オフをおこなうパルス駆動信号ＰＤである。（ｃ）は制御信号ＳＤである。（ｄ）、（ｅ）はＭ５、Ｍ６がオンしたときに流れるＩ_１、Ｉ_２を示している。（ｄ）はＭ５を流れる電流をＩ_１とすると、時間ｔ５０の間流れることになるが、実際には充電電流としてのｉ_５（斜線部分）の電流が流れるに過ぎない。このようにｔ５０の間電流が流れ続けるわけではないので、損失の大幅な減少を図ることができる。
【００２０】
同様に（ｅ）はＭ６を流れる電流Ｉ_２で、時間ｔ６０の間流れることになるが、実際には充電電流としてのｉ_６（斜線部分）の電流が流れるに過ぎない。したがって、損失の大幅な減少を図ることができる。（ｆ）、（ｇ）はＭ１、Ｍ２のオン状態を表している。
【００２１】
双方向主スイッチ１のオン・オフの切り替え、もしくはオンまたはオフの状態を更新する時にＭ５またはＭ６いずれか一方がパルス状にオンする。このオン・オフの切り替え、もしくは更新後の制御信号は、保持回路の容量を十分大きくすることで、次の切り替え、もしくは状態の更新まで保持される。
【００２２】
双方向主スイッチ1がオンで、信号源から±Ｖ0の信号入力があったとき、制御端子Ｇの電位は最大Ｖ0+Ｖdc、最小−Ｖ0+Vdcの間を変動する。このとき逆阻止型駆動回路２ａでは、制御端子Gの電位がＶｄｃより高い場合はＤ１が、低い場合はオフ状態のＭ５により回路をオフにするため電流が流れない。また逆阻止型駆動回路２ｂでも、制御端子Ｇの電位がグランド電位（０Ｖ）より低い場合はＤ２が、高い場合はオフ状態のＭ６により回路をオフにするため電流が流れない。双方向主スイッチ1がオフで信号入力があった場合も同様に、逆阻止型駆動回路２ａ、２ｂがオフするため電流は流れない。このように本回路では、オンあるいはオフ時の切り替え、もしくは更新時のみ電流が流れるため、損失を大幅に低減することが可能である。主双方向スイッチのサイズにも依存するが、スイッチ１つあたりの損失は数μW程度であり、従来方式の場合に比較して、損失を１／１００〜１／１０００程度に減少させることができる。
【００２３】
また本回路では、±Ｖ0の信号入力時の、各素子の最大印加電圧は、Ｍ１、Ｍ２は前記のＶ0、Ｍ５、Ｍ６はＶ0＋Ｖｄｃ、Ｄ１、Ｄ２はＶ0−Ｖｄｃであるから、それぞれ素子の耐圧を印加電圧以上とすれば、０Ｖを中心に±Ｖ0の信号のオン・オフが可能となる。
【００２４】
先に示した非特許文献に記載された図１０では、±Ｖ0の信号のオン・オフにはM_0、M_1、M_4はおよそ２Ｖ０の耐圧が必要であるのに比べ、本発明では最大Ｖ0+Ｖdcの耐圧でよいことになる。一般に、Ｖｄｃ＝数Ｖから十数Ｖ、であるから、Ｖ0が１００Ｖの場合を想定するとほぼ１／２の耐圧でよい。このため本発明では、素子の耐圧を下げ（低くする）、素子サイズを低減することが可能である。またこの場合、０Ｖを中心とするアナログ信号を取り扱うことができるため、前記先行技術として示した非特許文献の場合に必要となるような、信号のオフセット電圧は不要である。また、本発明では電源電圧も数Ｖ〜十数Ｖと、前記非特許文献１の場合の＋１２Ｖ〜―１００Ｖの、１／１０程度にできるためスイッチ回路の損失の低減に有効である。
【００２５】
図２の（Ａ）は本発明のスイッチ回路１０の、他の実施例である。この例ではスイッチ回路１０ａとして示したように、双方向にオン・オフ可能な双方向スイッチＭ８による一つの逆阻止型駆動回路２ｅを用いた場合である。保持回路３ｅはＣ１で構成している。回路としては必ずしも２ａ、２ｂの２個を必要とするものではない。図２の（Ｂ）に動作信号を示す。（ａ）は双方向主スイッチ１のＯＮ，ＯＦＦ状態を制御する制御端子Ｇの電位（ＶｇＭ１２）、（ｂ）は制御部ＣＴＲによるパルス駆動指令信号を、（ｃ）は制御信号ＳＤを、（ｄ）はパルス駆動指令ＰＤの信号で、（ｅ）に示すシーケンスでＭ８がオン・オフするような電圧指令である。この図では（ｄ）はＰＭＯＳを想定しているため（ｂ）のようにＭ８のソースドレイン間電圧ＰＤ−ＳＤが負の時、Ｍ８はオンする。この場合、図２の（Ａ）のスイッチ回路２ｅは、ＳＤが「Ｌ」のときは図１の逆阻止型駆動回路２ａの、ＳＤが「Ｈ」のときは図１の２ｂの、役割を果たすため、少なくともひとつの逆阻止型駆動回路２ｅを持つことによっても、本願発明の効果を達成することができる。
【００２６】
図３の（Ａ）は本発明のスイッチ回路の、さらに他の実施形態を示すスイッチ回路３０である。本回路は、入出力端子６，７を有する双方向主スイッチ回路1とその制御端子Gと電源３１（Ｖｄｃ）の間に、それぞれ逆阻止型駆動回路２ｃ、２ｄが接続されている。そして逆阻止型駆動回路２ｃ、２ｄと双方向主スイッチ１との間に制御信号の保持回路３ｂが設けられた場合である。双方向主スイッチ回路１は２つのｎｃｈＭＯＳＦＥＴである１１，１２（Ｍ１、Ｍ２）が、互いにソース端子を接して接続されている（Ｓ）。逆阻止型駆動回路２ｃ、２ｄはｐｃｈＭＯＳＦＥＴの１４ｃ、１４ｄ（Ｍ５、Ｍ６）と、そのドレイン端子にアノード端子が接続されたダイオード１５ｃ、１５ｄ（Ｄ１、Ｄ２）から構成されている。
【００２７】
制御信号４（ＳＤ）、パルス駆動信号５（ＰＤ）を入力信号とする駆動パルス生成レベル変換回路３４により、逆阻止型駆動回路２ｃ、２ｄのオン、オフが制御される。保持回路３ｂは制御端子Gと、Ｍ１、Ｍ２のソースＳの間に接続されたコンデンサ１３ａ（Ｃ１）、ｎｃｈＭＯＳＦＥＴ３２ａ（Ｍ３）、定電圧ダイオード３３ｂ（Ｄ４）と、Ｍ３のゲートとＭ１、Ｍ２と,M2のソースSの間に接続されたコンデンサ１３ｂ（Ｃ２）ｎｃｈＭＯＳＦＥＴ３２ｂ（Ｍ４）、定電圧ダイオード３３ａ（Ｄ３）により構成されている。
【００２８】
この回路は双方向主スイッチ回路1がオンの時にはＭ４オン、Ｍ３がオフ、双方向主スイッチ回路1がオフの時にはM4がオフ、Ｍ３がオンするラッチ回路である。本回路が図1の実施例と異なる点は、保持回路３ｂとそれに接続される逆阻止型駆動回路ならびに駆動パルス生成レベル変換回路３４にある。
【００２９】
本回路において、双方向主スイッチ回路1をオフからオンに切り替えるには、制御信号ＳＤを「Ｌ」としてからＰＤを「Ｌ」とする。このときＭ５がオン、Ｍ６はオフし、ＶｄｃからＭ５、Ｄ１、Ｃ１ならびにＭ１、Ｍ２のゲート−ソース間容量Ｃｇｓ、Ｍ１、Ｍ２の内蔵ダイオード、信号源8、負荷9を電流が流れる。このとき当初はＭ３もオン状態であるので、Ｍ３にも電流が流れるが、このＭ３のオン抵抗による電圧降下により、Ｍ３のドレイン端子が接続されたＭ４のゲート電圧が上昇してオンする。オンしたＭ４によりＭ３ゲート電圧が放電されオフする。これによりＭ１、Ｍ２のゲート−ソース間容量ＣｇｓがＶｄｃまで充電され、Ｍ１、Ｍ２がオンする。
【００３０】
スイッチ回路をオンからオフに切り替えるには、ＳＤを「Ｈ」としてからＰＤを「Ｌ」とする。このときＭ５はオフ、Ｍ６がオンし、Ｃ１ならびにＣｇｓからＤ２、Ｍ６、グランド、信号源８、負荷９、オン状態のＭ１、Ｍ２、を電流が流れる。このときはじめは、Ｍ４はオン状態であるが、Ｍ４のオン抵抗による電圧降下により、Ｍ４のドレイン端子が接続されたＭ３はゲート電圧が上昇してオンする。これによりＭ４のゲート電圧ならびにＣ１、Ｃｇｓが放電され、Ｍ４、Ｍ１、Ｍ２がオフする。
【００３１】
図３の（Ａ）のスイッチ回路は、図３の（Ｂ）に示すような駆動信号を入力することによって、双方向主スイッチ１のオンあるいはオフの切り替えをおこなうことができる。また、状態の更新時のみＭ５、Ｍ６をオンさせ逆阻止型駆動回路をオンさせるため、図1の実施例と同様損失が大幅に低減することが可能である。また素子の耐圧も図1と同じ耐圧があればよく、従来の回路に比べ小型化が可能である。さらに本回路では、保持回路にラッチ回路を用いているため、双方向主スイッチがオフの時にはそのゲートーソース間がオンしているＭ３で短絡されている。
【００３２】
このため、入力信号の電圧の時間変化ｄｖ／ｄｔの影響でＭ１、Ｍ２のゲート−ドレイン間容量Ｃｇｓを介してゲートに電流（（Ｃｇｄ）・（ｄｖ／ｄｔ））が流れ込んでもＭ３を通して放電されてしまうため、オフからオンに誤動作しにくい。また双方向主スイッチ１がオンの時にはＭ４がオンしており、Ｍ３のゲート−ソース間が短絡されるため、同様にＭ３が入力信号の影響で誤オンしにくく、双方向主スイッチのオンからオフへの誤動作も防ぐことができる。
【００３３】
このため、本スイッチ回路ではよりｄｖ／ｄｔが高い、より大きな振幅や、より高周波の入力信号に対しても誤動作することはなく、オン・オフ制御が可能である。また保持回路のＣ１、Ｃ２ならびにＤ３、Ｄ４により、制御端子Ｇに印加される電圧信号の変化が抑制されるため、誤動作の防止や素子の信頼性の向上に有効である。
【００３４】
本回路ではさらに、図３の（Ｂ）の（ｂ）、（ｃ）に示すようにＭ５、Ｍ６のゲート電圧(Ｓｅｔ、Ｒｅｓｅｔ信号)を、ＶｄｃからからＶｂｉａｓの間の信号としている。このときＶｂｉａｓをＭ５、Ｍ６が電圧に対して飽和電流が流れる領域、すなわち飽和動作するように選ぶ。そうすることによって、逆阻止型駆動回路は定電流動作となるため、図３（Ａ）に示したように双方向主スイッチ１のオン・オフ切り替え動作での電流Ｉｓ、Ｉｒが減少しさらにスイッチ回路の損失を低減させることができる。また、本スイッチ回路では双方向主スイッチのオン、あるいはオフ切り替え時に、信号源８、負荷９に電流が流れるため、内部抵抗１９（Ｒ0）、１８（ＲＬ）での電圧降下で、スイッチの切り換えによる電圧ノイズ、たとえばＲ0・Ｉｓ、ＲＬ・Ｉｒなどが入出力端子に発生する。このノイズも、Ｖｂｉａｓの値を適当に選び、電流Ｉｓ、Ｉｒを低く抑えることで低減可能である。
【００３５】
なお、無論Ｍ５、Ｍ６の飽和電流が十分小さければＶｂｉａｓは０Ｖであっても何ら問題は無い。また、図１，３の実施例では、保持回路に容量Ｃ１、あるいはＣ１、Ｃ２を用いているが、Ｍ１、Ｍ２、Ｍ３、Ｍ４のゲート-ソース間容量Ｃｇｓが十分大きければ、これによりＣ１、Ｃ２を兼用することも可能である。図３（Ｂ）の（ａ）は制御端子Ｇの電位を、（ｄ）はパルス駆動信号ＰＤを、（ｅ）は制御信号ＳＤを示している。
【００３６】
図４は本発明のスイッチ回路を組み合わせて構成したスイッチ回路の他の実施形態を示すものである。図４の（Ａ）は、スイッチ回路５０ａの、オン・オフの切り替え時のノイズや、スイッチ回路がオフ状態の時に入力信号が出力側にもれるノイズをより低減するための回路である。この回路は、信号源８、負荷９に接続された双方向主スイッチ回路５０ａの入（出）力端子６，７にそれぞれ別の入（出）力短絡用の入（出）力端子６ｂ、６ｃを有し、そこにスイッチ回路５０ｂ、５０ｃを接続した例である。前記スイッチ回路５０ｂ、５０ｃのもう一方の入出力端子７ｂ、７ｃはグランドの電位に接続されている。スイッチ回路５０ａ、５０ｂ、５０ｃは、前記の図１、図２または図３のスイッチ回路１０、１０ａあるいは３０に対応するスイッチ回路である。
【００３７】
各スイッチ回路の制御信号４ａ、４ｂ、４ｃおよびパルス駆動信号５ａ、５ｂ、５ｃは制御信号生成回路５１と遅延回路４１から供給される。特にこの回路ではスイッチ回路５０ａがオフのときや、スイッチ回路５０ａをオンまたはオフの切り替えのとき、もしくは状態を更新する時にスイッチ回路５０ｂ、５０ｃがオンする。ここで遅延回路４１による制御信号５ａの信号は、５ｂ、５ｃの信号に比べＣ３・Ｒ１できまる時定数分だけ立下りを遅らせる。逆に言えば、このためにスイッチ回路５０ａをオン、オフの切り替え、もしくは状態を更新の時よりもＣ３・Ｒ１できまる時定数分だけ早く、スイッチ回路５０ｂ、５０ｃがオンすることになる。
【００３８】
このオン状態のスイッチ回路５０ｂ、５０ｃにより信号源８、負荷９がスイッチ回路５０ａの切り替え、更新時に前もって短絡されるため、この時流れる電流によるノイズが接地されるから、ノイズが伝達されにくくなる。スイッチ回路５０ｂ、５０ｃのオン・オフ切り替え時にも電流が流れるが、この場合スイッチ回路５０ｂ、５０ｃの入（出）力端子７ｂ、７ｃがグランドに接続されているため、切り替え時の電流はスイッチから直接グランドに流れ込むため、負荷に電流が流れにくくノイズが発生しにくい。またスイッチ回路５０ａがオフのとき寄生容量等により入力信号により出力の負荷側に電流が流れる場合も、同様にノイズが発生しにくくなる。このように本スイッチ回路により、ノイズの少ない高精度な信号のオン・オフ制御が可能となる。
【００３９】
図４の（Ｂ）は図４の（Ａ）の駆動信号を示している。（ａ）はスイッチ５０ｂ、５０ｃのオン、オフ状態を、（ｂ）はスイッチ５０ａのオン、オフ状態を表している。（ｃ）はスイッチ回路５０ｂ、５０ｃの制御信号４ｂ、４ｃを、（ｄ）はスイッチ回路５０ａのオン、オフ状態を示している。（ｃ）と比較すると、Ｃ３・Ｒ１だけ先行して４ｂ、４ｃの信号が変化し（ａ）に示したようにスイッチ５０ｂ、５０ｃがスイッチ５０ａに先行してオン状態、すなわち接地されるかたちになるので、スイッチ５０ａの状態変化に伴うノイズは発生しにくい状態となる。（ｅ）は５ｂ、５ｃのパルス駆動信号ＰＤを、（ｆ）は４ａの制御信号ＳＤを表している。
【００４０】
図５は本発明のスイッチ回路を、半導体基板上に集積した実施形態である。図３の回路の双方向主スイッチ回路と保持回路の一部分の断面構造を示したものである。図５において、支持基板である７１（Ｓｉ）上にＳｉＯ_２層７２が形成され、その上に形成されたｎ型Ｓｉ層７３、７４、８６、８７はＳｉＯ_２分離領域（７６、７７、７８、７９）で分離されている。１０１、１０２はゲート端子９８、ソース端子９９を互いに接続する横型ｎｃｈＭＯＳＦＥＴであり、図１、図２、図３のスイッチ回路の双方向主スイッチ１に相当する。ここでｐ層７５は、チャネル、n+層８２、８３はソース、ｎ層７３，７４はドレイン、n+層８０，８１はドレインコンタクト層、８９，９１はゲート電極、８８，９２はドレイン電極、９０はソース電極である。また１０３、１０４はそれぞれ図３のＣ１、Ｄ４に相当する。なおn+層はn層と伝導型は同じでキャリア濃度が高いことを示す。
【００４１】
本実施例のスイッチ回路では素子が絶縁膜であるＳｉＯ_２により分離されているため、ＳｉＯ_２層７２の厚さを最適化し、支持基板である７１（Ｓｉ）の電位をｎｃｈＭＯＳＦＥＴ１０１，１０２のドレインもしくはソース端子と等しくした両方の状態でｎｃｈＭＯＳＦＥＴ１０１，１０２が所定のソースドレイン間耐圧Ｖｄｓｓ0を持つように設計すれば、双方向主スイッチ回路は±Ｖｄｓｓ０の信号のオン・オフが可能になる。また、各素子が絶縁膜で分離されているため、寄生容量が少なく、寄生容量によるノイズやこのノイズによる誤動作が少ないという特徴をもつ。
【００４２】
さらに、この実施例では、双方向主スイッチ回路を構成するｎｃｈＭＯＳＦＥＴのｐチャネル層を共通とすることで、ｎｃｈＭＯＳＦＥＴのサイズの低減が可能となる。むろんn+層８２、８３の間にＳｉＯ_２層を設け１０１と１０２を分離しても何ら問題はない。
【００４３】
図６は本発明のスイッチ回路を半導体基板上に集積した実施形態の平面構造を示す。図６は図３の実施例のスイッチ回路を半導体集積回路化した例である。ここで集積された各半導体素子は図５の実施例と同様に絶縁膜であるＳｉＯ_２上に形成され、隣接する素子はそれぞれ太い実線にて示すＳｉＯ_２分離領域で分離されている。また各素子を接続する配線は実線にて示した。図のスイッチ回路１５０では、双方向主スイッチ回路のＭ１、Ｍ２はそれぞれ独立したｎｃｈＭＯＳＦＥＴで構成されている。また逆阻止型駆動回路では、エンハンスメント型のｎｃｈＭＯＳＦＥＴのゲート（Ｇ）とソース（Ｓ）を低抵抗で接続してオフ状態とし、その内蔵ダイオードをＤ１、Ｄ２として利用している。またクランプ回路のＤ３、Ｄ４にはそれぞれダイオードを３３ａ１、３３ａ（Ｄ３１、Ｄ３２）ならびに,３３ｂ１、３３ｂ２（Ｄ４１、Ｄ４２）を2直列とし、必要なクランプ電圧を得られるようにしている。
【００４４】
本実施例では各素子がＳｉＯ_２分離領域で絶縁分離されるため、高電圧が印加される双方向主スイッチ、保持回路ならびに逆阻止型駆動回路、低電圧のロジック回路である駆動パルス生成レベル変換回路とＳｉＯ_２で絶縁分離されるため、寄生トランジスタや寄生容量が少なくラッチアップ等の誤動作が生じにくい。またＳｉＯ_２膜で支持基板と素子領域が分離されるので支持基板との間に寄生ダイオードや、寄生トランジスタが無い。このため正負双方向に電圧を入（出）力端子６，７へ印加し、双方向主スイッチ、保持回路ならびに逆阻止型駆動回路のｎｃｈのＭＯＳＦＥＴ（Ｍ１〜Ｍ６）に、グランドに接続される支持基板のＳｉ層の電位に対して正負双方向の電圧を印加してもリークが発生せず、双方向のオン、オフ動作が可能となる。
【００４５】
さらに本実施例では半導体基板上の表面方向に紙面の上から下の方向に、逆阻止型駆動回路、保持回路、主スイッチの順序で素子を配置している。このような素子の配置とすれば各素子が印加される電位の順に配置され、電位差のある配線の交差が少なくできるため寄生容量による誤動作やノイズが低減できる。
【００４６】
図７の（Ａ）は、本発明のスイッチ回路を用いて構成したアナログ信号処理装置としてのスイッチ回路アレーの実施例を示している。図において入出力端子Ｘ１〜Ｘｘ、Ｙ１〜Ｙｙに本発明のスイッチ回路が配置されている。このうち６２（６０ａ０〜６０ｘ０）、６３（６０ｚ１〜６０ｚｙ）も配置されている。ここで６１はスイッチ回路がアレー状に配置されており、各スイッチ回路の入出力端子の一方が、それぞれ同じ縦または横の列の、スイッチ回路の入出力端子と接続されているｘ×ｙのアナログのクロスポイントスイッチを構成している。
【００４７】
前記６２（６０ａ０〜６０ｘ０）、６３（６０ｚ１〜６０ｚｙ）は図４の実施例における、入出力短絡用のスイッチ回路５０ｂ、５０ｃをそれぞれ縦横の列でひとつにまとめにして表している。したがって、このアレー回路は図４の場合と同様に双方向スイッチにおけるノイズの発生、伝達を抑制することができる。図７の（Ｂ）の６４は外部回路からの信号により６１のクロスポイントスイッチの、各スイッチ回路の制御信号を生成する駆動信号生成ロジック回路である。たとえばクロスポイント１０００個に対する選択駆動信号である。すなわち図４の例でいうと、駆動信号生成回路５１等を含んでいる。なおここでは各スイッチへの制御信号の配線は省略したが、外部回路からの信号によりクロスポイントスイッチ部の、任意のスイッチのオン、オフが制御可能である。
【００４８】
また、この信号処理装置は、本発明のスイッチ回路を用いることにより、各スイッチ回路がより小型でかつ低損失であるため、耐圧１００Ｖ以上の高耐圧アナログスイッチ回路を数１０００個以上１半導体基板に集積した信号処理装置を形成できる。また本半導体素子を絶縁膜のＳｉＯ_２上に形成することで多数のスイッチ回路を集積してもスイッチ間の寄生素子や寄生容量等が低減されているため誤動作しにくく、また入出力の信号にノイズが乗りにくいため高精度な制御が可能となる特徴がある。
【００４９】
図８，９は本発明のスイッチ回路を用いて構成した超音波診断装置の実施例を示す。図８は超音波診断装置の送波パルス発生器及び受信増幅器から探触子までの部分を示し、図９は診断装置の全体構成を示すものである。図８においてそれぞれｎ個の送波パルス発生器１１１ａ〜１１１ｎと受信増幅器１１２ａ〜１１２ｎの間に、送波パルスが受信増幅器に印加されないように回路を分離する送受分離回路１１０を本発明のアナログスイッチ回路１１０ａ〜１１０ｎにより構成している。送波パルスは同じく本発明のｎ個のアナログスイッチ回路１２０ａ〜１２０ｎで構成される送波切り替えスイッチ１２０を経由し探触子１１４に接続される。探触子１１４は一端をグランドに接続された超音波振動子素子１１３ａ〜１１３ｎから構成される。振動子素子の両端はアナログスイッチ回路１３０ａ〜１３０ｎにより構成される負荷短絡スイッチ１３０により構成される。
【００５０】
送波パルスが出力されるときには送受分離回路１１０のスイッチ回路をオフし、超音波を出力させる振動子に接続された送波切り替えスイッチをオンすることで振動子から超音波が出力される。このとき同じ振動子に接続された負荷短絡スイッチはオフする。また超音波を出力させない振動子に接続された送波切り替えスイッチはオフし、負荷短絡スイッチはオンする。超音波の反射波を受波する時は、送受分離回路をオフからオンに切り替え、受信増幅器に受波信号が入力されるようにする。なお負荷短絡スイッチは送受分離回路１１０ならびに送波切り替えスイッチ１２０の各スイッチのオン、オフの切り替えもしくは更新時に先立ってオンする。これはスイッチのオン、オフの切り替え時に発生するスパイクノイズを低減するためである。またオン、オフの切り替え時にスパイクノイズと同程度の振幅で逆位相の信号を送波回路から出力すれば、切り替え時に発生するスパイクノイズをさらに低減することが可能である。
【００５１】
図８の回路を超音波診断装置として構成した例を図９に示している。探触子１１４に対して送波パルス発生器１１１、切り替えスイッチ１２０、短絡スイッチ回路を経由して超音波信号が印加される。探触子からの受信信号は短絡スイッチ１３０、切り替えスイッチ１２０、を経由して送受分離回路１１０により、探触子からの受信信号のみ受信増幅器１１２に伝送される。探触子からの信号は整相回路１１５、検波回路１１９を経て表示装置１２１に表示される。図９は、本発明のスイッチ回路（ＡＳ）は、短絡スイッチ１３０、切り替えスイッチ１２０、送受分離回路１１０に用いて超音波診断装置を構成した例を示している。
【００５２】
本超音波診断装置は、本発明のスイッチ回路を用いることで小型、低損失化、低ノイズ化が可能である。また非常に多数のスイッチの利用が容易になるため、超音波振動子やパルス発生器の個数を増やし、送波及び受波の分解能を高めることで、診断画像の高精度化が可能になる。また多数の送受分離回路、送波切り替えスイッチ、負荷短絡スイッチを１チップに集積できるので一層の装置の小型、軽量化が可能になる。
【００５３】
【発明の効果】
以上説明したように、本発明によれば電源電圧より大きな入力信号を制御可能でありかつ、信号のオン、オフを低損失かつ高精度に制御可能な、小型で大規模な半導体集積回路化が可能なスイッチ回路を提供することができる。また、このスイッチを用いることで信号処理装置、ならびに超音波診断装置を小型、低損失かつ高精度化をはかることができる。
【図面の簡単な説明】
【図１】本発明によるスイッチ回路の第１の実施形態を示す回路図ならびに制御信号波形を示す図である。
【図２】本発明の他の実施例を示す図である。
【図３】本発明によるスイッチ回路の他の実施形態を示す回路図ならびに制御信号波形を示す図である。
【図４】本発明のスイッチ回路を組み合わせて構成したスイッチ回路の実施形態を示す図である。
【図５】本発明のスイッチ回路を半導体基板上に集積した場合の実施形態の断面構造を示す図である。
【図６】本発明のスイッチ回路を半導体基板上に集積した場合の実施形態の表面構造を示す図である。
【図７】本発明のスイッチ回路を使用したスイッチアレーの構成を示す図である。
【図８】本発明のスイッチ回路を超音波診断装置に使用する場合の実施形態で、スイッチ回路周辺の構成を示す図である。
【図９】本発明のスイッチ回路を超音波診断装置に使用した場合の実施形態の全体構成である。
【図１０】従来のスイッチ回路の構成例を示した回路図である。
【符号の説明】
１；双方向主スイッチ回路２；逆阻止型駆動回路 3；保持回路４；制御信号端子５；パルス駆動信号端子６、７；入出力端子８；信号源９；負荷１０、３０、５０、６０、１２０，１３０；スイッチ回路１１,１２，３１，４３，１０１，１０２；ｎｃｈＭＯＳＦＥＴ１３，１７，４６，１０３；静電容量１４，４４；ｐｃｈＭＯＳＦＥＴ１５，３３，１０４；ダイオード１６，４２，４８；インバータ１８，１９，４５；抵抗２０，３１，４７；電圧源２１；AND回路２２；ＯＲ回路２３，５１；駆動信号生成回路３４；駆動パルス生成レベル変換回路４１；遅延回路４９；NOR回路６１；クロスポイントスイッチ６２，６３；入出力短絡用スイッチ回路６４；駆動信号生成ロジック回路７１；支持基板７２，７６，７７，７８，７９；ＳｉＯ2層７３，７４，８６，８７；ｎ型Ｓｉ層７５，８５；ｐ型Ｓｉ層８０、８１、８２、８３、８４、９６、１００；ｎ+型Ｓｉ層８８、９０、９２、９４、９５、９７；電極８９，９１；絶縁ゲート電極９８；ゲート端子９９；ソース端子１１０；送受分離回路１１１；送波パルス発生器１１２；受信増幅器１１３；振動子素子１１４；探触子１１５；整相回路１１６；制御部１１７；遅延回路１１８；加算器１１９；検波器１２０；送波切り替えスイッチ１２１；表示装置１３０；負荷短絡スイッチ。

Claims

信号入出力端子および信号出入力端子間に接続され双方向にオンまたはオフ可能な双方向主スイッチ回路であって、前記双方向主スイッチ回路の制御端子の制御信号に対して正あるいは負の双方向の電圧にオフ可能な少なくとも１つの逆阻止型駆動回路と、前記逆阻止型駆動回路と前記主スイッチとの間に設けられた制御端子の信号の保持回路と、前記少なくとも１つの前記逆阻止型駆動回路は、前記主スイッチをオンまたはオフへ切り替えるときもしくはオンまたはオフへ状態を更新するときオン動作する逆阻止型駆動回路であることを特徴とするスイッチ回路。
請求項１において、前記双方向主スイッチは二つのｎ型ＭＯＳＦＥＴのソース端子を互いに接続し、ゲート端子を互いに接続して制御端子とした双方向主スイッチ回路であることを特徴とするスイッチ回路。
請求項１のスイッチ回路において、前記少なくとも１つの逆阻止型駆動回路がオンしたときに、前記逆阻止型駆動回路を流れる電流は前記逆阻止型駆動回路特性からきまる飽和領域電流であることを特徴とするスイッチ回路。
請求項１，２のスイッチ回路において、前記逆阻止型駆動回路の正負それぞれの方向の耐電圧の絶対値は、前記制御端子への信号源電位と前記入出力端子の信号源電位との差の絶対値よりも大きい耐電圧を有する逆阻止型駆動回路であることを特徴とするスイッチ回路。
請求項１、２、３のスイッチ回路において、前記保持回路がラッチ回路もしくはキャパシタもしくは、その両方により構成され、前記制御端子の電圧が前記制御用電圧以上に上昇することを防止するクランプ回路と、前記双方向主スイッチが互いにソース端子を接続した２つ以上のｎまたはｐチャネルのＭＯＳＦＥＴと、から構成され、前記２つ以上のｎまたはｐチャネルのＭＯＳＦＥＴのドレイン端子がそれぞれ入出力端子となっていることを特徴とするスイッチ回路。
入出力端子にそれぞれのドレイン端子が接続されかつ互いにソース端子が接続され、かつ互いにソース端子が接続された第１及び第２のＭＯＳＦＥＴから構成された双方向主スイッチであって、前記第１、第２のＭＯＳＦＥＴのゲートーソース端子間に接続された第３のＭＯＳＦＥＴと、前記第３のＭＯＳＦＥＴのゲートーソース間に接続された第４のＭＯＳＦＥＴとから成る保持回路と、前記第１、第２のＭＯＳＦＥＴのゲートと前記３のＭＯＳＦＥＴのドレイン端子に一方の端子を接続された第１のダイオードと、前記第４のＭＯＳＦＥＴのドレイン端子に接続された第２のダイオードと、前記第１のダイオードの他方の端子に接続された第５のＭＯＳＦＥＴと、前記第２のダイオードの他方の端子に接続された第６のＭＯＳＦＥＴとから構成された逆阻止型駆動回路と、前記第５、第６のＭＯＳＦＥＴのゲート端子に接続された駆動信号生成回路と、前記信号保持回路は、前記第３のＭＯＳＦＥＴのドレイン−ソース端子間に接続された第１の定電圧ダイオードおよび第１の容量と、前記第４のＭＯＳＦＥＴのドレイン−ソース端子間に接続された第２の定電圧ダイオードおよび第２の容量とから構成され、前記逆阻止駆動回路は前記第１のダイオードが前記第５のＭＯＳＦＥＴの内蔵ダイオードとそれぞれのアノードもしくはカソードが接するようにバックトゥバックの方向に接続され、前記第２のダイオードが前記第６のＭＯＳＦＥＴの内蔵ダイオードとそれぞれのアノードもしくはカソードが接するようにバックトゥバックの方向に接続して構成されることを特徴とするスイッチ回路。
請求項１〜５のスイッチ回路において、前記双方向主スイッチの入力または出力端子に接続される負荷または信号源の両端を低抵抗で接続する短絡スイッチを設け、前記短絡スイッチは前記主スイッチをオンまたはオフの切り替えを行なうときもしくはオンまたはオフの状態を更新するときにオンにする短絡スイッチであることを特徴とするスイッチ回路。
請求項１〜７のスイッチ回路が絶縁膜により素子分離された半導体基板上に集積して形成されたことを特徴とするスイッチ回路。
請求項８のスイッチ回路において、前記スイッチ回路を構成する素子が前記半導体基板上の表面方向に前記逆阻止型駆動回路、前記保持回路、前記双方向主スイッチ回路の順序に配置されていることを特徴とするスイッチ回路。
請求項１〜８のスイッチ回路において、主スイッチ回路が、半導体基板の第１及び第２の表面に接して設けられた第１の導電型の第１及び第２の半導体領域と、前記第１、第２の表面に接し、前記第１と第２の領域の間に設けられた第２の導電型の第３の半導体領域と、前記第１の表面に接して前記第１と第２の領域中にそれぞれ設けられた第１の導電型の第４及び第５の半導体領域と、前記第１の表面に接して前記第３の半導体領域中に設けられた第１の導電型の第６の半導体領域と、前記第１および第２の半導体領域と前記第６の半導体領域上に少なくともその一部が重なって形成される絶縁ゲートと、前記第４の半導体領域上に形成された第１の電極と、前記第５の半導体領域上に形成された第２の電極と、前記第６の半導体領域上に形成された第３の電極と前記第３と第６の半導体領域とを低抵抗で接続する手段とを備え、第２の表面が絶縁膜と接し、前記第１と第２の電極を入出力端子とする双方向スイッチにより形成されることを特徴とするスイッチ回路。
請求項１〜１０のスイッチ回路により２次元アレー回路を形成し、前記アレー回路の出力側の一行のスイッチ回路を互いに接続して接地するとともに、入力側の一列のスイッチ回路を互いに接続して接地し、前記アレーを構成する制御信号指令回路を備えることを特徴とする信号処理装置。
請求項１〜１０のスイッチ回路ならびに請求項１１の信号処理装置を、探触子への超音波信号の送波切り替えスイッチに、もしくは超音波の送波パルス発生器と受信増幅器の分離用スイッチに用いたことを特徴とする超音波診断装置。