KR100831536B1 - 풀 브릿지 드라이버 - Google Patents

풀 브릿지 드라이버 Download PDF

Info

Publication number
KR100831536B1
KR100831536B1 KR1020070006125A KR20070006125A KR100831536B1 KR 100831536 B1 KR100831536 B1 KR 100831536B1 KR 1020070006125 A KR1020070006125 A KR 1020070006125A KR 20070006125 A KR20070006125 A KR 20070006125A KR 100831536 B1 KR100831536 B1 KR 100831536B1
Authority
KR
South Korea
Prior art keywords
mos
terminal
power
full bridge
control chip
Prior art date
Application number
KR1020070006125A
Other languages
English (en)
Inventor
춘-콩 찬
젱-숑 왕
Original Assignee
리엔 창 일렉트로닉 엔터프라이즈 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 리엔 창 일렉트로닉 엔터프라이즈 컴퍼니 리미티드 filed Critical 리엔 창 일렉트로닉 엔터프라이즈 컴퍼니 리미티드
Priority to KR1020070006125A priority Critical patent/KR100831536B1/ko
Application granted granted Critical
Publication of KR100831536B1 publication Critical patent/KR100831536B1/ko

Links

Images

Classifications

    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47J—KITCHEN EQUIPMENT; COFFEE MILLS; SPICE MILLS; APPARATUS FOR MAKING BEVERAGES
    • A47J27/00—Cooking-vessels
    • A47J27/08—Pressure-cookers; Lids or locking devices specially adapted therefor
    • A47J27/086—Pressure-cookers; Lids or locking devices specially adapted therefor with built-in heating means
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47J—KITCHEN EQUIPMENT; COFFEE MILLS; SPICE MILLS; APPARATUS FOR MAKING BEVERAGES
    • A47J27/00—Cooking-vessels
    • A47J27/08—Pressure-cookers; Lids or locking devices specially adapted therefor
    • A47J27/0804—Locking devices
    • A47J27/0815—Locking devices where vessel and lid have adapted shapes to provide for the locking action
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47J—KITCHEN EQUIPMENT; COFFEE MILLS; SPICE MILLS; APPARATUS FOR MAKING BEVERAGES
    • A47J36/00—Parts, details or accessories of cooking-vessels
    • A47J36/06—Lids or covers for cooking-vessels
    • A47J36/10—Lid-locking devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Food Science & Technology (AREA)
  • Electronic Switches (AREA)

Abstract

풀 브릿지 드라이버는 제1 제어 신호 및 제2 제어 신호를 출력하는 제어 칩, DC 전력에 연결된 네 개의 N-MOS를 갖는 풀 브릿지 스위치 조립체, 변압기의 제1 측 및 두 개의 드라이버를 포함한다. 게다가, 두 개의 드라이버 중 하나는, 제1 제어 신호에 응하여 제1 N-MOS를 턴오프하는 제1 컷오프 스위치, DC 전력 및 제2 N-MOS 사이에 연결된 제1 충전 경로, 제1 N-MOS의 게이트 단 및 소스 단 사이에 연결된 제1 방전 경로를 포함한다. 나아가, 두 개의 드라이버 중 나머지 하나는, 제2 제어 신호에 응하여 제3 N-MOS를 턴오프하는 제2 컷오프 스위치, DC 전력 및 제4 N-MOS 사이에 연결된 제2 충전 경로, 제3 N-MOS의 게이트 단 및 소스 단 사이에 연결된 제2 방전 경로를 포함한다.

Description

풀 브릿지 드라이버{FULL BRIDGE DRIVER}
도 1은 부하를 구동하는 종래의 푸쉬/풀 인버터의 회로 개략도이다.
도 2는 푸쉬/풀 제어 칩의 제어 신호 및 부하의 출력 전압의 파형 개략도이다.
도 3은 부하를 구동하는 종래의 풀 브릿지 인버터의 회로 개략도이다.
도 4는 종래의 풀 브릿지 인버터의 제어 신호의 파형 개략도이다.
도 5는 본 발명의 제1 실시형태에 따른 풀 브릿지 인버터의 회로도이다.
도 6은 본 발명의 푸쉬/풀 제어 칩의 출력 신호 및 AC 전력 전압의 파형도이다.
도 7은 본 발명의 제2 실시형태에 따른 풀 브릿지 인버터의 회로도이다.
본 발명은 풀 브릿지 드라이버, 그리고, 더 구체적으로는, 부하를 구동하기 위한 푸쉬/풀 제어 칩에 의해 제어되는 풀 브릿지 드라이버에 관한 것이다.
TFT LCD 패널의 백라이트 소스를 위한 전원 장치는 인버터 회로를 이용하여 에너지를 변환하고 냉음극 형광 램프(CCFL)를 턴온한다. 종래의 인버터 회로는, 상이한 회로 토폴로지(topology)에 따라, 하프 브릿지 타입, 풀-브릿지 타입 및 푸쉬/풀 타입으로 나눌 수 있다. 인버터 회로는 DC 전력을 AC 전력으로 변환하기 위한 회로이다.
도 1에 나타난 바와 같이, 변압기(T1)는 회로를, 제1 측(101)의 프론트-엔드 회로 및 제2 측(102)의 리어-엔드 회로로 나눈다. 제1 측(101)의 프론트-엔드 회로는 DC 전원(Vcc), 제1 스위치(Q1) 및 제2 스위치(Q2)를 포함한다. 제2 측(102)의 리어-엔드 회로는 적어도 하나의 캐패시터(C1, C2, C3), 부하, 그리고 적어도 하나의 다이오드(D1, D2)를 포함한다. 푸쉬/풀 제어 칩(103)은 제1 측(101)의 프론트 엔드 회로 및 제2 측(102)의 리어-엔드 회로 사이에 접속되어 있다.
도 1과 함께, 도 2를 또한 참조한다. 푸쉬/풀 제어 칩(103)은 제1 제어 신호(a) 및 제2 제어 신호(b)를 출력하여 제1 측(101)의 두 개의 스위치(Q1 및 Q2)의 스위칭 동작을 각각 전환시킨다. DC 전력(Vcc)은 에너지를 제공하기 위해 이용되며, 변압기(T1)는 부하를 구동하기 위해 리어-엔드 회로(102)로의 DC 전력(Vcc)의 전압을 상승시키고 변환한다. 변압기(T1)의 제2 측의 출력 전압 파형(c)은 지점(C)에서의 전압 파형이다. 도 2에 나타난 바와 같이, 제2 측의 출력 전압 파형(c)은 AC 전압 파형이다.
상기의 설명에서, 푸쉬/풀 제어 칩(103)은, Linfinity(Microsemi) Corporation에서 제조된, LX1686, LX1688 또는 LX1691 푸쉬/풀 제어 칩, O2 Micro International Limited에서 제조된, 0Z9RR, 0Z9930, 0Z9938 또는 0Z9939 푸쉬/풀 제어 칩, TEXAS INSTRUMENT에서 제조된 TL-494 또는 TL-595 푸쉬/풀 제어 칩, 또는 Beyond Innovation Technology에서 제조된 BIT3193, BIT3713, BIT3715 또는 BIT3501 푸쉬/풀 제어 칩일 수 있다.
도 3에 나타난 바와 같이, 변압기(T2)는 회로를 제1 측(201)의 프론트-엔드 회로 및 제2 측(202)의 리어-엔드 회로로 나눈다. 제1 측(201)의 프론트-엔드 회로는, 네 개의 전자 스위치(P1, P2, N1, N2), 풀 브릿지 제어 칩(203) 및 캐패시터(C1)를 포함한다. 또한, 제2 측(202)의 리어-엔드 회로는 부하를 포함한다.
도 4를 참조하면, 풀 브릿지 제어 칩(203)은 4개의 제어 신호(POUT1, POUT2, NOUT1, NOUT2)를 네 개의 전자 스위치(P1, P2, N1, N2)로 각각 전송하며; 이 스위치를 스위칭함으로써, DC 전력에 따라 변압기(T2)를 통해 전력이 부하로 공급된다. 풀 브릿지 제어 칩(203)은, Beyond Innovation Technology Corp의 BIT3105이나, O2-MICRO Corp의 OZ960, OZ964, OZ9925, OZ9910, OZL68, OZ9938 또는 OZ9939이다.
상기의 설명에서, 풀 브릿지 스위치 조립체를 구동하려면 풀 브릿지 제어 칩(203)이 필요하며, 푸쉬/풀 인버터를 구동하려면 푸쉬/풀 제어 칩(103)이 필요하므로, 종래의 기술은 실용적인 유연성이 부족하다. 나아가, 인버터 회로의 제어 칩은 용도가 한정되어 함께 구입하는 것이 곤란하다.
따라서, 본 발명의 주요 목적은, 푸쉬/풀 제어 칩의 두 개의 출력 단자 각각 및 네 개의 N-MOS로 이루어진 풀 브릿지 스위치 조립체의 게이트에 접속하기 위한 두 개의 유사한 드라이버를 이용하는 것이다. 두 개의 유사한 드라이버는 푸쉬/풀 제어 칩에 의해 제어되어 풀 브릿지 스위치 조립체의 스위칭 동작을 구동한다.
본 발명의 풀 브릿지 드라이버는 DC 전력 및 변압기의 제1 측의 두 개의 단자에 접속된다. 풀 브릿지 드라이버는, 제1 출력 단자 및 제2 출력 단자를 갖는 푸쉬/풀 제어 칩으로서, 상기 제1 및 제2 출력 단자는 둘 다 50%보다 작은 듀티 싸이클로 제1 제어 신호 및 제2 제어 신호를 개별적으로 출력하는 푸쉬/풀 제어 칩; 제어 칩의 제1 출력 단자에 연결된 제1 컷오프 스위치; DC 전력에 연결된 양의(P) 단자를 갖는 제1 다이오드; 제1 다이오드의 음의(N) 단자 및 제1 컷오프 스위치에 연결된 제1 저항; 제1 다이오드의 음의(N) 단자 및 변압기의 제1 측의 일단에 연결된 제1 캐패시터; 제1 컷오프 스위치에 연결된 게이트 및 DC 전력에 연결된 드레인 및 변압기의 제1 측의 일단에 연결된 소스를 갖는 제1 N-MOS; 제어 칩의 제1 출력 단자에 연결된 게이트 및 제1 N-MOS의 소스에 연결된 드레인 및 기준 단자에 연결된 소스를 갖는 제2 N-MOS를 포함한다.
나아가, 풀 브릿지 드라이버는, 제어 칩의 제2 출력 단자에 연결된 제2 컷오프 스위치; DC 전력에 연결된 양의(P) 단자를 갖는 제2 다이오드; 제2 다이오드의 음의(N) 단자 및 제2 컷오프 스위치에 연결된 제2 저항; 제2 다이오드의 음의(N) 단자 및 변압기의 제1 측의 타단에 연결된 제2 캐패시터; 제2 컷오프 스위치에 연결된 게이트 및 DC 전력에 연결된 드레인 및 변압기의 제1 측의 타단에 연결된 소스를 갖는 제3 N-MOS; 그리고 제어 칩의 제2 출력 단자에 연결된 게이트 및 제3 N-MOS의 소스에 연결된 드레인 및 기준 단자에 연결된 소스를 갖는 제4 N-MOS를 더 포함한다.
본 발명의 풀 브릿지 드라이버는 종래의 풀 브릿지 드라이버 회로에서의 두 개의 드라이버를 사용하여 제어를 위한 푸쉬/풀 제어 칩을 매칭시킨다. 본 발명은 실용성에 있어 높은 유연성을 가지며, 제어 칩에 의해 제한되지 않는다. 게다가, 제조업자들은 푸쉬/풀 드라이버 회로 또는 풀 브릿지 드라이버 회로를 구동하고 제어하기 위해 단지 푸쉬/풀 제어 칩을 사용하기만 하면 된다.
본 발명의 다양한 목적 및 이점은 첨부되는 도면과 함께 후술하는 상세한 설명으로부터 더 자명하게 이해될 것이다.
도 5에 나타난 바와 같이, 본 발명의 제1 실시형태에 따른 풀 브릿지 드라이버는 변압기(Tx)의 제1 측에 접속되어 DC 전력(Vcc)을 AC 전력으로 변환한다. AC 전력은 변압기(Tx)를 통해 부하에 의해 요구되는 전기 에너지를 공급한다.
도 5를 다시 참조한다. 본 발명의 제1 실시형태에 따른 풀 브릿지 드라이버는 푸쉬/풀 제어 칩(103), 제1 드라이버(30), 제2 드라이버(32), 및 풀 브릿지 스위치 조립체(34)를 포함한다. 푸쉬/풀 제어 칩(103)은 제1 출력 단자(A) 및 제2 출력 단자(B)를 갖는다. 제1 출력 단자(A) 및 제2 출력 단자(B)는 둘 다 50%보다 작은 듀티 싸이클로 제1 제어 신호(a) 및 제2 제어 신호(b)를 각각 출력한다. 풀 브릿지 스위치 조립체(34)는 네 개의 N-MOS(Q1, Q2, Q3, Q4)로 이루어진다.
제1 드라이버(30)는, 풀 브릿지 스위치 조립체(34)의 제1 N-MOS(Q1) 및 제2 N-MOS(Q2)를 구동하도록, 제1 제어 신호(a)를 수신하기 위해 푸쉬/풀 제어 칩(103)의 제1 출력 단자(A) 및 DC 전력(Vcc)에 연결된다. 나아가, 제1 N-MOS(Q1)의 드레인은 DC 전력(Vcc)에 연결되며, 제1 N-MOS(Q1)의 소스는 변압기(Tx)의 제1 측의 일 단에 연결된다. 제2 N-MOS(Q2)의 드레인은 제1 N-MOS(Q1)의 소스에 연결되며, 제2 N-MOS(Q2)의 소스는 기준 단자(G)에 연결된다.
제2 드라이버(32)는, 풀 브릿지 스위치 조립체(34)의 제3 N-MOS(Q3) 및 제4 N-MOS(Q4)를 구동하도록, 제2 제어 신호(b)를 수신하기 위해 DC 전력(Vcc) 및 푸쉬/풀 제어 칩(103)의 제2 출력 단자(B)에 연결된다. 나아가, 제3 N-MOS(Q3)의 드레인은 DC 전력(Vcc)에 연결되며, 제3 N-MOS(Q3)의 소스는 변압기(Tx)의 제1 측의 타단에 연결된다. 제4 N-MOS(Q4)의 드레인은 제3 N-MOS(Q3)의 소스에 연결되며, 제4 N-MOS(Q4)의 소스는 기준 단자(G)에 연결된다. 풀 브릿지 스위치 조립체(34)는 제1 드라이버(30) 및 제2 드라이버(32)에 의해 제어되어 DC 전력(Vcc)을 AC 전력으로 변환한다. AC 전력은 변압기(Tx)의 제1 측으로 전송된다.
도 5를 다시 참조한다. 제1 드라이버(30)는, 제1 컷오프 스위치(Q5), 제 다이오드(D1), 제1 저항(R1), 제1 캐패시터(C1), 및 제1 버퍼 회로(302)를 포함한다. 제1 컷오프 스위치(Q5)는 BJT 트랜지스터이며, 푸쉬/풀 제어 칩(103)의 제1 출력 단자(A)에 연결된 베이스 및 기준 단자(G)에 연결된 에미터 및 제1 저항(R1)의 일단에 연결된 컬렉터를 갖는다. 제1 드라이버(30)에서, 제1 다이오드(D1)의 양의(P) 단자는 DC 전력(Vcc)에 연결되고 제1 다이오드(D1)의 음의(N) 단자는 제1 저항(R1)의 타단에 연결된다. 나아가, 제1 캐패시터(C1)는 제1 다이오드(D1)의 음의(N) 단자 및 변압기(Tx)의 제1 측의 일단에 연결된다. 제1 버퍼 회로(302)는 푸쉬/풀 제어 칩(103)의 제1 출력 단자(A) 및 풀 브릿지 스위치 조립체(34)의 제2 N-MOS(Q2)에 연결되며, 상기 제1 버퍼 회로(302)는 제1 가속 다이오드(D2) 및 제3 저 항(R3)을 포함한다. 제1 가속 다이오드(D2)는, 푸쉬/풀 제어 칩(103)의 제1 출력 단자(A)에 연결된 음의(N) 단자 및 제2 N-MOS(Q2)의 게이트에 연결된 양의(P) 단자를 갖는다. 또한, 제3 저항(R3)이 제1 가속 다이오드(D2)에 병렬로 연결된다. 나아가, 제1 컷오프 스위치(Q5)는 또한 광결합 스위치여도 좋다.
나아가, 제2 드라이버(32)의 회로는 상술한 제1 드라이버(30)와 동일하다. 도 5에 나타난 바와 같이, 제2 드라이버(32)는, 제2 컷오프 스위치(Q6), 제2 다이오드(D3), 제2 저항(R4), 제2 캐패시터(C2), 그리고 제2 버퍼 회로(322)를 포함한다. 제2 컷오프 스위치(Q6)는 BJT 트랜지스터이며, 푸쉬/풀 제어 칩(103)의 제2 출력 단자(B)에 연결된 베이스 및 기준 단자(G)에 연결된 에미터 및 제2 저항(R4)의 일단에 연결된 컬렉터를 갖는다. 제2 드라이버(32)에서, 제2 다이오드(D3)의 양의(P) 단자는 DC 전력(Vcc)에 연결되고 제2 다이오드(D3)의 음의(N) 단자는 제2 저항(R4)의 타단에 연결된다. 게다가, 제2 캐패시터(C2)는 제2 다이오드(D3)의 음의(N) 단자 및 변압기(Tx)의 제1 측의 일단에 연결된다. 제2 버퍼 회로(322)는, 푸쉬/풀 제어 칩(103)의 제2 출력 단자(B) 및 풀 브릿지 스위치 조립체(34)의 제4 N-MOS(Q4)에 연결되며, 상기 제2 버퍼 회로(322)는 제2 가속 다이오드(D4) 및 제4 저항(R6)을 포함한다. 제2 가속 다이오드(D4)는, 푸쉬/풀 제어 칩(103)의 제2 출력 단자(B)에 연결된 음의(N) 단자 및 제4 N-MOS(Q4)의 게이트에 연결된 양의(P) 단자를 갖는다. 또한, 제4 저항(R6)은 제2 가속 다이오드(D4)에 병렬로 연결된다. 나아가, 제2 컷오프 스위치(Q6)는 광결합 스위치여도 좋다.
상기의 설명에서, DC 전력(Vcc)은, 제1 N-MOS(Q1) 및 제4 N-MOS(Q4)의 도통 을 통해 변압기(Tx)에 대해 양의 DC 전력(+Vcc)을 공급하여 구동 싸이클의 양의 절반(positive half)의 싸이클을 형성하거나, 또는 제2 N-MOS(Q2) 및 제3 N-MOS(Q3)의 도통을 통해 변압기(Tx)에 대해 음의 DC 전력(-Vcc)을 공급하여 구동 싸이클의 음의 절반(negative half)의 싸이클을 형성한다.
도 5와 함께 도 6을 참조한다. 푸쉬/풀 제어 칩(103)은 Lifinity(Microsemi) Corporation에서 제조된 LX1686 푸쉬/풀 제어 칩일 수 있으며, 또는 O2 Micro International Limited에서 제조된 0Z9RR, 0Z9936, 0Z9932 또는 0Z9930 푸쉬/풀 제어 칩일 수 있다. 시장에 수많은 브랜드가 존재하기 때문에, 통용되는 것들만을 나열하였다.
도 6에 나타난 바와 같이, 푸쉬/풀 제어 칩(103)의 출력 단자(A)는 제1 제어 신호(a)를 출력하고, 푸쉬/풀 제어 칩(103)의 출력 단자(B)는 제1 제어 신호(b)를 출력한다. AC 전력의 전압 파형(ac)이 변압기(Tx)의 제1 측에서 획득될 수 있다.
도 5와 함께 도 6을 다시 참조한다. t1 내지 t2의 시간에서, 제1 제어 신호(a)는 높은 레벨에 있으며, 제2 제어 신호(b)는 낮은 레벨에 있다. 제1 제어 신호(a)는, 제1 저항(R3) 및 제1 컷오프 스위치(Q5)를 통해 제2 N-MOS(Q2)의 게이트로 전송되어 제2 N-MOS(Q2) 및 제1 컷오프 스위치(Q5)를 턴온한다. 턴온된 제1 컷오프 스위치(Q5)는 제1 N-MOS(Q1)의 게이트를 기준 단자(G)에 연결하여 제1 N-MOS(Q1)를 오프 상태로 유지한다. 동시에, 제1 다이오드(D1) 및 제1 캐패시터(C1)는 충전 경로를 형성하고, DC 전력(Vcc)은 도통된 제2 N-MOS(Q2)에 응하여 충전 경 로를 통해 양의 전압을 형성하기 위해 제1 캐패시터(C1)를 충전한다.
게다가, 낮은 레벨에서의 제2 제어 신호(b)는, 제4 저항(R6) 및 제2 컷오프 스위치(Q6)를 통해 제4 N-MOS(Q4)의 게이트로 전송되어 제4 N-MOS(Q4) 및 제2 컷오프 스위치(Q6)를 턴오프한다. 제2 캐패시터(C2)가 앞선 작업 싸이클 동안 양의 전압을 형성한 결과로서, 동시에, 제3 N-MOS(Q3)를 턴온하기 위해 제2 캐패시터(C2)상의 양의 전압이 제2 저항(R4)을 통해 제3 N-MOS(Q3)의 게이트와 소스 사이로 전송되며, 제2 캐패시터(C2) 및 제2 저항(R4)은 방전 경로를 형성한다.
따라서, t1 내지 t2의 시간에서, 제2 N-MOS(Q2) 및 제3 N-MOS(Q3)는 온 상태이고, 제1 N-MOS(Q1) 및 제4 N-MOS(Q4)는 오프 상태이다. 이때, 제2 N-MOS(Q2) 및 제3 N-MOS(Q3)가 온 상태이기 때문에, DC 전력(Vcc)은 에너지를 변압기(Tx)의 제1 측으로 전송할 수 있다. 변압기(Tx)의 제1 측에서 획득된 전압 파형(ac)은 음의 DC 전력(-Vcc)이다.
도 5와 함께 도 6을 다시 참조한다. t2 내지 t3의 시간에서, 제1 제어 신호(a)는 높은 레벨에서 낮은 레벨로 하강하고, 제2 제어 신호(b)는 낮은 레벨로 유지된다. 이때, 제2 N-MOS(Q2)는 제1 가속 다이오드(D2)의 가속을 통해 오프 상태로 진입하고, 제1 컷오프 스위치(Q5)는 유사하게 오프 상태로 진입한다. 동시에, 제1 캐패시터(C1)상의 양의 전압은, 제1 N-MOS(Q1)를 턴온하기 위해 제1 저항(R1)을 통해 제1 N-MOS(Q1)의 게이트와 소스 사이로 전송되고, 제1 캐패시터(C1) 및 제1 저항(R1)은 방전 경로를 형성한다. 제2 제어 신호(b)는 낮은 레벨을 유지하고 있기 때문에, 제3 N-MOS(Q3)는 온 상태이고, 제4 N-MOS(Q4)는 오프 상태이다.
따라서, t2 내지 t3의 시간에서, 제1 N-MOS(Q1) 및 제3 N-MOS(Q3)는 온 상태이고, 제2 N-MOS(Q2) 및 제4 N-MOS(Q4)는 오프 상태이다. 상기의 설명에서, 제1 N-MOS(Q1) 및 제3 N-MOS(Q3)은 모두 온 상태이고, 변압기(Tx)의 제1 측을 단락 (short-circuited)시킨다. 이때, 변압기(Tx)의 제1 측에서 획득된 전압 파형(ac)은 제로 포텐셜에 있다.
도 5와 함께 도 6을 다시 참조한다. t3 내지 t4의 시간에서, 제1 제어 신호(a)는 낮은 레벨에서 유지되고, 제2 제어 신호(b)는 낮은 레벨에서 높은 레벨로 상승한다. 제2 제어 신호(b)는 제2 저항(R6) 및 제2 컷오프 스위치(Q6)를 통해 제4 N-MOS(Q4)의 게이트로 전송되어 제4 N-MOS(Q4) 및 제2 컷오프 스위치(Q6)를 턴온한다. 턴온된 제2 컷오프 스위치(Q6)는 제3 N-MOS(Q3)의 게이트를 기준 단자(G)에 연결하여 제3 N-MOS(Q3)를 오프 상태로 유지한다. 동시에, 제2 다이오드(D3) 및 제2 캐패시터(C2)는 충전 경로를 형성하고, DC 전력(Vcc)은 도통된 제4 N-MOS(Q4)에 응하여 충전 경로를 통해 양의 전압을 형성하기 위해 제2 캐패시터(C2)를 충전한다. 제1 제어 신호(a)는 낮은 레벨에서 유지되기 때문에, 제1 N-MOS(Q1)는 온 상태이고, 제2 N-MOS(Q3)는 오프 상태이다.
따라서, t3 내지 t4의 시간에서, 제2 N-MOS(Q2) 및 제3 N-MOS(Q3)은 오프 상태이고, 제1 N-MOS(Q1) 및 제4 N-MOS(Q4)는 온 상태이다. 이때, 제1 N-MOS(Q1) 및 제4 N-MOS(Q4)는 온 상태이기 때문에, DC 전력(Vcc)은 변압기(Tx)의 제1 측으로 에 너지를 전송할 수 있다. 변압기(Tx)의 제1 측에서 획득된 전압 파형(ac)은 양의 DC 전력(+Vcc)이다.
도 5와 함께 도 6을 다시 참조한다. t4 내지 t5의 시간에서, 제1 제어 신호(a)는 낮은 레벨에서 유지되며, 제2 제어 신호(b)는 높은 레벨에서 낮은 레벨로 하강한다. 이때, 제4 N-MOS(Q4)는 제2 가속 다이오드(D4)의 가속을 통해 오프 상태로 진입하고, 제2 컷오프 스위치(Q6)는 유사하게 오프 상태로 진입한다. 동시에, 제2 캐패시터(C2) 상의 양의 전압은 제3 N-MOS(Q3)를 턴온하기 위해 제2 저항(R4)을 통해 제3 N-MOS(Q3)의 게이트와 소스 사이로 전송되며, 제2 캐패시터(C2) 및 제2 저항(R4)은 방전 경로를 형성한다. 제1 제어 신호(a)는 낮은 레벨에서 유지되기 때문에, 제1 N-MOS(Q1)는 온 상태이고, 제2 N-MOS(Q2)는 오프 상태이다.
따라서, t4 내지 t5의 시간에서, 제1 N-MOS(Q1) 및 제3 N-MOS(Q3)는 온 상태이고, 제2 N-MOS(Q2) 및 제4 N-MOS(Q4)는 오프 상태이다. 상기의 설명에서, 제1 N-MOS(Q1) 및 제3 N-MOS(Q3)는 온 상태이고, 변압기(Tx)의 제1 측을 단락시킨다. 이때, 변압기(Tx)의 제1 측에서 획득된 전압 파형(ac)은 제로 포텐셜에 있다.
도 5와 함께 도 6을 다시 참조한다. 본 발명에서, t5 내지 t6에서의 변압기(Tx)의 제1 측에서 획득된 전압 파형(ac) 및 풀 브릿지 드라이버의 회로 동작은 t1 내지 t2과 같이 반복된다. 이렇게, 에너지를 공급하기 위한 AC 전력이 형성된다. 동시에, 변압기(Tx)는 AC 전력을 상승시키고 제2 측으로부터 부하에 대해 에너지를 공급한다.
도 5와 함께 도 7을 참조한다. 이 제 2 실시형태에서, 제1 실시형태에서 사용된 것과 동일한 부품에는 동일한 기호를 붙인다. 제2 실시형태의 회로 동작 및 달성 효과는 제1 실시형태의 것과 동일하다. 제2 실시형태는, 제1 신호 증폭기(304) 및 제2 신호 증폭기(324)를 더 포함한다는 점에서만 제1 실시형태와 다르다.
제1 신호 증폭기(304)는 제1 N-MOS(Q1) 및 제1 컷오프 스위치(Q1) 사이에 연결되고, 나아가, 제2 신호 증폭기(324)는 제3 N-MOS(Q3) 및 제2 컷오프 스위치(Q6) 사이에 연결된다. 나아가, 제1 신호 증폭기(304) 및 제2 신호 증폭기(324)는 모두 상보(complementary) 전송 스위치이다.
도 7을 참조한다. 제2 실시형태에서, 제1 컷오프 스위치(Q5)가 오프 상태이면, 이는 NPN 변압기(Q7)를 오프 상태에 진입하도록 하며 PNP 변압기(Q8)를 온 상태에 진입하도록 한다. 나아가, 도통된 PNP 변압기(Q8)는 제1 N-MOS(Q1)를 턴온한다. 선택적으로, 제1 컷오프 스위치(Q5)가 온 상태이면, 이는 NPN 변압기(Q7)를 온 상태에 진입하도록 하고 PNP 변압기(Q8)를 오프 상태로 진입하게 한다. 나아가, 도통된 NPN 변압기(Q7)는 제1 N-MOS(Q1)를 턴오프한다.
상기의 설명에서, 제2 신호 증폭기(324)의 회로 동작 및 달성 효과는 제1 신호 증폭기(304)의 것과 동일하므로, 다시 언급하지 않는다.
요약하면, 본 발명의 풀 브릿지 드라이버는 두 개의 드라이버(30, 32)를 종래의 풀 브릿지 인버터 회로에 연결하여 제어를 위한 푸쉬/풀 제어 칩(103)에 매칭시킬 수 있다. 따라서, 실용성에 있어 높은 유연성이 있으며, 본 발명은 제어 칩 에 의해 제한되지 않는다. 나아가, 제조업자들은 푸쉬/풀 인버터 회로 또는 풀 브릿지 인버터 회로를 구동하고 제어하기 위해 단지 푸쉬/풀 제어 칩(103)만을 이용하면 된다.
비록, 본 발명이 바람직한 실시형태를 참조하여 기술되었지만, 이 발명은 상기 사항에만 한정되지 않는다는 것이 이해되어야 할 것이다. 다양한 대체 및 변형이 상술한 설명에서 제안되었으며, 따른 형태들이 당업자에 의해 도출될 것이다. 따라서, 이러한 모든 대체 및 변형은 첨부되는 청구항에서 정의된 발명의 영역에 포함되는 것으로 의도되었다.
본 발명의 풀 브릿지 드라이버는 종래의 풀 브릿지 드라이버 회로에서의 두 개의 드라이버를 사용하여 제어를 위한 푸쉬/풀 제어 칩을 매칭시킨다. 본 발명은 실용성에 있어 높은 유연성을 가지며, 제어 칩에 의해 제한되지 않는다. 게다가, 제조업자들은 푸쉬/풀 드라이버 회로 또는 풀 브릿지 드라이버 회로를 구동하고 제어하기 위해 단지 푸쉬/풀 제어 칩을 사용하기만 하면 된다.

Claims (18)

  1. 변압기의 제1 측 및 DC 전력에 접속된 풀 브릿지 드라이버로서,
    제1 출력 단자 및 제2 출력 단자를 갖고, 상기 제1 및 제2 출력 단자는, 모두 50%보다 작은 듀티 싸이클로, 제1 제어 신호 및 제2 제어 신호를 별개로 출력하는, 제어 칩;
    상기 제어 칩의 상기 제1 출력 단자에 연결된 제1 컷오프 스위치;
    상기 DC 전력에 연결된 양의(P) 단자를 갖는 제1 다이오드;
    상기 제1 다이오드의 음의(N) 단자 및 상기 제1 컷오프 스위치에 연결된 제1 저항;
    상기 제1 다이오드의 음의(N) 단자 및 상기 변압기의 제1 측의 일단에 연결된 제1 캐패시터;
    상기 제1 컷오프 스위치에 연결된 게이트 및 DC 전력에 연결된 드레인 및 상기 변압기의 제1 측의 일단에 연결된 소스를 갖는 제1 N-MOS;
    상기 제어 칩의 상기 제1 출력 단자에 연결된 게이트 및 상기 제1 N-MOS의 소스에 연결된 드레인 및 기준 단자에 연결된 소스를 포함하는 제2 N-MOS;
    상기 제어 칩의 상기 제2 출력 단자에 연결된 제2 컷오프 스위치;
    상기 DC 전력에 연결된 양의(P) 단자를 갖는 제2 다이오드;
    상기 제2 다이오드의 음의(N) 단자 및 상기 제2 컷오프 스위치에 연결된 제2 저항;
    상기 제2 다이오드의 음의(N) 단자 및 상기 변압기의 제1 측의 타단에 연결된 제2 캐패시터;
    상기 제2 컷오프 스위치에 연결된 게이트 및 상기 DC 전력에 연결된 드레인 및 상기 변압기의 제1 측의 타단에 연결된 소스를 갖는 제3 N-MOS; 및
    상기 제어 칩의 상기 제2 출력 단자에 연결된 게이트 및 상기 제3 N-MOS의 소스에 연결된 드레인 및 상기 기준 단자에 연결된 소스를 갖는 제4 N-MOS를 포함하는 풀 브릿지 드라이버.
  2. 청구항 1에 있어서, 상기 DC 전력은, 상기 변압기에 대해 상기 제1 N-MOS 및 상기 제4 N-MOS의 도통을 통해 양의 DC 전력을 공급하여 구동 싸이클의 양의(positive) 절반의 싸이클을 형성하는, 풀 브릿지 드라이버.
  3. 청구항 1에 있어서, 상기 DC 전력은, 상기 변압기에 대해 상기 제2 N-MOS 및 상기 제3 N-MOS의 도통을 통해 음의 DC 전력을 공급하여 구동 싸이클의 음의(negative) 절반의 싸이클을 형성하는, 풀 브릿지 드라이버.
  4. 청구항 1에 있어서, 제1 버퍼 회로를 더 포함하며, 상기 제1 버퍼 회로는,
    상기 제어 칩의 상기 제1 출력 단자에 연결된 음의(N) 단자 및 상기 제2 N-MOS의 게이트에 연결된 양의(P) 단자를 갖는 제1 가속 다이오드; 및
    상기 제1 가속 다이오드에 병렬로 연결된 제3 저항을 포함하는, 풀 브릿지 드라이버.
  5. 청구항 1에 있어서, 제2 버퍼 회로를 더 포함하며, 상기 제2 버퍼 회로는,
    상기 제어 칩의 상기 제2 출력 단자에 연결된 음의(N) 단자 및 상기 제4 N-MOS의 게이트에 연결된 양의(P) 단자를 갖는 제2 가속 다이오드; 및
    상기 제2 가속 다이오드에 병렬로 연결된 제4 저항을 포함하는, 풀 브릿지 드라이버.
  6. 청구항 1에 있어서, 상기 제1 컷오프 스위치는 광결합 스위치인, 풀 브릿지 드라이버.
  7. 청구항 1에 있어서, 상기 제2 컷오프 스위치는 광결합 스위치인, 풀 브릿지 드라이버.
  8. 청구항 1에 있어서, 제1 신호 증폭기 및 제2 신호 증폭기를 더 포함하며, 상기 제1 신호 증폭기는 상기 제1 N-MOS와 상기 제1 컷오프 스위치 사이에 연결되고; 상기 제2 신호 증폭기는 상기 제3 N-MOS와 상기 제2 컷오프 스위치 사이에 연결된, 풀 브릿지 드라이버.
  9. 청구항 8에 있어서, 상기 제1 신호 증폭기 및 상기 제2 신호 증폭기는 모두 상보(complementary) 전송 스위치인, 풀 브릿지 드라이버.
  10. 변압기의 제1 측 및 DC 전력에 접속된 풀 브릿지 드라이버로서,
    50%보다 작은 듀티 싸이클로 제1 제어 신호 및 제2 제어 신호를 출력하는 제어 칩;
    상기 DC 전력 및 상기 변압기의 제1 측의 일단에 연결된 제1 N-MOS;
    상기 제1 N-MOS, 상기 제어 칩 및 기준 단자에 연결된 제2 N-MOS;
    상기 제어 칩 및 상기 제1 N-MOS에 연결되며, 상기 제1 제어 신호에 응하여 상기 제1 N-MOS를 턴오프하는 제1 컷오프 스위치;
    상기 DC 전력 및 상기 제2 N-MOS에 연결된 제1 충전 경로;
    상기 제1 N-MOS의 게이트와 소스 사이에 연결된 제1 방전 경로;
    상기 DC 전력 및 상기 변압기의 제1 측의 타단에 연결된 제3 N-MOS;
    상기 제3 N-MOS, 상기 제어 칩 및 상기 기준 단자에 연결된 제4 N-MOS;
    상기 제어 칩 및 상기 제3 N-MOS에 연결되며, 상기 제2 제어 신호에 응하여 상기 제3 N-MOS를 턴오프하는 제2 컷오프 스위치;
    상기 DC 전력 및 상기 제4 N-MOS에 연결된 제2 충전 경로; 및
    상기 제3 N-MOS의 게이트와 소스 사이에 연결된 제2 방전 경로를 포함하는, 풀 브릿지 드라이버.
  11. 청구항 10에 있어서, 상기 제1 충전 경로는,
    DC 전력에 연결된 양의(P) 단자를 갖는 제1 다이오드; 및
    상기 제1 다이오드의 음의(N) 단자 및 상기 제2 N-MOS에 연결된 제1 캐패시터를 포함하는, 풀 브릿지 드라이버.
  12. 청구항 11에 있어서, 상기 제1 방전 경로는 제1 저항 및 상기 제1 캐패시터를 연결함으로써 유효하게 형성되는, 풀 브릿지 드라이버.
  13. 청구항 10에 있어서, 상기 제2 충전 경로는,
    상기 DC 전력에 연결된 양의(P) 단자를 갖는 제2 다이오드; 및
    상기 제2 다이오드의 음의(N) 단자 및 상기 제4 N-MOS에 연결된 제2 캐패시터를 포함하는, 풀 브릿지 드라이버.
  14. 청구항 13에 있어서, 상기 제2 방전 경로는 제2 저항 및 상기 제2 캐패시터를 연결함으로써 유효하게 형성되는, 풀 브릿지 드라이버.
  15. 청구항 10에 있어서, 상기 제1 컷오프 스위치는 광결합 스위치인, 풀 브릿지 드라이버.
  16. 청구항 10에 있어서, 상기 제2 컷오프 스위치는 광결합 스위치인, 풀 브릿지 드라이버.
  17. 청구항 10에 있어서, 제1 신호 증폭기 및 제2 신호 증폭기를 더 포함하며, 상기 제1 신호 증폭기는 상기 제1 N-MOS 와 상기 제1 컷오프 스위치 사이에 연결되고; 상기 제2 신호 증폭기는 상기 제3 N-MOS와 상기 제2 컷오프 스위치 사이에 연결된, 풀 브릿지 드라이버.
  18. 청구항 17에 있어서, 상기 제1 신호 증폭기 및 상기 제2 신호 증폭기는 모두 상보 전송 스위치인, 풀 브릿지 드라이버.
KR1020070006125A 2007-01-19 2007-01-19 풀 브릿지 드라이버 KR100831536B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070006125A KR100831536B1 (ko) 2007-01-19 2007-01-19 풀 브릿지 드라이버

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070006125A KR100831536B1 (ko) 2007-01-19 2007-01-19 풀 브릿지 드라이버

Publications (1)

Publication Number Publication Date
KR100831536B1 true KR100831536B1 (ko) 2008-05-22

Family

ID=39664931

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070006125A KR100831536B1 (ko) 2007-01-19 2007-01-19 풀 브릿지 드라이버

Country Status (1)

Country Link
KR (1) KR100831536B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10178784A (ja) 1996-12-17 1998-06-30 Nec Corp 圧電トランス駆動回路およびこれを用いる冷陰極管照明装置
JP2001237096A (ja) * 2000-02-24 2001-08-31 Hitachi Ltd 照明装置用点灯装置及び照明装置
JP2004146300A (ja) * 2002-10-28 2004-05-20 Matsushita Electric Works Ltd 高圧放電灯点灯装置
JP2004528833A (ja) * 2001-03-08 2004-09-24 アクゾ・ノベル・エヌ・ベー レポリポックスベースのベクターワクチン

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10178784A (ja) 1996-12-17 1998-06-30 Nec Corp 圧電トランス駆動回路およびこれを用いる冷陰極管照明装置
JP2001237096A (ja) * 2000-02-24 2001-08-31 Hitachi Ltd 照明装置用点灯装置及び照明装置
JP2004528833A (ja) * 2001-03-08 2004-09-24 アクゾ・ノベル・エヌ・ベー レポリポックスベースのベクターワクチン
JP2004146300A (ja) * 2002-10-28 2004-05-20 Matsushita Electric Works Ltd 高圧放電灯点灯装置

Similar Documents

Publication Publication Date Title
US7245509B1 (en) Half bridge driver
WO2008154811A1 (fr) Circuit de commande pour commutateurs
TWI594664B (zh) 發光二極體驅動裝置及驅動裝置的短路保護方法
US7369421B1 (en) Full bridge driver
CN202513892U (zh) 一种大功率mos管驱动电路
US7242594B2 (en) Full bridge inverter with push/pull control chip
CN111357179B (zh) 桥式碳化硅场效应管驱动电路
US7366000B2 (en) Half bridge inverter
KR100831536B1 (ko) 풀 브릿지 드라이버
US7443701B2 (en) Double-ended converter
US7242149B1 (en) Lamp driving circuit with floating power supply driver
US7342813B1 (en) Half bridge inverter with dual N-MOS
US7064588B2 (en) Half-bridge inverter of dual N-MOS with a push/pull control chip
US7173836B2 (en) Circuit making use of push/pull-type control chip to drive half bridge-type inverter circuit
KR100579212B1 (ko) 하프 브릿지형 인버터 회로를 구동하기 위해 푸시/풀형 제어 칩을 사용하는 장치
KR100831537B1 (ko) 하프 브릿지 드라이버
CN100527590C (zh) 半桥式驱动装置
KR100782659B1 (ko) 듀얼 ｎ－ｍｏｓ를 갖는 하프 브릿지 인버터
KR100746450B1 (ko) 풀 브리지 인버터
KR100579213B1 (ko) 푸시/풀 제어 칩을 가지는 풀 브릿지 인버터
CN100533940C (zh) 全桥式驱动装置
US7067989B2 (en) Modularized inverter control circuit
CN100495893C (zh) 全桥式换流装置
CN100421347C (zh) 利用推挽式控制芯片驱动双n-mos的半桥式换流电路
CN200997572Y (zh) 全桥式驱动装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110325

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee