JP2000332587A - Ｐチャネルｍｏｓｆｅｔのスイッチング回路 - Google Patents
Ｐチャネルｍｏｓｆｅｔのスイッチング回路Info
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- JP2000332587A JP2000332587A JP11141862A JP14186299A JP2000332587A JP 2000332587 A JP2000332587 A JP 2000332587A JP 11141862 A JP11141862 A JP 11141862A JP 14186299 A JP14186299 A JP 14186299A JP 2000332587 A JP2000332587 A JP 2000332587A
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Abstract
(57)【要約】
【課題】 ＰチャネルＭＯＳ ＦＥＴのスイッチング回
路において、スイッチング速度の向上とスイッチング損
失、ドライブ電力の低減を図ることを目的とする。 【解決手段】 駆動信号をベースに入力するプリドライ
ブトランジスタと、直流電源端子と出力端子間にソー
ス、ドレインが接続されたＰチャネルＭＯＳ ＦＥＴの
ゲート・ソース間にエミッタ、コレクタを接続したトラ
ンジスタのベース・エミッタ間にそれぞれカソード、ア
ノードが接続されたダイオードと、前記トランジスタの
ベース・コレクタ間にベース・コレクタ抵抗を接続し、
前記トランジスタのベースとプリドライブトランジスタ
のコレクタ間にゲートの分圧抵抗を設け、ＦＥＴのスイ
ッチングスピードを向上させ、スイッチング損失、ドラ
イブ電力を低減させる。
路において、スイッチング速度の向上とスイッチング損
失、ドライブ電力の低減を図ることを目的とする。 【解決手段】 駆動信号をベースに入力するプリドライ
ブトランジスタと、直流電源端子と出力端子間にソー
ス、ドレインが接続されたＰチャネルＭＯＳ ＦＥＴの
ゲート・ソース間にエミッタ、コレクタを接続したトラ
ンジスタのベース・エミッタ間にそれぞれカソード、ア
ノードが接続されたダイオードと、前記トランジスタの
ベース・コレクタ間にベース・コレクタ抵抗を接続し、
前記トランジスタのベースとプリドライブトランジスタ
のコレクタ間にゲートの分圧抵抗を設け、ＦＥＴのスイ
ッチングスピードを向上させ、スイッチング損失、ドラ
イブ電力を低減させる。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｐチャネルを有す
るＭＯＳ ＦＥＴを用いたスイッチング回路に関する。
るＭＯＳ ＦＥＴを用いたスイッチング回路に関する。
【０００２】
【従来の技術】図２に示す従来のＰチャネルＭＯＳ Ｆ
ＥＴのスイッチング回路は、直流電源端子ＶＤＤと出力
端子ＯＵＴとの間にＰチャネルＭＯＳ ＦＥＴ ＦＰ１
のソース、ドレインをそれぞれ接続し、ＰチャネルＭＯ
Ｓ ＦＥＴ ＦＰ１のゲート・ソース間にゲート・ソー
ス間抵抗Ｒ２１を接続、ゲートにゲート抵抗Ｒ２２を接
続、ゲート抵抗Ｒ２２とプリドライブトランジスタＱＮ
２１のコレクタを接続、プリドライブトランジスタＱＮ
２１のベースを駆動信号入力端子ＩＮ、エミッタをＧＮ
Ｄに接続する。
ＥＴのスイッチング回路は、直流電源端子ＶＤＤと出力
端子ＯＵＴとの間にＰチャネルＭＯＳ ＦＥＴ ＦＰ１
のソース、ドレインをそれぞれ接続し、ＰチャネルＭＯ
Ｓ ＦＥＴ ＦＰ１のゲート・ソース間にゲート・ソー
ス間抵抗Ｒ２１を接続、ゲートにゲート抵抗Ｒ２２を接
続、ゲート抵抗Ｒ２２とプリドライブトランジスタＱＮ
２１のコレクタを接続、プリドライブトランジスタＱＮ
２１のベースを駆動信号入力端子ＩＮ、エミッタをＧＮ
Ｄに接続する。
【０００３】このような構成の回路が基本回路として知
られている。
られている。
【０００４】また、ＰチャネルＭＯＳ ＦＥＴのスイッ
チング回路として、図３に示すスイッチングスピードを
アップさせる回路がある。この回路は、図２のスイッチ
ング回路に以下に示すスピードアップ回路を備えたもの
である。ＰチャネルＭＯＳＦＥＴ ＦＰ１のゲート・ソ
ース間にトランジスタＱＮ３２のエミッタ、コレクタを
それぞれ接続する。前記トランジスタＱＮ３２のベー
ス、エミッタにダイオードＤ３１のカソード、アノード
をそれぞれ接続し、ダイオードＤ３１と並列に抵抗Ｒ３
３を接続する。さらにトランジスタＱＮ３２のベースと
プリドライブトランジスタＱＮ３１の間に抵抗Ｒ３４，
コンデンサＣ３１を接続する。
チング回路として、図３に示すスイッチングスピードを
アップさせる回路がある。この回路は、図２のスイッチ
ング回路に以下に示すスピードアップ回路を備えたもの
である。ＰチャネルＭＯＳＦＥＴ ＦＰ１のゲート・ソ
ース間にトランジスタＱＮ３２のエミッタ、コレクタを
それぞれ接続する。前記トランジスタＱＮ３２のベー
ス、エミッタにダイオードＤ３１のカソード、アノード
をそれぞれ接続し、ダイオードＤ３１と並列に抵抗Ｒ３
３を接続する。さらにトランジスタＱＮ３２のベースと
プリドライブトランジスタＱＮ３１の間に抵抗Ｒ３４，
コンデンサＣ３１を接続する。
【０００５】
【発明が解決しようとする課題】しかしながら、図２に
示す従来例では、スイッチング速度を速くするには、ゲ
ート抵抗Ｒ２２の値を小さくすれば良いが、抵抗値を小
さくすればドライブ電力と損失が大きくなり抵抗の温度
上昇が大きくなるという問題点があった。また、図３に
示すＰチャネルＭＯＳ ＦＥＴのスイッチング回路では
直流電源ＶＤＤが低電圧の時には、コンデンサＣ２１に
充電される電圧は抵抗Ｒ２１と並列に接続された抵抗Ｒ
２２、Ｒ２４とによって分圧された直流電圧であるので
ＰチャネルＭＯＳ ＦＥＴのスイッチングスピードを高
めるためにＲ２２を小さくするとトランジスタＱＮ２２
をＯＮさせるだけの電圧を充電できず、十分にスイッチ
ングスピードを高めることができないという問題点があ
った。
示す従来例では、スイッチング速度を速くするには、ゲ
ート抵抗Ｒ２２の値を小さくすれば良いが、抵抗値を小
さくすればドライブ電力と損失が大きくなり抵抗の温度
上昇が大きくなるという問題点があった。また、図３に
示すＰチャネルＭＯＳ ＦＥＴのスイッチング回路では
直流電源ＶＤＤが低電圧の時には、コンデンサＣ２１に
充電される電圧は抵抗Ｒ２１と並列に接続された抵抗Ｒ
２２、Ｒ２４とによって分圧された直流電圧であるので
ＰチャネルＭＯＳ ＦＥＴのスイッチングスピードを高
めるためにＲ２２を小さくするとトランジスタＱＮ２２
をＯＮさせるだけの電圧を充電できず、十分にスイッチ
ングスピードを高めることができないという問題点があ
った。
【０００６】本発明は、このような課題を解消したもの
で、ＰチャネルＭＯＳ ＦＥＴのスイッチングスピード
を向上させ、スイッチング損失を低減するようにしたも
のである。
で、ＰチャネルＭＯＳ ＦＥＴのスイッチングスピード
を向上させ、スイッチング損失を低減するようにしたも
のである。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に本発明は、直流電源端子と出力端子間にソース、ドレ
インが接続されたＰチャネルＭＯＳ ＦＥＴと、前記Ｐ
チャネルＭＯＳ ＦＥＴのゲート・ソース間に接続され
たゲート・ソース間抵抗と、前記ＰチャネルＭＯＳ Ｆ
ＥＴのゲートに一方を接続したゲート抵抗と、前記ゲー
ト抵抗の他の一方にコレクタを接続し、エミッタをグラ
ンドに接続し、駆動信号をベースに入力するようにした
プリドライブトランジスタと、前記ＦＥＴのゲート・ソ
ース間にそれぞれエミッタ、コレクタを接続した他のト
ランジスタと、前記トランジスタのベース・エミッタ間
にそれぞれカソード、アノードが接続されたダイオード
と、前記トランジスタのベース・コレクタ間にベース・
コレクタ抵抗を接続し、前記トランジスタのベースとプ
リドライブトランジスタのコレクタ間にゲートの分圧抵
抗を備え、直流電源電圧の大きさに関わらずＰチャネル
ＭＯＳ ＦＥＴのスイッチングスピードを向上させ、ス
イッチング損失を低減させると共に、ドライブ電力を小
さくすることを目的としている。
に本発明は、直流電源端子と出力端子間にソース、ドレ
インが接続されたＰチャネルＭＯＳ ＦＥＴと、前記Ｐ
チャネルＭＯＳ ＦＥＴのゲート・ソース間に接続され
たゲート・ソース間抵抗と、前記ＰチャネルＭＯＳ Ｆ
ＥＴのゲートに一方を接続したゲート抵抗と、前記ゲー
ト抵抗の他の一方にコレクタを接続し、エミッタをグラ
ンドに接続し、駆動信号をベースに入力するようにした
プリドライブトランジスタと、前記ＦＥＴのゲート・ソ
ース間にそれぞれエミッタ、コレクタを接続した他のト
ランジスタと、前記トランジスタのベース・エミッタ間
にそれぞれカソード、アノードが接続されたダイオード
と、前記トランジスタのベース・コレクタ間にベース・
コレクタ抵抗を接続し、前記トランジスタのベースとプ
リドライブトランジスタのコレクタ間にゲートの分圧抵
抗を備え、直流電源電圧の大きさに関わらずＰチャネル
ＭＯＳ ＦＥＴのスイッチングスピードを向上させ、ス
イッチング損失を低減させると共に、ドライブ電力を小
さくすることを目的としている。
【０００８】
【発明の実施の形態】上記課題を解決するために本発明
は、直流電源端子と出力端子間にソース、ドレインが接
続されたＰチャネルＭＯＳ ＦＥＴと、前記Ｐチャネル
ＭＯＳ ＦＥＴのゲート・ソース間に接続されたゲート
・ソース間抵抗と、前記ＰチャネルＭＯＳ ＦＥＴのゲ
ートに一方を接続したゲート抵抗と、前記ゲート抵抗の
他の一方にコレクタを接続し、エミッタをグランドに接
続し、駆動信号をベースに入力するようにしたプリドラ
イブトランジスタと、前記ＦＥＴのゲート・ソース間に
それぞれエミッタ、コレクタを接続した他のトランジス
タと、前記トランジスタのベース・エミッタ間にそれぞ
れカソード、アノードが接続されたダイオードと、前記
トランジスタのベース・コレクタ間にベース・コレクタ
抵抗を接続し、前記トランジスタのベースとプリドライ
ブトランジスタのコレクタ間にゲートの分圧抵抗を接続
することによって構成されるＰチャネルＭＯＳ ＦＥＴ
のスイッチング回路であり、ＰチャネルＭＯＳ ＦＥＴ
のスイッチングスピードを向上させスイッチング損失を
低減させたものである。
は、直流電源端子と出力端子間にソース、ドレインが接
続されたＰチャネルＭＯＳ ＦＥＴと、前記Ｐチャネル
ＭＯＳ ＦＥＴのゲート・ソース間に接続されたゲート
・ソース間抵抗と、前記ＰチャネルＭＯＳ ＦＥＴのゲ
ートに一方を接続したゲート抵抗と、前記ゲート抵抗の
他の一方にコレクタを接続し、エミッタをグランドに接
続し、駆動信号をベースに入力するようにしたプリドラ
イブトランジスタと、前記ＦＥＴのゲート・ソース間に
それぞれエミッタ、コレクタを接続した他のトランジス
タと、前記トランジスタのベース・エミッタ間にそれぞ
れカソード、アノードが接続されたダイオードと、前記
トランジスタのベース・コレクタ間にベース・コレクタ
抵抗を接続し、前記トランジスタのベースとプリドライ
ブトランジスタのコレクタ間にゲートの分圧抵抗を接続
することによって構成されるＰチャネルＭＯＳ ＦＥＴ
のスイッチング回路であり、ＰチャネルＭＯＳ ＦＥＴ
のスイッチングスピードを向上させスイッチング損失を
低減させたものである。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１において、ＦＰ１はＰチャネルＭＯＳ
ＦＥＴ、ＱＮ１はプリドライブトランジスタ、Ｒ１は
ゲート・ソース間抵抗、Ｒ２はゲート抵抗、ＱＮ２はト
ランジスタ、Ｄ１はダイオード、Ｒ３はベース・コレク
タ抵抗、Ｒ４はゲートの分圧抵抗である。
ＦＥＴ、ＱＮ１はプリドライブトランジスタ、Ｒ１は
ゲート・ソース間抵抗、Ｒ２はゲート抵抗、ＱＮ２はト
ランジスタ、Ｄ１はダイオード、Ｒ３はベース・コレク
タ抵抗、Ｒ４はゲートの分圧抵抗である。
【００１１】この回路は、駆動信号入力端子ＩＮからの
信号により、プリドライブトランジスタＱＮ１がＯＮ
し、直流電源端子ＶＤＤからゲート・ソース間抵抗Ｒ１
とゲート抵抗Ｒ２とゲートの分圧抵抗Ｒ４によって分圧
された電圧がＰチャネルＭＯＳＦＥＴ ＦＰ１にかか
り、ＰチャネルＭＯＳ ＦＥＴ ＦＰ１がＯＮする。こ
の時トランジスタＱＮ２はベースの電圧がエミッタの電
圧よりダイオードＤ１の電圧ロス分だけ低いのでＯＮす
ることはない。
信号により、プリドライブトランジスタＱＮ１がＯＮ
し、直流電源端子ＶＤＤからゲート・ソース間抵抗Ｒ１
とゲート抵抗Ｒ２とゲートの分圧抵抗Ｒ４によって分圧
された電圧がＰチャネルＭＯＳＦＥＴ ＦＰ１にかか
り、ＰチャネルＭＯＳ ＦＥＴ ＦＰ１がＯＮする。こ
の時トランジスタＱＮ２はベースの電圧がエミッタの電
圧よりダイオードＤ１の電圧ロス分だけ低いのでＯＮす
ることはない。
【００１２】次に駆動信号入力端子ＩＮからの信号で、
プリドライブトランジスタＱＮ１がＯＦＦすると、トラ
ンジスタＱＮ２のエミッタの電圧が下がってＯＮするこ
とにより、ＰチャネルＭＯＳ ＦＥＴ ＦＰ１のゲート
・ソース間が短絡するのでＰチャネルＭＯＳ ＦＥＴ
ＦＰ１の電荷を急速に放電させることができ、Ｐチャネ
ルＭＯＳ ＦＥＴ ＦＰ１は急速にＯＦＦする。
プリドライブトランジスタＱＮ１がＯＦＦすると、トラ
ンジスタＱＮ２のエミッタの電圧が下がってＯＮするこ
とにより、ＰチャネルＭＯＳ ＦＥＴ ＦＰ１のゲート
・ソース間が短絡するのでＰチャネルＭＯＳ ＦＥＴ
ＦＰ１の電荷を急速に放電させることができ、Ｐチャネ
ルＭＯＳ ＦＥＴ ＦＰ１は急速にＯＦＦする。
【００１３】上記のＯＮ・ＯＦＦの動作をくり返すこと
によりＰチャネルＭＯＳ ＦＥＴをスイッチングさせ
る。回路構成において、コンデンサを使用しておらず、
従来のようなコンデンサの充放電に伴う制限を受けるこ
とはなく、十分にＰチャネルＭＯＳ ＦＥＴのスイッチ
ングスピードを高めることができる。
によりＰチャネルＭＯＳ ＦＥＴをスイッチングさせ
る。回路構成において、コンデンサを使用しておらず、
従来のようなコンデンサの充放電に伴う制限を受けるこ
とはなく、十分にＰチャネルＭＯＳ ＦＥＴのスイッチ
ングスピードを高めることができる。
【００１４】なお、トランジスタＱＮ２の動作はＦＥＴ
を使用しても実施可能である。
を使用しても実施可能である。
【００１５】
【発明の効果】上記の実施例から明らかなように、本発
明によればＰチャネルＭＯＳ ＦＥＴのスイッチング速
度の向上とスイッチング損失の低減、及びドライブ電力
の低減が図れる。
明によればＰチャネルＭＯＳ ＦＥＴのスイッチング速
度の向上とスイッチング損失の低減、及びドライブ電力
の低減が図れる。
【００１６】さらに、これにより回路素子の温度上昇の
低減、放熱板の小型化、抵抗の省電力化が図れ、回路の
コンパクト化、コスト低減が可能となる。
低減、放熱板の小型化、抵抗の省電力化が図れ、回路の
コンパクト化、コスト低減が可能となる。
【図１】本発明のＰチャネルＭＯＳ ＦＥＴのスイッチ
ング回路を示す図
ング回路を示す図
【図２】従来のＰチャネルＭＯＳ ＦＥＴのスイッチン
グ回路を示す図
グ回路を示す図
【図３】従来の他のＰチャネルＭＯＳ ＦＥＴのスイッ
チング回路を示す図
チング回路を示す図
ＦＰ１ ＰチャネルＭＯＳ ＦＥＴ ＱＮ１ プリドライブトランジスタ Ｒ１ ゲート・ソース間抵抗 Ｒ２ ゲート抵抗 ＱＮ２ トランジスタ Ｄ１ ダイオード Ｒ３ ベース・コレクタ抵抗 Ｒ４ ゲートの分圧抵抗 Ｓ ソース Ｇ ゲート Ｄ ドレイン Ｃ コレクタ Ｂ ベース Ｅ エミッタ Ａ アノード Ｋ カソード
Claims (1)
- 【請求項１】 直流電源端子と出力端子間にソース、ド
レインが接続されたＰチャネルＭＯＳ ＦＥＴと、前記
ＰチャネルＭＯＳ ＦＥＴのゲート・ソース間に接続さ
れたゲート・ソース間抵抗と、前記ＰチャネルＭＯＳ
ＦＥＴのゲートに一方を接続したゲート抵抗と、前記ゲ
ート抵抗の他の一方にコレクタを接続し、エミッタをグ
ランドに接続し、駆動信号をベースに入力するようにし
たプリドライブトランジスタと、前記ＦＥＴのゲート・
ソース間にそれぞれエミッタ、コレクタを接続した他の
トランジスタと、前記トランジスタのベース・エミッタ
間にそれぞれカソード、アノードが接続されたダイオー
ドと、前記トランジスタのベース・コレクタ間にベース
・コレクタ抵抗を接続し、前記トランジスタのベースと
プリドライブトランジスタのコレクタ間にゲートの分圧
抵抗を備え、ＰチャネルＭＯＳ ＦＥＴのスイッチング
スピードを向上させ、スイッチング損失を低減させたＰ
チャネルＭＯＳ ＦＥＴのスイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11141862A JP2000332587A (ja) | 1999-05-21 | 1999-05-21 | Ｐチャネルｍｏｓｆｅｔのスイッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11141862A JP2000332587A (ja) | 1999-05-21 | 1999-05-21 | Ｐチャネルｍｏｓｆｅｔのスイッチング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332587A true JP2000332587A (ja) | 2000-11-30 |
Family
ID=15301904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11141862A Pending JP2000332587A (ja) | 1999-05-21 | 1999-05-21 | Ｐチャネルｍｏｓｆｅｔのスイッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000332587A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10324781A1 (de) * | 2003-05-31 | 2004-12-16 | Braun Gmbh | Schaltungsanordnung zur Verbesserung des Abschaltverhaltens eines Schalttransistors und Schaltnetzteil mit einer solchen Schaltungsanordnung |
| CN110212488A (zh) * | 2019-06-28 | 2019-09-06 | 上海鼎充新能源技术有限公司 | 一种简易直流防过电压电路 |
| CN110401330A (zh) * | 2019-06-20 | 2019-11-01 | 浙江亚特电器有限公司 | 一种用于mosfet驱动的驱动电路 |
| JP2021040218A (ja) * | 2019-09-02 | 2021-03-11 | 株式会社東芝 | スイッチ回路 |
-
1999
- 1999-05-21 JP JP11141862A patent/JP2000332587A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10324781A1 (de) * | 2003-05-31 | 2004-12-16 | Braun Gmbh | Schaltungsanordnung zur Verbesserung des Abschaltverhaltens eines Schalttransistors und Schaltnetzteil mit einer solchen Schaltungsanordnung |
| CN110401330A (zh) * | 2019-06-20 | 2019-11-01 | 浙江亚特电器有限公司 | 一种用于mosfet驱动的驱动电路 |
| CN110401330B (zh) * | 2019-06-20 | 2024-05-07 | 浙江亚特电器股份有限公司 | 一种用于mosfet驱动的驱动电路 |
| CN110212488A (zh) * | 2019-06-28 | 2019-09-06 | 上海鼎充新能源技术有限公司 | 一种简易直流防过电压电路 |
| JP2021040218A (ja) * | 2019-09-02 | 2021-03-11 | 株式会社東芝 | スイッチ回路 |
| JP7199325B2 (ja) | 2019-09-02 | 2023-01-05 | 株式会社東芝 | スイッチ回路 |
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