KR940000254Y1 - 멀티게이트 시모스에 의한 배타 오아게이트 - Google Patents

멀티게이트 시모스에 의한 배타 오아게이트 Download PDF

Info

Publication number
KR940000254Y1
KR940000254Y1 KR2019910003368U KR910003368U KR940000254Y1 KR 940000254 Y1 KR940000254 Y1 KR 940000254Y1 KR 2019910003368 U KR2019910003368 U KR 2019910003368U KR 910003368 U KR910003368 U KR 910003368U KR 940000254 Y1 KR940000254 Y1 KR 940000254Y1
Authority
KR
South Korea
Prior art keywords
gate
nmos
output
input
exclusive
Prior art date
Application number
KR2019910003368U
Other languages
English (en)
Other versions
KR920018746U (ko
Inventor
이용훈
Original Assignee
금성일렉트론 주식회사
문정환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 금성일렉트론 주식회사, 문정환 filed Critical 금성일렉트론 주식회사
Priority to KR2019910003368U priority Critical patent/KR940000254Y1/ko
Publication of KR920018746U publication Critical patent/KR920018746U/ko
Application granted granted Critical
Publication of KR940000254Y1 publication Critical patent/KR940000254Y1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors

Abstract

내용 없음.

Description

멀티게이트 시모스에 의한 배타 오아게이트
제1도와 제2도는 종래의 배타 오아게이트 회로도.
제3도는 본 고안에 따른 배타 오아게이트 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 멀티게이트 엔모스 2 : 멀티게이트 피모스
10, 20 : 입력 30 : 출력
본 고안은 배타 오아게이트에 관한 것으로, 특히 로직게이트회로에 적당하도록 멀티게이트 시모스를 이용하여 회로를 간단히 한 멀티게이트 시모스에 의한 배타 오아게이트에 관한 것이다.
일반적으로 2입력 배타 오아게이트(Exclusive-OR Gate)의 입출력 상태는 아래의 표1과 같다.
[표 1]
즉, 입력이 서로 다를 때 출력이 고전위가 되고, 입력이 같으면 출력이 저전위가 된다.
제1도는 이와 같은 배타 오아게이트를 엔모스로 구성한 종래의 회로도로서, 이에 도시된 바와 같이 입력(10, 20)이 모두 저전위인 경우 엔모스(11, 13), (12, 14)가 오프되고 엔모스(15, 16)는 온되어 출력(30)은 저전위가 되고, 또한 입력(10, 20)이 모두 고전위인 경우는 엔모스(11∼14)가 모두 온되므로 출력(30)이 저전위가 된다.
그러나, 입력(10)이 고전위이고 입력(20)이 저전위인 경우에는 엔모스(11, 13), (15)가 온되고 엔모스(12, 14), (16)는 오프되어 출력(30)은 고전위가 되며, 입력(10)이 저전위이고 입력(20)이 고전위인 경우에는 엔모스(11, 13), (15)가 오프이고 엔모스(12, 14), (16)가 온되므로 출력(30)은 고전위가 된다.
또한, 제2도는 시모스로 구성된 종래의 회로도로서, 이에 도시된 바와 같이 입력(10, 20)이 모두 저전위인 경우에는 피모스(21, 22, 23)가 온상태이고 입력(20)이 저전위이므로 출력(30)이 저전위가 되고, 입력(10, 20)이 모두 고전위인 경우에는 엔모스(24, 25, 26)가 온되므로 출력(30)이 저전위가 되며, 입력(10)은 저전위이고 입력(20)이 고전위인 경우는 피모스(21, 22)와 엔모스(25, 26)가 온되고 엔모스(24)와 피모스(23)는 오프이므로 출력(30)은 고전위가 되며, 입력(10)은 고전위이고 입력(20)이 저전위인 경우는 엔모스(24)는 동작하나, 엔모스(26)는 오프이고 피모스(23)가 동작하고 입력(10)이 고전위이므로 출력(30)이 고전위가 된다.
그러나 이와 같은 종래의 기술구성에 있어서는 소자가 많이 필요하여 회로가 복잡한 단점이 있었다.
본 고안은 이와 같은 종래의 단점을 감안하여, 보다 적은 수에 의해 간단한 구조의 멀티게이트 시모스에 의한 배타 오아게이트를 안출한 것으로, 이를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제3도는 본 고안에 따른 배타 오아게이트 회로도로서, 이에 도시한 바와 같이 전원전압(VDD)은 게이트와 소오스가 연결된 후 출력(30)에 연결된 엔모스(3)의 드레인에 인가되고, 엔모스(3)의 소오스는 멀티게이트 엔모스(1)와 멀티게이트 피모스(2)의 드레인에 연결되고, 소오스가 접지된 멀티게이트 엔모스(1)와 멀티게이트 피므스(2)의 게이트에는 입력(10, 20)이 인가되게 구성한 것으로, 이와 같이 구성된 본 고안의 작용효과를 상세히 설명하면 다음과 같다.
입력(10, 20)이 모두 저전위인 경우에는 멀티게이트 피모스(2)가 동작하므로 출력(30)이 저전위가 되며, 입력(10, 20)이 모두 고전위인 경우에는 멀티게이트 엔모스(1)가 동작하므로 출력(30)이 저전위가 된다.
한편, 입력(10)이 저전위이고, 입력(20)이 고전위일 때는 멀티게이트 엔모스(1)의 게이트(G1)와 멀티게이트 피모스(2)의 게이트(G4)가 오프되므로 출력(30)이 고전위가 되고, 입력(10)이 고전위이고 입력(20)이 저전위인 경우에는 멀티게이트 엔모스(1)의 게이트(G2)와 멀티게이트 피모스(2)의 게이트(G3)가 오프되므로 출력(30)이 고전위가 된다.
이상에서 설명한 바와 같이 본 고안에 따른 배타 오아게이트는 3개의 모스소자만으로 회로를 구성하여 그의 구조가 간단해지므로 칩의 크기를 초소형화할 수 있는 효과가 있게 된다.

Claims (1)

  1. 전원전압(VDD)이 엔모스(3)의 드레인에 인가되게 접속하여, 그의 게이트 및 소오스를 출력(30)단자에 공통접속하고, 입력(10), (20)이 멀티게이트 엔모스(1)의 게이트(G1, G2) 및 멀티게이트 피모스(2)의 게이트(G3, G4)에 인가되게 접속하여 그 엔모스(1) 및 피모스(2)의 소오스를 접지에 접속함과 아울러 드레인을 상기 출력(30)단자에 접속하여 구성된 것을 특징으로 하는 멀티게이트 시모스에 의한 배타 오아게이트.
KR2019910003368U 1991-03-13 1991-03-13 멀티게이트 시모스에 의한 배타 오아게이트 KR940000254Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019910003368U KR940000254Y1 (ko) 1991-03-13 1991-03-13 멀티게이트 시모스에 의한 배타 오아게이트

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019910003368U KR940000254Y1 (ko) 1991-03-13 1991-03-13 멀티게이트 시모스에 의한 배타 오아게이트

Publications (2)

Publication Number Publication Date
KR920018746U KR920018746U (ko) 1992-10-19
KR940000254Y1 true KR940000254Y1 (ko) 1994-01-19

Family

ID=19311689

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019910003368U KR940000254Y1 (ko) 1991-03-13 1991-03-13 멀티게이트 시모스에 의한 배타 오아게이트

Country Status (1)

Country Link
KR (1) KR940000254Y1 (ko)

Also Published As

Publication number Publication date
KR920018746U (ko) 1992-10-19

Similar Documents

Publication Publication Date Title
DE69941383D1 (de) Logische Schaltung in Stromschaltertechnik
JP2567179B2 (ja) レベル変換回路
EP0570584A4 (ko)
US5331322A (en) Current cell for digital-to-analog converter
US5095230A (en) Data output circuit of semiconductor device
KR910002127A (ko) 전원절환회로
DE3784609D1 (de) Integrierte schaltung mit "latch-up" schutzschaltung in komplementaerer mos schaltungstechnik.
KR890009000A (ko) 디지탈 집적 회로
TW225062B (ko)
KR940000254Y1 (ko) 멀티게이트 시모스에 의한 배타 오아게이트
EP0798860A3 (en) High voltage level shift circuit including cmos transistor having thin gate insulating film
KR900003565B1 (ko) 부스(booth) 변환회로
JPH02252315A (ja) 半導体集積回路用入力バッファ回路
JPH0846508A (ja) Ｃｍｏｓレベルシフト回路
KR940000252Y1 (ko) 씨모스 낸드게이트
KR900013655A (ko) 반도체 회로
KR940001196Y1 (ko) 프로그래머블 문턱전압 조정 입력회로
KR100973137B1 (ko) 부트스트랩회로
KR890006531Y1 (ko) 논리소자 집적회로
JPH0461417A (ja) 半導体集積回路装置
JPS6441924A (en) Logic circuit
KR940005872Y1 (ko) 출력버퍼
JPS59200524A (ja) Ｃｍｏｓマルチプレクサ
KR100281146B1 (ko) 씨모스 낸드회로
KR930003903Y1 (ko) 트라이 스테이트 입출력 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20021223

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee