JP2591983B2 - 相補形金属酸化物半導体集積回路の保護システム - Google Patents

相補形金属酸化物半導体集積回路の保護システム

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JP2591983B2
JP2591983B2 JP63115973A JP11597388A JP2591983B2 JP 2591983 B2 JP2591983 B2 JP 2591983B2 JP 63115973 A JP63115973 A JP 63115973A JP 11597388 A JP11597388 A JP 11597388A JP 2591983 B2 JP2591983 B2 JP 2591983B2
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Description

【発明の詳細な説明】 関連出願に対するクロスリファレンス この出願は、1985年７月31日に出願された米国特許出
願番号第761,223号の一部継続出願である、「CMOS集積
回路入力のための静電放電保護装置（Electro−Static
Discharge Protection Device For CMOS Integrated Ci
rcuit Inputs）」と題された、1987年１月29日に出願さ
れた米国特許出願第008,703号に関連する。この米国特
許出願第008,703号は発明者スティーブン・ダブリュ・
ロングコール（Steven W.Longcor）、カン・イエ・チャ
ン（Kuang−Yeh Chang）、ジー・チャン・リエン（Jih
−Chang Lien）およびデイビット・エム・ロジャーズ
（David M.Rogers）の名で出願され、本出願と同じ譲受
人に譲渡された。この米国特許出願第008,703号はここ
で引用により援用されている。
発明の背景 この発明は一般に半導体集積回路に関するものであ
り、特に、それは製造中およびその製品寿命を通して静
電放電により引き起こされる不慮の損傷を防ぐためのCM
OS集積回路の保護システムに関するものである。
集積回路パッケージに与えられることが許される電圧
の大きさは集積回路パッケージの物理的大きさがかなり
小さいので幾分制限されることは一般に公知である。た
とえば貯蔵または操作において集積回路パッケージが使
用されていないときには、それの外部リードすなわちピ
ンはそこで静電荷の蓄積を受けやすい。集積回路パッケ
ージが接地電位と接触するようになると、累積された静
電荷は接地へと流れる。そのような静放電はかなりのエ
ネルギを持つ破滅的性質のものであり得て、集積回路パ
ッケージ内に装設される半導体素子すなわちチップに損
傷を引き起こしたりあるいはそれを破壊すらする。
そのような静放電が生じたときに集積回路パッケージ
中の半導体チップを破壊から保護するために、先行技術
では逆バイアスが付与されたｐ−ｎ接合のような保護要
素が設けられてきたが、それは半導体チップが予期しな
いほどの高電圧に遭遇すると壊れる。しかしながら、こ
れら保護装置は入力ピンか出力ピンのいずれかと電源ピ
ンの間にしか設けられなかった。したがって、そのよう
な保護装置では、入力ピンの出力ピンのいずれかで累積
された電荷は電源ピンが接地電位と接触するようにされ
たときのみ放電された。したがって、先行技術の保護装
置は別な入力ピンまたは出力ピンが接地を基準にしたピ
ンであるときには保護をしなかった。また、累積された
電荷が電源ピンに与えられたときのための放電経路も設
けられていなかった。
現実の実施に際しては、そのような静電荷の累積は、
典型的には40個ほどのリードを有する集積回路パッケー
ジの複数個の外部ピンのうちの任意の１個に与えられ得
る。放電は残余のピンの任意の１個が接地電位と接触す
るようになると生じる。したがって、放電は本質的には
任意の１個のピンと他の残余のピンの任意の１個の間で
起こり得る。ここで使用されるように、静電荷が与えら
れるピンは「ザップされたピン（pin zapped）」と呼ば
れ、接地された電位に接触するようになるピンは「接地
されたピン（pin grounded）」と呼ばれる。
それゆえ集積回路パッケージの任意のピンと他の任意
のピンの間で起こる静電放電により引き起こされる不慮
の損傷を防ぐためのCMOS集積回路の保護システムを設け
ることが望ましい。これはこの発明においては外部ピン
に接続可能なボンディングパッドの各々に接続される低
インピーダンス寄生クランプおよびすべてのクランプを
ともに相互接続する低インピーダンスバス構造を設ける
ことにより達成される。
発明の概要 したがって、この発明の一般的な目的は、製造および
組立てが比較的簡単かつ経済的で、しかも先行技術の保
護装置の不利な点を克服する、静電放電により引き起こ
される不慮の損傷を防ぐためのCMOS集積回路の改良され
た保護システムを提供することである。
この発明の目的は、半導体集積回路の任意のボンディ
ングパッドと他の任意のボンディングパッドの間で生じ
る静電放電により引き起こされる不慮の損傷を防ぐため
のCMOS集積回路の保護システムを提供することである。
この発明の別な目的は、ボンディングパッドの各々に
接続される低インピーダンス寄生クランプおよびすべて
のクランプをともに相互に接続する抵抗インピーダンス
電力バス構造を含む、CMOS集積回路の保護システムを提
供することである。
この発明のなお別な目的は、集積回路パッケージの外
部ピンの各々に結合される低インピーダンス寄生クラン
プを含み、ザップされたピンから低インピーダンス電力
バス構造を介して接地されたピンへと高電圧を放電し、
それにより半導体チップに対する損傷を回避する、CMOS
集積回路の保護システムを提供することである。
これら目標および目的に従って、この発明は一般には
矩形の半導体本体を含む静電放電により引き起こされる
不慮の損傷を防ぐためのCMOS集積回路の保護システムの
提供に関連する。第１の環状の導電層は半導体本体に配
置されてそれの中心部分を包囲する。第２の環状の導電
層は第１の環状の導電層と同心で間隔を隔てられた関係
で配置されかつ半導体本体の端縁に隣接してそれらの間
に有る区域を形成する。第１および第２の環状の導電層
は低インピーダンス経路を規定する。入力パッド、出力
パッド、第１の電源パッドおよび第２の電源パッドから
なる複数個のボンディングパッドは第１および第２の導
電層間の区域内に配置される。第１の電源クランプは第
１の電源パッドの各々を第１の導電層に結合するために
使用される。第２の電源クランプは第２の電源パッドの
各々を第２の導電層に結合するために使用される。
入力クランプは入力ボンディングパッドの各々をは半
導体本体の中心部分内に形成される内部回路素子に結合
するために設けられる。出力クランプは出力ボンディン
グパッドと各々を内部回路素子に結合するために設けら
れる。入力クランプのうちの１個はその対応する入力ボ
ンディングパッドが予め定められた値よりも高い電圧を
受取ると活動状態になる。出力クランプのうちの１個は
その対応する出力ボンディングパッドが接地電位に接触
するようになると活動状態になる。その結果として、電
圧は電流に変換され、次に電圧の放電のために入力ボン
ディングパッドから低インピーダンス経路を介して出力
ボンディングパッドへと進路が決められる。
この発明のこれらおよび他の目的および利点は、同じ
参照番号が全体を通して対応する部分を示す添付の図面
と関連して読まれると、次の詳細な説明からより十分に
明らかになるであろう。
好ましい実施例の説明 ここで図面を詳細に参照すると、第１図には後で「CM
OS IC」素子と呼ばれる相補形金属酸化物半導体集積回
路チップすなわちダイス10の平面図が示されており、そ
れはこの発明の原理に従って構成される保護システムを
含む。その保護システムは製造過程中および製品の寿命
を通して遭遇する静電放電により引き起こされる不慮の
損傷を防ぐために使用される。CMOS IC素子すなわちチ
ップ10は一般に、たとえばシリコンの矩形半導体本体お
よびその中心部分11に形成される多数の能動回路素子お
よび受動回路素子（示されていない）を有する。処理さ
れてチップへ行くことになる信号を供給しかつチップか
ら処理された信号を得るために、チップ10には四方の側
の周辺近くに配置される多数の信号ボンディングパッド
12が設けられる。これら信号ボンディングパッドは、入
力ボンディングパッド12a、出力ボンディングパッド12
b、および入力−出力（I/O）ボンディングパッド12cの
任意の組合わせからなり得て、それらはチップ10の中心
部分に含まれる回路素子に電気接続される。さらに、チ
ップ10のこれらボンディングパッドのうちの有るものは
第１の電源電圧VCCが供給されることになり、VCCボンデ
ィングパッド12dと呼ばれる。また、これらのパッドの
うちの有るものには第２の電源電圧VSSが供給され、VSS
ボンディングパッド12eと呼ばれる。
チップ10は複数個の外部リードすなわちピンが設けら
れたパッケージ（示されていない）内に、たとえばDIP
（デュアル・インライン・パッケージ）型またはSIP
（シングル・インライン・パッケージ）型、およびハー
メチックシール金属蓋または成形プラスチックパッケー
ジ中に従来通りに装設される。静電荷が複数個の外部ピ
ンの任意の１個で累積されるときにCMOS ICチップ10が
損傷を受けたり破壊されるのを防ぐために、この発明の
チップ10はすべてのボンディングパッドを相互接続する
ための保護システムを含み、そうして静電荷を有する外
部ピン（ザップされたピン）のサージが低抵抗経路を介
して接地を基準にしたピン（接地されたピン）へと直ち
に進路を決められるようにする。静電放電事象（すなわ
ち、高電圧、低電圧、短い持続期間）がCMOS IC素子の
薄い酸化物膜を危険にさらし、さらに大規模な電力損が
そこに形成される接合に害を与える熱を引き起こすの
で、保護システムは高電圧をザップされたピンと接地さ
れたピンの間で流れるようにされる高電圧パルスに交換
するように設計されている。実施に際して、これは複数
個の外部ピンの任意の１個と他の残余のピンの任意の１
個との間であり得る。
保護システムは低インピーダンス電源バス構造および
複数個のバイポーラおよびMOSクランプ回路網を含む。
バス構造は２個の同心電源バスリング14および16から形
成される。VCC電源バスリング14は半導体本体に配置さ
れる金属化された環状導電層14aから形成される。導電
層14aはチップ10の中心部分11を包囲する低インピーダ
ンス経路として働く。VSS電源バスリング16はまた金属
化された環状導電層16aからなり、この層は第１の導電
層と同心に間隔を隔てた関係で配置され、半導体本体の
端縁に隣接して第１の導電層との間に区域13を形成す
る。導電層16aはチップ10の周辺部分を包囲する低イン
ピーダンス経路として働く。複数個のクランプ回路網20
は第１の導電層14aと第２の導電層16aの間の区域13に配
置される。層14aと16aは有る設計では逆にされ得ること
が理解されるべきである。
クランプ回路網20の各々が対応する信号ボンディング
パッド12のうちの１個と包囲する関係で形成されること
が認められるであろう。信号ボンディングパッド12はボ
ンディングワイヤ22の一方の端部に接続される。ボンデ
ィングワイヤ22の他方の端部は接続端子（示されていな
い）を介して集積回路パッケージの外部のピン（示され
ていない）に適当に接続される。この態様で、外部ピン
はボンディングパッド12に結合される。クランプ回路網
20は対応するボンディングパッドを、したがってそれら
の対応する外部ピンをチップ10の内部回路素子に結合す
るために使用される。
これらクランプ回路網20はザップされたピン（ボンデ
ィングパッド）に与えられる高電圧を高電流パルスに交
換する変換器として機能する。この電流パルスは低イン
ピーダンス経路を通ってザップされたボンディングパッ
ドおよびその対応するクランプ回路網から接地されるピ
ン（ボンディングパッド）へその対応するクランプ回路
網を介して送られるであろう。その結果として、バス構
造を周って接地されたピンを出るように高電流の進路を
決めることにより回路素子を含むチップの中央部分18は
静電荷が近づけないようにされ、それによりチップへの
不慮の損傷を防ぐ。これらクランプ回路網はプロセス上
の寄生物から製造され、したがって普通の条件下では動
作しない。クランプ回路網20はボンディングパッド12a
ないし12eで受取られる電圧が普通は許される電圧より
高いときのみ動作するように設計される。典型的には、
通常の半導体チップは比較的低電圧、すなわち５ボルト
で働くように作られる。それゆえ、クランプ回路網は電
圧が５ボルトよりも幾分高いときのみ活動し始める。
クランプ回路網20は入力／出力（I/O）バッファ保護
回路20a、入力バッファ保護回路20b、VCCパッド保護回
路20c、およびVSSパッド保護回路20dの任意の組合わせ
からなり得る。第２図において、第１図のI/Oバッファ
保護回路20aの等価回路図が示されている。回路20aは垂
直のバイポーラNPN型トランジスタQ1および横方向のバ
イポーラPNP型トランジスタQ2から形成される一次クラ
ンプを含む。トランジスタQ1はそのベースがVSS電源バ
ス層16aに結合され、そのエミッタがI/Oボンディングパ
ッド12cに接続され、さらにそのコレクタがVCC電源バス
層14aに結合される。トランジスタQ2はそのベースがVCC
電源バス層14aに結合され、そのエミッタがI/Oボンディ
ングパッド12cに接続され、さらにそのコレクタがVSS電
源バス層16aに結合される。
ポリシリコン抵抗器R1および拡散型抵抗器R2はボンデ
ィングパッド12cとチップ10の内部回路素子に接続され
るノードＡの間で直列に接続される。回路20aはNPN型バ
イポーラトランジスタQ3、PNP型バイポーラトランジス
タQ4、厚いＮチャネル電界効果トランジスタN1、および
厚いＰチャネル電界効果トランジスタP1から形成される
二次クランプをさらに含む。トランジスタQ3はそのベー
スがVSS電源バス層16aに結合され、そのエミッタがノー
ドＡに接続され、さらにそのコレクタがVCC電源バス層1
4aに接続される。トランジスタQ4はそのベースがVCC電
源バス層14aに結合され、そのエミッタがノードＡに接
続され、さらにそのコレクタがVSS電源バス層16aに結合
される。トランジスタN1はそのドレインがVCC電源バス
層14aに結合され、さらにそのゲートおよびソースがノ
ードＡに接続される。トランジスタP1はそのソースがVS
S電源バス層16aに結合され、さらにそのゲートおよびド
レインがノードＡに接続される。したがって、二次クラ
ンプは抵抗器R1およびR2によりパッド12cで発生した高
電圧から分離される。
回路20aはＰチャネル出力ドライバトランジスタP2お
よびＮチャネル出力ドライバトランジスタN2を含む。ト
ランジスタP2はそのソースがVCC電源バスに結合され、
ノードＢのそのゲートが内部回路素子から接続され、さ
らにそのドレインがポリシリコン抵抗器R3を介してパッ
ド12cに接続される。トランジスタN2はそのソースがVSS
電源バスに結合され、ノードＣのそのゲートが内部回路
素子から接続され、さらにそのドレインがポリシリコン
抵抗器R1を介してパッド12cに接続される。クランプ回
路20aのプロットが第６図に示されている。
動作において、パッド12cの電圧が電源電圧VCCを越え
ると、トランジスタQ2はVSS電源バス層16aを介して電流
を通すようにオンにされる。トランジスタQ4もまたオン
にされるが、抵抗器R1およびR2のためにこの電流の大半
はトランジスタQ2を介して流れる。したがって、内部回
路素子に接続されるノードＡには電流は全く送られな
い。パッド12cの電圧が電源電圧VSSより低くなると、ト
ランジスタQ1はVCC電源バス層14aを介して電流を通すよ
うにオンにされる。トランジスタQ3もまたオンにされる
が、抵抗器R1およびR2のためにその電流の大半はトラン
ジスタQ1を介して流れる。再び、ノードＡには電流は全
く送られない。
第３図には、第１図の入力バッファ保護回路20bの等
価回路図が示されている。回路20bは垂直のバイポーラN
PN型トランジスタQ5および横方向のバイポーラPNP型ト
ランジスタQ6から形成される一次クランプを含む。トラ
ンジスタQ5およびQ6は第２図のトランジスタQ1およびQ2
と同じ態様で接続される。回路20bはまたNPN型バイポー
ラトランジスタQ7、PNP型バイポーラトランジスタQ8、
および厚いＰチャネル電界効果トランジスタP3から形成
される二次クランプを含む。トランジスタQ7、Q8および
P3は第２図のトランジスタQ3、Q4およびP1と同じ方法で
接続される。
ポリシリコン抵抗器R4はパッド12aとチップ10の内部
回路素子に接続されるノードＤの間で接続されることが
また認められるであろう。二次クランプは抵抗器R4によ
りパッド12aで発生する高電圧から分離される。回路20b
の動作は第２図の回路20aに類似する態様で動作するの
で、その動作は再び繰返して言及されない。クランプ回
路20bの図が第７図に示されている。
第４図には、第１図のVCCパッド保護回路20cの等価回
路図が示されている。回路20cはNPN型バイポーラトラン
ジスタQ9および厚いＮチャネルトランジスタN3を含む。
トランジスタQ9はそのベースがVSS電源層に結合され、
そのエミッタがVCCボンディングパッド12dに接続され、
さらにそのコレクタがVSS電源層に結合される。トラン
ジスタN3はそのソースがVSS電源層に接続され、そのゲ
ートがVCCボンディングパッド12dに接続され、さらにそ
のドレインがVCCがパッドに接続される。VCCパッド12d
はVCCの電源層に接続される。
VCCパッド12dの電圧が電源電圧VSSより低くなると、
トランジスタＱが導通状態になる。VCCパッドの電圧が
電源電圧VSSより十分に高くなると、Ｎチャネルトラン
ジスタN3がオンにされる。クランプ回路20cの図が第８
図に示されている。
第５図にはVSSパッド保護回路20dの等価回路が示されて
いる。回路20dはＰ NP型バイポーラトランジスタQ10お
よび厚いＰチャネル電界効果トランジスタP4を含む。ト
ランジスタQ10はそのベースがVCC電源層に結合され、そ
のエミッタがVSSボンディングパッド12eに接続され、さ
らにそのコレクタがまたVCC電源層に結合される。トラ
ンジスタP4はそのソースがVCC電源層に接続され、その
ゲートがVSSボンディングパッドに接続され、さらにの
そのドレインがVSSパッドに接続される。VSSパッド12e
はVSS電源層に接続される。
VSSパッドの電圧が電源電圧VCCより高くなると、トラ
ンジスタQ10は導通状態になる。VSSパッドの電圧が電源
電圧VCCよりも十分に低くなると、Ｐチャネルトランジ
スタP4はオンにされる。クランプ回路20dの図が第９図
に示されている。
保護システムの動作を説明してそれがどのようにして
すべてのボンディングパッドを相互接続しかつザップさ
れた任意のピンと接地された任意のピンの間の電流の放
電を可能にするかを例示するために、ザップされたピン
が第２図の回路に類似する保護回路20aを有する入力ボ
ンディングパッド12cに接続されることおよび接地され
たピンが再び第２図の回路に類似する保護回路20aを有
する出力ボンディングパッド12c′に接続されることが
仮定される。これら２個のパッド12cおよび12c′はます
ます電圧が分離されるようになるので、パッド12cの電
位は結局、PNP型トランジスタQ2のベースに結合されるV
CC電源層14aの（仮定された）浮動電位を越える。その
結果として、トランジスタQ2内の真性ダイオード（エミ
ッタベース）は順方向バイアスがけられ、それによりダ
イオードクランプを作りかつVCC電源層14aが入力ボンデ
ィングパッド12cでの電圧上昇に従うように強制する
が、１ダイオード降下だけ遅れる。このダイオードを形
成するための大きな面積のために、インピーダンスは非
常に低い。これら２個のパッド間の電圧の差が上昇し続
けると、エミッタが出力ボンディングパッド12c′に結
合されるNPN型トランジスタQ1のコレクタおよびエミッ
タをわたって非常に速くアバランシェまたは「パンチス
ルー」電圧に達する。したがって、トランジスタQ1は２
個のパッド12cおよび12c′間の第１の放電経路を完全に
するように非常に低いインピーダンスのバイポーラクラ
ンプとして機能し、それにより電流を放電しかつ内部回
路素子に損傷を与えたりそれを破壊したりし得る電荷が
内部回路素子に流れ込むことを防ぐ。
また、２個のパッド12cおよび12c′間にVSS電源層16a
を通る第２の平行な放電経路が存在する。再び、入力ボ
ンディングパッド12cの電位が上昇すると、それは結局
コレクタがVSS電源層16aに結合されるPNP型トランジス
タQ2の「パンチスルー」電圧に達する。その結果とし
て、VSS電源層16aが後に続き、トランジスタQ2のクラン
プ電圧だけ遅れ、遂には、層16aはNPN型トランジスタQ1
のベースに結合されているが、出力ボンディングパッド
12c′の電位より高い１順方向ダイオード降下に達す
る。次に、トランジスタQ1内の真性ダイオード（ベース
−エミッタ）は順方向バイアスがかけられるようにな
り、２個のパッド12cおよび12c′間の第２の放電経路を
完全にするように電流を導通し始める。それゆえ、２個
のパッド12cおよび12c′間に２個の別個で平行な放電経
路が存在することが示されており、その各々はかなりの
電流を導通しかつ低インピーダンスを有することが可能
であり、それにより２個のパッド間の電圧を制限する。
たった今説明された動作からわかるように、保護する
責任は主に一次クランプ、電源層およびパッドに置かれ
る。保護回路の二次クランプはポリシリコン抵抗器によ
り分離され、独立して作動して残留する電流を抜取りか
つ残留電圧を感応性接合および酸化物から分路する。二
次クランプの動作は当業者には自明であると思われるの
で、それの詳細な検討は不必要である。
ザップされた任意のピンと接地された任意の他のピン
に関して類似の分析がなされ得て、静電放電のためであ
るチップへの不慮の損傷を防ぐように層14aおよび16aを
通りザップされたピンから接地されたピンに至る２個の
放電経路が常に存在することがわかる。その結果とし
て、ボンディングパッドの任意の１個で蓄積された静電
荷および残余のボンディングパッドの任意の１個を介す
るすぐ後の放電からの保護が提供され、それによりチッ
プの内部回路素子への不慮の損傷を防ぐことがわかる。
先の詳細な説明から、この発明は、静電荷を有するパ
ッドのサージが低抵抗経路を介して接地を基準にしたボ
ンディングパッドパッドへと直ちに進路が決められるよ
うにすべてのボンディングパッドを相互接続するための
手段を含むCMOS集積回路のための改良された保護システ
ムを提供し、静電放電により引き起こされる不慮の損傷
を防ぐことがこのようにしてわかる。この発明の保護シ
ステムは低インピーダンス電源バス構造と複数個のバイ
ポーラおよびMOSクランプ回路網を含む。
この発明の好ましい実施例であると現在考えられてい
るものが例示されかつ説明されてきたが、この発明の真
の範囲から逸脱することなしに種々の変化および変更が
なされ得て、さらに同等物がその要素の代用物とされ得
ることが当業者には理解されるであろう。さらに、この
発明の中心の範囲から逸脱することなしに特定の情況ま
たは材料をこの発明の教示に適合させるように多くの変
更がなされ得る。それゆえ、この発明はこの発明を実行
するために熟考された最良のモードとして開示された特
定の実施例には限定されないが、この発明は前掲の特許
請求の範囲に範囲に入るすべての実施例を含むことが意
図されている。
【図面の簡単な説明】
第１図は、この発明の原理に従って構成される保護シス
テムを有するCMOS集積回路チップの正面図である。 第２図は第１図の入力／出力クランプの等価回路図であ
る。 第３図は第１図の入力クランプの等価回路図である。 第４図は第１図のVCC電源クランプの等価回路図であ
る。 第５図は第１図のVSS電源クランプの等価回路図であ
る。 第６図ないし第９図は第２図ないし第５図に示される対
応するクランプの図である。 図において、10は相補形金属酸化物半導体集積回路チッ
プすなわちダイス、12aは入力ボンディングパッド、12b
は出力ボンディングパッド、12cは入力／出力ボンディ
ングパッド、12dはVCCボンディングパッド、14はVCC電
源バスリング、14aは導電層、16はVSS電源バスリング、
16aは導電層、20はクランプ回路網、20aは入力／出力バ
ッファ保護回路、20は入力バッファ保護回路、20cはVCC
パッド保護回路、20dはVSSパッド保護回路、22はボンデ
ィングワイヤである。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭52−128081（ＪＰ，Ａ) 特開 昭61−51866（ＪＰ，Ａ) 特開 昭60−128653（ＪＰ，Ａ) 特開 昭60−117655（ＪＰ，Ａ)

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】静電放電により引き起こされる不慮の損傷
    を防ぐための相補型金属酸化物半導体（CMOS）集積回路
    の保護システムであって、 一般に矩形の、かつ中心部分を有する半導体本体と、 前記半導体本体に配置されてその中心部分を包囲する第
    １の環状の導電層と、 前記第１の導電層と同心に間隔を隔てられた関係で配置
    されかつ前記半導体本体を端縁に隣接してそれらの間に
    或る区域を形成する、第２の環状の導電層とを含み、 前記第１および第２の層が低いインピーダンスの経路を
    規定し、 前記第１および第２の導電層の間の区域内に配置され
    る、入力パッド、出力パッド、第１の電源パッドおよび
    第２の電源パッドからなる複数個のボンディングパッド
    と、 第１の電源パッドの各々を前記第１および第２の層に結
    合するための第１の電源クランプ手段と、 第２の電源パッドの各々を前記第１および第２の層に結
    合するための第２の電源クランプ手段と、 入力ボンディングパッドの各々を半導体本体の中心部分
    内に形成される内部回路素子に結合するための、かつ入
    力ボンディングパッドの各々を前記第１および第２の層
    に結合するための入力クランプ手段とを含み、 前記入力クランプ手段は各々が第１のNPN型バイポーラ
    トランジスタおよび第１のPNP型バイポーラトランジス
    タから形成される複数の１次クランプ回路網を含み、前
    記第１のNPN型トランジスタのベースは前記第２の導電
    層に接続され、エミッタは対応する入力ボンディングパ
    ッドに接続され、かつコレクタは第１の導電層に接続さ
    れ、前記第１のPNP型トランジスタのベースは第１の導
    電層に接続され、エミッタは対応する入力ボンディング
    パッドに接続され、かつコレクタは第２の導電層に接続
    され、 前記入力クランプ手段は各々が第２のNPN型バイポーラ
    トランジスタ、第２のPNP型バイポーラトランジスタ、
    Ｐ−チャネルトランジスタ、および抵抗器から形成され
    る複数の２次クランプ回路網を含み、前記第２のNPN型
    トランジスタのベースは第２の導電層に接続され、エミ
    ッタは抵抗器の一方端に接続され、コレクタは第１の導
    電層に接続され、前記第２のPNP型バイポーラトランジ
    スタのベースは第１の導電層に接続され、エミッタは抵
    抗器の一方端に接続され、コレクタは第２の導電層に接
    続され、前記Ｐ−チャネルトランジスタのソースは第２
    の導電層に接続され、ゲートおよびドレインは抵抗器の
    一方端に接続され、抵抗器の他方端は対応する入力ボン
    ディングパッドに接続され、 出力ボンディングパッドの各々を内部回路素子に結合す
    るための、かつ出力ボンディングパッドの各々を前記第
    １および第２の層に結合するための出力クランプ手段を
    さらに備え、 前記入力クランプ手段は予め定められた値よりも高い電
    圧がその入力ボンディングパッドで受取られると活性化
    され、さらに前記出力クランプ手段はその出力ボンディ
    ングパッドが接地電位を受取ると活性化され、前記高電
    圧の放電のために前記入力ボンディングパッドから低イ
    ンピーダンス経路を介して出力ボンディングパッドへと
    電流の進路を決めるようにする、保護システム。
  2. 【請求項２】前記出力クランプ手段が第１のNPN側バイ
    ポーラトランジスタおよび第１のPNP型ボイポーラトラ
    ンジスタから形成される１次クランプ回路網を含む、請
    求光１に記載の保護システム。
  3. 【請求項３】前記第１の電源クランプ手段はNPN型バイ
    ポーラトランジスタおよびＮチャネル電界効果トランジ
    スタを含む、請求項１に記載の保護システム。
  4. 【請求項４】前記第２の電源クランプ手段はPNP型バイ
    ポーラトランジスタおよびＰチャンネル電界効果トラン
    ジスタを含む、請求項１に記載の保護システム。
  5. 【請求項５】電気出力クランプ手段は、第２のNPN型バ
    イポーラトランジスタ、第２のPNP型バイポーラトラン
    ジスタおよび抵抗器から形成される２次クランプ回路網
    をさらに含む、請求項２に記載の保護システム。
  6. 【請求項６】前記２次クランプ回路網がＰチャネル電界
    効果トランジスタおよびＮチャネル電界効果トランジス
    タをさらに含む、請求項４に記載の保護システム。
  7. 【請求項７】静電放電により引き起こされる不慮の損傷
    を防ぐためのCMOS集積回路の保護システムであって、 一般の矩形の、かつ中心部分を有する半導体本体と、 前記半導体本体に配置されてそれの中心部分を包囲する
    第１の環状の導電層と、 前記第１の導電層と同心で間隔を隔てられた関係で配置
    されかつ前記半導体本体の端縁に隣接する、第２の環状
    の導電層と、 前記第１および第２の導電層を相互接続して低インピー
    ダンス経路を形成するための電源クランプ手段と、 前記第１の導電層と前記第２の導電層との間の区域内に
    配置される複数個の入力／出力ボンディングパッドと、 前記複数個の入力／出力ボンディングパッドの各々で形
    成され、前記低インピーダンス経路を介してすべての前
    記入力／出力ボンディングパッドをともに相互接続する
    ための入力／出力クランプ手段とを含み、それにより入
    力／出力ボンディングパッドの任意の１個が予め定めら
    れた値より高い電圧を受取りかつ入力／出力ボンディン
    グパッドの別な残りの１個が接地電位に接触すると、電
    流を放電するために電流が前記１個のボンディングパッ
    ドから前記低インピーダンス経路を介して前記別なボン
    ディングパッドへと進路が決められ、 前記入力／出力クランプ手段は、各々が第１のNPN型の
    バイポーラトランジスタおよび第１のPNP型バイポーラ
    トランジスタから形成される複数の１次クランプ回路網
    を含み、前記第１のNPN型トランジスタのベースは第２
    の導電層に接続され、エミッタは対応する入力ボンディ
    ングパッドに接続され、コレクタは第１の導電層に接続
    され、前記第１のPNP型トランジスタのベースは第１の
    導電層に接続され、エミッタは対応する入力ボンディン
    グパッドに接続され、かつコレクタは第２の導電層に接
    続され、 前記入力／出力クランプ手段はさらに、各々が第２のNP
    N型バイポーラトランジスタ、第２のPNP型バイポーラト
    ランジスタ、Ｐチャネルトランジスタ、および抵抗器か
    ら形成される複数の第２のクランプ回路網を含み、前記
    第２のNPN型トランジスタのベースは第２の導電層へ接
    続され、エミッタは抵抗器の一方端に接続され、コレク
    タは第１の導電層に接続され、前記第２のPNP型バイポ
    ーラトランジスタのベースは第１の導電層に接続され、
    エミッタは抵抗器の一方端に接続され、コレクタは第２
    の導電層に接続され、前記Ｐチャネルトランジスタのソ
    ースは第２の導電層に接続され、ゲートおよびドレイン
    は抵抗器の一方端に接続され、抵抗器の他方端は対応す
    る入力ボンディングパッドに接続される、保護システ
    ム。
  8. 【請求項８】前記電源クランプ手段はバイポーラトラン
    ジスタおよび電界効果トランジスタを含む、請求項７に
    記載の保護システム。
  9. 【請求項９】前記２次クランプ回路網はさらにＰチャネ
    ル電界効果トランジスタおよびＮチャネル電界効果トラ
    ンジスタを含む、請求項７に記載の保護システム。
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