JPS60777B2 - Ｍｏｓ半導体集積回路 - Google Patents

Ｍｏｓ半導体集積回路

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JPS60777B2
JPS60777B2 JP54064009A JP6400979A JPS60777B2 JP S60777 B2 JPS60777 B2 JP S60777B2 JP 54064009 A JP54064009 A JP 54064009A JP 6400979 A JP6400979 A JP 6400979A JP S60777 B2 JPS60777 B2 JP S60777B2
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Description

【発明の詳細な説明】 本発明は、絶縁ゲート型不揮発性半導体メモリセルアレ
ィ及びその周辺回路を同一基板上に形成したＭＯＳ半導
体集積回路に関する。
電気的に書き換え可能な不揮発性半導体メモリとして、
フローティングゲート形半導体メモリ（ＳＡＭＯＳ）、
ＭＮＯＳ形半導体メモリ等がある。
これらの半導体メモリは集積化あるいは情報の書き込み
消去、読み出し等が容易であるところから、近年マイク
ロコンピュータ等種々な用途に広く使用されつつある。
そしてこれらの用途に用いられる不揮発性半導体メモリ
は、通常その周辺回路、例えばデコーダ回路、バッファ
回路等と同一半導体基板上に集積化して形成されコスト
ダウンが図られている。
ところで、この種の半導体チップを製造する場合、歩留
りが良いことが望ましいが、種々な原因により不良なチ
ップが生じてしまう。その中でも特に解決が困難であっ
た問題として「書き込み後情報が自然消失する現象があ
る。
本発明は、特にこのような情報消失現象を防止したＭＯ
Ｓ半導体集積回路を提供することを目的としている。発
明者等が、上述した情報の消失原因について、種々試験
、研究を行い究明した結果、ＭＯＳ半導体集積回路のア
センブリく製作）工程、例えばマウント、ボンデイング
、スクライブ、シービング「シーリング等に於いて不揮
発性半導体メモリセルアレィの周辺で生じた歪が、フィ
ールド酸化膜と半導体基板もしくはフィールド酸化膜と
パッシべ−ション膜（ＰＳＧ膜）との界面を伝わり上記
メモリァレィ内の例えばメモリ素子のゲート絶縁膜に歪
が生じ「 これが蓄積されたキャリアの放出原因と推察
された。
そこで、このような不揮発性メモリセルアレィ内への歪
の拡がりを防止する為に上記〆モリセルァレィの周囲の
フィールド絶縁膜に溝貝０ち切欠部を設けて、アセンブ
リを行ない、メモリセルに対する書き込み読み出し実験
を実施した結果、情報の消失が生じたものがほとんど無
いことが確認された。
これは上記溝により歪の伝わりが防止された為と考えら
れる。又、溝に加えてこの溝の下の半導体基板表面に基
板と逆導電型の領域を形成したところ、情報の消失は全
く無くなった。これは「基板と逆導電型の領域と上記基
板間の界面は応力が集中し易く、歪の拡がりを防ぐ作用
をする為と考えられる。従って本発明は、絶縁ゲート型
不揮発性半導体メモリセルァレィの周辺のフィールド絶
縁膜に溝則ち切欠部を設けるか、あるいはこれに加えて
溝の切欠部の下の半導体基板の表面に基板と逆導電型の
領域を形成することにより情報の消失現象を防止したも
のである。
以下本発明の一実施例を図面を参照しながら説明する。
第１図は本発明の一実施例を概略的に示す平面図である
。Ｐ型の半導体基板１０の中央部には、不揮発性半導体
メモリ、例えばインパクトアィオニゼィションを利用し
て書き込みを行なうフローテイングゲート型半導体メモ
リ（ＳＡＭＯＳ）のセルアレィ３ａ，３ｂが形成されて
いる。
メモリセルアレィ３ａ，３ｂ間には行デコーダ回路及び
行選択回路６が設けられている。又メモリセルアレイ３
ａ，３ｂの各一端に隣接して列選択回路７ａ，７ｂが各
々設けられ、さらにこれら列選択回路７ａ，７ｂ間に列
デコーダ回路が設けられている。ここで、メモリセルア
レイ３ａ，３ｂは各々４フロックで構成されており、各
ブロックの具体的構成は第２図に示す通りである。
即ち、各ブロックに於いて、１セルを構成するフローテ
ィングゲート型半導体メモリ素子２ａ〜２ｉは行列配列
されている。
各行を構成する素子のゲートはそれぞれ共通に行選択回
路６からの制御線５ａ〜５ｃに接続され、又各列を構成
する素子のドレィンはそれぞれ共通に列選択回路７ａ，
７ｂを構成するＭＯＳトランジスタ８ａ〜８ｃのソース
に接続されている。ＭＯＳトランジスタ８ａ〜８ｃのド
レィンは共通接続されて第１図のデータ入出力バッファ
回路９と信号の入出力が行なわれる。ＭＯＳトランジス
タ８ａ〜８ｃの各ゲ−トは列デコーダ８からの制御線４
ａ〜４ｃに接続されている。各行を構成するメモリ素子
２ａ〜２ｉのゲートは共通に負荷ＭＯＳトランジスタ３
ａ〜３ｃのソースに接続されており、又ＭＯＳトランジ
スタ３ａ〜３ｃのドレィンは共通に第１図の制御回路４
からの読み出し、書き込み制御線６に接続されている。
こうしてメモリ素子２ａ〜２ｉのゲートには書き込み及
び読み出し時に対応した高電圧及び低電圧がそれぞれ印
加されることになる。行列配列されたメモリ素子２ａ〜
２ｉのアレイの一部を回路で示したものが第３図であり
、この第３図の回路を実際に集積回路化し平面パターン
化して示したものが第４図である。
これらの図に於いてＳはソース、Ｄはドレィン、Ｇは制
御ゲート電極「 Ｆ‘まフローティング電極、Ｃは列制
御線、いま行制御線である。
次に第１図にもどり説明する。
半導体基板１０上に於いて、メモリセルアレィ３ａ，３
ｂの周辺には、行アドレスバッファ回路２、列アドレス
バッファ回路５、データ入出力バッファ回路９、コント
ロール信号用バッファ回路及び読み出し書き込み制御回
路４が形成されている。
行、列アドレスバッファ回路２，５は基板１０の周辺部
に設けたアドレス信号入力用ボンディングパットｌａ〜
ｌｈ，ＩＵ〜ＩＷから送られてきた信号を行、列デコー
ダ回路６，８駆動用信号に変換するものである。データ
入出力バッファ回路９は、基板１０の周辺部に設けたデ
ータ入出力用ボンディングパットｌｉ〜ｌｋ，ｌｍ〜ｌ
ｑから送られてきた信号によりメモリセルアレイ３ａ，
３ｂ中の８個のブロックをデー外こ応じて選択して書き
込み動作させるとともに、８個の上記フロックに記憶さ
れたデータを読み出し、上記ボンディングパットｌｉ〜
ｌｋ，ｌｍ，ｌｑに送出するものである。コントロール
信号用バッファ回路４は、基板１０周囲に設けたコント
ロール信号入力用ボンディングパットｌｒ，ｌｓ及びプ
ログラム電圧印加用ボンディングパットｌｔから送られ
てきた信号を処理してメモリセルアレイ３ａ，３ｂに対
する書き込み、読み出し等の制御を行うものである。
尚、ｌｘは電源電圧印加用ボンディングパット、１夕は
接地用ボンディングパットである。基板１０上に於いて
、以上のＭＯＳ回路を構成する各素子間にはフィールド
絶縁膜、例えば酸化膜が形成されており、この絶縁膜上
にアルミニウム等の配線が行なわれることになる。フィ
ールド絶縁膜の内、メモリセルアレイ３ａ，３ｂ、行デ
コーダ回路及び行選択回路６、列デコーダ回路８及び列
選択回路７ａ，７ｂを含む回路ブロックの周囲の絶縁膜
には基板１０表面にまで及ぶ溝即ち切欠部３０が設けら
れている。この様子を第１図のＡ−Ａ断面を示す第５図
により説明する。Ｐ型半導体基板１０上には上述したよ
うにメモリセルアレイ３ａあるいは列アドレスバッファ
回路５が形成されるが、これらメモリセルアレィ３ａを
構成するフローティングゲート型半導体メモリ素子１と
列アドレスバッファ回路５を構成するＭＯＳトランジス
タ５０間にはフィールド絶縁膜３１が形成されており素
子間分離が行なわれている。ここで、ＳＩ，ＤＩは各々
素子１のソース、ドレィン、ＧＩ，ＦＩは素子１の制御
ゲート電極及びフローテイングゲート電極、３２，３３
はゲート酸化膜である。又Ｓ２，Ｄ２はトランジスタ５
０のソース、ドレイン、ＧＩ，３４はトランジスタ５０
の電極及びゲート酸化膜である。フィールド絶縁膜３１
に溝３０を設ける方法は、絶縁膜３１の形成方法により
異なってくるが、例えば絶縁膜３１を基板１０上全面に
気相成長させて形成する場合には、その後素子形成予定
領域を選択的にエッチング除去すると同時に溝３０を選
択エッチングにより形成すればよい。又いわゆるコプラ
ナ法を用いて絶縁（酸化）膜３１を基板１０の表面の熱
酸化により形成する場合には、熱酸化工程の前に予め素
子形成予定領域及び溝３０形成予定領域に窒化珪素等の
耐酸化マスクを形成しておき、熱酸化終了後上記マスク
を除去すればよい。このようにしてフィールド絶縁膜３
１に溝３０を設けておけば、歪が伝わり易いフィールド
絶縁膜３１と半導体基板１０の界面あるいはその後の工
程で溝３０を含めた絶縁膜３１上に形成されるパッシベ
ーション膜、例えばＰＳＧと絶縁膜３１との界面を通じ
てメモリセルアレィ３ａ，３ｂの周辺部に生じた歪がア
レイ３ａ，３ｂ内に拡がることを防止することが可能で
ある。また好ましくないアルカリイオンの拡がりも有効
に防止できる。更に第５図においては、溝３０の下の基
板１０表面に基板１０と逆導型のＮ型高不純物濃度領域
３５を形成しており、歪のメモリセルアレィ３ａ，３ｂ
内への伝わりをさらに確実に防止している。これは、Ｎ
型領域３５がイオンプラケテーションあるいは拡散によ
り形成される際、Ｎ型領域３５に歪が発生し、以後の歪
の発生についてもＮ型領域３５及びその周囲に集中する
煩向があり、従って歪の拡がりが有効に防止される為と
考えられる。Ｎ型領域３５はジャンクションリークによ
る他の素子への影響を防止する為、基板１０と同電位に
保持されることが好ましい。このＮ型領域３５は半導体
メモリ素子１やＭＯＳトランジスタ５０のソース領域Ｓ
１，Ｓ２及びドレィン領域Ｄ１，Ｄ２形成の際同時にイ
オンプランテーションあるいは拡散により形成すれば工
程が簡略化される。以上のように溝３０あるいはＮ型領
域３５を形成することにより、アセンブリ工程に於いて
生じた歪のメモリセルアレィ３ａ，３ｂ内への拡がりを
有効に防止し、メモリを使用する場合書き込み後の情報
の自然消失現象を確実に防ぐことができる。尚、上述し
た実施例では、メモリセルアレィ３ａ，３ｂ、行デコー
ダ回路及び行選択回路６、列デコーダ回路８及び列選択
回路７ａ，７ｂを含むブロックを閉ループ的に囲むよう
に溝３０あるいはＮ型領域３５を設けたが、アセンブリ
工程により発生する歪が特にボンディングパットｌａ〜
ｌｘもしくは基板１０のスクライブライン（外周端）沿
いであることを考慮して、これらボンディングパットを
囲むフィールド絶縁膜に溝を設けあるいはその下にＮ型
領域を形成してもよいし、あるいはメモリセルアレイ３
ａ，３ｂとボンデイングパットスクラィブラィン間に位
置する任意のフィールド絶縁膜に溝を設けあるいはその
下にＮ型領域を設けても十分歪の拡がりを防止すること
ができる。又、第４図に於いて歪がフローティングゲー
ト型半導体メモリ素子のソースＳとドレィンＤの対向方
向とほぼ垂直な方向（矢印Ａ方向）に存在するフィール
ド絶縁膜を通じてメモリ素子のゲート絶縁膜に拡がり情
報消失の原因となることを考慮し、メモリセルアレィ３
ａ，３ｂの周辺で矢印Ａ方向に存在するフィールド絶縁
膜に溝を設けあるいはその下にＮ型領域を形成しても、
有効にデータ消失現象を防止することができる。
以上詳述した本発明によれば、情報消失現象を有効に防
止し、歩留りのすぐれたものが得られる。
【図面の簡単な説明】
第１図は本発明の一実施例を概略的に示す平面図、第２
図はメモリセルアレィの具体的構成を示す回路図、第３
図は第２図の一部を取り出して示す回路図、第４図は第
３図の回路を集積回路化したパターンの様子を示す平面
図、第５図は第１図のＡ−Ａ断面を示す断面図である。 ｌｏ，．．．．．ｐ型半導体基板、３ａ，３ｂ．・・．
・・メモリセルアレイ、ｌａ〜１×……ボンディングパ
ット、６…・・・行デコーダ回路及び行選択回路、８・
・・・・・列デコーダ回路、７ａ，８ａ…・・・列選択
回路、２，５…・・・アドレスバッファ回路、９・・・
・・・データ入出力バッファ回路、３１…・・・フィー
ルド絶縁膜、３０…・・，溝、３５・・…・Ｎ型領域、
１・・・・・・メモリ素子、５０・・・・・・ＭＯＳト
ランジスタ。第５図第１図 第２図 第３図 第４図

Claims (1)

  1. 【特許請求の範囲】 １ 電気的に書き換え可能な絶縁ゲート型不揮発性半導
    体メモリセルアレイと、この半導体メモリセルアレイの
    中から所望のセルを選択し書き込み及び読み出す機能を
    含む周辺回路とを同一基板上に形成したＭＯＳ半導体集
    積回路に於いて、前記半導体メモリセルアレイの周辺の
    前記基板上に形成したフイールド絶縁膜に前記半導体メ
    モリセルアレイの周囲を囲むように切欠部を形成したこ
    とを特徴とするＭＯＳ半導体集積回路。 ２ 切欠部は半導体の基板上まで及ぶことを特徴とする
    特許請求の範囲第１項に記載したＭＯＳ半導体集積回路
    。 ３ 切欠部の下の半導体基板表面領域を高不純物濃度半
    導体領域としたことを特徴とする特許請求の範囲第１項
    に記載したＭＯＳ半導体集積回路。 ４ 半導体メモリセルアレイは、フローテイングゲート
    型半導体メモリ素子からなることを特徴とする特徴請求
    の範囲第１項に記載したＭＯＳ半導体集積回路。 ５ 切欠部を含めたフイールド絶縁膜上にパツシベーシ
    ヨン膜を形成したことを特徴とする特許請求の範囲第１
    項に記載したＭＯＳ半導体集積回路。
JP54064009A 1979-05-25 1979-05-25 Ｍｏｓ半導体集積回路 Expired JPS60777B2 (ja)

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EP80102894A EP0019882B1 (en) 1979-05-25 1980-05-23 Semiconductor integrated circuit device with non-volatile semiconductor memory cells
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5371411A (en) * 1980-09-01 1994-12-06 Hitachi, Ltd. Resin molded type semiconductor device having a conductor film
JPS5745259A (en) * 1980-09-01 1982-03-15 Hitachi Ltd Resin sealing type semiconductor device
US5552639A (en) * 1980-09-01 1996-09-03 Hitachi, Ltd. Resin molded type semiconductor device having a conductor film
US4546372A (en) * 1983-04-11 1985-10-08 United Technologies Corporation Phosphorous-nitrogen based glasses for the passivation of III-V semiconductor materials
US4819047A (en) * 1987-05-15 1989-04-04 Advanced Micro Devices, Inc. Protection system for CMOS integrated circuits
US5187558A (en) * 1989-05-08 1993-02-16 Mitsubishi Denki Kabushiki Kaisha Stress reduction structure for a resin sealed semiconductor device
WO2018194683A1 (en) 2017-04-21 2018-10-25 Hewlett-Packard Development Company, L.P. Media bin sensors
WO2018194682A1 (en) 2017-04-21 2018-10-25 Hewlett-Packard Development Company, L.P. Sensors calibration

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1514488A1 (de) * 1965-06-29 1969-04-24 Siemens Ag Verfahren zum Herstellen einer Verbundhalbleiteranordnung
US3786318A (en) * 1966-10-14 1974-01-15 Hitachi Ltd Semiconductor device having channel preventing structure
US3696274A (en) * 1970-06-26 1972-10-03 Signetics Corp Air isolated integrated circuit and method
JPS525233B2 (ja) * 1972-02-29 1977-02-10
US3961355A (en) * 1972-06-30 1976-06-01 International Business Machines Corporation Semiconductor device having electrically insulating barriers for surface leakage sensitive devices and method of forming
JPS5017180A (ja) * 1973-06-13 1975-02-22
US3978577A (en) * 1975-06-30 1976-09-07 International Business Machines Corporation Fixed and variable threshold N-channel MNOSFET integration technique
JPS5279787A (en) * 1975-12-26 1977-07-05 Toshiba Corp Integrated circuit device
US4122544A (en) * 1976-12-27 1978-10-24 Texas Instruments Incorporated Electrically alterable floating gate semiconductor memory device with series enhancement transistor
NL184185C (nl) * 1978-04-07 1989-05-01 Philips Nv Darlingtonschakeling met een geintegreerde halfgeleiderdiode.
US4247788A (en) * 1978-10-23 1981-01-27 Westinghouse Electric Corp. Charge transfer device with transistor input signal divider
US4278705A (en) * 1979-11-08 1981-07-14 Bell Telephone Laboratories, Incorporated Sequentially annealed oxidation of silicon to fill trenches with silicon dioxide

Also Published As

Publication number Publication date
EP0019882A1 (en) 1980-12-10
DE3062950D1 (en) 1983-06-09
EP0019882B1 (en) 1983-05-04
JPS55157253A (en) 1980-12-06
US4453174A (en) 1984-06-05

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