DE3910709A1 - Schutzvorrichtung fuer integrierte schaltkreise gegen elektrostatische entladung - Google Patents

Description

Elektrostatische Entladungen (ESD) sind Phänomene, bei denen statische Aufladungen, wie z.B. durch Reibung er­ zeugt, auf ein Objekt aufgebracht werden. Falls das Ob­ jekt ein integrierter Schaltkreis (IC) ist, können Teile des Geräts dauerhaft geschädigt werden. Da ESD Pulse von mehreren tausend Volt bedeuten kann, können die Schäden, die oftmals die Entladungen von Kapazitä­ ten von mehreren zehn Picofarad beinhalten, überra­ schend hoch sein. Beim Prüfen der Toleranzen eines IC′s ist es üblich, einen 150 pF-Kondensator mit einer steuerbaren und variablen Spannung (typisch 1 bis 2 Kilovolt) zu laden und ihn dann über einen 1,5 Kilo­ ohm-Widerstand mit den verschiedenen Pins des IC′s zu verbinden. Die Signalein- und -ausgabepins sind typi­ scherweise die empfindlichsten bezüglich der Schädigung durch ESD. Die Kondensatorladung wird erhöht, bis ein Schaden auftritt, und der Wert wird vermerkt. Die ESD-Festigkeit kann dann als höchster Wert der Lade­ spannung angegeben werden, die das IC ohne Schäden aushält.

Bezüglich dessen, was beim Auftreten des Schadens passieren kann, können verschiedene Fehlermechanismen entwickelt werden. Die Entladungsenergie kann das Sili­ kon schmelzen, in dem das IC hergestellt ist. Auch die Silikondioxidisolierung kann brechen. Hier ist es sehr wahrscheinlich, daß ein Transistorgateoxid eines Metalloxidhalbleiters (MOS) zuerst bricht, weil dies das dünnste Oxid in dem IC ist. Weiter kann ein Schmel­ zen der Aluminiumverbindung oder ein Verdampfen von Polysilikonleitern vorkommen. Obige Vorgänge zerstören normalerweise ein IC. Bei niedrigeren ESD-Werten können PN-Übergänge beschädigt werden, so daß Leckströme sich auf nicht annehmbare Werte erhöhen. Entsprechend werden die ESD-Grenzwerte auf annehmbare Funktionswerte bezogen.

Fig. 1 zeigt einen geschützten komplementären MOS (CMOS)-Gate- oder NOT-Schaltkreis. Solch einen Schalt­ kreis findet man üblicherweise bei den kommerziellen 74HC-Serien. Gate 9 wird von den Versorgungsanschlüssen 10 und 11 betrieben, die durch +Vcc und Ground gekenn­ zeichnet sind. Ein am Eingang 12 angelegtes Signal er­ scheint invertiert am Ausgang 13. Der P-Kanal-Tran­ sistor 14 bildet zusammen mit dem N-Kanal-Transistor 15 einen CMOS-Inverter. Die Gates der Transistoren werden durch Elemente 16-22 geschützt. Der Widerstand 16 ist üblicherweise ein Polysilikonwiderstand mit einem typi­ schen Wert von etwa 200 Ohm. Die Diode 17 bildet eine Klemmdiode und ist leitend, wenn der Eingang 12 auf einen Diodenspannungsabfall über dem Potential auf der +Vcc-Leitung gebracht wird. Somit wird die Diode bei 5 Volt Vcc das rechte Ende des Widerstands 16 auf etwa 5,6 Volt klemmen (bei 300°K). Der Widerstand 18 ist ein diffundierter Widerstand, der die Katode der Diode 19 bildet. Die Diode 19 leitet und klemmt die Eingangs­ gates, wenn der Anschluß 12 auf einen Diodenabfall unter Ground gebracht wird. Somit sind die Gates ebenso auf etwa -0,6 Volt geklemmt (bei 300°K).

Die obigen Klemmniveaus sind ausreichend niedrig, um die Gates der Transistoren völlig zu schützen. Die Elemente 20-22 liefern den Schutz für den Ausgang 13. Wenn der Ausgang 13 auf einen Diodenabfall über dem Potential auf der +Vcc-Leitung gebracht wird, wird die Diode 20 leitend und klemmt den Ausgang. Wenn der An­ schluß 13 auf einen Diodenabfall unter Ground gebracht wird, wird die Diode 21 leitend und klemmt den Aus­ schlag auf etwa -0,6 Volt (bei 300°K). Die Diode 22 dient zum Klemmen der umgekehrten Spannung zwischen den Anschlüssen 10 und 11. Sie leitet, wenn die umgekehrte Spannung etwa 0,6 Volt überschreiten (bei 300°K) .

Im normalen Schaltkreisbetrieb sperrt die angelegte Spannung die Dioden 17, 19 und 20-22. ln diesem Zustand ist der Shunteffekt durch die Dioden vernachlässigbar. Der Schaltkreis nach Fig. 1 schützt gegen ESD bis auf über 2000 Volt beim obenbeschriebenen Test.

Ein weiterer wohlbekannter Gateschutzkreis ist im er­ neut erteilten Patent 27 972 von Borror et al. zu finden. In den offenbarten Ausführungsformen wird ein P-Kanal-Transistor zum Schutz eines arbeitenden P-Ka­ nal-Transistors verwendet. Entsprechend wird eine -VDD-Versorgung benutzt; der +-Anschluß liegt auf Ground. In einer Ausführungsform (Fig. 1) wird ein üblicher FET als Reihenwiderstand zwischen den Eingang und das geschützte Gate geschaltet. Die von der FET-Source gebildete Diode erscheint zwischen Eingang und Ground. Das Gate dieser Vorrichtung ist mit VDD verbunden, sodaß es normalerweise stark vorgespannt ist und somit als Widerstand mit relativ kleinem Wert wirkt. Wenn der Eingang auf einen Diodenabfall unter Ground gebracht wird, klemmt die Diode des FET. Wenn der Eingang auf innerhalb einer Schwellenspannung über VDD gebracht wird, wird der Transistor abgeschaltet, und somit wird der Eingang vom geschützten Gate unter­ brochen.

In der zweiten Ausführungsform (Fig. 2) wird ein Shunt-FET mit einem in Reihe geschalteten Abfallwider­ stand verwendet. Der Shunt-FET benutzt ein dickes Gate­ oxid, und sein Drain ist mit dem Gate verbunden. Solch ein Aufbau hat eine Schwellenspannung, die höher als die des geschützten MOS-Transistors ist (der ein dünnes Oxid aufweist), dennoch ist die Schwelle immer noch viel niedriger als die Bruchspannung für das dünne Oxid. Wenn eine hohe Spannung an den Eingang angelegt wird, schaltet der FET mit dem dicken Oxid ein und wird leitend, und die Spannung fällt über dem Reihenwider­ stand ab. Im normalen Schaltkreisbetrieb ist der FET mit dem dicken Oxid nicht leitend und hat somit keine Wirkung.

Wie aus den Beispielen nach dem Stand der Technik ersichtlich ist, sind die Klemmpotentiale nicht symme­ trisch. Dieser Zustand wird verschlimmert, wenn eine Vorspannung an den Versorgungsanschlüssen vorhanden ist. Es wäre wünschenswert, einen Schutzkreis zu schaf­ fen, der symmetrisch und nicht auf die Versorgungsspan­ nung bezogen ist.

Aufgabe der Erfindung ist es, einen ESD-Schutzschalt­ kreis zu schaffen, der ein symmetrisches Ansprechen aufweist, das nicht auf die Versorgungsspannung bezo­ gen ist.

Eine weitere Aufgabe der Erfindung ist es, einen ESD-Schutzschaltkreis zu schaffen, der die Funktion des geschützten Kreises nicht beeinträchtigt.

Diese und andere Aufgaben werden wie folgt gelöst. Der Schaltkreis beinhaltet drei MOSFET′s mit gleicher Leit­ fähigkeit, vorzugsweise im gleichen Substrat gefertigt. Ein geeignetes Substrat könnte die P-Wanne in einem CMOS-Aufbau sein. Der erste Transistor hat sein Gate und Drain mit dem zu schützenden Kreis verbunden und seine Source auf Ground. Der zweite Transistor hat sein Gate und Drain auf Ground und seine Source mit dem zu schützenden Kreis verbunden. Der dritte Transistor hat seine Source auf Ground, sein Gate mit dem zu schüt­ zenden Kreis verbunden und sein Drain mit dem gemein­ samen Substrat verbunden. Die drei Transistoren verwen­ den dickes (oder Feld-) Oxid unter ihren Gates, sodaß sie relativ hohe Schwellenspannungen aufweisen. Unter gewöhnlichen Schaltkreisbedingungen sind daher alle drei Geräte nicht leitend, und es gibt keine oder nur eine geringe Auswirkung auf den zu schützenden Kreis.

Wenn bei N-Kanal-Transistoren die Eingangsleitung posi­ tiv wird, sodaß ihr Potential die Transistorschwelle überschreitet, schaltet der erste Transistor ein. Diese Leitung klemmt die geschützte Schaltkreisleitung auf das Schwellenpotential. Es ist festzustellen, daß, wenn der erste Transistor leitend wird, der dritte Tran­ sistor ebenfalls leitend wird, und daß diese Leitung das Potential des Substrats auf Ground bringt. Dies stellt sicher, daß der erste Transistor so lang an bleibt wie die Eingangsspannung den Schwellenwert über­ schreitet.

Wenn die Eingangsleitung negativer als der Schwellen­ wert wird, wird die Source des zweiten Transistors unter Ground gezogen, daher schaltet er ein und leitet die Last auf der Eingangsleitung nach Ground. Wenn die Eingangsleitung negativ wird, wird die Diode zwischen Source und Substrat im zweiten Transistor vorwärts vorgespannt, sodaß das gemeinsame Substrat auf inner­ halb eines Diodenabfalls der Leitungsspannung gezogen wird. Dieser Vorgang legt eine umgekehrte Vorspannung an das Substrat, sodaß der erste und dritte Transistor ausgeschaltet bleibt und die Schwellenspannung des zweiten Transistors auf ihrem normalen Wert gehal­ ten wird.

Aus der obigen Beschreibung ist es deutlich, daß der erste und dritte Transistor die Entladeströme leiten und somit ziemlich groß ausgebildet sein sollten. Da der dritte Transistor nur zum Klemmen des Substrats eingesetzt wird, kann er relativ klein sein.

Fig. 1 ist ein schematisches Diagramm eines wohl­ bekannten Schutzkreises.

Fig. 2 ist ein schematisches Diagramm des Kreises ge­ mäß der Erfindung.

Fig. 3 ist ein Querschnitt durch einen Teil eines Halbleiterwafers, der zeigt, wie die Elemente des Kreises nach Fig. 2 aufgebaut sind.

Fig. 4 ist ein schematisches Diagramm des parasitären bipolaren Transistors in der Struktur von Fig. 3.

Fig. 2 ist ein schematisches Diagramm des Kreises gemäß der Erfindung. Drei N-Kanal-Metalloxid(MOS)-Tran­ sistoren 24-26 werden in einem gemeinsamen Substrat gefertigt, wie in Fig. 3 gezeigt. Das dargestellte Substrat ist eine P-Wanne 28 in einem N-Wafer 29, wie dies bei CMOS-Strukturen üblich ist. Eine N+-Diffusion 30 stellt einen ohmschen Kontakt mit dem Wafer 29 her und wird auf +Vcc zum Vorspannen zurückgeführt. Die P+-Diffusion 31 bildet einen ohmschen Kontakt mit der P-Wanne 28 und weist einen Schaltkreisverzweigungspunkt 27 auf, der das gemeinsame Transistor-Substrat oder die Rückwärtsverbindung des Gates darstellt. In Fig. 3 sind die Metallverbindungen des IC′s wie die Gate­ verbindungen schematisch dargestellt.

Gate und Drain des Transistors 24 zusammen mit dem Gate des Transistors 26 und der Source des Transistors 25 sind mit der geschützten Leitung verbunden, die an den geschützten Kreis ankoppelt. Die Sourcen der Transisto­ ren 24 und 26 zusammen mit Gate und Drain des Tran­ sistors 25 werden auf Ground zurückgeführt. Das Drain des Transistors 26 ist mit dem Verzweigungspunkt 27 verbunden, der das gemeinsame Substrat oder Rückwärts­ verbindung des Gates darstellt.

Wenn auch nicht gezeigt, ist es klar, daß die Tran­ sistorgates vom Halbleiter über ein dickes oder Feld­ oxid getrennt sind. Da solch ein Oxid typisch etwa ein Mikron dick ist, haben die dargestellten Transistoren eine Schwelle (VT) von etwa 20 Volt.

Wenn ESD vorliegt und der Anschluß 12 positiv gepulst wird, werden die Transistoren 24 und 26 eingeschaltet, wenn ihre Gate-Source-Spannung etwa 20 Volt überschrei­ tet. Wenn der Transistor 26 einschaltet, zieht sein Drain den Verzweigungspunkt 27 nahe an Ground-Poten­ tial. Wenn der Transistor 24 leitend ist, leitet er die ESD-Ladung nach Ground ab und löst sie somit auf.

Wenn das ESD-Potential negativ ist, zieht der Eingang den Anschluß 12 unter Ground, und die Source des Tran­ sistors 25 wird negativ zu seinem Gate. Wenn die Source -20 Volt unterschreitet, leitet der Transistor 25 die ESD-Ladung nach Ground ab und löst sie somit auf. Bei dieser negativen ESD kann man sehen, daß die Diode zwi­ schen Source von Transistor 25 und dem P-Wannen-Sub­ strat vorwärts vorgespannt wird. Somit zieht bei nega­ tiver ESD-Auswanderung diese vorwärts vorgespannte Diode den Verzweigungspunkt 27 auf innerhalb eines Dio­ denabfalls des Niveaus auf der geschützten Gerätelei­ tung. Dieser Vorgang vermeidet den Körpereffekt in Transistor 25.

Wenn das ESD-Potential, ob nun positiv oder negativ, unter etwa 20 Volt abfällt, sind alle Transistoren unterhalb der Schwelle und daher nichtleitend. Entspre­ chend hat der Schaltkreis bei normalen Betriebsbedin­ gungen keinen Einfluß auf den Schaltkreisbetrieb.

Es ist klar, daß, während eine CMOS-Ausführungsform mit P-Wanne offenbart worden ist, auch das Komplement verwendet werden könnte. In dieser Ausführungsform ent­ hielte ein P-Wafer ein N-Wannen-Substrat und darin aus­ gebildete P-Kanal-Transistoren. Dies würde bei der Be­ nutzung von CMOS-Strukturen mit N-Wanne auftreten. Wenn diese Form verwendet wird, werden die Polaritäten der +Vcc- und Groundanschlüsse vertauscht. Die Betriebs­ weise des Schaltkreises wäre dieselbe, aber die Lei­ tungspolaritäten wären vertauscht.

Der Aufbau der Erfindung hat den nicht offensichtlichen Vorteil, der im Zusammenhang mit Fig. 4 beschrieben wird. Hier ist ein parasitärer bipolarer Transistor 33 dargestellt. Der Emitter besteht aus den Sources der Transistoren 24 und 26 parallel mit dem Drain des Tran­ sistors 25. Die Basis ist P-Wannen-Substrat 28, das beim Verzweigungspunkt 27 angeschlossen ist. Ein seit­ licher Kollektor 34 besteht aus Drain bzw. Source der Transistoren 24 und 25, und dieses Drain ist mit dem Eingang 12 über einen Widerstand 16 verbunden. Kollek­ tor 35 ist der vertikale parasitäre Transistorkollek­ tor, in dem der Übergang zwischen Wafer und P-Wan­ nen-Substrat als Kollektor wirkt. Dieser Kollektor ist mit +Vcc verbunden, wovon eine umgekehrte Vorspannung geliefert wird. Kollektor 36 ist das Drain des Tran­ sistors 26, der mit der Basis oder dem P-Wannen-Sub­ strat am Verzweigungspunkt 27 verbunden ist. Die Strom­ quelle 37 stellt den Leckstrom IL dar, der über den umgekehrt vorgespannten PN-Übergang wegen des Vor­ handenseins von +Vcc fließt. Ohne Kollektor 36 würde dieser Basisstrom einen Stromfluß im Kollektor 34 gleich dem Wert von IL multipliziert mit dem Beta des parasitären seitlichen Transistors erzeugen. Der vergrößerte Leckstrom könnte erheblich sein. Jedoch fließt IL vorwiegend im Kollektor 36, der als Shunt wirkt. Dies reduziert den Leckstrom im Kollektor 36 auf einen Wert, der durch das Verhältnis der Größen der Kollektoren 34 und 36 bestimmt wird. Somit ist der den Eingang beeinflussende Leckstrom nur wenige Mal so groß wie IL und nicht zweihundert Mal IL.

Claims (4)

1. Integrierter Halbleiterschaltkreis mit in einem gemeinsamen Substrat ausgebildeten und jeweils mit ein­ zelnen Source, Drain und Gate versehenen ersten, zwei­ ten und dritten MOS-Transistoren, wobei diese Tran­ sistoren zur Bildung eines Schutzes gegen elektrostati­ sche Entladung zwischen der Signalleitung und einer gemeinsamen Bezugsleitung verbunden sind, dadurch gekennzeichnet, daß dieser Aufbau enthält:

• - Mittel zum miteinander Verbinden der Signalleitung, von Gate und Drain des ersten MOS-Transistors, Source des zweiten Transistors und Gate des dritten Tran­ sistors;
• - Mittel zum miteinander Verbinden der Signalleitung, von Source des ersten und des dritten MOS-Transistors und Drain und Gate des zweiten MOS-Transistors;
• - Mittel zum Verbinden von Drain des dritten MOS-Tran­ sistors mit dem gemeinsamen Substrat.

2. Integrierter Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die ersten, zweiten und dritten Transistoren in einer gemeinsamen P-Wanne ausgebildete N-Kanal-CMOS-Geräte sind.

3. Integrierter Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die ersten, zweiten und dritten Transistoren in einer gemeinsamen N-Wanne ausgebildete P-Kanal-CMOS-Geräte sind.

4. Integrierter Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die ersten, zweiten und dritten Transistoren jeweils eine auf einem Gate-Oxid mit einer Dicke von etwa gleich der des Feldoxids des integrierten Schaltkreises angeordnete Gate-Elektrode aufweisen.